JP2000242545A - データ処理システムにおいてメモリ・アクセス要求を処理するための装置および方法 - Google Patents

データ処理システムにおいてメモリ・アクセス要求を処理するための装置および方法

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JP2000242545A JP2000030533A JP2000030533A JP2000242545A JP 2000242545 A JP2000242545 A JP 2000242545A JP 2000030533 A JP2000030533 A JP 2000030533A JP 2000030533 A JP2000030533 A JP 2000030533A JP 2000242545 A JP2000242545 A JP 2000242545A
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ジェレミィ・ジィ・ハリス
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Abstract

(57)【要約】 【課題】 メモリ・アクセス時間およびメモリバンド幅
とは無関係に、データ処理システム内のメモリ・アクセ
ス要求のスループットを向上させる方法および装置を提
供すること。 【解決手段】 メモリ・アクセス要求のソースと、この
メモリ・アクセス要求のターゲットであるデータ記憶要
素との間に、メモリ・アクセス要求処理ユニットが配置
される。このメモリ・アクセス要求処理ユニットは、メ
モリ・アクセス要求を一時的に格納することができるい
くつかの待ち行列要素からなる待ち行列を備える。比較
論理が、この待ち行列のウィンドウを監視し、データ記
憶要素にまだ送られていないメモリ・アクセス要求を表
すデータ記憶要素へ送るための１つまたは複数の待ち行
列要素を選択する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データ処理システ
ムにおいてメモリ・アクセス要求を処理する装置と方法
に関する。
【０００２】
【従来の技術】アーキテクチャが単純なデータ処理シス
テムの場合、１つのプロセッサがバスを介して主メモリ
に接続される。この種の単純なアーキテクチャは、メモ
リの待ち時間とメモリバンド幅によりパフォーマンスが
厳密に制限されている。そのため、最新のデータ処理シ
ステムはそのほとんどが多重レベルのメモリ階層を備え
る。メモリ階層の最上位、すなわちプロセッサのすぐ下
には、高速で小型の、キャッシュ・メモリと呼ばれるメ
モリ要素が設けられている。その下には主メモリ、大容
量記憶装置が続く。さらに、たとえばプロセッサと同じ
集積回路上に配置された内部キャッシュ・メモリと、プ
ロセッサとは別の集積回路上に配置された外部キャッシ
ュ・メモリなど、２つまたはそれ以上のレベルのキャッ
シュ・メモリが設けられている場合もある。
【０００３】したがって一般的な最新のデータ処理シス
テムは、メモリの高位レベルがより速いアクセス時間、
すなわちより少ない待ち時間に関連付けられ、低位レベ
ルがより遅いアクセス時間、すなわちより多くの待ち時
間に関連付けられた、多重レベルのメモリ階層を有す
る。ただし、このメモリ階層の各レベル間には依然とし
て待ち時間の相違が残されており、多重レベルのメモリ
階層であるにもかかわらず、一方ではプロセッサと、他
方では主メモリまたは大容量記憶装置との間に、全体的
な待ち時間の相違が依然として存在している。
【０００４】このメモリ階層の各レベルでメモリのメモ
リ・アクセス時間が増加すると、システムのパフォーマ
ンスは確実に向上するが、プロセッサとメモリ階層レベ
ルとの間の固有の待ち時間の相違は、技術的な面だけで
なく経済的な理由からも、将来のデータ処理システムの
特徴として残ることになる。
【０００５】
【発明が解決しようとする課題】したがって本発明は、
メモリ・アクセス時間を高速にあるいはメモリバンド幅
を増やす以外の方法で、メモリ・アクセス要求がデータ
処理システムによって処理される効率を向上させること
を対象にする。
【０００６】より詳細には、本発明の一目的は、メモリ
・アクセス時間およびメモリバンド幅とは無関係に、デ
ータ処理システム内のメモリ・アクセス要求のスループ
ットを向上させるための方法および装置を提供すること
である。
【０００７】
【課題を解決するための手段】本発明の具体的かつ好ま
しい態様については、添付の特許請求の範囲の独立項お
よび従属項に詳細に記載されている。従属項の特徴は独
立項の特徴と適切に組み合わせてもよく、特許請求の範
囲に明示的に記載されている以外の組み合わせも可能で
ある。
【０００８】本発明の第１の態様によれば、メモリ・ア
クセス要求のソースからのメモリ・アクセス要求出力の
流れを、ターゲット・データ記憶要素が受け取る前に、
インターセプトし、順序変更するように設計されたメモ
リ・アクセス要求処理ユニットが設けられている。一般
的なメモリ・アクセス要求の例は、読取り要求および書
込み要求である。メモリ・アクセス要求処理ユニット
は、メモリ・アクセス要求を受け取るための入力と、メ
モリ・アクセス要求を送るための出力を備える。複数の
待ち行列要素を備える待ち行列は、入力で受け取られる
メモリ・アクセス要求を受け取り、一時的に格納し、出
力への転送を保留するように配列される。この待ち行列
要素に格納されたメモリ・アクセス要求に関して比較演
算を実行するように動作可能な、比較論理が設けられて
いる。比較演算の結果は、待ち行列から出力への転送に
少なくとも１つのメモリ・アクセス要求を選択すること
である。このようにして比較論理は、メモリ・アクセス
要求がデータ記憶要素に供給される順序を動的に順序変
更する。
【０００９】メモリ・アクセス要求処理ユニットは、多
重レベルのシステム階層における任意の２つのレベル間
に配置することができる。たとえば、プロセッサとキャ
ッシュ・メモリとの間、メモリ階層の異なるレベルにあ
る２つのキャッシュ・メモリ間、または主メモリと大容
量記憶媒体との間などに配置することができる。この大
容量記憶媒体は、ＣＤ−ＲＯＭまたはハード・ディスク
のようなその他の大容量記憶媒体であってもよい。
【００１０】本発明の第１の態様の一例では、メモリ・
アクセス要求処理ユニットは、複数のリスト要素を備え
るリスト記憶装置をさらに備える。各リスト要素は、以
前に待ち行列から出力へ送られたメモリ・アクセス要求
から導出されたリスト・エントリを、そのメモリ・アク
セス要求がデータ記憶要素側で処理中である限り格納す
るように配列される。メモリ・アクセス要求が待ち行列
から出力に送られる順序が動的に選択されるように、比
較論理は、待ち行列に格納されたメモリ・アクセス要求
をリスト記憶装置に格納されたリスト・エントリと比較
するように配列される。このようにして、後のメモリ・
アクセス要求の処理を妨げるような種類のデータ記憶要
素によって以前のメモリ・アクセス要求がなお処理中で
ある場合、データ記憶要素へのメモリ・アクセス要求の
転送を抑制することができる。逆に言えば、同じ種類ま
たは補足的な種類のデータ記憶要素によって現在処理さ
れているメモリ・アクセス要求があるため、通常より高
速に処理することができる場合、待ち行列に格納された
メモリ・アクセス要求を、待ち行列に格納された他のメ
モリ・アクセス要求より前に進めることができる。
【００１１】この例では、メモリ・アクセス要求がその
データ記憶要素の待ち行列から出力に送られる際に、リ
スト・エントリが生成される。このリスト・エントリに
は、送られている待ち行列要素のアドレス部分から導出
されるメモリ・アクセス要求タイプ部分を含んでいる。
さらにこのリスト・エントリには、メモリ・アクセス要
求完了時にそれによってリスト・エントリを識別するこ
とが可能で、データ記憶要素がメモリ・アクセス要求を
処理するとそれによってキャンセルされる識別子部分を
含むことができる。比較論理は、待ち行列からデータ記
憶要素へのメモリ・アクセス要求のうち、いずれか１つ
のリスト・エントリのメモリ・アクセス要求タイプ部分
に合致するアドレス部分を有するものの転送を妨げるよ
うに形成されている。またこの比較論理は、どのリスト
・エントリのメモリ・アクセス要求タイプ部分にも合致
しないアドレス部分を有するメモリ・アクセス要求を、
待ち行列からデータ記憶要素へ優先的に送るように動作
することができる。
【００１２】データ記憶要素となるキャッシュ・メモリ
の例を挙げると、前のメモリ・アクセス要求にキャッシ
ュ・ミスが発生した場合に、前のメモリ・アクセス要求
と同じキャッシュ・ラインへのメモリ・アクセス要求を
妨げることができる。その場合、別のキャッシュ・ライ
ンへのメモリ・アクセス要求がヒットすると、比較論理
による待ち行列からデータ記憶要素への転送が可能にな
る。
【００１３】データ記憶要素となる主メモリの別の例を
挙げると、前のデータ要求をなお処理中の任意のメモリ
・バンクへメモリ・アクセス要求が送られるのを妨げる
ように、比較論理を形成することができる。
【００１４】本発明の第１の態様の他の例では、待ち行
列要素がそれぞれ、メモリ・アクセス要求が入力側で受
け取られたときに優先度値を受け取るように配列され
た、ソース優先度レベル記憶部分を備える。比較論理
は、メモリ・アクセス要求が待ち行列から出力へ送られ
る順序を動的に選択するために、少なくとも待ち行列要
素内に格納されたメモリ・アクセス要求のソース優先度
値を比較するようになっている。このようにして、後で
生成されたメモリ・アクセスを前に生成されたメモリ・
アクセス要求より先にデータ記憶要素に到達させること
が可能になり、したがって、優先度の高いメモリ・アク
セス要求の方を速く処理することができる。この優先度
値は、メモリ・アクセス要求処理ユニットの入力ステー
ジによって標準ソースを使用するメモリ・アクセス要求
の属性から決定することができる。あるいは別法とし
て、この優先度値を、この機能を備えるように特別に設
計する必要のあるソースによって、各メモリ・アクセス
要求内で明示的に指定することができる。
【００１５】本発明の第１の態様の他の例では、比較論
理が、リスト・エントリを備えている待ち行列要素内に
格納されたメモリ・アクセス要求のソース優先度値を比
較するように構成され、その結果、メモリ・アクセス要
求が待ち行列から出力へ送られる順序を動的に選択する
ように、前述の例の機能が組み合わされている。この比
較には、メモリ・アクセス要求のソース優先度値以外の
部分を含めることもできる。
【００１６】前述の各例では、既存のメモリ・アクセス
要求ソースとデータ記憶要素の設計を修正する必要なし
に、待ち行列および比較論理、ならびに設けられている
場合はリストに関連付けられた追加の回路に、ソースか
らデータ記憶要素への通信リンクを挿入することができ
る。ただし、ソース優先度値を使用する例では、そのソ
ース優先度値がソース側で定義付けられている場合、修
正されたソースが必要である。逆に言えば、入力される
メモリ・アクセス要求処理ユニットのステージによって
標準形式のメモリ・アクセス要求の属性からソース優先
度値が決定される場合は、標準ソースを使用することが
できる。
【００１７】本発明の第２の態様によれば、メモリ・ア
クセス要求のソースと、そのソースによって生成される
メモリ・アクセス要求を処理するためのデータ記憶要素
と、前述の本発明の第１の態様に従ってそのソースとデ
ータ記憶要素との間に配列されたメモリ・アクセス要求
処理ユニットとを含むデータ処理システムが提供され
る。使用に際してメモリ・アクセス要求処理ユニット
は、ソースから送られるメモリ・アクセス要求をインタ
ーセプトして待ち行列に入れ、システム全体のパフォー
マンスが向上するように、データ記憶要素に送られるシ
ーケンスを動的に順序変更する。
【００１８】本発明の第３および第４の態様によれば、
複数の待ち行列を備えたメモリ・アクセス要求処理ユニ
ットが提供される。さらにこのメモリ・アクセス要求処
理ユニットには、入力ステージとしてルータが設けられ
る。このルータは、ソースから受け取ったメモリ・アク
セス要求を適切な待ち行列に送るように配列される。こ
の経路指定は、メモリ・アクセス要求のタイプ分類に従
って実行される。このタイプ分類は、ルータ自体が各メ
モリ・アクセス要求の分析に基づいて行うことができ
る。別法として、メモリ・アクセス要求がそれぞれ、ソ
ースによって追加される明示的なタイプ分類を含むこと
もできる。
【００１９】本発明の第３の態様のメモリ・アクセス要
求処理ユニットは、リスト記憶装置をさらに備える。こ
のリスト記憶装置は複数のリスト要素を有する。各リス
ト要素は、以前に待ち行列の１つから出力へ送られたメ
モリ・アクセス要求から導出されるリスト・エントリを
格納するように配列される。比較論理が設けられてい
る。この比較論理は、待ち行列要素内に格納されたメモ
リ・アクセス要求をリスト記憶装置に格納された各リス
ト・エントリと比較する比較演算を実行するように動作
可能である。この比較演算の結果、少なくとも１つまた
は複数のメモリ・アクセス要求の選択が実行される。次
いでこの選択された１つまたは複数のメモリ・アクセス
要求が、出力に送られる。複数待ち行列は、異なる待ち
行列からの転送に異なる総合的な優先度レベルを与える
ことによって促進される。その際の、異なる総合的な待
ち行列優先度レベルは比較演算に反映する。
【００２０】本発明の第４の態様は、特にメモリ読取り
要求用のメモリ・アクセス要求処理ユニットを提供す
る。複数の読取り待ち行列が、待ち行列要素内に格納さ
れているメモリ読取り要求に関する比較演算を実行する
ように動作可能な比較論理と共に提供される。この比較
演算の結果、前記メモリ読取り要求のうちの少なくとも
１つが、出力に送るために選択される。本発明の第３の
態様の場合と同様、比較論理はさらに待ち行列ごとにこ
の選択に優先順位をつける。
【００２１】前述のように、本発明のいくつかの例およ
び態様によるメモリ・アクセス要求処理ユニットは、入
ってくるメモリ・アクセス要求にソース優先度値のタグ
を付けることを必要とする。
【００２２】したがって本発明の第５の態様では、この
機能を備えたソースを提供する。本発明の第５の態様の
メモリ・アクセス要求ソースは、少なくとも第１および
第２のメモリ・アクセス要求生成ユニットを備える。こ
のソースは、それぞれのメモリ・アクセス要求生成ユニ
ットによって生成されたメモリ・アクセス要求に、異な
る優先度値のタグを付けるように動作可能である。これ
らの優先度値は、後続のメモリ・アクセス要求処理ユニ
ットがメモリ・アクセス要求のタイプ分類を行う際の基
準を与えるのに役立つ。
【００２３】本発明の第６の態様は、メモリ・アクセス
要求のソースおよびデータ記憶要素を含むデータ処理シ
ステムにおいて、メモリ・アクセス要求を処理する方法
を提供する。ソースから送られたメモリ・アクセス要求
は、データ記憶要素に送られる前に一時的に待ち行列に
保持される。この待ち行列からデータ記憶要素へのメモ
リ・アクセス要求の転送は、待ち行列の要素に格納され
たメモリ・アクセス要求の論理的比較に基づいて行われ
る。この論理的比較は、待ち行列に格納された各メモリ
・アクセス要求の一部として含まれるオペランドとして
のソース優先度レベル、および／またはその時点で待ち
行列からデータ記憶要素に送られた場合に、データ記憶
要素が現在メモリ・アクセス要求を処理できる確率を有
する。
【００２４】本発明についてよりよく理解し、それを実
施できる方法を示すために、例示的なものとして添付の
図面を参照する。
【００２５】
【発明の実施の形態】図１は、メモリ・アクセス要求の
ソース１０と、データ記憶要素２０として表されている
メモリ・アクセス要求のターゲットとを示す概略図であ
る。このソース１０とデータ記憶要素２０は従来の設計
のものでよい。ソース１０とデータ記憶要素２０との間
に、メモリ・アクセス要求処理ユニット（ＲＨＵ）２５
が挿入される。下記に詳細に示すように、メモリ・アク
セス要求処理ユニット２５の機能は、メモリ・アクセス
要求のソースと、ターゲットであるデータ記憶要素との
間で、メモリ・アクセス要求の流れを待ち行列に入れ、
これを順序変更することである。順序変更は、ソース優
先度レベル、および／または所与のメモリ・アクセス要
求がその時にデータ記憶要素内で効率よく動作できる見
込みの、いずれかを基準にして実行される。図１および
後続の図で、先頭に矢印の付いた線は制御ラインを示
す。
【００２６】メモリ・アクセス要求処理ユニット２５
は、待ち行列３０と、転送ユニット４０と、無効化ユニ
ット３５とを備える。待ち行列３０は、ヘッド・エンド
３６およびテール・エンド３８を有し、待ち行列エンド
３６と３８との間に配列された複数の要素３２で構成さ
れる。各待ち行列要素３２は、１つのメモリ・アクセス
要求を一時的に格納することができる。転送ユニット４
０は、比較論理４５と、各アクセスに対してデータ記憶
要素２０にすでに送信されているがまだ完了していない
エントリを維持するためのリスト記憶装置４２とを備え
る。このリスト記憶装置４２は、リスト・エントリを格
納できる複数の要素４４を備える。リスト・エントリ
は、リスト要素４４に格納され、データ記憶要素に送ら
れたがまだ完了していないメモリ・アクセス要求に関す
るデータとして定義される。
【００２７】転送ユニット４０は、待ち行列のウィンド
ウ３４を監視するように配置されている。このウィンド
ウ３４は、ヘッド・エンド３６からテール・エンド３８
までのすべての待ち行列要素３２をカバーするように広
がっていても良く、また、（図１に示すように）ヘッド
・エンド３６にある要素と、待ち行列の両エンド３６と
３８との間の待ち行列要素３２の中間部分のある１つと
の間の待ち行列部分だけをカバーするようになっていて
もよい。比較論理４５は、転送の目標であるデータ記憶
要素２０にまだ送られていないメモリ・アクセス要求を
表す、１つまたは複数の待ち行列要素３２を選択するよ
うに形成されている。この選択は、待ち行列３０に保持
されたメモリ・アクセス要求を今なおデータ記憶要素２
０側で保留しているメモリ・アクセス要求と比較するこ
とに基づいて行われるものであって、この比較の論理は
システム設計の知識、最も具体的にはデータ記憶要素の
設計知識を使って設計される。
【００２８】たとえば、キャッシュ・メモリと主メモリ
設計の様々な態様が、以下に記載するように比較論理に
反映される。
【００２９】第１に比較論理４５は、前のアクセスがキ
ャッシュ・ミスを発生した場合に、キャッシュ・メモリ
にそのメモリ・アクセス要求が送られるのを妨げるよう
に形成することができる。転送は、保留されているリス
ト・エントリを基準にして、キャッシュ・ミスに続いて
起こる主メモリ・アクセスに対して妨げられる。たとえ
ば、メモリ・アクセス要求が転送と見られるが、同じキ
ャッシュ・ライン・セレクタ・ビットを有するリスト・
エントリがある場合には、その転送は妨げられるであろ
う。
【００３０】さらに、メモリのページへの保留されてい
るアクセスがある場合、このページはオープンであると
言われ、この場合、そのページへのさらなるメモリ・ア
クセス要求を実行するのには通常よりも少ないクロック
・サイクルでよい。ここで、主メモリは、それぞれがメ
モリの何ページ（たとえば２５６）かを含むいくつかの
個々のチップ（たとえば１ＭＢのＲＡＭチップ）を備え
ていると想定していることに留意されたい。したがって
比較論理４５は、直接シーケンスで１ページのメモリに
対するすべてのメモリ・アクセス要求を選択するように
構成することができる。所与のページのすべてのアドレ
スが共通のアドレス・ビット部分を共用しているので、
この選択は、アドレス・ビット５２に基づいて実行する
ことができる。
【００３１】他の例は、あるメモリ・バンクに対してす
でに保留中のメモリ・アクセス要求があることを示す、
少なくとも１つのリスト・エントリがある場合、主メモ
リのそのバンクに対するメモリ・アクセス要求の転送を
妨げるかまたは禁止するものである。ここで、個々のメ
モリ・チップはメモリ・バンクのグループに分けられて
いる（たとえば、１バンク当たり１ＭＢチップの６４個
のチップで６４ＭＢのメモリ・バンクを形成する）と想
定されることに留意されたい。このメモリ・バンクはバ
ッファを有し、したがってビジーの場合に他のアクセス
要求を受け入れられることもあるが、バンクがビジーの
場合はメモリ・アクセス要求をビジーでない他のメモリ
・バンクに送るか、または少なくとも保留しているメモ
リ・アクセス要求が少なくなるようにメモリ・バンクに
送ることが依然として好ましい。
【００３２】他の例は、メモリ・バンクのデッドタイム
を考慮に入れるように比較論理４５を構成するものであ
る。デッドタイムとは、メモリ・バンクが内部動作に費
やす時間である。デッドタイムの発生および継続時間
は、メモリ・バンク設計の知識があれば予測可能であ
る。たとえば、書込み要求後には一定の平均または最低
の継続時間のデッドタイムが常に発生する可能性があ
る。読取り要求の場合は、別のデッドタイムが発生する
可能性がある。したがって、リスト・エントリの消去機
構は、メモリ・アクセス要求タイプ部分６３に対して敏
感な遅延ラインを含むことがある。このようにして、適
切なデッドタイムの間、データ記憶要素とメモリ・アク
セス要求処理ユニット２５との間に制御ループを実装す
る必要のない方法で、メモリ・アクセス要求の転送が妨
げられるかまたは防止される。
【００３３】無効化ユニット３５は、ソース１０からの
命令の下で、待ち行列３０からエントリをキャンセルす
るための機構を備えている。これは、以前に送られたメ
モリ・アクセス要求の結果をソースがまだ受け取ってお
らず、ソースにとってはもう必要でなくなった場合に役
立つことがある。無効化コマンドは、待ち行列エントリ
がまだデータ記憶要素２０に送られていない場合に、そ
れによって識別されて待ち行列から削除できる要求ラベ
ルを指定する。したがって無効化機構を含めると、不必
要になったメモリ・アクセス要求がデータ記憶要素に届
かないようにすることによって、ソースとデータ記憶要
素との間の通信効率をさらに向上させることができる。
これは、メモリ・アクセス要求の重要部分が様々なレベ
ルでプロセッサおよびキャッシュ・メモリによって生成
される可能性がある、マルチスレッドまたはパイプライ
ン・プロセッサで特に有利な可能性がある。
【００３４】別の無効化ユニットなしで無効化機構を実
施する代替方法は、比較論理などによって識別できる無
効化コマンドを確保しておくことであろう。たとえば無
効化コマンドは、アドレス・ビット５２および／または
データ・ビット５６に対する特別なビット・パターンで
識別可能である。この無効化コマンドは、たとえば制御
ビット５４のビット形で、無効化されるメモリ・アクセ
ス要求のためのラベルを含むこともある。さらにこの無
効化コマンドには、比較論理４５から迅速なアテンショ
ンを受け取ったことを保証するために制御ビット・サブ
セット５５に適切な値を書き込むことで、高い優先度レ
ベル、好ましくは最高の優先度レベルが与えられる。無
効化コマンドを比較論理４５で処理すると、無効化コマ
ンドに占有された待ち行列エントリが削除され、無効化
されるメモリ・アクセス要求の待ち行列エントリが削除
される。
【００３５】無効化機構は有利であるが、一部の実施形
態では省略される場合があることを理解されたい。
【００３６】図２は、待ち行列３０、比較論理４５、お
よびリスト記憶装置４２をさらに詳細に示す図である。
図２を見ればわかるように、各待ち行列要素３２は、要
素がまだデータ記憶要素２０に送られていないメモリ・
アクセス要求を含むか否かを示すための有効ビット５
０、アドレス・ビット５２、制御ビット５４（読取り／
書込み情報を含む）、およびデータ・ビット５６を備え
る。
【００３７】アドレス・ビット５２のサブセット５３
は、データ記憶要素２０が同様の後続メモリ・アクセス
要求、すなわち同じ値のアドレス・サブセット・ビット
５３を有する未処理のメモリ・アクセス要求がある場合
に送られるメモリ・アクセス要求を処理することができ
ない確率を反映するのに十分なように定義される。この
確率は、２つの確率（０％／１００％）か、または３つ
以上のレベルを有する場合がある。
【００３８】制御ビット５４のサブセット５５は、ソー
ス優先度値を搬送するために確保される。０（最低ソー
ス優先度）から３（最高ソース優先度）までの範囲内で
２つのビット優先度値を搬送するために確保されるビッ
トは、そのためのビットとして、たとえば２ビットとす
ることができる。比較論理４５は、この優先度値をその
論理のオペランドとして使用するように配列される。
【００３９】ソース優先度レベルは、ソース１０によっ
て設定され、待ち行列３０に書き込まれる。ソース・レ
ベル優先度を使用して、様々なソース設計に関して考慮
すべき点を反映させることが可能であり、以下にそのい
くつかの例を挙げて説明する。
【００４０】図３は、Ｐ０およびＰ１とラベル表示され
た第１および第２のプロセッサ１６および１６’を含
む、多重プロセッサのプロセッサ・ユニット１０形式の
ソース例を示す図である。使用に際して、各プロセッサ
はメモリ読取り要求のジェネレータとなる。多重プロセ
ッサ配列は、内部優先度レベルを有する各スレッドを使
用して、制御の複数スレッドを処理する。内部優先度レ
ベルのコピーまたはそこから導出された別の値が、メモ
リ・アクセス要求優先度レジスタに格納される。第１お
よび第２のプロセッサ１６および１６’は、それぞれア
クセス優先度レジスタ１３および１３’を有する。この
メモリ・アクセス要求優先度レジスタに格納された優先
度レベル値は、その後待ち行列３０の制御ビット・サブ
セット５５に書き込まれる。以上、プロセッサを２つだ
け備えた多重プロセッサ・ソースについて説明したが、
記載された例は、たとえば４、１６、またはそれ以上の
いくつのプロセッサにでも拡張できることを理解された
い。
【００４１】図４は、メモリ読取り要求の２つのジェネ
レータ、すなわち仮想アドレスから物理アドレスに変換
するためのメモリ管理ユニット（ＭＭＵ）１４と、ロー
ド／ストア・ユニット１２とを有する、プロセッサ１０
形式のソースについて、他の例を示す図である。この例
では、ＭＭＵテーブル・メモリ読取り要求を、ロード／
ストア・ユニット１２から送られる一般的なメモリ読取
り要求よりも高いソース優先度レベルとすることで、プ
ロセッサのパフォーマンスを向上させることができる。
次いで単一ビット１７および１８がそれぞれロード／ス
トア・ユニット１２およびＭＭＵ１４に使用され、読取
り要求優先度レベルを表示する。ソース優先度ビット
は、ＭＭＵ１４から送られるすべてのメモリ読取り要求
の場合は値１、ロード／ストア・ユニット１２から送ら
れるすべてのメモリ読取り要求の場合は値０となるよう
に設定される。このソース優先度ビット１７または１８
は、２ビットの制御ビット・サブセット５５の最下位ビ
ットとして待ち行列３０に書き込まれる。このサブセッ
ト５５の最上位ビットは、メモリ書込み要求の場合は値
０、メモリ読取り要求の場合は値１に設定される。メモ
リ・アクセス要求処理ユニット２５は、読取り／書込み
制御ライン、またはソースが提供する他の標準読取り／
書込み識別子を使用して、読取り要求と書込み要求を区
別することができるので、この最上位ビットを設定する
ためにソースにハードウェアを追加する必要はない。書
込みアクセスを検出すると、サブセット５５の両方のビ
ットがゼロに設定され、書込みアクセスを示す「０，
０」、一般的な読取り要求を示す「１，０」、およびＭ
ＭＵテーブル読取り要求を示す「１，１」という、３つ
の値が付けられたソース優先度レベルが与えられる。第
４の可能値「０，１」はこの例では定義されない。別法
として、ＭＭＵ １４とロード／ストア・ユニット１２
はそれぞれ、読取り書込み要求に対して異なる優先度レ
ベル値を直接生成することができる。所望であれば、Ｍ
ＭＵ １４とロード／ストア・ユニット１２のどちらか
からの書込み要求に共通の優先度値を保持することがで
きる。この代替設計を使用すると、メモリ・アクセス要
求処理ユニットは、読取り要求と書込み要求とを区別す
るために、入ってくるメモリ・アクセス要求を選別する
必要がない。
【００４２】他の例（図示せず）は、スペキュラティブ
・ロードを使用するプロセッサである。スペキュラティ
ブ・ロードは、通常のロードよりも低いソース優先度レ
ベルにすることができる。さらに、スペキュラティブ・
コード・パスには、ブランチの各コード・パスの「進路
（ｗａｙ）」が最終的にそのコードの実行で使用される
「進路」である確率を反映するソース優先度レベルが与
えられる。
【００４３】他の例（図示せず）では、優先度レベルの
範囲内で所定の優先度レベルにすることができる、主メ
モリからキャッシュ・メモリへのプリフェッチに対する
ものである。
【００４４】再度図２を参照すると、リスト要素４４は
それぞれ有効ビット６４と、その他保留中のメモリ・ア
クセス要求の中から当該のメモリ・アクセス要求を識別
可能にするのに十分なＩ．Ｄ．ビット６５と、待ち行列
要素３２のアドレス・サブセット・ビット５３に対応す
るアドレス・サブセット・ビット６３とを備える。この
アドレス・サブセット・ビット６３は、アクセス・タイ
プを定義するのに使用される。待ち行列３０および転送
ユニット４０は、メモリ・アクセス要求がこの待ち行列
３０からデータ記憶要素２０へ送られるときに、そのメ
モリ・アクセス要求を供給している待ち行列要素３２か
らのサブセット・ビット５３が、修正済みまたは修正さ
れていない形式で、現在無効のリスト要素４４、すなわ
ちリセットされた有効ビット６４を備えたリスト要素の
サブセット・ビット６３に書き込まれるように形成され
ている。次いでこのリスト要素４４は、その有効ビット
６４を設定し、それによってそのリスト要素を現在のリ
スト・エントリとして定義することで、有効の表示が付
けられる。Ｉ．Ｄ．ビット６５もこの時点で定義され
る。このＩ．Ｄ．ビット６５のコピーは、メモリ・アク
セス要求と共にラベル表示目的で、データ記憶要素２０
に送られる。その後、メモリ・アクセス要求がデータ記
憶要素２０に送られ、そのための新しいリスト・エント
リが作成されるので、待ち行列要素３２を削除すること
ができる。メモリ・アクセス要求が格納されている待ち
行列要素３２の有効ビット５０をリセットすることで、
待ち行列３０からのメモリ・アクセス要求の削除が誘発
される。
【００４５】転送ユニット４０は、データ記憶要素２０
によってメモリ・アクセス要求が完了した時点で、その
アクセスに関するリスト要素がキャンセルされるように
構成されている。これは、メモリ・アクセス要求の完了
時に、データ記憶要素２０がＩ．Ｄ．ビット６５のコピ
ーを転送ユニットに戻すと発生する。キャンセルは、デ
ータ記憶要素側で保留を持続している間そのメモリ・ア
クセス要求に対してオープン状態を保持してきた、リス
ト要素４４の有効ビット６４をリセットすることで実行
される。このＩ．Ｄ．ビット６５は、サブセット５３と
は異なる、たとえば待ち行列要素のアドレス・ビット５
２のサブセットから形成することができる。リスト・エ
ントリ４４の有効ビット６４をリセットすると、比較論
理４５から見た、そのリスト・エントリ状態が除去され
る。
【００４６】読取り要求が完了した場合、そのデータは
データ記憶要素２０からソース１０へ直接転送される。
読取り完了は、データ記憶要素２０からソース１０への
バス転送のスヌーピングを基準にして、たとえば転送ユ
ニット４０によって検出される場合がある。
【００４７】書込み要求が完了した場合、データ記憶要
素２０は書込み完了時にどんなメッセージも転送しない
ことがある。その後転送ユニット４０は、リスト・エン
トリ生成後特定期間のうちに、メモリ書込み要求に関係
するリスト・エントリをキャンセルするように構成する
ことができる。この特定期間は、データ記憶要素２０が
書込みアクセスを完了するのに必要な通常の時間に近づ
くように事前に決められる。この場合、Ｉ．Ｄ．ビット
は、たとえば生成時間、所期の存続期間、または予定さ
れたキャンセル時間を反映する時間部分を含む。したが
ってこのＩ．Ｄ．ビットは時間部分とラベル部分とを含
む。
【００４８】変形例では、このＩ．Ｄ．ビット６５また
は少なくともそのラベル部分のビットをなしですますこ
とができる。データ記憶要素が待ち行列から送られる順
序でメモリ・アクセス要求に応答すれば、Ｉ．Ｄ．ビッ
トをラベル用として用いることは不要になる。この場
合、リスト要素４４は、転送順でリスト記憶装置４２内
に配置することができる。次いで、データ記憶要素２０
がアクセス完了データを送る度に、このリスト要素４４
を削除することができる。
【００４９】転送ユニット４０は、ウィンドウ３４の有
効要素のアドレス・サブセット・ビット５３と、リスト
記憶装置４２の有効要素のアドレス・サブセット・ビッ
ト６３とを比較することによって、送るメモリ・アクセ
ス要求を選択するように構成されている。有効リスト要
素４４のいずれかのアドレス・サブセット・ビット６３
に合致するビット５３を備えたメモリ・アクセス要求
は、待ち行列３０からデータ記憶要素２０への転送が比
較論理４５によって妨げられる。さらに転送ユニット４
０は、優先度が同じである複数のアクセスは、待ち行列
３０からの転送の際、待ち行列のヘッド・エンド３６に
最も近いものが第１に送られるようにすることができ
る。いかなるシステムにおいても、データ記憶要素２０
とソース１０は、それぞれ未処理のある有限な最大数の
メモリ・アクセス要求を持つことができる。したがっ
て、それに応じてリスト要素４４の数を選択することが
できる。
【００５０】前述の実施形態は、メモリ・アクセス要求
処理ユニットからデータ記憶要素へのメモリ・アクセス
要求の転送に関して、ソース依存型制御およびターゲッ
ト依存型制御の両方を含むものとして説明してきた。た
だし、ソース依存型制御では、メモリ・アクセス要求処
理ユニットからデータ記憶要素へのメモリ・アクセス要
求の転送が、リスト記憶装置内に維持されている保留中
のメモリ・アクセス要求のリスト・エントリを参照しな
がら、ターゲット・データ記憶要素に特有の考慮すべき
点のみに基づいて実行されるという実施形態の提供を省
略できることを理解されよう。さらに、図３および図４
ならびに後続を参照しながら本文で論じたソース設計
は、特に、ソース依存型制御の要素を含み、メモリ・ア
クセス要求にソース優先度値のタグが付けられることを
予想して設計された、メモリ・アクセス要求処理ユニッ
トで使用するためのものである。
【００５１】同様に、ターゲット依存型制御では、メモ
リ・アクセス要求処理ユニットからデータ記憶要素への
メモリ・アクセス要求の転送が、ソース優先度に関して
考慮すべき点のみに基づいて実行され、この場合に保留
中のメモリ・アクセス要求のリストを維持するためのリ
スト記憶装置が免除できるという実施形態の提供を省略
できることも理解されよう。
【００５２】ただしこれらすべての実施形態では、デー
タ記憶要素によってメモリ・アクセス要求が受け取ら
れ、それによってシステム効率を向上させるために、シ
ーケンスを順序変更および時刻変更する際に、メモリ・
アクセス要求を待ち行列に入れることを活用する。
【００５３】図５ないし図８は、本発明の前述および他
の実施形態が適用可能な、異なる例を示す図である。
【００５４】図５は、レジスタ１０３、演算論理ユニッ
ト（ＡＬＵ）１０４、命令ユニット１０２、およびロー
ド／ストア・ユニット１０１を含むプロセッサを示す図
であって、これらの要素は従来の相互接続を有し、それ
以外は従来の設計になっている。ロード／ストア・ユニ
ット１０１は、メモリ・アクセス要求のソース１０を形
成する。ロード／ストア・ユニット１０１からメモリ・
アクセス要求を受け取るように接続された内部キャッシ
ュ１０５は、データ記憶要素２０を形成する。メモリ・
アクセス要求処理ユニット２５は、プロセッサのロード
／ストア・ユニット１０１によってキャッシュ・メモリ
１０５に送られるメモリ・アクセス要求の効率を向上さ
せるために、キャッシュ・メモリ１０５とロード／スト
ア・ユニット１０１との間に挿入される。
【００５５】図６は、本発明の実施形態の他の例を示す
図であって、ここでプロセッサ１０１〜１０５によって
ソース１０が形成され、外部キャッシュ１１１によって
データ記憶要素２０が形成される。このプロセッサは、
図５に示すように要素１０１〜１０４を備え、さらに内
部キャッシュ１０５も備える。メモリ・アクセス要求処
理ユニット２５は、プロセッサの内部キャッシュ１０５
から外部キャッシュ１１１へメモリ・アクセス要求を送
る際の効率を向上させるように、プロセッサ１０１〜１
０５と外部キャッシュ１１１との間に挿入される。
【００５６】図７は、本発明の実施形態の他の例を示す
図であって、ここでメモリ・アクセス要求処理ユニット
２５は、ソース１０を構成する外部キャッシュ１１１
と、データ記憶要素２０を構成する主メモリ・ユニット
１２０との間に挿入される。プロセッサ・ユニット１１
０は内部キャッシュを含む場合と含まない場合がある。
【００５７】図８は、本発明の実施形態の他の例を示す
図であって、ここでメモリ・アクセス要求処理ユニット
２５は、メモリ階層の１レベルであるＬ２にあるキャッ
シュ・メモリ１１２と、メモリ階層で次に高いレベルで
あるＬ３にある他のキャッシュ１１３との間に挿入され
る。この例では、キャッシュ・メモリ１１２および１１
３は、それぞれソース１０およびデータ記憶要素２０を
形成する。
【００５８】図９は、本発明の第２の実施形態を示す図
であって、ここでメモリ・アクセス要求処理ユニット２
５は２つの別々の待ち行列３０および１３０、すなわち
読取り待ち行列３０と書込み待ち行列１３０を有する。
入力ステージとしてルータ２２がメモリ・アクセス要求
処理ユニット２５のソース側に設けられ、入ってくるメ
モリ・アクセス要求を、アクセスのタイプによって、読
取り待ち行列３０と書込み待ち行列１３０のどちらかに
送るようになっている。この経路指定は、読取り／書込
み制御ライン、またはソース１０によって与えられる他
の標準的な読取り／書込み識別子を使用して実行するこ
とができる。たとえば、すべてのメモリ読取り要求は、
データ・ビットをデフォルト値に設定した状態で、ソー
スによって送ることができる。読取り待ち行列にはウィ
ンドウ３４があり、書込み待ち行列にはウィンドウ１３
４がある。このウィンドウ３４と１３４は、サイズが異
なる場合がある。転送ユニット４０は、読取り待ち行列
３０と書込み待ち行列１３０に対して、それぞれ別個の
比較論理ブロック４５と１４５を有する。各比較論理ブ
ロックは、待ち行列からの待ち行列要素と、現在はデー
タ記憶要素２０にある読取り要求とメモリ書込み要求の
両方に対して単一のリストとして表示されている、リス
ト記憶装置４２内にあるエントリとを比較するように構
成されている。ただし、読取り要求とメモリ書込み要求
に対して別々のリストが維持されていることもあり、そ
れぞれの比較論理ブロック４５、１４５は、関連する待
ち行列からの待ち行列要素と、関連するリスト内のリス
ト要素とを比較するようにのみ配列されることを理解さ
れよう。読取りおよび書込み用に、別々の待ち行列と関
連付けられた論理ブロックとを用意することによって、
効率を向上させ各ブロックの論理構造を単純化するため
に、論理ブロック４５、１４５をメモリ・アクセス要求
タイプに合わせて特別に調整することができる。さら
に、書込み要求よりも読取り要求の方に高い転送優先度
を与えても、また、その逆でもよい。ただし通常は、一
般にメモリ読取り要求の結果の方が処理流れの速度より
も重要であるという事実から見て、読取り要求に全体的
に高い優先度を与える方が有益であろう。
【００５９】したがって第２の実施形態では、第１の実
施形態を参照しながら述べたような、明示的なソース依
存型優先度値はないが、その代わりに、アクセス・タイ
プを基準にして優先度を与え、ソース１０から入ってく
るアクセス要求を受け取って送信するルータ２２でメモ
リ・アクセス要求タイプを識別するようにすることによ
って、ソースに関する考慮すべき点が組み込まれてい
る。ただし、このデータ記憶要素依存型制御は、第１の
実施形態を参照しながら述べたものと同じ形式を取って
いる。
【００６０】第２の実施形態については、無効化機構を
参照せずに述べてきた。ただし無効化機構は、第１の実
施形態を参照しながら述べたように、１つまたは複数の
別々の無効化ユニットに含まれるか、または無効化コマ
ンドを介して含まれることを理解されたい。無効化ユニ
ットの場合、各待ち行列に対して別々の無効化ユニット
が用意されるか、１つまたは複数の待ち行列に対して１
つの無効化ユニットが用意される。たとえば、無効化ユ
ニットは読取り待ち行列にまたはそれぞれの読取り待ち
行列に用意されることはあるが、その書込み待ち行列に
またはそれぞれの書込み待ち行列に設けられることはな
い。
【００６１】図１０は、本発明の第３の実施形態による
メモリ・アクセス要求処理ユニット２５を示す概略的構
成図である。このメモリ・アクセス要求処理ユニット２
５は、図３、図４およびそれに続く本文を参照しながら
上記に述べたソースのような、読取りアクセス要求に異
なる優先度値を示すタグを付けるソース１０で使用する
ように特に設計されている。タグに表示された優先度値
を基準にして、入ってくる読取りアクセス要求を受け取
って、複数の読取り待ち行列の１つに向けて送り、入っ
てくる書込みアクセス要求を受け取って、少なくとも１
つの書込み待ち行列に送るように、ルータ２２が用意さ
れている。
【００６２】図１０には、第１の読取り待ち行列３０お
よび第２の読取り待ち行列８０、ならびに単一の書込み
待ち行列１３０が示されている。ルータ２２は、第１の
読取り待ち行列３０が優先度の高い読取り要求を受け取
り、第２の読取り待ち行列８０が優先度の低い読取り要
求を受け取り、書込み待ち行列が書込み要求を受け取る
ように配列される。
【００６３】図のように、書込み待ち行列が１つしかな
い場合は、読取り／書込み制御ラインを基準にして、読
取り／書込み経路指定が実行される。この場合、ソース
は読取りアクセス要求に優先度値を与えるだけでよい。
これに対して、複数の書込み待ち行列がある場合は、ソ
ースの優先度値は読取りアクセス要求ならびに書込みア
クセス要求に割り当てられ、経路指定はソースの優先度
値だけを基準にして実行される。
【００６４】複数の読取り待ち行列に、共通の比較論理
ブロック４５が設けられている。複数の読取り待ち行列
３０および８０に共通の１つのリスト記憶装置４２が用
意される。読取り待ち行列３０と８０は、それぞれウィ
ンドウ３４と８４によって、読取り論理ブロック４５に
接続される。この実施形態では、書込み待ち行列１３０
には別の論理ブロック１４５が設けられ、書込み待ち行
列ウィンドウ１３４を監視するように配列される。さら
に、保留中の読取り要求とメモリ書込み要求が、リスト
記憶装置４２と１４２でそれぞれ別々にグループ化され
るように、書込み待ち行列１３０に対して別のリスト記
憶装置１４２が特別に設けられている。
【００６５】したがって第３の実施形態では、アクセス
要求処理の優先度がソース依存型で決定される。第１の
実施形態を参照しながら述べたものと同様のターゲット
依存型制御の形式が提供されてもよいが、省略すること
もできる。
【００６６】第３の実施形態の変形例では、ルータ２２
は、第２の実施形態と同様に、読取り要求とメモリ書込
み要求との間で読取り要求を検出し、ソースの優先度値
によって送るように配列される。その後ソース１０は、
読取り要求に優先度値を示すタグを付けるだけでよい。
【００６７】さらに、第３の実施形態の他の変形例で
は、メモリ・アクセス要求処理ユニット２５は、ＲＯＭ
デバイスのような読取り専用データ記憶要素で使用され
るように設計される。この場合、ソース１０はメモリ読
取り要求のみを転送し、書込み待ち行列１３０と関連付
けられた論理ブロック１４５、ならびにリスト記憶装置
１４２は省略される。
【００６８】以上、本発明の具体的な実施形態について
述べてきたが、本発明の精神および範囲を逸脱すること
なく、多くの修正／追加および／または置換が実行でき
ることを理解されよう。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す概略構成図であ
る。
【図２】第１の実施形態の一部を詳細に示す図である。
【図３】第１の実施形態の他の部分を詳細に示す図であ
る。
【図４】図３の一部に関する代替設計を示す図である。
【図５】本発明の第１の例を示す図である。
【図６】本発明の第２の例を示す図である。
【図７】本発明の第３の例を示す図である。
【図８】本発明の第４の例を示す図である。
【図９】本発明の第２の実施形態を示す概略構成図であ
る。
【図１０】本発明の第３の実施形態を示す概略構成図で
ある。
【符号の説明】
１０ ソース ２０ データ記憶要素 ２５ メモリ・アクセス要求処理ユニット（ＲＨＵ） ３０ 待ち行列 ３２ 待ち行列要素 ３４ ウィンドウ ３５ 無効化ユニット ３６ ヘッド・エンド ３８ テール・エンド ４０ 転送ユニット ４２ リスト記憶装置 ４４ リスト要素 ４５ 比較論理
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡＤ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303，Ｕ. Ｓ．Ａ. (72)発明者 ジェレミィ・ジィ・ハリス イギリス国・エイチピイ８ ４エイエフ・ バッキンガムシャー・バックス・チャルフ ォント セント ジャイルス・ロッジ レ ーン・20

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 メモリ・アクセス要求のソースとメモリ
    ・アクセス要求を処理するデータ記憶要素とを含む、デ
    ータ処理システム用のメモリ・アクセス要求処理ユニッ
    トであって、 メモリ・アクセス要求を受け取る入力と、 メモリ・アクセス要求を転送する出力と、 出力への転送を保留中の、メモリ・アクセス要求を入力
    側で受け取り、一時的に格納するように形成された複数
    の待ち行列要素を備える待ち行列と、 前記待ち行列要素内に格納されたメモリ・アクセス要求
    に関して比較演算を実行し、その比較演算の結果とし
    て、待ち行列から出力に送る少なくとも１つの前記メモ
    リ・アクセス要求を選択する比較論理とを含む、メモリ
    ・アクセス要求処理ユニット。
  2. 【請求項２】 待ち行列から出力に送られたメモリ・ア
    クセス要求から導出されたリスト・エントリを格納する
    ようにそれぞれが配列された、複数のリスト要素を備え
    たリスト記憶装置をさらに含み、比較演算が、前記待ち
    行列要素内に格納された前記メモリ・アクセス要求と、
    前記リスト格納装置内に格納された前記リスト・エント
    リとを比較する請求項１に記載のユニット。
  3. 【請求項３】 メモリ・アクセス要求が前記待ち行列か
    ら前記出力へ送られる際に、前記当該メモリ・アクセス
    要求のアドレス部分から導出されたメモリ・アクセス要
    求のタイプ部分を含むリスト・エントリが生成されるよ
    うに動作する請求項２に記載のユニット。
  4. 【請求項４】 前記リスト・エントリが、前記リスト・
    エントリを識別でき、キャンセルされる識別子部分をさ
    らに含む請求項３に記載のユニット。
  5. 【請求項５】 前記比較論理が、前記リスト・エントリ
    のいずれか１つの前記メモリ・アクセス要求タイプ部分
    に合致するアドレス部分を有する、前記待ち行列から前
    記出力へのメモリ・アクセス要求の転送を妨げるように
    配列される請求項３に記載のユニット。
  6. 【請求項６】 前記比較論理が、いずれかの前記リスト
    ・エントリの前記メモリ・アクセス要求タイプ部分に合
    致しないアドレス部分を有する、前記待ち行列から前記
    出力へのメモリ・アクセス要求の転送を優先的に動作す
    る請求項３に記載のユニット。
  7. 【請求項７】 前記待ち行列要素がそれぞれ、メモリ・
    アクセス要求が入力側で受け取られたときに優先度値を
    受け取るように配列されたソース優先度レベル記憶部分
    を備え、前記比較演算が、少なくとも前記待ち行列要素
    内に格納された前記メモリ・アクセス要求のソース優先
    度値を比較する請求項１に記載のユニット。
  8. 【請求項８】 前記待ち行列要素がそれぞれ、メモリ・
    アクセス要求が入力側で受け取られたときに優先度値を
    受け取るように形成されたソース優先度レベル記憶部分
    を備え、前記比較演算が、前記リスト・エントリを備え
    た前記待ち行列要素内に格納された前記メモリ・アクセ
    ス要求のソース優先度値を比較する請求項２に記載のユ
    ニット。
  9. 【請求項９】 前記待ち行列がヘッド・エンドからテー
    ル・エンドまで延在し、比較論理が、前記ヘッド・エン
    ドから前記ヘッド・エンドとテール・エンドとの中間位
    置まで延在する待ち行列要素のウィンドウを横切って待
    ち行列に接続されて、ウィンドウ内および前記リスト・
    エントリ内に配置された待ち行列要素内に格納されたメ
    モリ・アクセス要求の比較をできるようにし、前記待ち
    行列が、前記入力側で受け取られたメモリ・アクセス要
    求を前記ヘッド・エンド方向に待ち行列要素内に優先的
    にロードするように、前記入力に接続される請求項１に
    記載のユニット。
  10. 【請求項１０】 前記待ち行列がヘッドからテールまで
    延在し、前記待ち行列要素と前記リスト・エントリのい
    ずれかを比較できるように、前記比較論理が、前記待ち
    行列ヘッドから前記待ち行列テールまで延在する待ち行
    列要素のウィンドウを横切って前記待ち行列に接続され
    る請求項１に記載のユニット。
  11. 【請求項１１】 前記待ち行列要素が、それによって前
    記待ち行列内のメモリ・アクセス要求の位置を突き止め
    られるメモリ・アクセス要求ラベルを格納するための部
    分を含み、前記ユニットが入力側での無効化コマンドの
    受取りに応答して、そのメモリ・アクセス要求ラベルに
    よって指定されたメモリ・アクセス要求を削除する請求
    項１に記載のユニット。
  12. 【請求項１２】 データ処理システムであって、 メモリ・アクセス要求のソースと、 前記ソースによって生成されたメモリ・アクセス要求を
    処理するためのデータ記憶要素とを含み、 前記ソースから前記データ記憶要素へ送られたメモリ・
    アクセス要求をインターセプトするように前記ソースと
    前記データ記憶要素との間に挿入されたメモリ・アクセ
    ス要求処理ユニットをさらに含み、前記メモリ・アクセ
    ス要求処理ユニットが、 前記ソースからメモリ・アクセス要求を受け取る入力
    と、 メモリ・アクセス要求を前記データ記憶要素へ転送する
    出力と、 前記データ記憶要素への転送を保留中の、前記ソースか
    ら受け取ったメモリ・アクセス要求を受け取り、一時的
    に格納するようにそれぞれが配列された、複数の待ち行
    列要素を備えた待ち行列と、 前記待ち行列要素内に格納された前記メモリ・アクセス
    要求に関して比較演算を実行し、前記比較演算の結果と
    して、前記待ち行列から前記データ記憶要素へ少なくと
    も１つの前記メモリ・アクセス要求を送る比較論理とを
    含む、データ処理システム。
  13. 【請求項１３】 前記ソースがプロセッサのロード／ス
    トア・ユニットであり、前記データ記憶要素がプロセッ
    サの内部キャッシュ・メモリである請求項１２に記載の
    システム。
  14. 【請求項１４】 前記ソースがプロセッサであり、前記
    データ記憶要素がプロセッサの外部キャッシュ・メモリ
    である請求項１２に記載のシステム。
  15. 【請求項１５】 前記ソースがプロセッサ・ユニットで
    あり、前記データ記憶要素が主メモリである請求項１２
    に記載のシステム。
  16. 【請求項１６】 前記プロセッサ・ユニットがプロセッ
    サと内部キャッシュ・メモリを含む請求項１５に記載の
    システム。
  17. 【請求項１７】 前記ソースが第１のメモリであり、前
    記データ記憶要素がシステム階層のより高レベルにある
    第２のメモリである請求項１２に記載のシステム。
  18. 【請求項１８】 前記第１のメモリと第２のメモリが異
    なるレベルのキャッシュ・メモリである請求項１７に記
    載のシステム。
  19. 【請求項１９】 前記第１のメモリがキャッシュ・メモ
    リであり、前記第２のメモリが主メモリである請求項１
    ７に記載のシステム。
  20. 【請求項２０】 メモリ・アクセス要求のソースとメモ
    リ・アクセス要求を処理するデータ記憶要素とを含む、
    データ処理装置用のメモリ・アクセス要求処理ユニット
    であって、 メモリ・アクセス要求を受け取る入力と、 メモリ・アクセス要求を転送する出力と、 出力への転送を保留中の、入力側で受け取ったメモリ・
    アクセス要求を受け取り、一時的に格納するように配列
    された、複数の待ち行列要素をそれぞれ備えた複数の待
    ち行列と、 メモリ・アクセス要求のタイプ分類に従って、前記メモ
    リ・アクセス要求を異なる前記待ち行列に送るように、
    前記入力と前記待ち行列の間に配置されたルータと、 前記待ち行列の１つから前記出力へ送られたメモリ・ア
    クセス要求から導出されたリスト・エントリを格納する
    ように、それぞれが形成された複数のリスト要素を含む
    リスト記憶装置と、 前記リスト・エントリがそれぞれ前記リスト記憶装置に
    格納された状態で、前記待ち行列要素内に格納されたメ
    モリ・アクセス要求に関して比較演算を実行し、前記比
    較演算の結果として、前記出力に転送する少なくとも１
    つの前記メモリ・アクセス要求を選択するように動作可
    能であり、さらに待ち行列ごとにメモリ・アクセス要求
    の選択に優先順位をつける比較論理とを含む、メモリ・
    アクセス要求処理ユニット。
  21. 【請求項２１】 メモリ・アクセス要求処理ユニットで
    使用するメモリ・アクセス要求のソースであって、少な
    くとも第１と第２のメモリ・アクセス要求生成ユニット
    を備え、前記それぞれのメモリ・アクセス要求生成ユニ
    ットによって生成されたメモリ・アクセス要求に異なる
    優先度値を示すタグを付けるように動作可能であり、前
    記優先度値が各メモリ・アクセス要求のメモリ・アクセ
    ス要求タイプの分類を行う際の基準を与えるのに役立つ
    請求項２０に記載のソース。
  22. 【請求項２２】 メモリ読取り要求のソースとメモリ読
    取り要求を処理するデータ記憶要素とを含む、データ処
    理装置用のメモリ読取り要求処理ユニットであって、 メモリ読取り要求を受け取る入力と、 メモリ読取り要求を送る出力と、 出力への転送を保留中の、メモリ読取り要求を受け取
    り、一時的に格納するように配置された、複数の待ち行
    列要素をそれぞれ備える複数の読取り待ち行列と、 メモリ読取り要求のタイプ分類に従って、メモリ読取り
    要求を前記入力から異なる前記読取り待ち行列に送るよ
    うに、前記入力と前記読取り待ち行列との間に配置され
    たルータと、 前記待ち行列要素内に格納された前記メモリ読取り要求
    に関して比較演算を実行し、前記比較演算の結果とし
    て、前記出力に転送少なくとも１つの前記メモリ読取り
    要求を選択するように動作可能であって、さらに待ち行
    列ごとにメモリ読取り要求の選択に優先順位をつける比
    較論理とを含む、メモリ読取り要求処理ユニット。
  23. 【請求項２３】 メモリ読取り要求処理ユニットで使用
    するためのメモリ読取り要求のソースであって、少なく
    とも第１と第２のメモリ読取り要求生成ユニットを備
    え、前記それぞれのメモリ読取り要求生成ユニットから
    送られたメモリ読取り要求に異なる優先度値を示すタグ
    を付けるように動作可能であり、前記優先度値が各メモ
    リ読取り要求のメモリ読取り要求タイプの分類を行う際
    の基準である請求項２２に記載のソース。
  24. 【請求項２４】 メモリ・アクセス要求のソースおよび
    データ記憶要素を含むデータ処理システムにおけるメモ
    リ・アクセス要求を処理する方法であって、前記ソース
    によって送られるメモリ・アクセス要求が、前記データ
    記憶要素に送られる前に一時的に待ち行列に保持され、
    メモリ・アクセス要求が前記待ち行列の要素に格納され
    たメモリ・アクセス要求の論理的比較に基づいて前記待
    ち行列から前記データ記憶要素へ渡され、前記論理的比
    較が、前記待ち行列に書き込まれた各メモリ・アクセス
    要求に付された少なくとも１つのソース優先度レベルを
    オペランドとして有し、その時点で前記待ち行列から前
    記データ記憶要素に送られた場合に、前記データ記憶要
    素が現在前記メモリ・アクセス要求を処理できる確率を
    有する方法。
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