JP2001141783A - 集積回路およびその評価方法 - Google Patents
集積回路およびその評価方法Info
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Abstract
(57)【要約】
【課題】 動作確認の難しい高速信号の送受信を行う集
積回路において、ＩＣ評価の簡単化が実現し、集積回路
のコスト上昇が起こらないようにする。 【解決手段】 信号を外部に出力するドライバ回路２に
加えて、時間軸伸張回路３が新たに追加される。時間軸
伸張回路３は通常のレシーバ回路と同様な等価レシーバ
回路６′と、等価レシーバ回路６′に接続するＤ型フリ
ッププロップ４とを有する。時間軸伸張回路３のピンＰ
２及びＮ２からの入力信号は、等価レシーバ回路６′の
ＣＭＯＳトランジスタのＭ４及びＭ３のゲートに入力さ
れ、そのＭ３及びＭ４のドレインから出力する等価差動
受信信号（Ｐ３／Ｎ４）がＤ型フリップフロップ４のＤ
入力に入力される。Ｄ型フリップフロップ４のクロック
入力に計測クロックＣＫ１が入力され、Ｄ型フリップフ
ロップ４のＱ出力からは伸張信号ＶＥＰＤが時間軸伸張
回路３の端子に出力される。
積回路において、ＩＣ評価の簡単化が実現し、集積回路
のコスト上昇が起こらないようにする。 【解決手段】 信号を外部に出力するドライバ回路２に
加えて、時間軸伸張回路３が新たに追加される。時間軸
伸張回路３は通常のレシーバ回路と同様な等価レシーバ
回路６′と、等価レシーバ回路６′に接続するＤ型フリ
ッププロップ４とを有する。時間軸伸張回路３のピンＰ
２及びＮ２からの入力信号は、等価レシーバ回路６′の
ＣＭＯＳトランジスタのＭ４及びＭ３のゲートに入力さ
れ、そのＭ３及びＭ４のドレインから出力する等価差動
受信信号（Ｐ３／Ｎ４）がＤ型フリップフロップ４のＤ
入力に入力される。Ｄ型フリップフロップ４のクロック
入力に計測クロックＣＫ１が入力され、Ｄ型フリップフ
ロップ４のＱ出力からは伸張信号ＶＥＰＤが時間軸伸張
回路３の端子に出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路およびそ
の評価方法に関し、特に高速信号を外部に出力するドラ
イバ回路または外部から高速信号を受信するレシーバ回
路を有する集積回路およびその評価方法に関する。
の評価方法に関し、特に高速信号を外部に出力するドラ
イバ回路または外部から高速信号を受信するレシーバ回
路を有する集積回路およびその評価方法に関する。
【０００２】
【従来の技術】集積回路間で伝送する信号伝送は、情報
（データ）量の増加とともに高速化の傾向にある。更
に、伝送線路数及び集積回路のピン数の増加を押さえる
ために、シリアル変換伝送が試みられ、そのため更に高
速化の傾向を強めている。
（データ）量の増加とともに高速化の傾向にある。更
に、伝送線路数及び集積回路のピン数の増加を押さえる
ために、シリアル変換伝送が試みられ、そのため更に高
速化の傾向を強めている。
【０００３】図６は１Gbps（ギガ・ビット／秒）の高速
信号伝送に対応した従来の集積回路による小信号差動伝
送の構成例を示す。高速信号伝送は、ドライバ回路２を
含む送信側集積回路８，伝送線路５，終端抵抗Ｒｏ，レ
シーバ回路６を含む受信側集積回路９によって行われ
る。
信号伝送に対応した従来の集積回路による小信号差動伝
送の構成例を示す。高速信号伝送は、ドライバ回路２を
含む送信側集積回路８，伝送線路５，終端抵抗Ｒｏ，レ
シーバ回路６を含む受信側集積回路９によって行われ
る。
【０００４】送信データＳ１は、ドライバ回路２内のイ
ンバータＢ１〜Ｂ９から構成される差動化回路によって
差動信号に変換される。この差動信号の正極信号はＣＭ
ＯＳ（コンプリメンタリ・メタル・オキサイドゥ・セミコ
ンダクタ）トランジスタのＭ１のゲートに入力され、差
動信号の負極信号はＣＭＯＳトランジスタのＭ２のゲー
トに入力される。ＣＭＯＳトランジスタのＭ１及びＭ２
は互いにソースカップル（ソース結合）され、このソー
スに電流Ｉ１が供給されている。ＣＭＯＳトランジスタ
のＭ１及びＭ２のドレインには各々抵抗Ｒ１及びＲ２が
電源との間に接続されている。そして、ＣＭＯＳトラン
ジスタのＭ２及びＭ１のドレインは各々ピンＰ１及びＮ
１に接続され、このピンＰ１及びＮ１を通じて高速信号
（Ｐ１／Ｎ１）が集積回路８から出力される。
ンバータＢ１〜Ｂ９から構成される差動化回路によって
差動信号に変換される。この差動信号の正極信号はＣＭ
ＯＳ（コンプリメンタリ・メタル・オキサイドゥ・セミコ
ンダクタ）トランジスタのＭ１のゲートに入力され、差
動信号の負極信号はＣＭＯＳトランジスタのＭ２のゲー
トに入力される。ＣＭＯＳトランジスタのＭ１及びＭ２
は互いにソースカップル（ソース結合）され、このソー
スに電流Ｉ１が供給されている。ＣＭＯＳトランジスタ
のＭ１及びＭ２のドレインには各々抵抗Ｒ１及びＲ２が
電源との間に接続されている。そして、ＣＭＯＳトラン
ジスタのＭ２及びＭ１のドレインは各々ピンＰ１及びＮ
１に接続され、このピンＰ１及びＮ１を通じて高速信号
（Ｐ１／Ｎ１）が集積回路８から出力される。
【０００５】上記ピンＰ１及びＰ２には伝送線路５が接
続され、伝送線路５の受信側は終端抵抗Ｒｏで終端さ
れ、送信信号（Ｐ１／Ｎ１）は受信側集積回路９のピン
Ｐ４及びＮ４に接続される。
続され、伝送線路５の受信側は終端抵抗Ｒｏで終端さ
れ、送信信号（Ｐ１／Ｎ１）は受信側集積回路９のピン
Ｐ４及びＮ４に接続される。
【０００６】ピンＰ４及びＮ４を通った信号（Ｐ４／Ｎ
４）は各々レシーバ回路６内のＣＭＯＳトランジスタの
Ｍ５及びＭ６のゲートに入力される。ＣＭＯＳトランジ
スタのＭ５及びＭ６はソースカップルされ、このソース
に電流Ｉ３が供給される。ＣＭＯＳトランジスタのＭ５
及びＭ６のドレインには、各々抵抗Ｒ５及びＲ６が電源
間に接続され、ＣＭＯＳトランジスタのＭ５及びＭ６の
ドレインには差動受信信号が得られ、この差動受信信号
は各々信号Ｐ５及びＮ５として、集積回路９内部の信号
処理回路（図示しない）へＣＭＯＳトランジスタ回路で
取り扱いやすい様に０．５Ｖｐｐ程度の電圧で出力され
る。
４）は各々レシーバ回路６内のＣＭＯＳトランジスタの
Ｍ５及びＭ６のゲートに入力される。ＣＭＯＳトランジ
スタのＭ５及びＭ６はソースカップルされ、このソース
に電流Ｉ３が供給される。ＣＭＯＳトランジスタのＭ５
及びＭ６のドレインには、各々抵抗Ｒ５及びＲ６が電源
間に接続され、ＣＭＯＳトランジスタのＭ５及びＭ６の
ドレインには差動受信信号が得られ、この差動受信信号
は各々信号Ｐ５及びＮ５として、集積回路９内部の信号
処理回路（図示しない）へＣＭＯＳトランジスタ回路で
取り扱いやすい様に０．５Ｖｐｐ程度の電圧で出力され
る。
【０００７】上記伝送線路５には比較的廉価なツイスト
ペア線が一般に用いられている。ツイストペア線の線間
の特性インピーダンスは、１００Ω程度なので、整合を
取るために上記抵抗Ｒ１及びＲ２は５０Ω、上記抵抗Ｒ
ｏは１００Ωにする。また、伝送振幅は０．３Ｖｐｐ程
度が用いられるので、電流Ｉ１は１２ｍＡ程度にしてお
く。
ペア線が一般に用いられている。ツイストペア線の線間
の特性インピーダンスは、１００Ω程度なので、整合を
取るために上記抵抗Ｒ１及びＲ２は５０Ω、上記抵抗Ｒ
ｏは１００Ωにする。また、伝送振幅は０．３Ｖｐｐ程
度が用いられるので、電流Ｉ１は１２ｍＡ程度にしてお
く。
【０００８】
【発明が解決しようとする課題】しかしながら、上述の
ような従来の高速信号伝送に対応した集積回路において
は、次のような解決すべき課題がある。
ような従来の高速信号伝送に対応した集積回路において
は、次のような解決すべき課題がある。
【０００９】即ち、１Gbpsの高速信号の伝送品質を確認
することは、該当の集積回路の使用者にとって、計測器
及びプロービング等の計測条件が非常に難しい。したが
って、該当の集積回路は確実に動作が保証されているも
のでなければならない。このため、送信側集積回路８及
び受信側集積回路９の量産時の評価は、確実な実使用条
件で行う必要がある。例えば１ｎｓ（ナノ秒）間隔のデ
ータ変化の測定には、１００ｐｓ（ピコ秒）以下の高精
度計測器が必要である。この機能を満たすＩＣテスタは
高価なものであり、ＩＣ出荷検査によって集積回路のコ
ストを上昇させていた。
することは、該当の集積回路の使用者にとって、計測器
及びプロービング等の計測条件が非常に難しい。したが
って、該当の集積回路は確実に動作が保証されているも
のでなければならない。このため、送信側集積回路８及
び受信側集積回路９の量産時の評価は、確実な実使用条
件で行う必要がある。例えば１ｎｓ（ナノ秒）間隔のデ
ータ変化の測定には、１００ｐｓ（ピコ秒）以下の高精
度計測器が必要である。この機能を満たすＩＣテスタは
高価なものであり、ＩＣ出荷検査によって集積回路のコ
ストを上昇させていた。
【００１０】本発明の目的は、上述の点に鑑みて、動作
確認の難しい高速信号の送受信を行う集積回路におい
て、ＩＣ評価の簡単化が実現し、集積回路のコスト上昇
が起こらないようにすることにある。
確認の難しい高速信号の送受信を行う集積回路におい
て、ＩＣ評価の簡単化が実現し、集積回路のコスト上昇
が起こらないようにすることにある。
【００１１】また、本発明の更なる目的は、集積回路の
使用者においては、高価な計測器及び難しいプロービン
グなどをしなくても、安定かつ高精度な計測が可能とな
り、加えて、伝送線路及びその終端抵抗の最適化が集積
回路の使用者によって簡単に行うことができる集積回路
およびその評価方法を提供することにある。
使用者においては、高価な計測器及び難しいプロービン
グなどをしなくても、安定かつ高精度な計測が可能とな
り、加えて、伝送線路及びその終端抵抗の最適化が集積
回路の使用者によって簡単に行うことができる集積回路
およびその評価方法を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、信号を外部に出力するドライバ
回路を有する集積回路において、外部から信号を受信す
るレシーバ回路と、前記レシーバ回路の出力信号を時間
軸伸張する時間軸伸張回路とを具備することを特徴とす
る。
め、請求項１の発明は、信号を外部に出力するドライバ
回路を有する集積回路において、外部から信号を受信す
るレシーバ回路と、前記レシーバ回路の出力信号を時間
軸伸張する時間軸伸張回路とを具備することを特徴とす
る。
【００１３】上記目的を達成するため、請求項２の発明
は、外部から信号を受信するレシーバ回路を有する集積
回路において、前記レシーバ回路の出力信号を時間軸伸
張する時間軸伸張回路を具備することを特徴とする。
は、外部から信号を受信するレシーバ回路を有する集積
回路において、前記レシーバ回路の出力信号を時間軸伸
張する時間軸伸張回路を具備することを特徴とする。
【００１４】ここで、前記時間軸伸張回路はＤ型フリッ
プフロップを有することを特徴とすることができる。
プフロップを有することを特徴とすることができる。
【００１５】また、前記Ｄ型フリップフロップは差動型
Ｄ型フリップフロップと、クロック差動回路と、フルス
イング変換器を含むＣＭＯＳトランジスタ回路であるこ
とを特徴とすることができる。
Ｄ型フリップフロップと、クロック差動回路と、フルス
イング変換器を含むＣＭＯＳトランジスタ回路であるこ
とを特徴とすることができる。
【００１６】また、前記Ｄ型フリップフロップは、前記
ドライバ回路に入力する入力信号の周期と比べて所定の
微小時間だけ周期が異なるクロックを使用し、前記入力
信号のデューティ比を保持したまま時間軸を伸張した伸
張パルスを発生することを特徴とすることができる。
ドライバ回路に入力する入力信号の周期と比べて所定の
微小時間だけ周期が異なるクロックを使用し、前記入力
信号のデューティ比を保持したまま時間軸を伸張した伸
張パルスを発生することを特徴とすることができる。
【００１７】上記目的を達成するため、請求項６の集積
回路の評価方法の発明は、請求項１の構成の被検査用の
集積回路の前記ドライバ回路と、該集積回路と同一構成
の検査用の集積回路の前記レシーバ回路とを伝送線路と
終端抵抗を用いて接続し、前記被検査用の集積回路のド
ライバ回路に信号を入力し、前記検査用の集積回路の前
記時間軸伸張回路から出力する伸張信号を所定周期の計
測クロックによりカウンタで計測することにより送信側
集積回路の評価を行うことを特徴とする。
回路の評価方法の発明は、請求項１の構成の被検査用の
集積回路の前記ドライバ回路と、該集積回路と同一構成
の検査用の集積回路の前記レシーバ回路とを伝送線路と
終端抵抗を用いて接続し、前記被検査用の集積回路のド
ライバ回路に信号を入力し、前記検査用の集積回路の前
記時間軸伸張回路から出力する伸張信号を所定周期の計
測クロックによりカウンタで計測することにより送信側
集積回路の評価を行うことを特徴とする。
【００１８】上記目的を達成するため、請求項７の集積
回路の評価方法の発明は、信号を外部に出力する集積回
路のドライバ回路と、請求項２の構成の被検査用の集積
回路の前記レシーバ回路とを伝送線路と終端抵抗を用い
て接続し、前記ドライバ回路に信号を入力し、前記被検
査用の集積回路の前記時間軸伸張回路から出力する伸張
信号を所定周期の計測クロックによりカウンタで計測す
ることにより受信側集積回路の評価を行うことを特徴と
する。
回路の評価方法の発明は、信号を外部に出力する集積回
路のドライバ回路と、請求項２の構成の被検査用の集積
回路の前記レシーバ回路とを伝送線路と終端抵抗を用い
て接続し、前記ドライバ回路に信号を入力し、前記被検
査用の集積回路の前記時間軸伸張回路から出力する伸張
信号を所定周期の計測クロックによりカウンタで計測す
ることにより受信側集積回路の評価を行うことを特徴と
する。
【００１９】（作用）本発明では、送信側集積回路には
等価レシーバ回路を含む時間軸伸張回路を追加し、受信
側集積回路にはレシーバ回路の出力を入力とする時間軸
伸張回路を追加し、更にそれら時間軸伸張回路はＤ型フ
リップフロップを包含させるように構成したので、後述
のようにＩＣ評価の簡単化等が実現できる。
等価レシーバ回路を含む時間軸伸張回路を追加し、受信
側集積回路にはレシーバ回路の出力を入力とする時間軸
伸張回路を追加し、更にそれら時間軸伸張回路はＤ型フ
リップフロップを包含させるように構成したので、後述
のようにＩＣ評価の簡単化等が実現できる。
【００２０】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。
実施の形態を詳細に説明する。
【００２１】（送信側集積回路）図１は、本発明を適用
した送信側集積回路１の実施形態の回路構成を示す。
した送信側集積回路１の実施形態の回路構成を示す。
【００２２】図６で示した従来の送信側集積回路８との
差について説明する。図１の送信側集積回路１には、図
６で説明した従来と同様な構成のドライバ回路２に加え
て、本発明に係る等価レシーバ回路６′を含む時間軸伸
張回路３が新たに追加されている。時間軸伸張回路３は
図６のレシーバ回路６と同様な構成の等価レシーバ回路
６′と、この等価レシーバ回路６′に接続するＤ型フリ
ッププロップ４とを有している。
差について説明する。図１の送信側集積回路１には、図
６で説明した従来と同様な構成のドライバ回路２に加え
て、本発明に係る等価レシーバ回路６′を含む時間軸伸
張回路３が新たに追加されている。時間軸伸張回路３は
図６のレシーバ回路６と同様な構成の等価レシーバ回路
６′と、この等価レシーバ回路６′に接続するＤ型フリ
ッププロップ４とを有している。
【００２３】時間軸伸張回路３のピンＰ２及びＮ２から
の入力信号は、等価レシーバ回路６′のＣＭＯＳトラン
ジスタのＭ４及びＭ３のゲートに入力され、図６のレシ
ーバ回路６と同様にして、ＣＭＯＳトランジスタのＭ３
及びＭ４のドレインから出力する等価差動受信信号（Ｐ
３／Ｎ４）がＤ型フリップフロップ４のＤ入力に入力さ
れる。Ｄ型フリップフロップ４のクロック入力に計測ク
ロックＣＫ１が入力され、Ｄ型フリップフロップ４のＱ
出力からは伸張信号ＶＥＰＤが時間軸伸張回路３のピン
ＶＥＰＤに出力される。
の入力信号は、等価レシーバ回路６′のＣＭＯＳトラン
ジスタのＭ４及びＭ３のゲートに入力され、図６のレシ
ーバ回路６と同様にして、ＣＭＯＳトランジスタのＭ３
及びＭ４のドレインから出力する等価差動受信信号（Ｐ
３／Ｎ４）がＤ型フリップフロップ４のＤ入力に入力さ
れる。Ｄ型フリップフロップ４のクロック入力に計測ク
ロックＣＫ１が入力され、Ｄ型フリップフロップ４のＱ
出力からは伸張信号ＶＥＰＤが時間軸伸張回路３のピン
ＶＥＰＤに出力される。
【００２４】図１のＤ型フリップフロップ４の構成例を
図２に示す。ここでは、高速信号に対応するため、Ｄ型
フリップフロップ４は、複数のＣＭＯＳトランジスタＭ
７〜Ｍ１８と抵抗Ｒ７〜Ｒ１０から構成された差動型Ｄ
型フリップフロップ１０、複数のインバータＢ１０〜Ｂ
１８から構成されたクロック差動化回路１１、及び複数
のＣＭＯＳトランジスタＭ１９〜Ｍ２６とインバータＢ
１９から構成されたフルスイングレベル変換器１２から
構成される。これら回路１０、１１、１２の各々の構成
は極一般的な周知のものであるので、その動作説明は省
略するが、ＣＭＯＳトランジスタ回路としては非常に小
規模なものであり、送信側集積回路１に追加搭載するに
当たって問題にならない。
図２に示す。ここでは、高速信号に対応するため、Ｄ型
フリップフロップ４は、複数のＣＭＯＳトランジスタＭ
７〜Ｍ１８と抵抗Ｒ７〜Ｒ１０から構成された差動型Ｄ
型フリップフロップ１０、複数のインバータＢ１０〜Ｂ
１８から構成されたクロック差動化回路１１、及び複数
のＣＭＯＳトランジスタＭ１９〜Ｍ２６とインバータＢ
１９から構成されたフルスイングレベル変換器１２から
構成される。これら回路１０、１１、１２の各々の構成
は極一般的な周知のものであるので、その動作説明は省
略するが、ＣＭＯＳトランジスタ回路としては非常に小
規模なものであり、送信側集積回路１に追加搭載するに
当たって問題にならない。
【００２５】（時間軸伸張動作）次に、Ｄ型フリップフ
ロップ４による時間軸伸張動作について図５のタイムチ
ャートを使用して説明する。
ロップ４による時間軸伸張動作について図５のタイムチ
ャートを使用して説明する。
【００２６】Ｄ型フリップフロップ４に使用されるクロ
ックＣＫ１の周期Ｔｏ′は、ドライバ回路２に入力する
高速信号Ｓ１の周期Ｔｏに対して、わずかに異なるもの
とする。図５のａ）においては，実高速信号（Ｐ２／Ｎ
２、Ｐ３／Ｎ３）を示し、
ックＣＫ１の周期Ｔｏ′は、ドライバ回路２に入力する
高速信号Ｓ１の周期Ｔｏに対して、わずかに異なるもの
とする。図５のａ）においては，実高速信号（Ｐ２／Ｎ
２、Ｐ３／Ｎ３）を示し、
【００２７】
【数１】 Ｔｏ′／Ｔｏ＝２１／２０ …（１） としている。この高速信号Ｓ１が所望期間においてパル
ス幅Ｔｘの周期信号とすると、図中の○印がサンプル位
置を示し、○印に添えられた数字がサンプル番号を示す
様に、順次論理値がサンプリングされる。このサンプル
時間間隔はクロックＣＫ１の周期Ｔｏ′である。したが
って、Ｄ型フリップフロップ４のＱ出力には、図５の
ｂ）に示す様に、高速信号周期Ｔｏが２０倍に時間軸伸
張された信号周期Ｔｅｐｄの伸張信号Ｖｅｐｄが出力さ
れる。パルス幅Ｔｘも時間軸伸張されてＴｘ′に変換さ
れる。
ス幅Ｔｘの周期信号とすると、図中の○印がサンプル位
置を示し、○印に添えられた数字がサンプル番号を示す
様に、順次論理値がサンプリングされる。このサンプル
時間間隔はクロックＣＫ１の周期Ｔｏ′である。したが
って、Ｄ型フリップフロップ４のＱ出力には、図５の
ｂ）に示す様に、高速信号周期Ｔｏが２０倍に時間軸伸
張された信号周期Ｔｅｐｄの伸張信号Ｖｅｐｄが出力さ
れる。パルス幅Ｔｘも時間軸伸張されてＴｘ′に変換さ
れる。
【００２８】確かに、時間軸伸張された信号周期Ｔｅｐ
ｄ及びパルス幅Ｔｘ′は、クロック周期Ｔｏ′の誤差を
もつが、クロック発生用の水晶発振器（図示しない）に
よれば、
ｄ及びパルス幅Ｔｘ′は、クロック周期Ｔｏ′の誤差を
もつが、クロック発生用の水晶発振器（図示しない）に
よれば、
【００２９】
【数２】 （Ｔｏ′−Ｔｏ）／Ｔｏ＜０．１％ …（２） にすることは容易に実現でき、上記の誤差を著しく小さ
くできる。
くできる。
【００３０】パルス幅Ｔｘ′の計測は、周期Ｔｏまたは
周期Ｔｏ′のクロックによってカウンタ（図示しない）
で簡単に行うことができる。
周期Ｔｏ′のクロックによってカウンタ（図示しない）
で簡単に行うことができる。
【００３１】これにより、高速信号Ｓ１は、例えば８ｂ
ｉｔシリアル変換信号であったとしても、１ｂｉｔデー
タの時間計測は１％以下の高精度で行うことができる。
ｉｔシリアル変換信号であったとしても、１ｂｉｔデー
タの時間計測は１％以下の高精度で行うことができる。
【００３２】また、上記時間軸伸張された信号周期Ｔｅ
ｐｄの計測を行っておくと、Ｔｘ′／Ｔｅｐｄで管理で
きるため、Ｔｏ′／Ｔｏがバラツキまた環境で変動して
も、安定に高速信号のパルス幅を高精度に推定できる。
ｐｄの計測を行っておくと、Ｔｘ′／Ｔｅｐｄで管理で
きるため、Ｔｏ′／Ｔｏがバラツキまた環境で変動して
も、安定に高速信号のパルス幅を高精度に推定できる。
【００３３】（送信側集積回路の評価）図３は本発明を
適用した図１の構成の送信側集積回路１の出荷検査方法
を示す。図３の右側に図示する送信側集積回路１′は検
査用として用いられるものであり、送信側集積回路１と
同一構成のものである。集積回路１の時間軸伸張回路
３、及び集積回路１′のドライバ回路２′は使用されな
い。出荷検査を受ける集積回路１のドライバ回路２のピ
ンＰ１，Ｎ１に伝送線路５を接続し、この伝送線路５に
終端抵抗Ｒ0を介して検査用の集積回路の時間軸伸張回
路３′のピンＰ２，Ｎ２を接続する。伝送線路５及び終
端抵抗Ｒｏは実使用条件に即したものにするのが望まし
い。
適用した図１の構成の送信側集積回路１の出荷検査方法
を示す。図３の右側に図示する送信側集積回路１′は検
査用として用いられるものであり、送信側集積回路１と
同一構成のものである。集積回路１の時間軸伸張回路
３、及び集積回路１′のドライバ回路２′は使用されな
い。出荷検査を受ける集積回路１のドライバ回路２のピ
ンＰ１，Ｎ１に伝送線路５を接続し、この伝送線路５に
終端抵抗Ｒ0を介して検査用の集積回路の時間軸伸張回
路３′のピンＰ２，Ｎ２を接続する。伝送線路５及び終
端抵抗Ｒｏは実使用条件に即したものにするのが望まし
い。
【００３４】出荷検査を受ける集積回路１から所望計測
期間において、一定周期信号にした高速信号（Ｐ１／Ｎ
１）を出力すると、検査を行う集積回路１′において、
周期Ｔｏまたは周期Ｔｏ′の所定周期の計測クロックＣ
Ｋ１により時間軸伸張信号ＶＥＰＤが端子ＶＥＰＤに出
力される。伸張信号ＶＥＰＤの周期Ｔｅｐｄ及びパルス
幅Ｔｘ′を計測クロックＣＫ１によるカウンタ（図示し
ない）で計測する。
期間において、一定周期信号にした高速信号（Ｐ１／Ｎ
１）を出力すると、検査を行う集積回路１′において、
周期Ｔｏまたは周期Ｔｏ′の所定周期の計測クロックＣ
Ｋ１により時間軸伸張信号ＶＥＰＤが端子ＶＥＰＤに出
力される。伸張信号ＶＥＰＤの周期Ｔｅｐｄ及びパルス
幅Ｔｘ′を計測クロックＣＫ１によるカウンタ（図示し
ない）で計測する。
【００３５】（受信側集積回路の評価）図４は本発明を
適用した受信側集積回路７による出荷検査方法を示す。
受信側集積回路７は、図６に示した従来と同一構成のレ
シーバ回路６に加えて、時間軸伸張用のＤ型フリップフ
ロップ４が追加されている。図４に示すように、レシー
バ回路６の差動受信信号Ｐ５およびＮ５の各ラインをＤ
型フリップフロップ４のＤ入力に接続している。Ｄ型フ
リップフロップ４は図２で示したものと同様な構成のも
のである。なお、本例では図６に示した従来例の構成の
送信側集積回路８を例示したが、図１に示す本発明によ
る構成の送信側集積回路１を用いてもよいことは勿論で
ある。
適用した受信側集積回路７による出荷検査方法を示す。
受信側集積回路７は、図６に示した従来と同一構成のレ
シーバ回路６に加えて、時間軸伸張用のＤ型フリップフ
ロップ４が追加されている。図４に示すように、レシー
バ回路６の差動受信信号Ｐ５およびＮ５の各ラインをＤ
型フリップフロップ４のＤ入力に接続している。Ｄ型フ
リップフロップ４は図２で示したものと同様な構成のも
のである。なお、本例では図６に示した従来例の構成の
送信側集積回路８を例示したが、図１に示す本発明によ
る構成の送信側集積回路１を用いてもよいことは勿論で
ある。
【００３６】送信側集積回路８、伝送線路５、終端抵抗
Ｒｏによって高速信号が伝送され、検査対象の受信側集
積回路７に入力される。当該受信側集積回路７のレシー
バ回路６の出力である受信信号（Ｐ５／Ｎ５）はＤ型フ
リップフロップ４のＤ入力に入力され、クロック入力に
は周期Ｔｏまたは周期Ｔｏ′の所定周期の計測クロック
ＣＫ１が入力されて、Ｄ型フリップフロップ４のＱ出力
から伸張信号ＶＥＰＤが端子ＶＥＰＤに出力される。
Ｒｏによって高速信号が伝送され、検査対象の受信側集
積回路７に入力される。当該受信側集積回路７のレシー
バ回路６の出力である受信信号（Ｐ５／Ｎ５）はＤ型フ
リップフロップ４のＤ入力に入力され、クロック入力に
は周期Ｔｏまたは周期Ｔｏ′の所定周期の計測クロック
ＣＫ１が入力されて、Ｄ型フリップフロップ４のＱ出力
から伸張信号ＶＥＰＤが端子ＶＥＰＤに出力される。
【００３７】図３で説明したと同様に、伸張信号ＶＥＰ
Ｄのの周期Ｔｅｐｄ及びパルス幅Ｔｘ′を計測クロック
ＣＫ１によるカウンタ（図示しない）で計測する。
Ｄのの周期Ｔｅｐｄ及びパルス幅Ｔｘ′を計測クロック
ＣＫ１によるカウンタ（図示しない）で計測する。
【００３８】以上の発明は、集積回路間の高速信号伝送
を差動信号伝送で説明したが、一般的に行われているＴ
ＴＬ（トランジスタトランジスタ論理回路）及びＣＭＯ
Ｓトランジスタ・フルスイング単相信号伝送において
も、同様なシステムを構成できることは明白である。
を差動信号伝送で説明したが、一般的に行われているＴ
ＴＬ（トランジスタトランジスタ論理回路）及びＣＭＯ
Ｓトランジスタ・フルスイング単相信号伝送において
も、同様なシステムを構成できることは明白である。
【００３９】
【発明の効果】以上説明した様に、本発明によれば、動
作確認の難しい高速信号の送受信を行う集積回路におい
て、構成が簡単な時間軸伸張回路を追加搭載すること
で、ＩＣ評価の簡単化が実現し集積回路のコスト上昇が
起こらない。
作確認の難しい高速信号の送受信を行う集積回路におい
て、構成が簡単な時間軸伸張回路を追加搭載すること
で、ＩＣ評価の簡単化が実現し集積回路のコスト上昇が
起こらない。
【００４０】また、本発明によれば、集積回路の使用者
においては、高価な計測器及び難しいプロービングなど
をしなくても安定かつ高精度な計測が可能になる。
においては、高価な計測器及び難しいプロービングなど
をしなくても安定かつ高精度な計測が可能になる。
【００４１】加えて、本発明によれば、伝送線路及びそ
の終端抵抗の最適化が集積回路の使用者によって簡単に
行うことができる。
の終端抵抗の最適化が集積回路の使用者によって簡単に
行うことができる。
【図１】本発明を適用した送信側集積回路の実施形態の
回路構成を示す回路図である。
回路構成を示す回路図である。
【図２】図１の時間軸伸張を行うＤ型フリップフロップ
回路の構成例を示す回路図である。
回路の構成例を示す回路図である。
【図３】本発明を適用した図１の構成の送信側集積回路
１の出荷検査方法を示す回路図である。
１の出荷検査方法を示す回路図である。
【図４】本発明を適用した受信側集積回路による出荷検
査方法を示す回路図である。
査方法を示す回路図である。
【図５】図２のＤ型フリップフロップによる時間軸伸張
動作を説明するタイムチャートである。
動作を説明するタイムチャートである。
【図６】高速信号伝送に対応した従来の集積回路による
小信号差動伝送の構成例を示す回路図である。
小信号差動伝送の構成例を示す回路図である。
１ 本発明の送信側集積回路 ２ ドライバ回路 ３ 時間軸伸張回路 ４ Ｄ型フリップフロップ回路 ５ 伝送線路 ６ レシーバ回路 ７ 本発明の受信側集積回路 ８ 従来の送信側集積回路 ９ 従来の受信側集積回路 １０ 差動型Ｄ型フリップフロップ １１ クロック差動回路 １２ フルスイングレベル変換器 Ｒ0 終端抵抗 Ｒ１〜Ｒ１０ 抵抗 Ｍ１〜Ｍ２６ ＣＭＯＳトランジスタ Ｂ１〜Ｂ１９ インバータ
フロントページの続き Ｆターム(参考） 2G032 AA04 AG07 5F038 BE08 CD08 DF01 DT10 EZ20 5J056 AA00 AA40 BB60 CC00 CC01 CC14 DD13 DD29 FF09 KK00 9A001 BB05 JJ45 KK31 KK37 LL05
Claims (7)
- 【請求項１】 信号を外部に出力するドライバ回路を有
する集積回路において、 外部から信号を受信するレシーバ回路と、 前記レシーバ回路の出力信号を時間軸伸張する時間軸伸
張回路とを具備することを特徴とする集積回路。 - 【請求項２】 外部から信号を受信するレシーバ回路を
有する集積回路において、 前記レシーバ回路の出力信号を時間軸伸張する時間軸伸
張回路を具備することを特徴とする集積回路。 - 【請求項３】 前記時間軸伸張回路はＤ型フリップフロ
ップを有することを特徴とする請求項１または２に記載
の集積回路。 - 【請求項４】 前記Ｄ型フリップフロップは差動型Ｄ型
フリップフロップと、クロック差動回路と、フルスイン
グ変換器を含むＣＭＯＳトランジスタ回路であることを
特徴とする請求項３に記載の集積回路。 - 【請求項５】 前記Ｄ型フリップフロップは、前記ドラ
イバ回路に入力する入力信号の周期と比べて所定の微小
時間だけ周期が異なるクロックを使用し、前記入力信号
のデューティ比を保持したまま時間軸を伸張した伸張パ
ルスを発生することを特徴とする請求項３または４に記
載の集積回路。 - 【請求項６】 請求項１の構成の被検査用の集積回路の
前記ドライバ回路と、該集積回路と同一構成の検査用の
集積回路の前記レシーバ回路とを伝送線路と終端抵抗を
用いて接続し、前記被検査用の集積回路のドライバ回路
に信号を入力し、前記検査用の集積回路の前記時間軸伸
張回路から出力する伸張信号を所定周期の計測クロック
によりカウンタで計測することにより送信側集積回路の
評価を行うことを特徴とする集積回路の評価方法。 - 【請求項７】 信号を外部に出力する集積回路のドライ
バ回路と、請求項２の構成の被検査用の集積回路の前記
レシーバ回路とを伝送線路と終端抵抗を用いて接続し、
前記ドライバ回路に信号を入力し、前記被検査用の集積
回路の前記時間軸伸張回路から出力する伸張信号を所定
周期の計測クロックによりカウンタで計測することによ
り受信側集積回路の評価を行うことを特徴とする集積回
路の評価方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31892399A JP3524450B2 (ja) | 1999-11-09 | 1999-11-09 | 集積回路およびその評価方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31892399A JP3524450B2 (ja) | 1999-11-09 | 1999-11-09 | 集積回路およびその評価方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2001141783A true JP2001141783A (ja) | 2001-05-25 |
| JP3524450B2 JP3524450B2 (ja) | 2004-05-10 |
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ID=18104499
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31892399A Expired - Fee Related JP3524450B2 (ja) | 1999-11-09 | 1999-11-09 | 集積回路およびその評価方法 |
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|---|---|
| JP (1) | JP3524450B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004146403A (ja) * | 2002-10-21 | 2004-05-20 | Advantest Corp | 伝送回路、ｃｍｏｓ半導体デバイス、及び設計方法 |
| WO2005022635A1 (ja) * | 2003-08-28 | 2005-03-10 | Matsushita Electric Industrial Co., Ltd. | 半導体装置の保護回路およびこれを備えた半導体装置 |
| JP2009204329A (ja) * | 2008-02-26 | 2009-09-10 | Nec Electronics Corp | 回路ボード検査システム及び検査方法 |
| JP2010103989A (ja) * | 2009-10-01 | 2010-05-06 | Advantest Corp | 伝送回路、ｃｍｏｓ半導体デバイス、及び設計方法 |
-
1999
- 1999-11-09 JP JP31892399A patent/JP3524450B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004146403A (ja) * | 2002-10-21 | 2004-05-20 | Advantest Corp | 伝送回路、ｃｍｏｓ半導体デバイス、及び設計方法 |
| US7852122B2 (en) | 2002-10-21 | 2010-12-14 | Advantest Corporation | Transmission circuit for transmitting a differential signal having pulse time larger than a predetermined minimum pulse time and CMOS semiconductor device |
| WO2005022635A1 (ja) * | 2003-08-28 | 2005-03-10 | Matsushita Electric Industrial Co., Ltd. | 半導体装置の保護回路およびこれを備えた半導体装置 |
| JP2005072514A (ja) * | 2003-08-28 | 2005-03-17 | Matsushita Electric Ind Co Ltd | 保護回路および半導体装置 |
| US7256599B2 (en) | 2003-08-28 | 2007-08-14 | Matsushita Electric Industrial Co., Ltd. | Protection circuit for semiconductor device and semiconductor device including the same |
| US7345497B2 (en) | 2003-08-28 | 2008-03-18 | Matsushita Electric Industrial Co., Ltd. | Protection circuit for semiconductor device and semiconductor device including the same |
| JP2009204329A (ja) * | 2008-02-26 | 2009-09-10 | Nec Electronics Corp | 回路ボード検査システム及び検査方法 |
| JP2010103989A (ja) * | 2009-10-01 | 2010-05-06 | Advantest Corp | 伝送回路、ｃｍｏｓ半導体デバイス、及び設計方法 |
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