JP2001136544A - マトリックス回路 - Google Patents

Abstract

(57)【要約】 【課題】マトリックス回路に画質改善用のフィルタの機
能を持たせ、マトリックス回路の集積度を高め、マトリ
ックス回路を含む回路の小型化を図る。 【解決手段】前記輝度信号Ｙ及び、前記色差信号Ｃｒ、
Ｃｂを入力信号として、各入力信号に対して係数Ｃ１１
〜Ｃ１３、Ｃ２１〜Ｃ２３及び、Ｃ３１〜Ｃ３３を乗算
する乗算器１〜９を備え、各入力信号を合成してマトリ
ックス演算するものであって、遅延素子１３、１５、１
７、１９、２１及び、２３と、スイッチ１４、１６、１
８、２０、２２及び、２４を有してなり、これらスイッ
チを切換えて各入力信号に遅延特性を与えて合成するこ
とにより、各入力信号をフィルタリングするマトリック
ス回路。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、輝度信号、色差信
号と３原色のカラー信号を相互に変換する画像信号処理
装置のマトリックス回路に関する。

【０００２】

【従来の技術】映像用のモニター機器は、外部入力端子
より、３原色信号の入力を受けたり輝度信号あるいは色
差信号の入力を受ける端子が用意されている。これに対
応するために、マトリックス回路を設けてその係数を変
更して、マトリックス演算を行うことにより信号変換を
する。

【０００３】また、ハイビジョン用のモニタのように、
輝度信号、色差信号であっても、色成分の色相や、輝度
の成分が通常のモニタとは微妙に異なることがあり、こ
れに対応すべくマトリックス回路を用いて補正を行うこ
とがある。

【０００４】図４は、従来のマトリクス回路の回路構成
図である。本回路には、３つの入力端子が設けられ、そ
れぞれ輝度信号Ｙ、色差信号Ｃｂ及び、色差信号Ｃｒが
入力されており、この入力端子から入力された輝度信号
Ｙ、色差信号Ｃｂ及び、色差信号Ｃｒの信号線路上に
は、乗算器１〜９が設けられ、それぞれの乗算器１〜９
には、係数Ｃ１１、Ｃ１２、Ｃ１３、Ｃ２１、Ｃ２２、
Ｃ２３、Ｃ３１、Ｃ３２、Ｃ３３が設定されている。

【０００５】乗算器１〜９の後段にはこれらをマトリッ
クス演算するための加算器１０、１１及び、１２が設け
られている。そして加算器１０、１１及び、１２の後段
には３つの出力端子が設けられそれぞれ、マトリクス演
算後の輝度信号及び、色差信号の出力を得る構成となっ
ている。本回路で実現されるマトリックス演算の演算式
を下記に示す。

【０００６】

【数１】

【０００７】

【発明が解決しようとする課題】本願発明は、これらの
問題を鑑みて、マトリックス回路に画質改善用のフィル
タの機能を持たせ、マトリックス回路の集積度を高め、
マトリックス回路を含む回路の小型化を図る。

【０００８】

【課題を解決するための手段】この課題を解決するため
に、本発明のマトリックス回路は、入力される輝度信号
と、色差信号に対して、所定係数を乗算する乗算器と、
乗算後の信号を合成マトリックス演算を行なう合成器と
を具備し、当該輝度信号と色差信号をマトリックス変換
するマトリックス回路において、前記輝度信号及び、前
記色差信号の入力端子と、マトリックス演算後の前記輝
度信号と色差信号を出力する出力端子と、前記入力端子
と前記出力端子の間に介在する信号線路と、前記信号線
路と並行した線路であって、前記輝度信号あるいは色差
信号を遅延せしめる遅延素子を含んだバイパス信号線路
と、前記信号線路上であって、バイパス信号線路と、前
記合成器の間に介在するスイッチとを具備し、前記輝度
信号あるいは色差信号を選択的に遅延せしめてマトリッ
クス演算を行い、前記輝度信号あるいは色差信号に対し
て選択的にフィルター特性を与えることを特徴とする。

【０００９】

【発明の実施の形態】図１を用いて、本発明の第１の実
施の形態を説明する。図１は、３つの入力端子を具備す
るマトリックス回路の回路構成図である。この３つの入
力端子には、それぞれ輝度信号Ｙ、色差信号Ｃｂ及び、
色差信号Ｃｒが入力されており、この入力端子から入力
された輝度信号Ｙ、色差信号Ｃｂ及び、色差信号Ｃｒの
信号線路上には、乗算器１〜９が設けられ、それぞれの
乗算器１〜９には、係数Ｃ１１、Ｃ１２、Ｃ１３、Ｃ２
１、Ｃ２２、Ｃ２３、Ｃ３１、Ｃ３２、Ｃ３３が設定さ
れている。

【００１０】輝度信号Ｙの入力端子の信号線路上には、
スイッチ１４、１６が設けられている。これらのスイッ
チには、それぞれ端子Ａ，Ｂが設けられており、スイッ
チ１４の端子Ａは、遅延素子１３が設けられたバイパス
信号線路に接続されている。また、端子Ｂは、遅延素子
が設けられていない信号線路に接続されている。

【００１１】スイッチ１５の端子Ａは遅延素子１６が設
けられたバイパス信号線路に接続されている。また、端
子Ｂは、遅延素子が設けられていない信号線路に接続さ
れている。

【００１２】色差信号Ｃｂの入力端子の信号線路上に
は、スイッチ１８、２０が設けられている。これらのス
イッチには、それぞれ端子Ａ，Ｂが設けられており、ス
イッチ１８の端子Ａは、遅延素子１７が設けられたバイ
パス信号線路に接続されている。また、端子Ｂは、遅延
素子が設けられていない信号線路に接続されている。

【００１３】スイッチ２０の端子Ａは遅延素子１９が設
けられたバイパス信号線路に接続されている。また、端
子Ｂは、遅延素子が設けられていない信号線路に接続さ
れている。

【００１４】色差信号Ｃｒの入力端子の信号線路上に
は、スイッチ２２、２４が設けられている。これらのス
イッチには、それぞれ端子Ａ，Ｂが設けられており、ス
イッチ２２の端子Ａは、遅延素子２１が設けられたバイ
パス信号線路に接続されている。また、端子Ｂは、遅延
素子が設けられていない信号線路に接続されている。

【００１５】スイッチ２４の端子Ａは遅延素子２３が設
けられたバイパス信号線路に接続されている。また、端
子Ｂは、遅延素子が設けられていない信号線路に接続さ
れている。

【００１６】輝度信号Ｙの入力端子は、乗算器１が設け
られた信号線路と、スイッチ１４が設けられた信号線路
に分岐している。乗算器１が設けられた信号線路は、選
択器２５のバンクＢ及び、Ａに接続されており、乗算さ
れた輝度信号が、このバンクＡ及び、バンクＢの入力端
子のひとつにそれぞれ入力される。

【００１７】スイッチ１４の後段は、乗算器４が設けら
れた信号線路と、スイッチ１６が設けられた信号線路と
に分岐しており、乗算器４は輝度信号Ｙあるいは、遅延
素子１５にて遅延処理された輝度信号Ｙに対して乗数Ｃ
２１を乗算する。

【００１８】この乗算器４が設けられた信号線路は途中
で分岐して、選択器２５のバンクＡの入力端子のひとつ
と、選択器２６のバンクＢの入力端子のひとつに接続さ
れている。

【００１９】選択器２５のバンクＡと、選択器２６のバ
ンクＢには、乗算器４で乗算された輝度信号Ｙが入力さ
れるのである。スイッチ１６の後段は、乗算器７が設け
られた信号線路が設けられている。乗算器７は輝度信号
あるいは、遅延素子１３にて遅延処理された輝度信号に
対して乗数Ｃ３１を乗算する。

【００２０】この乗算器７が設けられた信号線路は途中
で分岐して、選択器２５のバンクＡの入力端子のひとつ
と、選択器２７のバンクＢの入力端子のひとつに接続さ
れている。

【００２１】選択器２５のバンクＡと、選択器２７のバ
ンクＢには、乗算器７で乗算された輝度信号が入力され
るのである。色差信号Ｃｂの入力端子は、乗算器２が設
けられた信号線路と、スイッチ１８が設けられた信号線
路に分岐している。

【００２２】乗算器２が設けられた信号線路は、選択器
２５のバンクＢの入力端子及び、選択器２６のバンクＡ
の入力端子に接続されており、係数Ｃ１２が乗算された
色差信号Ｃｂが、各入力端子にそれぞれ入力される。

【００２３】スイッチ１８の後段は、乗算器５が設けら
れた信号線路と、スイッチ２０が設けられた信号線路と
に分岐しており、乗算器５は色差信号Ｃｂあるいは、遅
延素子１７にて遅延処理された色差信号Ｃｂに対して乗
数Ｃ２２を乗算する。

【００２４】この乗算器５が設けられた信号線路は途中
で分岐して、選択器２６のバンクＡの入力端子のひとつ
と、選択器２６のバンクＢの入力端子のひとつに接続さ
れている。

【００２５】選択器２６のバンクＡと、選択器２６のバ
ンクＢには、乗算器５で乗算された色差信号Ｃｂが入力
されるのである。スイッチ２０の後段には、乗算器８を
有する信号線路が設けられている。乗算器８は色差信号
Ｃｂあるいは、遅延素子１９にて遅延処理された色差信
号Ｃｂに対して乗数係数Ｃ３２を乗算する。

【００２６】この乗算器８が設けられた信号線路は途中
で分岐して、選択器２６のバンクＡの入力端子のひとつ
と、選択器２７のバンクＢの入力端子のひとつに接続さ
れている。

【００２７】選択器２６のバンクＡと、選択器２７のバ
ンクＢには、乗算器８で乗算された色差信号Ｃｒが入力
されるのである。色差信号Ｃｒの入力端子は、乗算器３
が設けられた信号線路と、スイッチ２２が設けられた信
号線路に分岐している。

【００２８】乗算器３が設けられた信号線路は、選択器
２５のバンクＢの入力端子のひとつ及び、選択器２７の
バンクＡの入力端子のひとつに接続されており、乗算さ
れた色差信号Ｃｒが、選択器２７のバンクＡの入力端子
のひとつ及び、選択器２５のバンクＢの入力端子のひと
つにそれぞれ入力される。

【００２９】スイッチ２２の後段は、乗算器６が設けら
れた信号線路と、スイッチ２４が設けられた信号線路と
に分岐しており、乗算器６は色差信号Ｃｒあるいは、遅
延素子２１にて遅延処理された色差信号Ｃｒに対して乗
数Ｃ２３を乗算する。

【００３０】この乗算器６が設けられた信号線路は途中
で分岐して、選択器２６のバンクＢの入力端子のひとつ
と、選択器２７のバンクＡの入力端子のひとつに接続さ
れている。

【００３１】選択器２７のバンクＡと、選択器２６のバ
ンクＢには、乗算器６で乗算された色差信号Ｃｒが入力
されるのである。スイッチ２４の後段は、乗算器９を有
する信号線路が接続されている。乗算器９は色差信号Ｃ
ｒあるいは、遅延素子２３にて遅延処理された色差信号
Ｃｒに対して乗数Ｃ３３を乗算する。

【００３２】この乗算器９が設けられた信号線路は途中
で分岐して、選択器２７のバンクＢの入力端子のひとつ
と、選択器２７のバンクＡの入力端子のひとつ及び、選
択器２７のバンクＢに接続されている。

【００３３】選択器２７のバンクＡと、選択器２６のバ
ンクＢには、乗算器９で乗算された色差信号Ｃｒが入力
されるのである。更に、選択器２５、２６及び、２７の
後段にはそれぞれ加算器１０、１１及び、１２が接続さ
れている。加算器１０、１１、及び１２へは、選択器２
５、２６及び、２７から、それぞれのバンクＡまたはバ
ンクＢの入力端子に入力された輝度信号Ｙ及び、色差信
号Ｃｂ、Ｃｒが選択的に出力される。

【００３４】加算器１０は選択器２５からの出力を合成
した上で、変換後の輝度信号Ｙを出力する。加算器１１
は選択器２６からの出力を合成した上で、変換後の色差
信号Ｃｂを出力する。加算器１２は選択器２７からの出
力を合成した上で、変換後のＣｒ信号を出力する。

【００３５】本回路は、スイッチ１４、１６、１８、２
０、２２及び、２４が端子Ｂ側に接続し、選択器２５、
選択器２６及び、選択器２７の端子Ｂ側の入力信号を選
択することによって、マトリックス回路として機能す
る。

【００３６】また、スイッチ１４、１６、１８、２０、
２２及び、２４を選択的に、端子Ａ側に接続し、選択器
２５、選択器２６及び、選択器２７の端子Ａ側の入力信
号を選択することによって、所望のフィルタ特性を持っ
た３タップのＦＩＲフィルタとして機能させることがで
きる。

【００３７】次に図２を引用して、本発明の第２の実施
形態を説明する。図２も、図１と同様に、３つの入力端
子を具備するマトリックス回路の回路構成図である。

【００３８】この３つの入力端子には、輝度信号Ｙ、色
差信号Ｃｂ及び、色差信号Ｃｒが入力されている。輝度
信号Ｙが入力される入力端子は、その後段にスイッチ１
４が設けられた信号線路が接続され、その途中で乗算器
１を設けてなる信号線路が分岐している。

【００３９】スイッチ１４が設けられた信号線路は途
中、この信号線路に並行する遅延素子１３が設けられた
バイパス信号線路が設けられている。スイッチ１４の端
子Ａはこのバイパス信号線路に、同じく端子Ｂは遅延素
子を持たない信号線路に接続されており、スイッチ１４
を切換えることにより、入力された輝度信号に対して遅
延特性を持たせることができる。

【００４０】スイッチ１４の後段には、スイッチ１６が
設けられた信号線路が絶続され、その途中で、乗算器４
が設けられた信号線路が分岐している。スイッチ１６が
設けられた信号線路は途中、この信号線路に並行する遅
延素子１５が設けられたバイパス信号線路が設けられて
いる。

【００４１】スイッチ１６の端子Ａはこのバイパス信号
線路に、同じく端子Ｂは遅延素子を持たない信号線路に
接続されており、スイッチ１６を切換えることにより、
入力された輝度信号に対して遅延特性を持たせることが
できる。

【００４２】一方、色差信号Ｃｂが入力される入力端子
は、その後段にスイッチ２８が設けられている。スイッ
チ２８の後段の信号線路は、スイッチ１８が設けられた
信号線路に接続され、その途中で乗算器２を設けてなる
信号線路が分岐している。

【００４３】スイッチ１８が設けられた信号線路には途
中で、この信号線路に並行する遅延素子１７が設けられ
たバイパス信号線路が設けられている。スイッチ１８の
端子Ａはこのバイパス信号線路に、同じく端子Ｂは遅延
素子を持たない信号線路に接続されており、スイッチ１
８を切換えることにより、入力された色差信号Ｃｂに対
して遅延特性を持たせることができる。

【００４４】スイッチ１８の後段には、スイッチ２０が
設けられた信号線路が接続され、その途中で、乗算器５
が設けられた信号線路が分岐している。スイッチ２０が
設けられた信号線路は途中、この信号線路に並行する遅
延素子１９が設けられたバイパス信号線路が設けられて
いる。

【００４５】スイッチ２０の端子Ａはこのバイパス信号
線路に、同じく端子Ｂは遅延素子を持たない信号線路に
接続されており、スイッチ２０を切換えることにより、
入力された輝度信号に対して遅延特性を持たせることが
できる。

【００４６】また、色差信号Ｃｒが入力される入力端子
は、その後段にスイッチ２９が設けられている。スイッ
チ２９の後段の信号線路は、スイッチ２２が設けられた
信号線路に接続され、その途中で乗算器３を設けてなる
信号線路が分岐している。

【００４７】スイッチ２２が設けられた信号線路には途
中で、この信号線路に並行する遅延素子２１が設けられ
たバイパス信号線路が設けられている。スイッチ２２の
端子Ａはこのバイパス信号線路に、同じく端子Ｂは遅延
素子を持たない信号線路に接続されており、スイッチ２
２を切換えることにより、入力された色差信号Ｃｒに対
して遅延特性を持たせることができる。

【００４８】スイッチ２２の後段には、スイッチ２４が
設けられた信号線路が接続され、その途中で、乗算器６
が設けられた信号線路が分岐している。スイッチ２４が
設けられた信号線路は途中、この信号線路に並行する遅
延素子２３が設けられたバイパス信号線路が設けられて
いる。

【００４９】スイッチ２４の端子Ａはこのバイパス信号
線路に、同じく端子Ｂは遅延素子を持たない信号線路に
接続されており、スイッチ２４を切換えることにより、
入力された輝度信号に対して遅延特性を持たせることが
できる。

【００５０】また、スイッチ１６の後段に接続された信
号線路は、遅延素子３６を介して、スイッチ２８の端子
Ａに接続されている。また、スイッチ２０の後段に接続
された信号線路は、遅延素子３７を介して、スイッチ２
９の端子Ａに接続されている。

【００５１】また、色差信号Ｃｂが入力される入力端子
は、遅延素子３５を介して、スイッチ３２の端子Ａに接
続されている。また、色差信号Ｃｒが入力される入力端
子は、遅延素子３４を介して、スイッチ３３の端子Ａに
接続されている。

【００５２】また、加算器１０には、乗算器１、２及
び、３に接続され、これら乗算器からの信号を合成す
る。このとき加算器１０において、乗算器１、２及び、
３は、それぞれ、輝度信号ＹにＣ１１を乗じ、色差信号
ＣｂにＣ１２を乗じ、色差信号ＣｒにＣ１３を乗じたも
のとが合成される。

【００５３】また、加算器１１には、乗算器４、５及
び、６に接続され、これら乗算器からの信号を合成す
る。このとき加算器１１において、乗算器４、５及び、
６は、それぞれ輝度信号ＹにＣ２１を乗じ、色差信号Ｃ
ｂにＣ２２を乗じ、色差信号ＣｒにＣ２３を乗じたもの
が合成される。

【００５４】また、加算器１２には、乗算器７、８及
び、９に接続され、これらの乗算器からの信号を合成す
る。このとき加算器１２において、乗算器７、８及び、
９はそれぞれ輝度信号ＹにＣ３１を乗じ、色差信号Ｃｂ
にＣ３２を乗じ、色差信号ＣｒにＣ３３を乗じたものが
合成される。

【００５５】また、加算器１０の出力は、信号線路を介
して、スイッチ３１の端子Ｂと、信号線路より分岐して
加算器３０に入力される。また、加算器１１の出力は、
信号線路を介して、スイッチ３２の端子Ｂと、信号線路
より分岐して加算器３０に入力される。

【００５６】また、加算器１２の出力は、信号線路を介
して、スイッチ３３の端子Ｂと、信号線路より分岐して
加算器３０に入力される。また、加算器３０は、加算器
１０、１１及び、１２からの加算出力を加算し、その出
勅端子にはスイッチ３１の端子Ａが接続されている。

【００５７】スイッチ３１、３２及び、３３は、後段に
出力端子が接続されており、これらの端子に変換後の輝
度信号Ｙ、色差信号Ｃｂ及び、色差信号Ｃｒを出力す
る。本回路は、スイッチ１４、１６、１８、２０、２
２、２４、２８及び、２９が端子Ｂ側に接続し、スイッ
チ３１、スイッチ３２及び、スイッチ３３の端子Ｂ側の
入力信号を選択することによって、マトリックス回路と
して機能する。

【００５８】また、スイッチ１４、１６、１８、２０、
２２、２４、２８及び、２９を選択的に、端子Ａ側に接
続し、スイッチ３１、スイッチ３２及び、スイッチ２７
の端子Ａ側の入力信号を選択することによって、入力さ
れる輝度信号に対して所望のフィルタ特性を持った９タ
ップのＦＩＲフィルタとして機能させることができる。

【００５９】本発明の第３の実施形態につき、図３を引
用して説明する。図３も、図１と同様に、３つの入力端
子を具備するマトリックス回路の回路構成図である。

【００６０】３つの入力端子には、輝度信号Ｙ、色差信
号Ｃｂ及び、色差信号Ｃｒが入力されている。輝度信号
Ｙの入力端子には、スイッチ１４が設けられる信号線路
が接続されている。この信号線路は、途中で分岐し、乗
数Ｃ１１による乗算を行う乗算器１が接続されている。

【００６１】スイッチ１４が設けられた信号線路上に
は、この信号線路に並行した、遅延素子１３を有するバ
イパス信号線路が設けら、スイッチ１４の端子Ａに接続
され、遅延素子を有しない信号線路は端子Ｂに接続され
ている。

【００６２】スイッチ１４の後段には、スイッチ１６が
設けられた信号線路が接続されており、この信号線路
は、途中で分岐して、乗数Ｃ２１による乗算を行う乗算
器４が接続されている。

【００６３】スイッチ１６が設けられた信号線路上に
は、この信号線路に並行した、遅延素子１５を有するバ
イパス信号線路が設けらスイッチ１６の端子Ａに接続さ
れ、遅延素子を有しない信号線路はスイッチ１６の端子
Ｂに接続されている。

【００６４】スイッチ１６の後段には、乗数Ｃ３１の乗
算器７が接続されている。色差信号Ｃｂの入力端子に
は、スイッチ３９を有する信号線路が有り、途中で分岐
した遅延素子３８を含むバイパス信号線路が途中で分岐
し、スイッチ３９の端子Ａに接続されている。

【００６５】遅延素子を有しない信号線路は端子Ｂに接
続されている。スイッチ３９の後段は、３つの信号線路
に分岐しており、分岐した信号線路のそれぞれには乗算
器２、５及び８が設けられている。

【００６６】乗算器２には乗数Ｃ１２、乗算器５には乗
数Ｃ２２及び、乗算器８には乗数Ｃ３２がそれぞれ設定
されており、色差信号Ｃｂに対して乗算処理を施す。色
差信号Ｃｒの入力端子には、スイッチ４１を有する信号
線路が有り、途中で分岐した遅延素子４０を含むバイパ
ス信号線路が途中で分岐し、スイッチ４１の端子Ａに接
続されている。

【００６７】遅延素子を有しない信号線路は端子Ｂに接
続されている。スイッチ４１の後段は、３つの信号線路
に分岐しており、分岐した信号線路のそれぞれには乗算
器３、６及び９が設けられている。

【００６８】乗算器３には乗数Ｃ１３、乗算器６には乗
数Ｃ２３及び、乗算器９には乗数Ｃ３３がそれぞれ設定
されており、色差信号Ｃｒに対して乗算処理を施す。乗
算器３、６及び、９は信号線路を介して、それぞれ加算
器１０、１１及び、１２に接続されている。

【００６９】このうち、乗算器１はスイッチ４３の端子
Ｂを介して加算器１０に接続されている。また、乗算器
１、４、及び７に接続された信号線路を介して加算器４
２に接続されている。そして、加算器４２の加算出力端
子は、スイッチ４３の端子Ａを介して加算器１０に接続
されている。

【００７０】また、乗算器４はスイッチ４１の端子Ｂを
介して加算器１１に接続されている。スイッチ４１の端
子Ａはグランド接続であり、加算器１１に論理的に
「０」レベルが入力された状態である。

【００７１】また、乗算器７はスイッチ４５の端子Ｂを
介して加算器１２に接続されている。スイッチ４５の端
子Ａはグランド接続であり、加算器１２に論理的に
「０」レベルが入力された状態である。

【００７２】また、乗算器２、５及び、８は、信号線路
を介して、それぞれ加算器１０、１１及び、１２に接続
されている。また、乗算器３、６及び、９は、信号線路
を介して、それぞれ加算器１０、１１及び、１２に接続
されている。

【００７３】加算器１０、１１及び、１２は出力端子に
接続されており、それぞれ、変換後の輝度信号Ｙ、色差
信号Ｃｂ及び、色差信号Ｃｒを出力する構成となってい
る。上記のマトリックス回路によれば、輝度信号Ｙ、色
差信号Ｃｂ及び、色差信号Ｃｒの３つの入力信号とのマ
トリックス演算が実施でき、各スイッチを切りかえるこ
とにより、輝度信号に対する３タップのＦＩＲフィルタ
を構成することができる。

【００７４】本回路は、下記のような演算に好適であ
る。色差信号Ｃｂ、色差信号Ｃｒに対しては２行２列の
マトリクス演算が同時実現できるため、例えば、ＩＴＵ
（国際電機通信連合）の定める「スタジオ用デジタルテ
レビのパラメータ規格」（ＩＴＵ−６０１）による、輝
度信号Ｙ、色差信号Ｃｂ、色差信号Ｃｒを、ＢＴＡ（放
送技術開発協議会）の定める「高精細テレビジョン方式
スタジオ規格」（ＢＴＡ Ｓ−００１Ａ規格）による、
輝度信号Ｙ、ハイビジョン用に色合いを調整した色差信
号Ｐｂ及び、色差信号Ｐｒに変換する場合には変換が容
易行える。下記に、この規格の変換式を示す。

【００７５】

【数２】

【００７６】本式によれば、２行１列目、及び３行１列
目の係数は０であるので、この部分のマトリックス演算
が不要となる。この演算処理に本回路を用いた場合、輝
度信号に対しては、遅延素子介してフィルタ処理した後
のマトリクス演算と、また、Ｐｂ、Ｐｒに対してはマト
リックス演算とが同時に行えるものである。以上、説明
したように本願発明では、マトリックス回路に遅延素子
を加えることにより、画質改善フィルタの機能を持たせ
ることが可能となる。

【００７７】

【発明の効果】マトリックス回路に画質改善用のフィル
タの機能を持たせ、マトリックス回路の集積度を高め、
マトリックス回路を含む回路の小型化を図ることができ
る。

【図面の簡単な説明】

【図１】本発明の第1 の実施形態に基づく、マトリック
ス回路の回路構成図。

【図２】本発明の第２の実施形態に基づく、マトリック
ス回路の回路構成図。

【図３】本発明の第３の実施形態に基づく、マトリック
ス回路の回路構成図。

【図４】従来のマトリックス回路の回路構成図。

【符号の説明】

１、２、３、４、５、６、７、８、９………乗算器 １３、１５、１７、１９、２１、２３………遅延素子 １４、１６、１８、２０、２２、２４………スイッチ １０、１１、１２………加算器

Claims (3)

【特許請求の範囲】
1. 【請求項１】入力される輝度信号と、色差信号に対し
   て、所定係数を乗算する乗算器と、乗算後の信号を合成
   しマトリックス演算を行なう合成器とを具備し、当該輝
   度信号と色差信号をマトリックス変換するマトリックス
   回路において、 前記輝度信号及び、前記色差信号の入力端子と、 マトリックス演算後の前記輝度信号と色差信号を出力す
   る出力端子と、 前記入力端子と前記出力端子の間に介在する信号線路
   と、 前記信号線路と並行した線路であって、前記輝度信号あ
   るいは色差信号を遅延せしめる遅延素子を含んだバイパ
   ス信号線路と、 前記信号線路上であって、バイパス信号線路と、前記合
   成器との間に介在するスイッチとを具備し、 前記輝度信号あるいは色差信号を選択的に遅延せしめて
   マトリックス演算を行い、前記輝度信号あるいは色差信
   号に対して選択的にフィルター処理を施すことを特徴と
   するマトリックス回路。
2. 【請求項２】前記合成器の前段には、乗算後の各信号を
   選択的に前記合成器に入力せしめることを特徴とした請
   求項１記載のマトリックス回路。
3. 【請求項３】マトリクス回路の機能を使用しないとき
   は、前記スイッチの制御によりフィルター回路として機
   能せしめることを特徴とした請求項１記載のマトリック
   ス回路。