JP2001133754A - 液晶ドライバ装置及び液晶表示装置 - Google Patents
液晶ドライバ装置及び液晶表示装置Info
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- JP2001133754A JP2001133754A JP31871499A JP31871499A JP2001133754A JP 2001133754 A JP2001133754 A JP 2001133754A JP 31871499 A JP31871499 A JP 31871499A JP 31871499 A JP31871499 A JP 31871499A JP 2001133754 A JP2001133754 A JP 2001133754A
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Abstract
(57)【要約】
【課題】 デコーダ部で階調数に比例して縦方向に多数
配置される階調電圧信号線とトランジスタとを低減さ
せ、縦方向サイズを縮小させる。 【解決手段】 真理値表に対応するデコーダ部２０の最
下位ビットＣを除く上位ビットＡ，Ｂのデコード領域に
おいて、隣接する階調電圧信号線の間の冗長なＭＯＳト
ランジスタ及び配線を共通化させた構成により、階調電
圧信号線の占める領域の縦方向のサイズを縮小させる液
晶ドライバ装置及び液晶表示装置。
配置される階調電圧信号線とトランジスタとを低減さ
せ、縦方向サイズを縮小させる。 【解決手段】 真理値表に対応するデコーダ部２０の最
下位ビットＣを除く上位ビットＡ，Ｂのデコード領域に
おいて、隣接する階調電圧信号線の間の冗長なＭＯＳト
ランジスタ及び配線を共通化させた構成により、階調電
圧信号線の占める領域の縦方向のサイズを縮小させる液
晶ドライバ装置及び液晶表示装置。
Description
【０００１】
【発明の属する技術分野】本発明は、画像を階調表示さ
せるための液晶ドライバ装置及び液晶表示装置に係り、
特に、デコーダ部の行方向の階調電圧信号線とトランジ
スタの数を低減させ、縦方向サイズを縮小し得る液晶ド
ライバ装置及び液晶表示装置に関する。
せるための液晶ドライバ装置及び液晶表示装置に係り、
特に、デコーダ部の行方向の階調電圧信号線とトランジ
スタの数を低減させ、縦方向サイズを縮小し得る液晶ド
ライバ装置及び液晶表示装置に関する。
【０００２】
【従来の技術】一般に、パソコン、液晶テレビ及び電子
手帳などの様々な電子機器では、薄型・軽量等の携帯性
と、高精細・多階調等の表示性とに優れた液晶表示装置
が広く用いられている。
手帳などの様々な電子機器では、薄型・軽量等の携帯性
と、高精細・多階調等の表示性とに優れた液晶表示装置
が広く用いられている。
【０００３】図５はこの種の一般的な液晶表示装置の概
略構成を示す模式図である。この液晶表示装置１０は、
Ｒ（赤），Ｇ（緑），Ｂ（青）の各色毎の階調制御と同
期制御を行う表示コントローラ１１と、液晶パネル部１
３の外枠側に配置され、表示コントローラ１１に制御さ
れて階調電圧信号を液晶パネル部１３に出力するＬＣＤ
ドライバ（液晶ドライバ装置）１２と、ＬＣＤドライバ
１２，１４に駆動され、例えば６４階調や２５６階調な
どの多レベルの階調をもつ画像情報や文字情報などを表
示可能な液晶パネル部１３とから構成されている。
略構成を示す模式図である。この液晶表示装置１０は、
Ｒ（赤），Ｇ（緑），Ｂ（青）の各色毎の階調制御と同
期制御を行う表示コントローラ１１と、液晶パネル部１
３の外枠側に配置され、表示コントローラ１１に制御さ
れて階調電圧信号を液晶パネル部１３に出力するＬＣＤ
ドライバ（液晶ドライバ装置）１２と、ＬＣＤドライバ
１２，１４に駆動され、例えば６４階調や２５６階調な
どの多レベルの階調をもつ画像情報や文字情報などを表
示可能な液晶パネル部１３とから構成されている。
【０００４】なお通常、「ＬＣＤドライバ」の用語は、
液晶パネル部１３の各行電極に走査信号を出力するゲー
トドライバ１４と、各列電極に階調電圧信号を出力する
ソースドライバ１２との２種類の意味を持つが、本明細
書中では階調電圧信号に係る（ソース）ドライバ１２を
対象としている。
液晶パネル部１３の各行電極に走査信号を出力するゲー
トドライバ１４と、各列電極に階調電圧信号を出力する
ソースドライバ１２との２種類の意味を持つが、本明細
書中では階調電圧信号に係る（ソース）ドライバ１２を
対象としている。
【０００５】係るＬＣＤドライバ１２では、２ｎレベル
の階調電圧信号を選択的に出力するためのｎビット入力
のデコーダ部を備えている。すなわち、デコーダ部は、
表示コントローラ１１から入力されたｎビットの階調セ
レクトビットに基づいて、２ ｎ分割された電圧からなる
２ｎレベルの階調電圧信号のうち、階調セレクトビット
の示す電圧レベルの１個の階調電圧信号を選択して出力
する。なお、２ｎレベルの階調電圧信号は、常時、図示
しない階調電圧発生部からデコーダ部に供給されてい
る。
の階調電圧信号を選択的に出力するためのｎビット入力
のデコーダ部を備えている。すなわち、デコーダ部は、
表示コントローラ１１から入力されたｎビットの階調セ
レクトビットに基づいて、２ ｎ分割された電圧からなる
２ｎレベルの階調電圧信号のうち、階調セレクトビット
の示す電圧レベルの１個の階調電圧信号を選択して出力
する。なお、２ｎレベルの階調電圧信号は、常時、図示
しない階調電圧発生部からデコーダ部に供給されてい
る。
【０００６】例えばｎ＝３の場合、図６に示すように、
デコーダ部１５は、８分割された電圧に相当する８個の
階調電圧信号Ｖ１〜Ｖ８が並列に供給される一方、各階
調電圧信号Ｖ１〜Ｖ８と直交する方向に、３ビットの階
調セレクトビットＡ〜Ｃがその反転ビット/ Ａ〜/ Ｃと
共に入力されている。
デコーダ部１５は、８分割された電圧に相当する８個の
階調電圧信号Ｖ１〜Ｖ８が並列に供給される一方、各階
調電圧信号Ｖ１〜Ｖ８と直交する方向に、３ビットの階
調セレクトビットＡ〜Ｃがその反転ビット/ Ａ〜/ Ｃと
共に入力されている。
【０００７】ここで、各階調電圧信号Ｖ１〜Ｖ８と入力
ビットＡ〜Ｃ，/ Ａ〜/ Ｃとの交点には、図６に示す真
理値表の入力ビットＡ〜Ｃが“１”の箇所に対応して、
入力ビットＡ〜Ｃがゲートに印加されるように短絡用の
ＭＯＳトランジスタＴｒＡ〜ＴｒＣ（ショートトランジ
スタ：図中、太字黒円の記号で示す）が配置されてい
る。
ビットＡ〜Ｃ，/ Ａ〜/ Ｃとの交点には、図６に示す真
理値表の入力ビットＡ〜Ｃが“１”の箇所に対応して、
入力ビットＡ〜Ｃがゲートに印加されるように短絡用の
ＭＯＳトランジスタＴｒＡ〜ＴｒＣ（ショートトランジ
スタ：図中、太字黒円の記号で示す）が配置されてい
る。
【０００８】なお、真理値表の入力ビットＡ〜Ｃが
“０”の場合、その反転ビット/ Ａ〜/Ｃの箇所に、反
転ビット/ Ａ〜/ Ｃがゲートに印加されるようにＭＯＳ
トランジスタＴｒ/ Ａ〜Ｔｒ/ Ｃが配置されている。す
なわち、入力ビットＡ〜Ｃ及びその反転ビット/ Ａ〜/
Ｃの両ビットを含む真理値表において、各ビットＡ〜
Ｃ，/ Ａ〜/ Ｃが“１”の箇所に各ＭＯＳトランジスタ
ＴｒＡ〜ＴｒＣ，Ｔｒ/ Ａ〜Ｔｒ/ Ｃが配置されてい
る。ここで、各トランジスタＴｒＡ〜ＴｒＣ，Ｔｒ/ Ａ
〜Ｔｒ/ Ｃの添字Ａ〜Ｃ，/ Ａ〜/ Ｃは、各トランジス
タに印加される入力ビットＡ〜Ｃ，/ Ａ〜/ Ｃに一致さ
せて付されている。
“０”の場合、その反転ビット/ Ａ〜/Ｃの箇所に、反
転ビット/ Ａ〜/ Ｃがゲートに印加されるようにＭＯＳ
トランジスタＴｒ/ Ａ〜Ｔｒ/ Ｃが配置されている。す
なわち、入力ビットＡ〜Ｃ及びその反転ビット/ Ａ〜/
Ｃの両ビットを含む真理値表において、各ビットＡ〜
Ｃ，/ Ａ〜/ Ｃが“１”の箇所に各ＭＯＳトランジスタ
ＴｒＡ〜ＴｒＣ，Ｔｒ/ Ａ〜Ｔｒ/ Ｃが配置されてい
る。ここで、各トランジスタＴｒＡ〜ＴｒＣ，Ｔｒ/ Ａ
〜Ｔｒ/ Ｃの添字Ａ〜Ｃ，/ Ａ〜/ Ｃは、各トランジス
タに印加される入力ビットＡ〜Ｃ，/ Ａ〜/ Ｃに一致さ
せて付されている。
【０００９】このような各ＭＯＳトランジスタＴｒＡ〜
ＴｒＣ，Ｔｒ/ Ａ〜Ｔｒ/ Ｃは、階層セレクトビットの
ゲート入力に基づいて、階調電圧信号線をオン／オフ動
作させるものであるが、前述したように真理値表に対応
して配置されるため、結果的に真理値表の動作を実現さ
せる機能を有するものとなる。
ＴｒＣ，Ｔｒ/ Ａ〜Ｔｒ/ Ｃは、階層セレクトビットの
ゲート入力に基づいて、階調電圧信号線をオン／オフ動
作させるものであるが、前述したように真理値表に対応
して配置されるため、結果的に真理値表の動作を実現さ
せる機能を有するものとなる。
【００１０】従って、このデコーダ部１５は、図６に示
した真理値表の通りに動作し、階調セレクトビットＡ〜
Ｃの組合せに基づいて、該当する階調電圧信号Ｖｉ（１
≦ｉ≦８）を出力する。なお、どの階調電圧信号Ｖｉが
選択されても、階調電圧信号Ｖｉは、同一の出力ピンを
介して液晶パネル部１３の同一の画素列に出力される。
した真理値表の通りに動作し、階調セレクトビットＡ〜
Ｃの組合せに基づいて、該当する階調電圧信号Ｖｉ（１
≦ｉ≦８）を出力する。なお、どの階調電圧信号Ｖｉが
選択されても、階調電圧信号Ｖｉは、同一の出力ピンを
介して液晶パネル部１３の同一の画素列に出力される。
【００１１】さて、以上のようなデコーダ部１５は、後
段の液晶パネル部１３の各画素列毎に対応して横方向に
配置される。このため、ＬＣＤドライバ１２は、横方向
に細長い長方形状となり、２４０〜４８０個の出力ピン
が並列に配置された形状となる。ここで、デコーダ部１
５は、１出力ピン当りの列方向の幅（横幅）を狭める観
点から、行方向の幅（縦幅）を増すように階調電圧信号
線が配置されたレイアウトパターンに設計される。
段の液晶パネル部１３の各画素列毎に対応して横方向に
配置される。このため、ＬＣＤドライバ１２は、横方向
に細長い長方形状となり、２４０〜４８０個の出力ピン
が並列に配置された形状となる。ここで、デコーダ部１
５は、１出力ピン当りの列方向の幅（横幅）を狭める観
点から、行方向の幅（縦幅）を増すように階調電圧信号
線が配置されたレイアウトパターンに設計される。
【００１２】このようなデコーダ部１５は、２ｎ階調の
場合、１階調毎の１本の階調電圧信号線をｎビット入力
で選択するため、２ｎ本の行方向の階調電圧信号線と、
ｎ×２ｎ個のＭＯＳトランジスタとを必要とする。これ
は、例えば８ビット入力、２５６階調出力の場合、２５
６本の階調電圧信号線と、８×２５６個のＭＯＳトラン
ジスタとがデコーダ部１５内に配置されることを意味し
ている。従って、これらの階調電圧信号線とＭＯＳトラ
ンジスタは、２ｎ行ものスペースを使うので、ＬＣＤド
ライバ１２の縦方向のサイズに大きな割合を占めてしま
う。
場合、１階調毎の１本の階調電圧信号線をｎビット入力
で選択するため、２ｎ本の行方向の階調電圧信号線と、
ｎ×２ｎ個のＭＯＳトランジスタとを必要とする。これ
は、例えば８ビット入力、２５６階調出力の場合、２５
６本の階調電圧信号線と、８×２５６個のＭＯＳトラン
ジスタとがデコーダ部１５内に配置されることを意味し
ている。従って、これらの階調電圧信号線とＭＯＳトラ
ンジスタは、２ｎ行ものスペースを使うので、ＬＣＤド
ライバ１２の縦方向のサイズに大きな割合を占めてしま
う。
【００１３】
【発明が解決しようとする課題】しかしながら以上のよ
うなＬＣＤドライバ及び液晶表示装置では、液晶表示装
置１０の面積に占める液晶パネル部１３の面積を増やす
表示性の観点、あるいは液晶表示装置１０の面積自体を
縮小させる携帯性の観点から、ＬＣＤドライバ１２の縦
方向のサイズを縮小させることが望まれている。
うなＬＣＤドライバ及び液晶表示装置では、液晶表示装
置１０の面積に占める液晶パネル部１３の面積を増やす
表示性の観点、あるいは液晶表示装置１０の面積自体を
縮小させる携帯性の観点から、ＬＣＤドライバ１２の縦
方向のサイズを縮小させることが望まれている。
【００１４】ここで、ＬＣＤドライバ１２の縦方向のサ
イズを縮小するには、例えば図６に示したデコーダ部１
５を変形させ、前半の階調電圧信号Ｖ１〜Ｖ４の階調電
圧信号線を後半の階調電圧信号Ｖ５〜Ｖ８の階調電圧信
号線の右側又は左側に移動させてレイアウトパターンを
作成することで対応可能である。しかしながら、この場
合、縦方向のサイズを１／２倍に縮小し得るものの、横
方向のサイズを２倍に増加させるため、最終的にＬＣＤ
ドライバ１２の面積を縮小し得ない問題がある。
イズを縮小するには、例えば図６に示したデコーダ部１
５を変形させ、前半の階調電圧信号Ｖ１〜Ｖ４の階調電
圧信号線を後半の階調電圧信号Ｖ５〜Ｖ８の階調電圧信
号線の右側又は左側に移動させてレイアウトパターンを
作成することで対応可能である。しかしながら、この場
合、縦方向のサイズを１／２倍に縮小し得るものの、横
方向のサイズを２倍に増加させるため、最終的にＬＣＤ
ドライバ１２の面積を縮小し得ない問題がある。
【００１５】本発明は上記実情を考慮してなされたもの
で、デコーダ部で階調数に比例して縦方向に多数配置さ
れる階調電圧信号線とトランジスタとを低減させ、縦方
向サイズを縮小し得る液晶ドライバ装置及び液晶表示装
置を提供することを目的とする。
で、デコーダ部で階調数に比例して縦方向に多数配置さ
れる階調電圧信号線とトランジスタとを低減させ、縦方
向サイズを縮小し得る液晶ドライバ装置及び液晶表示装
置を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明の骨子は、図３及
び図４に３ビット入力の場合を例示するように、真理値
表に対応するデコーダ部の最下位ビットＣを除く上位ビ
ットＡ，Ｂのデコード領域において、隣接する階調電圧
信号線の間の冗長なＭＯＳトランジスタ及び階調電圧信
号線を共通化させた構成により、階調電圧信号線の占め
る領域の縦方向のサイズを縮小させることにある。
び図４に３ビット入力の場合を例示するように、真理値
表に対応するデコーダ部の最下位ビットＣを除く上位ビ
ットＡ，Ｂのデコード領域において、隣接する階調電圧
信号線の間の冗長なＭＯＳトランジスタ及び階調電圧信
号線を共通化させた構成により、階調電圧信号線の占め
る領域の縦方向のサイズを縮小させることにある。
【００１７】例えば、ｉ番目の階調電圧信号線と、その
前後のｉ±１番目の階調電圧信号線とを比較する。前後
の階調電圧信号線は、ｉ番目の階調電圧信号線に対し、
最下位ビットＣが必ず異なる値となるが、前後いずれか
の階調電圧信号線は、最下位ビットＣを除く上位ビット
Ａ，Ｂが同じ値となる。
前後のｉ±１番目の階調電圧信号線とを比較する。前後
の階調電圧信号線は、ｉ番目の階調電圧信号線に対し、
最下位ビットＣが必ず異なる値となるが、前後いずれか
の階調電圧信号線は、最下位ビットＣを除く上位ビット
Ａ，Ｂが同じ値となる。
【００１８】そこで、同じ値の上位ビットＡ，Ｂが入力
される隣接した２本の階調電圧信号線を、最下位ビット
Ｃの入力領域（Ｃから分岐した/ Ｃの入力領域を含む）
とそれ以外の上位ビットＡ，Ｂの入力領域（Ａ，Ｂから
分岐した/ Ａ，/ Ｂの入力領域を含む）とに分割し、上
位ビットＡ，Ｂの入力領域におけるＭＯＳトランジスタ
と階調電圧信号線とを共通化する。
される隣接した２本の階調電圧信号線を、最下位ビット
Ｃの入力領域（Ｃから分岐した/ Ｃの入力領域を含む）
とそれ以外の上位ビットＡ，Ｂの入力領域（Ａ，Ｂから
分岐した/ Ａ，/ Ｂの入力領域を含む）とに分割し、上
位ビットＡ，Ｂの入力領域におけるＭＯＳトランジスタ
と階調電圧信号線とを共通化する。
【００１９】続いて、この共通化した階調電圧信号線
と、最下位ビットＣの入力領域における２つのＭＯＳト
ランジスタとを同一行に配置する。このように、上位ビ
ットＡ，Ｂの入力領域における階調電圧信号線を共通化
し、且つ最下位ビットＣの入力領域におけるＭＯＳトラ
ンジスタを同一行に配置したことにより、全体として、
デコーダ部の階調電圧信号線の数を半分に削減でき、縦
方向のサイズを縮小できる。さて、以上のような本発明
の骨子に基づいて、具体的には以下のような手段が講じ
られる。
と、最下位ビットＣの入力領域における２つのＭＯＳト
ランジスタとを同一行に配置する。このように、上位ビ
ットＡ，Ｂの入力領域における階調電圧信号線を共通化
し、且つ最下位ビットＣの入力領域におけるＭＯＳトラ
ンジスタを同一行に配置したことにより、全体として、
デコーダ部の階調電圧信号線の数を半分に削減でき、縦
方向のサイズを縮小できる。さて、以上のような本発明
の骨子に基づいて、具体的には以下のような手段が講じ
られる。
【００２０】請求項１に対応する発明は、多レベルの階
調電圧信号が供給されたとき、相対的に列方向に導入さ
れる階調セレクトビットの内容に基づいて、前記多レベ
ルの階調電圧信号のいずれかを相対的に行方向に通過さ
せて出力するデコーダ部を備えた液晶ドライバ装置であ
って、前記デコーダ部としては、前記階調セレクトビッ
トのうちの最下位ビットに基づいて、複数の階調電圧信
号のいずれかを同一行で通過させるように互いに同一行
に配置された複数の第１トランジスタを有する複数行の
最下位ビットデコード部と、前記各行の最下位ビットデ
コード部毎に設けられ、前記階調セレクトビットのうち
の最下位ビットを除く上位ビットに基づいて、対応する
第１トランジスタを通過した階調電圧信号を通過させる
互いに同一行に配置された複数の第２トランジスタを有
する複数行の上位ビットデコード部とを備えた液晶ドラ
イバ装置である。
調電圧信号が供給されたとき、相対的に列方向に導入さ
れる階調セレクトビットの内容に基づいて、前記多レベ
ルの階調電圧信号のいずれかを相対的に行方向に通過さ
せて出力するデコーダ部を備えた液晶ドライバ装置であ
って、前記デコーダ部としては、前記階調セレクトビッ
トのうちの最下位ビットに基づいて、複数の階調電圧信
号のいずれかを同一行で通過させるように互いに同一行
に配置された複数の第１トランジスタを有する複数行の
最下位ビットデコード部と、前記各行の最下位ビットデ
コード部毎に設けられ、前記階調セレクトビットのうち
の最下位ビットを除く上位ビットに基づいて、対応する
第１トランジスタを通過した階調電圧信号を通過させる
互いに同一行に配置された複数の第２トランジスタを有
する複数行の上位ビットデコード部とを備えた液晶ドラ
イバ装置である。
【００２１】また、請求項２に対応する発明は、請求項
１に対応する液晶ドライバ装置において、前記上位ビッ
トデコード部の行数が、前記階調電圧信号のレベル数の
半分である液晶ドライバ装置である。
１に対応する液晶ドライバ装置において、前記上位ビッ
トデコード部の行数が、前記階調電圧信号のレベル数の
半分である液晶ドライバ装置である。
【００２２】さらに、請求項３に対応する発明は、請求
項１又は請求項２に対応する液晶ドライバ装置を用いた
液晶表示装置において、前記液晶ドライバ装置から出力
される階調電圧信号に基づいて、画像を階調表示する液
晶パネル部を備えた液晶表示装置である。
項１又は請求項２に対応する液晶ドライバ装置を用いた
液晶表示装置において、前記液晶ドライバ装置から出力
される階調電圧信号に基づいて、画像を階調表示する液
晶パネル部を備えた液晶表示装置である。
【００２３】（作用）従って、請求項１に対応する発明
は以上のような手段を講じたことにより、液晶ドライバ
装置のデコーダ部が、階調セレクトビットのうちの最下
位ビットに基づいて、複数の階調電圧信号のいずれかを
同一行で通過させるように互いに同一行に配置された複
数の第１トランジスタを有する複数行の最下位ビットデ
コード部と、各行の最下位ビットデコード部毎に設けら
れ、階調セレクトビットのうちの最下位ビットを除く上
位ビットに基づいて、対応する第１トランジスタを通過
した階調電圧信号を通過させる互いに同一行に配置され
た複数の第２トランジスタを有する複数行の上位ビット
デコード部とを備えた構成となっている。
は以上のような手段を講じたことにより、液晶ドライバ
装置のデコーダ部が、階調セレクトビットのうちの最下
位ビットに基づいて、複数の階調電圧信号のいずれかを
同一行で通過させるように互いに同一行に配置された複
数の第１トランジスタを有する複数行の最下位ビットデ
コード部と、各行の最下位ビットデコード部毎に設けら
れ、階調セレクトビットのうちの最下位ビットを除く上
位ビットに基づいて、対応する第１トランジスタを通過
した階調電圧信号を通過させる互いに同一行に配置され
た複数の第２トランジスタを有する複数行の上位ビット
デコード部とを備えた構成となっている。
【００２４】このように、階調電圧信号線を共通化し、
複数の階調電圧信号のいずれかを同一行で通過させる構
成であるので、デコーダ部で階調数に比例して縦方向に
多数配置される階調電圧信号線とトランジスタとを低減
させ、縦方向サイズを縮小させることができる。
複数の階調電圧信号のいずれかを同一行で通過させる構
成であるので、デコーダ部で階調数に比例して縦方向に
多数配置される階調電圧信号線とトランジスタとを低減
させ、縦方向サイズを縮小させることができる。
【００２５】また、請求項２に対応する発明は、上位ビ
ットデコード部の行数が、階調電圧信号のレベル数の半
分であるので、請求項１に対応する作用を容易且つ確実
に奏することができる。
ットデコード部の行数が、階調電圧信号のレベル数の半
分であるので、請求項１に対応する作用を容易且つ確実
に奏することができる。
【００２６】さらに、請求項３に対応する発明は、液晶
表示装置の液晶パネル部が、液晶ドライバ装置から出力
される階調電圧信号に基づいて、画像を階調表示するの
で、請求項１又は請求項２に対応する作用を奏する液晶
表示装置を実現することができる。
表示装置の液晶パネル部が、液晶ドライバ装置から出力
される階調電圧信号に基づいて、画像を階調表示するの
で、請求項１又は請求項２に対応する作用を奏する液晶
表示装置を実現することができる。
【００２７】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面を参照して説明する。図１は本発明の一実施形態
に係るＬＣＤドライバに適用される１画素列分のデコー
ダ部の構成を示す模式図であり、前述した図面と同一部
分には同一符号を付してその詳しい説明を省略する。
て図面を参照して説明する。図１は本発明の一実施形態
に係るＬＣＤドライバに適用される１画素列分のデコー
ダ部の構成を示す模式図であり、前述した図面と同一部
分には同一符号を付してその詳しい説明を省略する。
【００２８】すなわち、本実施形態は、ＬＣＤドライバ
内のデコーダ部において、縦方向のサイズを縮小させる
観点から、冗長な階調電圧信号線とトランジスタとが共
通化された構成となっている。
内のデコーダ部において、縦方向のサイズを縮小させる
観点から、冗長な階調電圧信号線とトランジスタとが共
通化された構成となっている。
【００２９】具体的には、デコーダ部２０は、図示しな
い表示コントローラ１１から入力された階調セレクトビ
ットＡ〜Ｃを分岐抽出してその反転ビット/ Ａ〜/ Ｃを
入力するインバータ部２１と、図示しない階調電圧発生
部から供給される複数の階調電圧信号Ｖ１〜Ｖ８と前述
した各ビットＡ〜Ｃ，/ Ａ〜/ Ｃのうちの最下位ビット
Ｃ，/ Ｃとが入力される複数行の最下位ビットデコード
部２２と、各行の最下位ビットデコード部２２を通過し
た各階調電圧信号のいずれかを、前述した最下位ビット
Ｃ，/ Ｃ以外の上位ビットＡ〜Ｂ，/ Ａ〜/ Ｂに基づい
て液晶パネル部１３の画素列に出力する複数行の上位ビ
ットデコード部２３とを備えている。
い表示コントローラ１１から入力された階調セレクトビ
ットＡ〜Ｃを分岐抽出してその反転ビット/ Ａ〜/ Ｃを
入力するインバータ部２１と、図示しない階調電圧発生
部から供給される複数の階調電圧信号Ｖ１〜Ｖ８と前述
した各ビットＡ〜Ｃ，/ Ａ〜/ Ｃのうちの最下位ビット
Ｃ，/ Ｃとが入力される複数行の最下位ビットデコード
部２２と、各行の最下位ビットデコード部２２を通過し
た各階調電圧信号のいずれかを、前述した最下位ビット
Ｃ，/ Ｃ以外の上位ビットＡ〜Ｂ，/ Ａ〜/ Ｂに基づい
て液晶パネル部１３の画素列に出力する複数行の上位ビ
ットデコード部２３とを備えている。
【００３０】ここで、各行の最下位ビットデコード部２
２は、表示コントローラ１１からの階調セレクトビット
Ａ〜Ｃのうちの最下位ビットＣとその反転ビット/ Ｃに
基づいて、階調電圧発生部からの複数の階調電圧信号の
いずれかを同一行で通過させて上位ビットデコード部２
３に入力する回路を構成するように、互いに同一行に配
置された複数の第１トランジスタＴｒＣ，Ｔｒ/ Ｃを有
している。
２は、表示コントローラ１１からの階調セレクトビット
Ａ〜Ｃのうちの最下位ビットＣとその反転ビット/ Ｃに
基づいて、階調電圧発生部からの複数の階調電圧信号の
いずれかを同一行で通過させて上位ビットデコード部２
３に入力する回路を構成するように、互いに同一行に配
置された複数の第１トランジスタＴｒＣ，Ｔｒ/ Ｃを有
している。
【００３１】具体的には例えば、第１トランジスタＴｒ
Ｃ，Ｔｒ/ Ｃは、全ての階調電圧信号Ｖ１〜Ｖ８毎に個
別に設けられ、それぞれドレインを外側にソースを内側
にするように同一行に横並びに配置され、両トランジス
タＴｒＣ，Ｔｒ/ Ｃ外側の各ドレインに階調電圧信号Ｖ
１〜Ｖ８が個別に印加され、両トランジスタＴｒＣ，Ｔ
ｒ/ Ｃ内側の両ソース相互の接続点が電気的に上位ビッ
トデコード部２３に接続されている。なお、第１トラン
ジスタＴｒＣのゲートは最下位ビットＣの入力配線に接
続され、第１トランジスタＴｒ/ Ｃのゲートは最下位の
反転ビット/ Ｃの入力配線に接続されていることは言う
までもない。
Ｃ，Ｔｒ/ Ｃは、全ての階調電圧信号Ｖ１〜Ｖ８毎に個
別に設けられ、それぞれドレインを外側にソースを内側
にするように同一行に横並びに配置され、両トランジス
タＴｒＣ，Ｔｒ/ Ｃ外側の各ドレインに階調電圧信号Ｖ
１〜Ｖ８が個別に印加され、両トランジスタＴｒＣ，Ｔ
ｒ/ Ｃ内側の両ソース相互の接続点が電気的に上位ビッ
トデコード部２３に接続されている。なお、第１トラン
ジスタＴｒＣのゲートは最下位ビットＣの入力配線に接
続され、第１トランジスタＴｒ/ Ｃのゲートは最下位の
反転ビット/ Ｃの入力配線に接続されていることは言う
までもない。
【００３２】一方、各複数行の上位ビットデコード部２
３は、表示コントローラ１１からの階調セレクトビット
Ａ〜Ｃのうちの最下位ビットＣを除く上位ビットＡ，Ｂ
とその反転ビット/ Ａ，/ Ｂに基づいて、最下位ビット
Ｃにて選択された第１トランジスタＴｒＣ（又はＴｒ/
Ｃ）から入力された階調電圧信号Ｖｉを通過させて液晶
パネル部１３向けに出力する回路を構成するように、互
いに同一行に配置された複数の第２トランジスタＴｒ
Ａ，Ｔｒ/ Ａ，ＴｒＢ，Ｔｒ/ Ｂを有している。
３は、表示コントローラ１１からの階調セレクトビット
Ａ〜Ｃのうちの最下位ビットＣを除く上位ビットＡ，Ｂ
とその反転ビット/ Ａ，/ Ｂに基づいて、最下位ビット
Ｃにて選択された第１トランジスタＴｒＣ（又はＴｒ/
Ｃ）から入力された階調電圧信号Ｖｉを通過させて液晶
パネル部１３向けに出力する回路を構成するように、互
いに同一行に配置された複数の第２トランジスタＴｒ
Ａ，Ｔｒ/ Ａ，ＴｒＢ，Ｔｒ/ Ｂを有している。
【００３３】第２トランジスタＴｒＡ，Ｔｒ/ Ａ，Ｔｒ
Ｂ，Ｔｒ/ Ｂは、２つの階調電圧信号Ｖ１〜Ｖ２，Ｖ３
〜Ｖ４，Ｖ５〜Ｖ６，Ｖ７〜Ｖ８毎に個別に設けられ、
具体的には図１に示した如き、上位ビットＡ，/ Ａ，
Ｂ，/ Ｂの重複部分が共通化された本発明の真理値表に
おいて、各ビットＡ，/ Ａ，Ｂ，/ Ｂが“１”の箇所に
配置されている。なお、共通化に伴い、全ての第２トラ
ンジスタＴｒＡ，Ｔｒ/Ａ，ＴｒＢ，Ｔｒ/ Ｂを合計し
た個数は階調電圧信号のレベル数と同数となっている。
また、第２トランジスタＴｒＡ，Ｔｒ/ Ａ，ＴｒＢ，Ｔ
ｒ/ Ｂは、前述同様に、各ゲートが対応する上位ビット
Ａ，/ Ａ，Ｂ，/ Ｂの入力配線に接続され、ドレイン・
ソースが階調電圧信号線に接続されていることは言うま
でもない。
Ｂ，Ｔｒ/ Ｂは、２つの階調電圧信号Ｖ１〜Ｖ２，Ｖ３
〜Ｖ４，Ｖ５〜Ｖ６，Ｖ７〜Ｖ８毎に個別に設けられ、
具体的には図１に示した如き、上位ビットＡ，/ Ａ，
Ｂ，/ Ｂの重複部分が共通化された本発明の真理値表に
おいて、各ビットＡ，/ Ａ，Ｂ，/ Ｂが“１”の箇所に
配置されている。なお、共通化に伴い、全ての第２トラ
ンジスタＴｒＡ，Ｔｒ/Ａ，ＴｒＢ，Ｔｒ/ Ｂを合計し
た個数は階調電圧信号のレベル数と同数となっている。
また、第２トランジスタＴｒＡ，Ｔｒ/ Ａ，ＴｒＢ，Ｔ
ｒ/ Ｂは、前述同様に、各ゲートが対応する上位ビット
Ａ，/ Ａ，Ｂ，/ Ｂの入力配線に接続され、ドレイン・
ソースが階調電圧信号線に接続されていることは言うま
でもない。
【００３４】また、液晶表示装置１０は、このような縦
方向のサイズを縮小したデコーダ部２０を有するＬＣＤ
ドライバ１２から出力される階調電圧信号に基づいて、
画像を階調表示する液晶パネル部１３を備えた構成とな
っている。
方向のサイズを縮小したデコーダ部２０を有するＬＣＤ
ドライバ１２から出力される階調電圧信号に基づいて、
画像を階調表示する液晶パネル部１３を備えた構成とな
っている。
【００３５】以上のような構成により、多レベルの階調
電圧信号Ｖ１〜Ｖ８が供給されるとき、相対的に列方向
に入力される階調セレクトビットＡ〜Ｃに基づいて、多
レベルの階調電圧信号Ｖ１〜Ｖ８のいずれかを行方向に
通過させて出力する際に、隣接する２つの階調電圧信号
線及びその選択用のトランジスタを共通化できるので、
ＬＣＤドライバにおけるデコーダ部の縦方向のサイズを
約半分近くまで縮小させることができる。
電圧信号Ｖ１〜Ｖ８が供給されるとき、相対的に列方向
に入力される階調セレクトビットＡ〜Ｃに基づいて、多
レベルの階調電圧信号Ｖ１〜Ｖ８のいずれかを行方向に
通過させて出力する際に、隣接する２つの階調電圧信号
線及びその選択用のトランジスタを共通化できるので、
ＬＣＤドライバにおけるデコーダ部の縦方向のサイズを
約半分近くまで縮小させることができる。
【００３６】具体的には２ｎ階調の場合、従来構成では
２ｎ本の階調電圧信号線を要するのに対し、本発明では
２ｎ−１本の階調電圧信号線となる。例えば８階調の場
合、図２（ａ）に示すように、従来では８本の階調電圧
信号線を要するが、図２（ｂ）に示すように、本発明で
は階調電圧信号線の本数が４本に半減される。また、６
４階調の場合、従来では６４本の階調電圧信号線を要す
るが、本発明では階調電圧信号線の本数が３２本に半減
される。さらに、２５６階調の場合、従来では階調電圧
信号線の本数が２５６本であるが、本発明では階調電圧
信号線の本数が１２８本に半減される。
２ｎ本の階調電圧信号線を要するのに対し、本発明では
２ｎ−１本の階調電圧信号線となる。例えば８階調の場
合、図２（ａ）に示すように、従来では８本の階調電圧
信号線を要するが、図２（ｂ）に示すように、本発明で
は階調電圧信号線の本数が４本に半減される。また、６
４階調の場合、従来では６４本の階調電圧信号線を要す
るが、本発明では階調電圧信号線の本数が３２本に半減
される。さらに、２５６階調の場合、従来では階調電圧
信号線の本数が２５６本であるが、本発明では階調電圧
信号線の本数が１２８本に半減される。
【００３７】具体的な試作品によれば、２５６階調のデ
コーダ部の縦方向のサイズは、従来１．１ｍｍであった
のに対し、本発明では０．６４ｍｍであり、０．４６ｍ
ｍも縮小できた。この縮小に伴い、ＬＣＤドライバの占
有面積を従来と比べて約４０％減少させることができ
た。なお、このときの２５６階調のＬＣＤドライバ全体
のサイズは、縦２．２ｍｍ、横１７．４ｍｍであり、出
力ピン数が３８４本であった。
コーダ部の縦方向のサイズは、従来１．１ｍｍであった
のに対し、本発明では０．６４ｍｍであり、０．４６ｍ
ｍも縮小できた。この縮小に伴い、ＬＣＤドライバの占
有面積を従来と比べて約４０％減少させることができ
た。なお、このときの２５６階調のＬＣＤドライバ全体
のサイズは、縦２．２ｍｍ、横１７．４ｍｍであり、出
力ピン数が３８４本であった。
【００３８】なお、本発明を用いて出力側で階調電圧信
号線の本数を半分に削減させても、全体の縦サイズが半
分までは削減されない理由は、階調レベルの数だけ入力
側の階調電圧信号線の本数が必要であるため、この入力
側の本数を削減できないからである。ちなみに同じ理由
により、仮に上位ビットの上位桁側をさらに共通化させ
た変形例を設けても、縦サイズの縮小には限界がある。
すなわち、以上の縦サイズの縮小に関する作用効果は、
上位ビットデコーダ部の行数を階調電圧信号のレベル数
の半分としたときに最も効率良く、容易且つ確実に実現
させることができる。但し、このような上位ビットの上
位桁側をさらに共通化させた変形例は、縦サイズの縮小
に限界があるとは言え、従来構成と比べると、同様の手
法により縦方向のサイズを縮小させた構成であるので、
当然に本発明の範囲に包含される。
号線の本数を半分に削減させても、全体の縦サイズが半
分までは削減されない理由は、階調レベルの数だけ入力
側の階調電圧信号線の本数が必要であるため、この入力
側の本数を削減できないからである。ちなみに同じ理由
により、仮に上位ビットの上位桁側をさらに共通化させ
た変形例を設けても、縦サイズの縮小には限界がある。
すなわち、以上の縦サイズの縮小に関する作用効果は、
上位ビットデコーダ部の行数を階調電圧信号のレベル数
の半分としたときに最も効率良く、容易且つ確実に実現
させることができる。但し、このような上位ビットの上
位桁側をさらに共通化させた変形例は、縦サイズの縮小
に限界があるとは言え、従来構成と比べると、同様の手
法により縦方向のサイズを縮小させた構成であるので、
当然に本発明の範囲に包含される。
【００３９】また、本発明は理解と実施が容易なため
に、設計者の人件費を高騰させずに適用でき、且つ実際
に、デコーダ部分に占める面積を縮小できるので、ＬＣ
Ｄドライバ（ＬＳＩ）のコストを大幅に低下させること
ができる。
に、設計者の人件費を高騰させずに適用でき、且つ実際
に、デコーダ部分に占める面積を縮小できるので、ＬＣ
Ｄドライバ（ＬＳＩ）のコストを大幅に低下させること
ができる。
【００４０】さらに、このようなデコーダ部の縦サイズ
縮小に伴い、液晶表示装置１０は、液晶表示装置１０の
面積に占める液晶パネル部１３の面積を増やして表示性
を向上させることができ、あるいは、液晶表示装置２０
の面積自体を縮小させ、携帯の容易性を向上させること
ができる。
縮小に伴い、液晶表示装置１０は、液晶表示装置１０の
面積に占める液晶パネル部１３の面積を増やして表示性
を向上させることができ、あるいは、液晶表示装置２０
の面積自体を縮小させ、携帯の容易性を向上させること
ができる。
【００４１】（他の実施形態）なお、各図１及び図２
は、本発明を容易に説明するために模式的に隙間を配置
して示した等価回路図であり、実際の実装パターンを示
すものではない。すなわち、実際の実装パターンは、各
図１に示す回路と回路的には等価であるが、図１の交線
（＋）及び図２の白丸（○）で示したような隙間を作ら
ずに種々集積化して形成可能である。
は、本発明を容易に説明するために模式的に隙間を配置
して示した等価回路図であり、実際の実装パターンを示
すものではない。すなわち、実際の実装パターンは、各
図１に示す回路と回路的には等価であるが、図１の交線
（＋）及び図２の白丸（○）で示したような隙間を作ら
ずに種々集積化して形成可能である。
【００４２】例えば、本発明は、等価回路が同じであれ
ば、共通化した階調電圧信号線の間でさらにＭＯＳトラ
ンジスタＴｒＡ〜ＴｒＣ，Ｔｒ/ Ａ〜Ｔｒ/ Ｃを密接に
配置した変形構成も本願発明に包含されることは言うま
でもない。
ば、共通化した階調電圧信号線の間でさらにＭＯＳトラ
ンジスタＴｒＡ〜ＴｒＣ，Ｔｒ/ Ａ〜Ｔｒ/ Ｃを密接に
配置した変形構成も本願発明に包含されることは言うま
でもない。
【００４３】また、本発明は、ｎビット入力、２ｎ階調
出力のものにおいて、ｎ＝３の場合（３ビット入力、８
階調出力）を例に挙げて説明したが、ｎ＝３に限らず、
任意のｎに適用した構成をも包含し、且つ同様に実施し
て同様の効果を得ることができる。
出力のものにおいて、ｎ＝３の場合（３ビット入力、８
階調出力）を例に挙げて説明したが、ｎ＝３に限らず、
任意のｎに適用した構成をも包含し、且つ同様に実施し
て同様の効果を得ることができる。
【００４４】その他、本発明はその要旨を逸脱しない範
囲で種々変形して実施できる。
囲で種々変形して実施できる。
【００４５】
【発明の効果】以上説明したように本発明によれば、デ
コーダ部で階調数に比例して縦方向に多数配置される階
調電圧信号線とトランジスタとを低減させ、縦方向サイ
ズを縮小できる液晶ドライバ装置及び液晶表示装置を提
供できる。
コーダ部で階調数に比例して縦方向に多数配置される階
調電圧信号線とトランジスタとを低減させ、縦方向サイ
ズを縮小できる液晶ドライバ装置及び液晶表示装置を提
供できる。
【図１】本発明の一実施形態に係るＬＣＤドライバに適
用される１画素列分のデコーダ部の構成を示す模式図
用される１画素列分のデコーダ部の構成を示す模式図
【図２】同実施形態における効果を説明するための模式
図
図
【図３】本発明の骨子を論理的な観点から説明するため
の模式図
の模式図
【図４】本発明の骨子を実装レイアウトの観点から説明
するための模式図
するための模式図
【図５】一般的な液晶表示装置の構成を示す模式図
【図６】従来のデコーダ部の１画素列分の構成を示す模
式図
式図
１０…液晶表示装置 １１…表示コントローラ １２，１４…ＬＣＤドライバ １３…液晶パネル部 ２０…デコーダ部 ２１…インバータ部 ２２…最下位ビットデコード部 ２３…上位ビットデコード部 Ｖ１〜Ｖ８…階調電圧信号 Ａ〜Ｃ…入力ビット / Ａ〜Ｃ/ …反転ビット ＴｒＡ〜ＴｒＣ，Ｔｒ/ Ａ〜ＴｒＣ/ …トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田口 隆 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 2H093 NA51 NC03 NC15 NC44 ND06 ND42 ND46 ND54 5C006 AA16 BB11 BC12 BC23 BF24 BF26 BF31 BF43 EB05 FA42 FA43 FA51 FA56 5C080 AA10 BB05 DD03 DD23 DD25 DD27 DD28 EE29 FF09 JJ02 JJ05
Claims (3)
- 【請求項１】 多レベルの階調電圧信号が供給されたと
き、相対的に列方向に導入される階調セレクトビットの
内容に基づいて、前記多レベルの階調電圧信号のいずれ
かを相対的に行方向に通過させて出力するデコーダ部を
備えた液晶ドライバ装置であって、 前記デコーダ部は、 前記階調セレクトビットのうちの最下位ビットに基づい
て、複数の階調電圧信号のいずれかを同一行で通過させ
るように互いに同一行に配置された複数の第１トランジ
スタを有する複数行の最下位ビットデコード部と、 前記各行の最下位ビットデコード部毎に設けられ、前記
階調セレクトビットのうちの最下位ビットを除く上位ビ
ットに基づいて、対応する第１トランジスタを通過した
階調電圧信号を通過させる互いに同一行に配置された複
数の第２トランジスタを有する複数行の上位ビットデコ
ード部とを備えたことを特徴とする液晶ドライバ装置。 - 【請求項２】 請求項１に記載の液晶ドライバ装置にお
いて、 前記上位ビットデコード部の行数は、前記階調電圧信号
のレベル数の半分であることを特徴とする液晶ドライバ
装置。 - 【請求項３】 請求項１又は請求項２に記載の液晶ドラ
イバ装置を用いた液晶表示装置において、 前記液晶ドライバ装置から出力される階調電圧信号に基
づいて、画像を階調表示する液晶パネル部を備えたこと
を特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31871499A JP3742260B2 (ja) | 1999-11-09 | 1999-11-09 | 液晶ドライバ装置及び液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31871499A JP3742260B2 (ja) | 1999-11-09 | 1999-11-09 | 液晶ドライバ装置及び液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001133754A true JP2001133754A (ja) | 2001-05-18 |
| JP3742260B2 JP3742260B2 (ja) | 2006-02-01 |
Family
ID=18102166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31871499A Expired - Fee Related JP3742260B2 (ja) | 1999-11-09 | 1999-11-09 | 液晶ドライバ装置及び液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3742260B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005017933A (ja) * | 2003-06-27 | 2005-01-20 | Toshiba Corp | 基準電圧選択回路及び平面表示装置 |
| US7209057B2 (en) | 2005-04-19 | 2007-04-24 | Mitsubishi Denki Kabushiki Kaisha | Decode circuitry and a display device using the same |
| US7394419B2 (en) | 2006-04-06 | 2008-07-01 | Mitsubishi Electric Corporation | Decoding circuit for decoding multibit data, and a display apparatus utilizing the same |
| US9478180B2 (en) | 2012-06-20 | 2016-10-25 | Hisense Electric Co., Ltd. | Signal processing method |
-
1999
- 1999-11-09 JP JP31871499A patent/JP3742260B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005017933A (ja) * | 2003-06-27 | 2005-01-20 | Toshiba Corp | 基準電圧選択回路及び平面表示装置 |
| JP4550378B2 (ja) * | 2003-06-27 | 2010-09-22 | 株式会社東芝 | 基準電圧選択回路及び平面表示装置 |
| US7209057B2 (en) | 2005-04-19 | 2007-04-24 | Mitsubishi Denki Kabushiki Kaisha | Decode circuitry and a display device using the same |
| US7394419B2 (en) | 2006-04-06 | 2008-07-01 | Mitsubishi Electric Corporation | Decoding circuit for decoding multibit data, and a display apparatus utilizing the same |
| KR100860420B1 (ko) | 2006-04-06 | 2008-09-25 | 미쓰비시덴키 가부시키가이샤 | 디코딩 회로 및 표시 장치 |
| US9478180B2 (en) | 2012-06-20 | 2016-10-25 | Hisense Electric Co., Ltd. | Signal processing method |
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| Publication number | Publication date |
|---|---|
| JP3742260B2 (ja) | 2006-02-01 |
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