JP2001119279A - クロック発生装置 - Google Patents
クロック発生装置Info
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- JP2001119279A JP2001119279A JP29966199A JP29966199A JP2001119279A JP 2001119279 A JP2001119279 A JP 2001119279A JP 29966199 A JP29966199 A JP 29966199A JP 29966199 A JP29966199 A JP 29966199A JP 2001119279 A JP2001119279 A JP 2001119279A
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Abstract
(57)【要約】
【課題】 基準となる信号に同期したクロックのうち初
段側で選択されたクロックと、後段側で選択されたクロ
ックとの遅延差が生じ、結果論理積をとった出力クロッ
クはデューティが崩れてしまい、回路の動作が不安定に
なる。これを解決する為の演算器を用いた方法において
も回路規模が大きくなり半導体回路化する上では不利と
なるだけではなく、リアルタイム処理が不可能となる。 【解決手段】 基準となる信号に同期したクロックを選
択するポイントＡＮＤゲート１３８〜１４５およびＯＲ
ゲート１４６〜１４９により検出し、そのうち最も初段
側の検出信号によって後段側で選択される全ての同期ク
ロックを無効にする。これにより同期クロックは唯一選
択されデューティが崩れることはなく、またリアルタイ
ム処理も可能となる。
段側で選択されたクロックと、後段側で選択されたクロ
ックとの遅延差が生じ、結果論理積をとった出力クロッ
クはデューティが崩れてしまい、回路の動作が不安定に
なる。これを解決する為の演算器を用いた方法において
も回路規模が大きくなり半導体回路化する上では不利と
なるだけではなく、リアルタイム処理が不可能となる。 【解決手段】 基準となる信号に同期したクロックを選
択するポイントＡＮＤゲート１３８〜１４５およびＯＲ
ゲート１４６〜１４９により検出し、そのうち最も初段
側の検出信号によって後段側で選択される全ての同期ク
ロックを無効にする。これにより同期クロックは唯一選
択されデューティが崩れることはなく、またリアルタイ
ム処理も可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、入力されたクロッ
クの位相を、水平同期信号などの基準となる信号の位相
に合わせるクロック発生装置に関する。
クの位相を、水平同期信号などの基準となる信号の位相
に合わせるクロック発生装置に関する。
【０００２】
【従来の技術】従来、この種の発振回路は特開平１−９
１５１９号広報および特開平１０−４１７９６号広報に
示すような構成が一般的であった。以下、その構成につ
いて図を参照しながら説明する。
１５１９号広報および特開平１０−４１７９６号広報に
示すような構成が一般的であった。以下、その構成につ
いて図を参照しながら説明する。
【０００３】図３は特開平１−９１５１９号広報による
従来型クロック発生装置のブロック図である。図３にお
いて位相制御される前のクロックＣＫが入力され、イン
バータ２０１〜２１６で反転と遅延の処理が行われる。
インバータ２１７〜２２０はインバータ２０１〜２０８
のファンアウトを全て等しくする為のものである。前記
クロックＣＫと反転遅延がなされたインバータ２０９〜
２１２の出力は、ラッチ２２１〜２２５において周期化
パルスＥによりそれぞれ同時にラッチされる。図４は図
３における各部の波形図である。Ｅが図４のような立ち
下がりエッジをもって変化した時、ラッチ２２３の出力
ＮＱがＨレベル、ラッチ２２４の出力ＱがＨレベルとな
り、同期化パルスＥの立ち下がりエッジとほぼ同時のエ
ッジをもったクロックとしてインバータ２１１の出力
（ラッチ２２４のＤ（データ）入力）が選択される。一
般的にはｎ−１段目のラッチの出力ＮＱとｎ段目のラッ
チの出力Ｑが同時にＨレベルになった時、ｎ段目のＤ
（データ）入力を反転した信号が同期化パルスＥの立ち
下がりエッジとほぼ同時にエッジを持ったクロックとし
て選択される。
従来型クロック発生装置のブロック図である。図３にお
いて位相制御される前のクロックＣＫが入力され、イン
バータ２０１〜２１６で反転と遅延の処理が行われる。
インバータ２１７〜２２０はインバータ２０１〜２０８
のファンアウトを全て等しくする為のものである。前記
クロックＣＫと反転遅延がなされたインバータ２０９〜
２１２の出力は、ラッチ２２１〜２２５において周期化
パルスＥによりそれぞれ同時にラッチされる。図４は図
３における各部の波形図である。Ｅが図４のような立ち
下がりエッジをもって変化した時、ラッチ２２３の出力
ＮＱがＨレベル、ラッチ２２４の出力ＱがＨレベルとな
り、同期化パルスＥの立ち下がりエッジとほぼ同時のエ
ッジをもったクロックとしてインバータ２１１の出力
（ラッチ２２４のＤ（データ）入力）が選択される。一
般的にはｎ−１段目のラッチの出力ＮＱとｎ段目のラッ
チの出力Ｑが同時にＨレベルになった時、ｎ段目のＤ
（データ）入力を反転した信号が同期化パルスＥの立ち
下がりエッジとほぼ同時にエッジを持ったクロックとし
て選択される。
【０００４】図３おいてインバータ２０１〜２２０、ラ
ッチ２２２〜２２５、ＡＮＤゲート２２６〜２３３、Ｎ
ＯＲゲート２３４〜２３７はそれぞれ4段にしている
が、段数はインバータ２０１〜２０８によって入力クロ
ックＣＫに対して位相が１８０°以上遅れたクロックを
作り、位相制御範囲が１８０°以上となるように設定す
る必要がある。この為ある程度低い周波数のクロックを
入力された場合においても位相制御範囲が１８０°以上
となるようにインバータの段数を設定した場合、逆に高
い周波数のクロックが入力されると検出回路で複数のイ
ンバータ出力が選択される。この為初段側で選択された
インバータ出力と、後段側で選択されたインバータ出力
との遅延差が生じ、結果ＮＡＮＤゲート２３８によって
論理積をとった出力クロックＴはデューティが崩れてし
まい、回路の動作が不安定になる。
ッチ２２２〜２２５、ＡＮＤゲート２２６〜２３３、Ｎ
ＯＲゲート２３４〜２３７はそれぞれ4段にしている
が、段数はインバータ２０１〜２０８によって入力クロ
ックＣＫに対して位相が１８０°以上遅れたクロックを
作り、位相制御範囲が１８０°以上となるように設定す
る必要がある。この為ある程度低い周波数のクロックを
入力された場合においても位相制御範囲が１８０°以上
となるようにインバータの段数を設定した場合、逆に高
い周波数のクロックが入力されると検出回路で複数のイ
ンバータ出力が選択される。この為初段側で選択された
インバータ出力と、後段側で選択されたインバータ出力
との遅延差が生じ、結果ＮＡＮＤゲート２３８によって
論理積をとった出力クロックＴはデューティが崩れてし
まい、回路の動作が不安定になる。
【０００５】そこで特開平１０−４１７９６号広報では
上記問題を図る為、図５に示すような検出回路で検出さ
れたインバータ出力の検出総数を演算し、その演算結果
を次の検出時にフィードバックさせることによって最適
なインバータ出力を唯一選択させる手法が提案されてい
る。
上記問題を図る為、図５に示すような検出回路で検出さ
れたインバータ出力の検出総数を演算し、その演算結果
を次の検出時にフィードバックさせることによって最適
なインバータ出力を唯一選択させる手法が提案されてい
る。
【０００６】
【発明が解決しようとする課題】しかしながら特開平１
０−４１７９６号広報に示す回路では、演算回路を用い
ることにより回路規模が増大してしまう。更に半導体製
造プロセスの微細化に伴って各インバータにおける遅延
量が小さくなることからインバータ段数を増大させる必
要があるため、演算回路の規模もこれに伴って増大し回
路規模そのものが大きくなってしまい、半導体回路化さ
せる上では非実用的である。また同時に最適なインバー
タ出力を選択させるために演算回路が用いられいるが、
演算結果が得られるまで最適なインバータ出力を判断す
る事ができずリアルタイム処理が不可能である。
０−４１７９６号広報に示す回路では、演算回路を用い
ることにより回路規模が増大してしまう。更に半導体製
造プロセスの微細化に伴って各インバータにおける遅延
量が小さくなることからインバータ段数を増大させる必
要があるため、演算回路の規模もこれに伴って増大し回
路規模そのものが大きくなってしまい、半導体回路化さ
せる上では非実用的である。また同時に最適なインバー
タ出力を選択させるために演算回路が用いられいるが、
演算結果が得られるまで最適なインバータ出力を判断す
る事ができずリアルタイム処理が不可能である。
【０００７】本発明は、上記従来の問題点を解決するも
ので、回路規模の大きい演算器を用いずに最適なインバ
ータ出力を唯一選択させ、かつリアルタイム処理を実現
する方法を提供することを目的とする。
ので、回路規模の大きい演算器を用いずに最適なインバ
ータ出力を唯一選択させ、かつリアルタイム処理を実現
する方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１に記載のクロック発生回路は、略
一定周波数でかつ連続的なクロックが初段の入力に供給
される直列接続された複数のインバータと、前記インバ
ータの各出力をひとつの同期化パルスでラッチする複数
のラッチと、前記ラッチの出力により前記複数のインバ
ータの出力の中から前記同期化パルスのエッジと略同一
タイミングのエッジをもつクロックである前記インバー
タの出力を選択するインバータ出力選択回路と、前記イ
ンバータ出力選択回路で選択した前記インバータの出力
の無効および有効を切り換える制御回路と、前記インバ
ータ出力選択回路で選択され前記制御回路で有効とされ
た前記インバータの出力から位相制御のなされたクロッ
クを作成するクロック作成回路と、前記インバータ出力
選択回路で選択した前記インバータの出力のエッジ以降
レベルが変化しない信号を生成するマスク信号生成回路
とを備え、前記マスク信号生成回路のマスク信号に基づ
き前記制御回路による前記インバータの出力の無効およ
び有効の切り換えを行うようにしたものである。
に、本発明の請求項１に記載のクロック発生回路は、略
一定周波数でかつ連続的なクロックが初段の入力に供給
される直列接続された複数のインバータと、前記インバ
ータの各出力をひとつの同期化パルスでラッチする複数
のラッチと、前記ラッチの出力により前記複数のインバ
ータの出力の中から前記同期化パルスのエッジと略同一
タイミングのエッジをもつクロックである前記インバー
タの出力を選択するインバータ出力選択回路と、前記イ
ンバータ出力選択回路で選択した前記インバータの出力
の無効および有効を切り換える制御回路と、前記インバ
ータ出力選択回路で選択され前記制御回路で有効とされ
た前記インバータの出力から位相制御のなされたクロッ
クを作成するクロック作成回路と、前記インバータ出力
選択回路で選択した前記インバータの出力のエッジ以降
レベルが変化しない信号を生成するマスク信号生成回路
とを備え、前記マスク信号生成回路のマスク信号に基づ
き前記制御回路による前記インバータの出力の無効およ
び有効の切り換えを行うようにしたものである。
【０００９】
【発明の実施の形態】本発明の実施の形態について、以
下、図１、２を用いて説明する。
下、図１、２を用いて説明する。
【００１０】（実施の形態１）図１は本発明の実施の形
態１に係わるクロック発生装置図である。各機能につい
て説明する。
態１に係わるクロック発生装置図である。各機能につい
て説明する。
【００１１】インバータ１０１〜１２０、ラッチ１２１
〜１２５、ＡＮＤゲート１２６〜１３３およびＮＯＲゲ
ート１３４〜１３７、同期化パルスのエッジと同一タイ
ミングのエッジをもったクロックを選択するＡＮＤゲー
ト１２６〜１３３、およびＮＯＲゲート１４２〜１４５
は従来の構成と同様である。続いてＡＮＤゲート１３４
〜１４１およびＯＲゲート１４６〜１４９は前記同期化
されたクロックが選択されたポイントを検出する回路で
ある。例えばＮＯＲゲート１４２から同期クロックが選
択された場合、ＯＲゲート１４３の出力もＨとなり、後
段のＮＯＲゲート１４４〜１４８の出力をＯＲゲート１
５１〜１５３によって全て無効にさせる。従って回路全
体として初段の検出ポイントのみから同期クロックが出
力Ｔとして選択される。なお、それらの動作を説明する
ためのタイミング図を図２に示す。
〜１２５、ＡＮＤゲート１２６〜１３３およびＮＯＲゲ
ート１３４〜１３７、同期化パルスのエッジと同一タイ
ミングのエッジをもったクロックを選択するＡＮＤゲー
ト１２６〜１３３、およびＮＯＲゲート１４２〜１４５
は従来の構成と同様である。続いてＡＮＤゲート１３４
〜１４１およびＯＲゲート１４６〜１４９は前記同期化
されたクロックが選択されたポイントを検出する回路で
ある。例えばＮＯＲゲート１４２から同期クロックが選
択された場合、ＯＲゲート１４３の出力もＨとなり、後
段のＮＯＲゲート１４４〜１４８の出力をＯＲゲート１
５１〜１５３によって全て無効にさせる。従って回路全
体として初段の検出ポイントのみから同期クロックが出
力Ｔとして選択される。なお、それらの動作を説明する
ためのタイミング図を図２に示す。
【００１２】また、図１に示すモジュールを直列につな
ぐことにより、クロックの周波数のレンジが広くなった
場合にも対応することができる。その場合、信号Ｍ
（ｎ）、Ｍ（ｎ＋１）に示すように、各々のモジュール
で生成したマスク信号を後段に伝搬することにより、本
発明に示す効果を得ることができる。
ぐことにより、クロックの周波数のレンジが広くなった
場合にも対応することができる。その場合、信号Ｍ
（ｎ）、Ｍ（ｎ＋１）に示すように、各々のモジュール
で生成したマスク信号を後段に伝搬することにより、本
発明に示す効果を得ることができる。
【００１３】
【発明の効果】上記構成により、前記同期化パルスのエ
ッジと同一タイミングのエッジをもつクロックを唯一す
ることが可能となり、常に全自動かつリアルタイムで最
適なクロックを発生させることが可能となり、またこれ
を実現させる回路構成も簡単な事から半導体回路化に適
している。
ッジと同一タイミングのエッジをもつクロックを唯一す
ることが可能となり、常に全自動かつリアルタイムで最
適なクロックを発生させることが可能となり、またこれ
を実現させる回路構成も簡単な事から半導体回路化に適
している。
【図１】本発明の実施の形態１に係わるクロック発生装
置のブロック図
置のブロック図
【図２】図１に示すクロック発生装置の動作を説明する
タイミング図
タイミング図
【図３】従来のクロック発生装置の第１のブロック図
【図４】図３に示すクロック発生装置の動作を説明する
タイミング図
タイミング図
【図５】従来のクロック発生装置の第２のブロック図
１０１〜１２０ クロック遅延用インバータ １２１〜１２５ 同期クロック検出用ラッチ １２６〜１３３ 同期クロック選択用ＡＮＤゲート １３４〜１３７ 同期クロック選択用ＮＯＲゲート １３８〜１４５ 同期ポイント検出用ＡＮＤゲート １４６〜１４９ 同期ポイント検出用ＯＲゲート １５０〜１５４ 多重同期クロック出力無効処理用ＯＲ
ゲート １５５ 同期クロック出力用ＮＡＮＤゲート １５６ 同期クロック出力用ＯＲゲート ２０１〜２２０ クロック遅延用インバータ ２２１〜２２５ 同期クロック検出用ラッチ ２２６〜２３３ 同期クロック選択用ＡＮＤゲート ２３４〜２３７ 同期クロック選択用ＮＯＲゲート ２３８ 同期クロック出力用ＮＡＮＤゲート ２３９ 同期クロック出力用ＯＲゲート ４０１〜４２０ クロック遅延用インバータ ４２１〜４２５ 同期クロック検出用ラッチ ４２６〜４３３ 同期クロック選択用ＡＮＤゲート ４３４〜４３７ 同期クロック選択用ＮＯＲゲート ４３８〜４４５ 同期ポイント検出用ＡＮＤゲート ４４６〜４４９ 同期ポイント検出用ＮＯＲゲート ４５０〜４５４ 多重同期クロック出力無効処理用ＯＲ
ゲート ４５５〜４５６ 多重同期クロック出力カウント用ＯＲ
ゲート ４５９ 同期クロック出力用ＮＡＮＤゲート ４５９ 同期クロック出力用ＯＲゲート ４６０ 同期クロック数カウント回路 ４６１ インバータ出力数増減判定回路 ４６２ シフトレジスタ
ゲート １５５ 同期クロック出力用ＮＡＮＤゲート １５６ 同期クロック出力用ＯＲゲート ２０１〜２２０ クロック遅延用インバータ ２２１〜２２５ 同期クロック検出用ラッチ ２２６〜２３３ 同期クロック選択用ＡＮＤゲート ２３４〜２３７ 同期クロック選択用ＮＯＲゲート ２３８ 同期クロック出力用ＮＡＮＤゲート ２３９ 同期クロック出力用ＯＲゲート ４０１〜４２０ クロック遅延用インバータ ４２１〜４２５ 同期クロック検出用ラッチ ４２６〜４３３ 同期クロック選択用ＡＮＤゲート ４３４〜４３７ 同期クロック選択用ＮＯＲゲート ４３８〜４４５ 同期ポイント検出用ＡＮＤゲート ４４６〜４４９ 同期ポイント検出用ＮＯＲゲート ４５０〜４５４ 多重同期クロック出力無効処理用ＯＲ
ゲート ４５５〜４５６ 多重同期クロック出力カウント用ＯＲ
ゲート ４５９ 同期クロック出力用ＮＡＮＤゲート ４５９ 同期クロック出力用ＯＲゲート ４６０ 同期クロック数カウント回路 ４６１ インバータ出力数増減判定回路 ４６２ シフトレジスタ
Claims (1)
- 【請求項１】略一定周波数でかつ連続的なクロックが初
段の入力に供給される直列接続された複数のインバータ
と、 前記インバータの各出力をひとつの同期化パルスでラッ
チする複数のラッチと、 前記ラッチの出力により前記複数のインバータの出力の
中から前記同期化パルスのエッジと略同一タイミングの
エッジをもつクロックである前記インバータの出力を選
択するインバータ出力選択回路と、 前記インバータ出力選択回路で選択した前記インバータ
の出力の無効および有効を切り換える制御回路と、 前記インバータ出力選択回路で選択され前記制御回路で
有効とされた前記インバータの出力から位相制御のなさ
れたクロックを作成するクロック作成回路と、 前記インバータ出力選択回路で選択した前記インバータ
の出力のエッジ以降レベルが変化しない信号を生成する
マスク信号生成回路とを備え、 前記マスク信号生成回路のマスク信号に基づき前記制御
回路による前記インバータの出力の無効および有効の切
り換えを行うようにしたクロック発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29966199A JP4244468B2 (ja) | 1999-10-21 | 1999-10-21 | クロック発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29966199A JP4244468B2 (ja) | 1999-10-21 | 1999-10-21 | クロック発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001119279A true JP2001119279A (ja) | 2001-04-27 |
| JP4244468B2 JP4244468B2 (ja) | 2009-03-25 |
Family
ID=17875453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29966199A Expired - Fee Related JP4244468B2 (ja) | 1999-10-21 | 1999-10-21 | クロック発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4244468B2 (ja) |
-
1999
- 1999-10-21 JP JP29966199A patent/JP4244468B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP4244468B2 (ja) | 2009-03-25 |
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