JP2001119028A - Electrode substrate and optoelectronic device, method for manufacturing the electrode substrate and method for manufacturing the optoelectronic device, and electrode substrate and optoelectronic device manufactured by these manufacturing methods - Google Patents
Electrode substrate and optoelectronic device, method for manufacturing the electrode substrate and method for manufacturing the optoelectronic device, and electrode substrate and optoelectronic device manufactured by these manufacturing methodsInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電極基板及び電気
光学装置並びにそれらの製造方法に属し、特に、チタン
とアルミニウムとの積層構造を有する配線を形成する際
にヒロックの発生を抑制する電極基板及び電気光学装置
並びにそれらの製造方法の技術分野に属する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrode substrate, an electro-optical device, and a method of manufacturing the same, and more particularly, to an electrode substrate for suppressing generation of hillocks when forming a wiring having a laminated structure of titanium and aluminum. And electro-optical devices and methods for manufacturing them.
【０００２】[0002]
【従来の技術】一般に、薄膜トランジスタ（以下、ＴＦ
Ｔという。）をスイッチング素子として有するアクティ
ブマトリクス型の液晶装置の場合、ＴＦＴアレイ基板と
対向基板との間に液晶層などの電気光学物質が挟持して
構成される。2. Description of the Related Art Generally, a thin film transistor (hereinafter referred to as TF) is used.
It is called T. In the case of an active matrix type liquid crystal device having ()) as a switching element, an electro-optical material such as a liquid crystal layer is sandwiched between a TFT array substrate and a counter substrate.
【０００３】かかるＴＦＴアレイ基板は、基板上に、お
互いに交差して配置された複数の走査線及び複数のデー
タ線、走査線及びデータ線の交差部ごとに配置された走
査線及びデータ線に電気的に接続される薄膜トランジス
タ、薄膜トランジスタに電気的に接続された画素電極と
から構成されている。薄膜トランジスタは、半導体層上
にゲート絶縁膜を介して、走査線と同層で、かつ電気的
に接続したゲート電極が配置され構成される。そして、
その上に絶縁膜を介してデータ線と同層からなるソース
電極、ドレイン電極が形成され、データ線とソース電極
とは電気的に接続している。[0003] Such a TFT array substrate has a plurality of scanning lines and a plurality of data lines arranged crossing each other on the substrate, and a plurality of scanning lines and data lines arranged at intersections of the scanning lines and the data lines. The thin film transistor includes an electrically connected thin film transistor and a pixel electrode electrically connected to the thin film transistor. The thin film transistor is configured by arranging a gate electrode in the same layer as the scanning line and electrically connected to the semiconductor layer via a gate insulating film. And
A source electrode and a drain electrode formed in the same layer as the data line are formed thereon via an insulating film, and the data line and the source electrode are electrically connected.
【０００４】ところで、液晶装置を携帯型情報端末のよ
うな機器に用いる場合、極量その消費電力を軽減したい
という要請が近年強くなっている。液晶装置のを構成す
るＴＦＴアレイ基板の消費電力の低減には配線である走
査線の低抵抗化が有効である。従来用いられてきたクロ
ム、タンタルなどの材料にかわり、抵抗の低いアルミニ
ウムを用いることが注目されている。さらに、配線材料
としてアルミニウムを用いる場合、アルミニウムの下層
にチタン層を配置して積層構造の配線とすることによ
り、走査線の下層に配される絶縁膜との密着性を高めて
いる。[0004] When a liquid crystal device is used in a device such as a portable information terminal, there has been a strong demand in recent years to reduce the power consumption of the liquid crystal device as much as possible. In order to reduce the power consumption of the TFT array substrate constituting the liquid crystal device, it is effective to reduce the resistance of the scanning line which is a wiring. Attention has been paid to using aluminum having a low resistance in place of conventionally used materials such as chromium and tantalum. Further, when aluminum is used as a wiring material, a titanium layer is arranged below aluminum to form a wiring having a laminated structure, so that adhesion to an insulating film provided below the scanning line is improved.
【０００５】上述のようなチタン、アルミニウムの積層
構造からなる配線を有するＴＦＴアレイ基板は、次のよ
うな形成工程を経て形成される。[0005] A TFT array substrate having a wiring having a laminated structure of titanium and aluminum as described above is formed through the following forming steps.
【０００６】まず、ガラス基板上にポリシリコンからな
る半導体層を形成し、これを覆うようにゲート絶縁膜を
形成する。次に、半導体層及びゲート絶縁膜が形成され
た基板を反応室に搬入させ、スパッタ法によりゲート絶
縁膜上にチタン膜を成膜する。さらに、スパッタ法によ
りチタン膜上にアルミニウム膜を成膜する。次に、チタ
ン膜及びアルミニウム膜の積層膜を所定の形状にパター
ニングしてゲート電極を有する走査線を形成する。その
後、走査線、ゲート電極を覆うようにゲート絶縁膜上に
絶縁膜を形成し、この絶縁膜上に、ソース電極、ドレイ
ン電極、データ線を形成する。First, a semiconductor layer made of polysilicon is formed on a glass substrate, and a gate insulating film is formed so as to cover the semiconductor layer. Next, the substrate on which the semiconductor layer and the gate insulating film are formed is carried into a reaction chamber, and a titanium film is formed over the gate insulating film by a sputtering method. Further, an aluminum film is formed on the titanium film by a sputtering method. Next, a scanning line having a gate electrode is formed by patterning the laminated film of the titanium film and the aluminum film into a predetermined shape. After that, an insulating film is formed over the gate insulating film so as to cover the scanning line and the gate electrode, and a source electrode, a drain electrode, and a data line are formed over the insulating film.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上述の
製法により形成されたＴＦＴアレイ基板においては、ゲ
ート電極を有する走査線の材料にアルミニウムを用いる
ためにヒロックと呼ばれる突起が生じるという問題があ
る。このヒロックが発生すると、走査線を覆う絶縁膜を
ヒロックが突き破り、絶縁膜上に形成されるデータ線と
走査線とが短絡する場合がある。短絡が発生すると、こ
の短絡した走査線及びデータ線に電気的に接続する画素
電極は任意の表示が行えず、走査線、データ線それぞれ
の線方向の線欠陥が生じ、液晶装置の表示品位を著しく
低下させるという問題があった。However, in the TFT array substrate formed by the above-described manufacturing method, there is a problem that a projection called a hillock occurs because aluminum is used as a material of a scanning line having a gate electrode. When this hillock occurs, the hillock breaks through the insulating film covering the scanning line, and the data line and the scanning line formed on the insulating film may be short-circuited. When a short circuit occurs, the pixel electrode electrically connected to the shorted scan line and data line cannot perform any display, and a line defect occurs in each of the scan line and the data line, thereby deteriorating the display quality of the liquid crystal device. There has been a problem of remarkable reduction.
【０００８】本発明は上述した問題点に鑑みなされたも
のであり、チタン層、アルミニウムを含む層を有する配
線を用いる場合に、ヒロックの発生を抑制し、短絡不良
のない高品質の電極基板及び電気光学装置の製造方法を
提供することを課題とする。The present invention has been made in view of the above-mentioned problems, and when a wiring having a titanium layer and a layer containing aluminum is used, the generation of hillocks is suppressed, and a high-quality electrode substrate free from short-circuit failure is provided. It is an object to provide a method for manufacturing an electro-optical device.
【０００９】[0009]
【課題を解決するための手段】本発明は、チタンの成膜
条件によってチタンの結晶配向状態が異なることを本発
明者が見いだし、なされたものである。The present invention has been made by the present inventors to find out that the crystal orientation of titanium differs depending on the conditions for forming the titanium.
【００１０】本発明の電極基板は、基板と、前記基板上
に配置され、結晶方位（００２）面に対する結晶方位
（１００）面の割合が０．０３以下である結晶構造を有
するチタン層上にアルミニウムを含む層を積層した配線
を具備することを特徴とする。An electrode substrate according to the present invention is provided on a substrate and a titanium layer having a crystal structure in which a ratio of a crystal orientation (100) plane to a crystal orientation (002) plane is 0.03 or less. It is characterized by including a wiring in which a layer containing aluminum is stacked.
【００１１】このような構成によれば、配線形成時にお
いて、アルミニウムを含む膜の下地膜としてアルミニウ
ムの結晶方位（１１１）面と整合しやすい結晶配向状態
を有するチタン膜を用いるので、結晶方位（１１１）面
を有するアルミニウムを含む膜を効率よく得ることがで
き、これらのチタン膜とアルミニウムを含む膜との積層
膜を所定の形状にパターニングして配線とすることによ
り、ヒロックの発生が抑制された膜質の良い配線を得る
という効果を有する。According to such a configuration, at the time of forming the wiring, a titanium film having a crystal orientation state that is easily aligned with the crystal orientation (111) plane of aluminum is used as a base film of the film containing aluminum. A film containing aluminum having a (111) plane can be efficiently obtained, and the generation of hillocks is suppressed by forming a wiring by patterning a laminated film of these titanium films and a film containing aluminum into a predetermined shape. This has the effect of obtaining wiring with good film quality.
【００１２】アルミニウムを含む膜は単一の結晶方位に
優先配向している結晶構造を有する場合にヒロックの発
生が少ない。本発明では、チタンの結晶方位（００２）
面はアルミニウムの結晶方位（１１１）面と整合させや
すいことに着目している。結晶方位（００２）面に単一
配向するようにチタン層をアルミニウムを含む膜の下地
として成膜している。具体的には、チタン層の結晶構造
を、結晶方位（００２）面に対する結晶方位（１００）
面の割合を０．０３以下となるようにする。このような
結晶構造のチタン膜を下地とすることにより容易にアル
ミニウムを含む膜の面方位を（１１１）面に揃えて成膜
することができる。尚、配線は、チタン層上にアルミニ
ウムを含む層が積層された構造を有していれば良い。例
えばアルミニウムを含む層上に更に窒化チタン層が積層
されていても良い。When the film containing aluminum has a crystal structure oriented preferentially in a single crystal orientation, generation of hillocks is small. In the present invention, the crystal orientation of titanium (002)
It is noted that the plane is easily aligned with the crystal orientation (111) plane of aluminum. A titanium layer is formed as a base of a film containing aluminum so as to be unidirectionally oriented in the crystal orientation (002) plane. Specifically, the crystal structure of the titanium layer is changed to the crystal orientation (100) with respect to the crystal orientation (002) plane.
The ratio of the surface is set to 0.03 or less. By using a titanium film having such a crystal structure as a base, a film containing aluminum can be easily formed with the plane orientation of the (111) plane. Note that the wiring may have a structure in which a layer containing aluminum is stacked on a titanium layer. For example, a titanium nitride layer may be further stacked on a layer containing aluminum.
【００１３】このように本発明においては、チタン膜の
結晶構造を限定することにより、これを下地膜として成
膜されるアルミニウムを含む膜の結晶構造を制御するこ
とが可能となる。その結果アルミニウムのヒロックの発
生を抑制することができるという効果を有する。そし
て、このように形成された積層膜をパターニングして配
線として用いることにより、多層配線構造としてもヒロ
ックによる短絡不良のない高品質の電極基板を得ること
ができる。As described above, in the present invention, by limiting the crystal structure of the titanium film, it becomes possible to control the crystal structure of the film containing aluminum formed using the titanium film as a base film. As a result, there is an effect that generation of hillocks of aluminum can be suppressed. By patterning the laminated film thus formed and using it as wiring, a high-quality electrode substrate free from short-circuit failure due to hillocks can be obtained even in a multilayer wiring structure.
【００１４】更に、前記基板上には、前記配線からなる
第１配線と、該第１配線と絶縁して交差する第２配線と
が配置されてなることを特徴とする。このような構成に
よれば、第１配線にヒロックが生じないため、第１配線
と第２配線との交差領域において第１配線と第２配線と
の短絡発生が生じないという効果を有する。Further, a first wiring made of the wiring and a second wiring insulated from and intersecting with the first wiring are arranged on the substrate. According to such a configuration, a hillock does not occur in the first wiring, so that there is an effect that a short circuit between the first wiring and the second wiring does not occur in an intersection region between the first wiring and the second wiring.
【００１５】また、本発明の電極基板は、基板と、前記
基板上に配置されたチャネル領域となる半導体層と、前
記半導体層を覆って配置されたゲート絶縁膜と、前記ゲ
ート絶縁膜上に前記半導体層に相対して配置され、結晶
方位（００２）面に対する結晶方位（１００）面の割合
が０．０３以下である結晶構造を有するチタン層上にア
ルミニウムを含む層を積層したゲート電極とを具備する
ことを特徴とする。Further, the electrode substrate of the present invention comprises: a substrate; a semiconductor layer serving as a channel region provided on the substrate; a gate insulating film provided over the semiconductor layer; A gate electrode in which a layer containing aluminum is stacked on a titanium layer having a crystal structure in which a ratio of a crystal orientation (100) plane to a crystal orientation (002) plane is 0.03 or less, which is arranged to face the semiconductor layer; It is characterized by having.
【００１６】このような構成によれば、半導体層を有す
るスイッチング素子のゲート電極の形成時において、上
述の配線の形成と同様に、アルミニウムを含む膜の下地
膜としてアルミニウムの結晶方位（１１１）面と面間隔
が近い結晶配向状態を有するチタン膜を用いるので、結
晶方位（１１１）面に単一配向したアルミニウムを含む
膜を効率よく得ることができる。そして、これらのチタ
ン膜とアルミニウムを含む膜との積層膜を所定の形状に
パターニングしてゲート電極とすることにより、ヒロッ
クの発生が抑制され、スイッチング特性の良い、短絡不
良のないスイッチング素子を得るという効果を有する。
尚、配線は、チタン層上にアルミニウムを含む層が積層
された構造を有していれば良く、例えばアルミニウムを
含む層上に更に窒化チタン層が積層されていても良い。According to this structure, when forming the gate electrode of the switching element having the semiconductor layer, the crystal orientation (111) plane of aluminum is used as the base film of the aluminum-containing film in the same manner as the formation of the above-described wiring. Since a titanium film having a crystal orientation state close to the plane spacing is used, a film containing aluminum unidirectionally oriented in the crystal orientation (111) plane can be efficiently obtained. By patterning the laminated film of the titanium film and the film containing aluminum into a predetermined shape to form a gate electrode, the occurrence of hillocks is suppressed, and a switching element with good switching characteristics and no short circuit failure is obtained. It has the effect of.
Note that the wiring only needs to have a structure in which a layer containing aluminum is stacked on a titanium layer. For example, a titanium nitride layer may be further stacked on a layer containing aluminum.
【００１７】更に、前記基板上には、絶縁して交差する
ように配置された走査線及びデータ線とが配置され、前
記走査線は、前記ゲート電極と同層で形成され、かつ電
気的に接続していることを特徴とする。このような構成
によれば、ゲート電極及び走査線にヒロックが生じず、
基板全面に複数のスイッチング素子及びこのスイッチン
グ素子に電気的に接続する複数の走査線、複数の走査線
に交差するデータ線を形成した場合に、スイッチング素
子の短絡欠陥発生を防止し、さらに走査線とデータ線と
の短絡を防止するという効果を有する。Further, a scanning line and a data line are arranged on the substrate so as to intersect with each other in an insulated manner, and the scanning line is formed in the same layer as the gate electrode, and is electrically connected. It is characterized by being connected. According to such a configuration, no hillock occurs in the gate electrode and the scanning line,
In the case where a plurality of switching elements, a plurality of scanning lines electrically connected to the switching elements, and a data line intersecting the plurality of scanning lines are formed on the entire surface of the substrate, short-circuit defects of the switching elements are prevented from occurring, and furthermore, the scanning lines Has the effect of preventing a short circuit between the data line and the data line.
【００１８】更に、上述の配線基板は、前記チタン層は
４０ｎｍ以上の膜厚を有することを特徴とする。このよ
うな構成によれば、４０ｎｍ以上の膜厚とすることによ
りアルミニウムを含む膜を積層した場合にも、平坦な表
面を得ることができ、基板面内で均一な膜質を得ること
ができる。これによりチタン膜とアルミニウムを含む膜
との積層膜を半導体基板の配線として用いた場合にも、
基板面内で均一な膜質の配線を得るという効果を有す
る。 また、本発明の電気光学装置は、上述に記載の電
極基板と該電極基板と対向して配置される対向電極とを
有することを特徴とする。このような構成によれば、絶
縁して配置される配線間の短絡発生を抑制し、短絡欠陥
不良のないスイッチング素子を有する配線基板を用いる
ため、表示欠陥のない表示特性の良い電気光学装置を得
ることができる。Further, in the above-mentioned wiring board, the titanium layer has a thickness of 40 nm or more. According to such a configuration, even when a film containing aluminum is stacked by setting the film thickness to 40 nm or more, a flat surface can be obtained, and uniform film quality can be obtained in the substrate surface. Thus, even when a laminated film of a titanium film and a film containing aluminum is used as a wiring of a semiconductor substrate,
This has the effect of obtaining uniform film quality wiring in the substrate plane. According to another aspect of the invention, an electro-optical device includes the electrode substrate described above and a counter electrode disposed to face the electrode substrate. According to such a configuration, the occurrence of a short circuit between insulated wirings is suppressed, and a wiring substrate having a switching element without a short circuit defect is used. Therefore, an electro-optical device with good display characteristics without display defects can be provided. Obtainable.
【００１９】本発明の電極基板の製造方法は、基板上に
１．５ｎｍ／秒以上の成膜速度にて前記基板上にチタン
膜を形成する工程と、前記チタン膜上にアルミニウムを
含む膜を形成し積層膜を形成する工程とを具備する。According to the method of manufacturing an electrode substrate of the present invention, a step of forming a titanium film on the substrate at a deposition rate of 1.5 nm / sec or more, and a step of forming a film containing aluminum on the titanium film are performed. Forming a laminated film.
【００２０】このような構成により、結晶方位（００
２）面により優先配向した結晶構造のチタン膜を得るこ
とができる。そして、このようなチタン膜を下地として
アルミニウムを含む膜を成膜するので、結晶方位（１１
１）面の結晶構造を有するアルミニウムを含む膜を効率
よく成膜することができる。その結果、アルミニウムの
ヒロック発生を抑制し、膜質の良い配線を有する電極基
板を得るという効果を有する。ここで、成膜速度は１．
５ｎｍ／秒以上２ｎｍ／秒以下とすることが望ましい。
１．５ｎｍ／秒より成膜速度が遅いとアルミニウムを含
む膜の結晶方位（１１１）面の優先配向が十分に行え
ず、ヒロックが発生するおそれがある。また、２ｎｍ／
秒より成膜速度を早くすると膜厚の制御が困難となり、
例えば５０ｎｍ以下という薄い膜厚を得る場合に適当な
成膜速度ではない。With such a configuration, the crystal orientation (00
2) It is possible to obtain a titanium film having a crystal structure preferentially oriented in the plane. Then, since a film containing aluminum is formed using such a titanium film as a base, the crystal orientation (11
1) A film containing aluminum having a plane crystal structure can be efficiently formed. As a result, there is an effect that the generation of hillocks of aluminum is suppressed and an electrode substrate having wiring with good film quality is obtained. Here, the deposition rate is 1.
It is desirable that the thickness be 5 nm / sec or more and 2 nm / sec or less.
If the film formation rate is lower than 1.5 nm / sec, preferential orientation of the crystal orientation (111) plane of the film containing aluminum cannot be sufficiently performed, and hillocks may be generated. In addition, 2 nm /
If the deposition rate is faster than 2 seconds, it becomes difficult to control the film thickness,
For example, when a thin film thickness of 50 nm or less is obtained, the film forming speed is not appropriate.
【００２１】また、本発明の電極基板の製造方法は、基
板を反応室に搬入し、この反応室内の圧力を７ｍＴｏｒ
ｒとして前記基板上にチタン膜を形成する工程と、前記
チタン膜上にアルミニウムを含む膜を形成する工程とを
具備する。In the method of manufacturing an electrode substrate according to the present invention, the substrate is carried into a reaction chamber, and the pressure in the reaction chamber is reduced to 7 mTorr.
r includes a step of forming a titanium film on the substrate and a step of forming a film containing aluminum on the titanium film.
【００２２】このような構成によれば、結晶方位（００
２）面を優先配向とする結晶構造のチタン膜を得ること
ができる。そして、このようなチタン膜を下地としてア
ルミニウムを含む膜を成膜するので、結晶方位（１１
１）面の結晶構造を有するアルミニウムを含む膜を効率
よく成膜することができ、アルミニウムのヒロック発生
を抑制し、膜質の良い配線を有する電極基板を得るとい
う効果を有する。ここで、圧力は７ｍＴｏｒｒ以上とす
ることが望ましい。According to such a configuration, the crystal orientation (00
2) It is possible to obtain a titanium film having a crystal structure in which the plane is preferentially oriented. Then, since a film containing aluminum is formed using such a titanium film as a base, the crystal orientation (11
1) It is possible to efficiently form a film containing aluminum having a crystal structure on the surface, to suppress the generation of hillocks of aluminum, and to obtain an electrode substrate having a wiring with good film quality. Here, the pressure is desirably 7 mTorr or more.
【００２３】７ｍＴｏｒｒより低くするとチタンの優先
配向度が低くなるので、アルミニウムを含む膜の結晶方
位（１１１）面の優先配向が十分に行えず、ヒロックが
発生するおそれがある。If it is lower than 7 mTorr, the preferential orientation of titanium becomes low, and the preferential orientation of the crystal orientation (111) plane of the film containing aluminum cannot be sufficiently performed, and hillocks may be generated.
【００２４】また、本発明の電極基板の製造方法は、基
板を反応室に搬入し、この反応室内の圧力を７ｍＴｏｒ
ｒとし、１．５ｎｍ／秒以上の成膜速度にて前記基板上
にチタン膜を形成する工程と、前記チタン膜上にアルミ
ニウムを含む膜を形成する工程とを具備する。In the method of manufacturing an electrode substrate according to the present invention, the substrate is carried into a reaction chamber, and the pressure in the reaction chamber is reduced to 7 mTorr.
r, a step of forming a titanium film on the substrate at a film formation rate of 1.5 nm / sec or more, and a step of forming a film containing aluminum on the titanium film.
【００２５】このような構成によれば、結晶方位（００
２）面の優先配向度の高い結晶構造のチタン膜をより効
果的に得ることができる。そして、このようなチタン膜
を下地としてアルミニウムを含む膜を成膜するので、結
晶方位（１１１）面に単一配向した結晶構造を有するア
ルミニウムを含む膜を効率よく成膜することができる。
その結果アルミニウムのヒロック発生を抑制し、膜質の
良い配線を有する電極基板を得るという効果を有する。According to such a configuration, the crystal orientation (00
2) A titanium film having a crystal structure with a high degree of preferential orientation of the plane can be more effectively obtained. Then, since a film containing aluminum is formed using such a titanium film as a base, a film containing aluminum having a crystal structure with a single orientation in the crystal orientation (111) plane can be efficiently formed.
As a result, there is an effect that generation of hillocks of aluminum is suppressed and an electrode substrate having a wiring with good film quality is obtained.
【００２６】更に、基板上に絶縁して交差する第１配線
及び第２配線とが配置された電極基板の製造方法であっ
て、前記走査線は、上述の製造方法により形成された前
記積層膜を所定の形状にパターニングして形成してなる
ことを特徴とする。このような構成によれば、ヒロック
の発生のない走査線を得ることができるので、絶縁膜を
介して配置される第１配線と第２配線との短絡不良のな
い高品質の電極基板を得るという効果を有する。Further, the present invention provides a method of manufacturing an electrode substrate in which a first wiring and a second wiring that intersect and insulate on a substrate are arranged, wherein the scanning line is formed by the above-mentioned manufacturing method. Is formed by patterning into a predetermined shape. According to such a configuration, it is possible to obtain a scanning line free of hillocks, and to obtain a high-quality electrode substrate free from a short circuit between the first wiring and the second wiring disposed via the insulating film. It has the effect of.
【００２７】更に、基板上に配置されたチャネル領域と
なる半導体層と、該半導体を覆って配置されたゲート絶
縁膜と、該ゲート絶縁膜上に前記半導体層に相対して配
置されたゲート電極とを有する電極基板の製造方法であ
って、前記ゲート電極は、上述の製造方法により形成さ
れた前記積層膜を所定の形状にパターニングして形成し
てなることを特徴とする。このような構成によれば、半
導体層を有するスイッチング素子のゲート電極の形成時
において、アルミニウムを含む膜の下地膜としてアルミ
ニウムの結晶方位（１１１）面と面間隔が近い結晶配向
状態を有するチタン膜を用いるので、結晶方位（１１
１）面を有するアルミニウムを含む膜を効率よく得るこ
とができ、これらのチタン膜とアルミニウムを含む膜と
の積層膜を所定の形状にパターニングしてゲート電極と
することにより、ヒロックの発生が抑制され、短絡不良
のないスイッチング素子を得るという効果を有する。Further, a semiconductor layer serving as a channel region provided on the substrate, a gate insulating film provided over the semiconductor, and a gate electrode provided on the gate insulating film so as to face the semiconductor layer Wherein the gate electrode is formed by patterning the laminated film formed by the above-described manufacturing method into a predetermined shape. According to such a configuration, at the time of forming the gate electrode of the switching element having the semiconductor layer, the titanium film having a crystal orientation state close to the crystal orientation (111) plane as the base film of the aluminum-containing film is used as the base film. Is used, the crystal orientation (11
1) A film containing aluminum having a surface can be efficiently obtained, and the generation of hillocks is suppressed by patterning a laminated film of the titanium film and the film containing aluminum into a predetermined shape to form a gate electrode. This has the effect of obtaining a switching element free from short-circuit defects.
【００２８】また、前記基板上には、互いに交差するよ
うに配置された走査線及びデータ線とが配置され、前記
走査線は、前記ゲート電極と同層で形成され、かつ電気
的に接続していることを特徴とする。このような構成に
よれば、走査線とデータ線との短絡発生を抑制し、かつ
短絡欠陥不良のないスイッチング素子を得ることができ
るという効果を有する。A scanning line and a data line are disposed on the substrate so as to intersect each other. The scanning line is formed in the same layer as the gate electrode and is electrically connected. It is characterized by having. According to such a configuration, there is an effect that the occurrence of a short circuit between the scanning line and the data line can be suppressed and a switching element free from short circuit defect can be obtained.
【００２９】また、前記チタン膜は４０ｎｍ以上の膜厚
を有することを特徴とする。このような構成によれば、
４０ｎｍ以上の膜厚とすることによりアルミニウムを含
む膜を積層した場合にも、平坦な表面を得ることがで
き、基板面内で均一な膜質を得ることができる。これに
よりチタン膜とアルミニウムを含む膜との積層膜を半導
体基板の配線として用いた場合にも、基板面内で均一な
膜質の配線層を得るという効果を有する。Further, the titanium film has a thickness of 40 nm or more. According to such a configuration,
Even when a film containing aluminum is stacked by setting the thickness to 40 nm or more, a flat surface can be obtained, and uniform film quality can be obtained in the substrate surface. Accordingly, even when a laminated film of a titanium film and a film containing aluminum is used as the wiring of the semiconductor substrate, there is an effect that a wiring layer of uniform film quality is obtained in the substrate surface.
【００３０】本発明の電気光学装置の製造方法は、電極
基板と該電極基板と対向して配置される対向電極とを有
する電気光学装置の製造方法において、前記電極基板
は、上述の製造方法を用いて製造されたことを特徴とす
る。このような構成によれば、短絡発生のない高品質の
電極基板を得ることができるので、表示特性の良い電気
光学装置を得ることができる。According to a method of manufacturing an electro-optical device according to the present invention, there is provided a method of manufacturing an electro-optical device having an electrode substrate and a counter electrode arranged to face the electrode substrate. It is characterized by being manufactured using. According to such a configuration, it is possible to obtain a high-quality electrode substrate without occurrence of a short circuit, and thus it is possible to obtain an electro-optical device having good display characteristics.
【００３１】本発明の電極基板は上述に記載の電極基板
の製造方法を用いて製造されたことを特徴とする。この
ような構成によれば、短絡発生のない高品質の電極基板
を得ることができる。An electrode substrate according to the present invention is manufactured using the above-described method for manufacturing an electrode substrate. According to such a configuration, it is possible to obtain a high-quality electrode substrate without occurrence of a short circuit.
【００３２】本発明の電気光学装置は、上述の電気光学
装置の製造方法を用いて製造されたことを特徴とする。
このような構成によれば、短絡発生のない高品質の電極
基板を得ることができるので、大画面化、高精細化が可
能な表示欠陥のない表示品質の高い電気光学装置を得る
ことができる。An electro-optical device according to the present invention is manufactured using the above-described method for manufacturing an electro-optical device.
According to such a configuration, it is possible to obtain a high-quality electrode substrate without occurrence of a short circuit, so that it is possible to obtain an electro-optical device having a large display and a high display quality, which has no display defects and can have high definition. .
【００３３】[0033]
【発明の実施の形態】以下、本発明の実施の形態には、
電極基板として半導体層を有する半導体基板を例にあ
げ、図面に基づいて説明する。BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention include:
A semiconductor substrate having a semiconductor layer will be described as an example of the electrode substrate with reference to the drawings.
【００３４】（電極基板の製造方法）本実施形態におい
ては、半導体層を有する半導体基板に形成される配線を
例に挙げて図１、２を用いて説明する。図１は半導体基
板の概略図を示し、図２はその製造方法を説明するため
の図である。(Method of Manufacturing Electrode Substrate) In this embodiment, a wiring formed on a semiconductor substrate having a semiconductor layer will be described with reference to FIGS. FIG. 1 is a schematic view of a semiconductor substrate, and FIG. 2 is a view for explaining a manufacturing method thereof.
【００３５】図１に示すように、半導体基板は、例えば
ガラスなどからなる基板６０上に、ポリシリコン層１が
配置され、これを覆うようにゲート絶縁膜２が配置され
ている。更に、ポリシリコン層１の一部に対応した位置
に配線３３が配置されている。配線３３は２層構造かな
らり、下層３３ａはチタン、上層３３ｂはアルミニウム
からなる。As shown in FIG. 1, a semiconductor substrate is such that a polysilicon layer 1 is disposed on a substrate 60 made of, for example, glass, and a gate insulating film 2 is disposed so as to cover the polysilicon layer. Further, a wiring 33 is arranged at a position corresponding to a part of the polysilicon layer 1. The wiring 33 has a two-layer structure, the lower layer 33a is made of titanium, and the upper layer 33b is made of aluminum.
【００３６】次に半導体基板の製造方法を図２を用いて
説明する。Next, a method of manufacturing a semiconductor substrate will be described with reference to FIG.
【００３７】図２（ａ）に示すように、ＰＥＣＶＤ法ま
たはＬＰ（low pressure）ＣＶＤ法によりａ−Ｓｉ膜
を３０〜１００ｎｍ程度の厚みで形成し、これにエキシ
マレーザ光を照射することにより結晶化した後、所定の
形状にパターニングをしてポリシリコン層１を得る。As shown in FIG. 2A, an a-Si film is formed to a thickness of about 30 to 100 nm by PECVD or LP (low pressure) CVD, and the crystal is irradiated with an excimer laser beam. After the formation, the polysilicon layer 1 is obtained by patterning into a predetermined shape.
【００３８】次に、図２（ｂ）に示すように、ＰＥＣＶ
Ｄ法（plasma enhanced chemicalvapor depositio
n）により、ＴＥＯＳ（テトラエチルオルソシリケー
ト）と酸素ガスとの混合ガスを原料ガスとして、５０〜
１２０ｎｍの膜厚のゲート絶縁膜２を基板全面に形成す
る。Next, as shown in FIG.
Method D (plasma enhanced chemical vapor depositio
According to n), a mixed gas of TEOS (tetraethylorthosilicate) and oxygen gas is used as a raw material gas, and
A gate insulating film 2 having a thickness of 120 nm is formed on the entire surface of the substrate.
【００３９】次に、図２（ｃ）に示すように、スパッタ
リング法によりチタン膜３４、アルミニウム膜３５を順
次積層する。詳細には、まず、半導体層及びゲート絶縁
膜が形成された基板を反応室に搬入させ、反応室内にア
ルゴンガスを７ｍＴｏｒｒの圧力まで導入し、チタンタ
ーゲットに直流電力を７ｋＷ印加させて成膜速度１．７
ｎｍ／秒とした成膜条件にて４０ｎｍの膜厚のチタン膜
３４を成膜する。チタン膜形成後、再び反応室内に基板
を搬入させ、反応室内にアルゴンガスを２ｍＴｏｒｒの
圧力まで導入し、アルミニウムターゲットに直流電力９
ｋＷを印可し、チタン膜３４上に５００ｎｍの膜厚でア
ルミニウム膜３５を成膜する。成膜後のチタン膜３４の
結晶構造は、結晶方位（００２）面と（１００）面とを
有し、結晶方位（００２）面に対する結晶方位（１０
０）面の割合が０．０１９であった。Next, as shown in FIG. 2C, a titanium film 34 and an aluminum film 35 are sequentially laminated by a sputtering method. Specifically, first, the substrate on which the semiconductor layer and the gate insulating film are formed is carried into the reaction chamber, argon gas is introduced into the reaction chamber to a pressure of 7 mTorr, and DC power is applied to the titanium target at 7 kW to form a film. 1.7
The titanium film 34 having a thickness of 40 nm is formed under the film forming conditions of nm / sec. After the formation of the titanium film, the substrate is again brought into the reaction chamber, argon gas is introduced into the reaction chamber to a pressure of 2 mTorr, and DC power is applied to the aluminum target.
kW is applied, and an aluminum film 35 having a thickness of 500 nm is formed on the titanium film 34. The crystal structure of the formed titanium film 34 has a crystal orientation (002) plane and a (100) plane, and the crystal orientation (10) with respect to the crystal orientation (002) plane.
The ratio of the 0) plane was 0.019.
【００４０】次に図２（ｄ）に示すように、所定の形状
となるようにチタン膜３４とアルミニウム合金膜３５と
を同時にパターニングして配線３３を得る。Next, as shown in FIG. 2D, the wiring 33 is obtained by simultaneously patterning the titanium film 34 and the aluminum alloy film 35 into a predetermined shape.
【００４１】このような製造工程を経て形成された配線
３３は、アルミニウムの結晶構造が結晶方位（１１１）
面に優先配向して揃っており、ヒロックの発生が抑制さ
れていた。そして、配線３３とこの配線３３上に絶縁膜
（図示せず）を介して形成される配線（図示せず）との
短絡を未然に防止し、信頼性の高い半導体基板を製造で
きる。In the wiring 33 formed through such a manufacturing process, the aluminum crystal structure has a crystal orientation (111).
The surface was preferentially aligned and the generation of hillocks was suppressed. Further, a short circuit between the wiring 33 and a wiring (not shown) formed on the wiring 33 via an insulating film (not shown) is prevented beforehand, and a highly reliable semiconductor substrate can be manufactured.
【００４２】また、このような製造工程を経て形成され
た半導体基板は、後工程で例えばポリシリコン層１に不
純物イオンが注入され、この不純物イオンを活性化させ
るために行われる約４００℃以上の高温処理工程を経て
も、配線のヒロックの発生を抑制することができる。Further, the semiconductor substrate formed through such a manufacturing process is subjected to, for example, implantation of impurity ions into the polysilicon layer 1 in a later step, and is performed at a temperature of about 400 ° C. or more for activating the impurity ions. Even after the high-temperature processing step, generation of hillocks in the wiring can be suppressed.
【００４３】以下に、チタン膜の成膜条件とチタン膜の
結晶の配向状態の関係を図１５を用いて説明する。各サ
ンプルは、ガラス基板上にＴＥＯＳ（テトラエチルオル
ソシリケート）を反応ガスとしてＰＥＣＶＤ法により酸
化ケイ素膜を全面に形成し、この酸化ケイ素膜上にチタ
ン膜を成膜したものである。チタン膜の成膜方法は、ま
ず上述の酸化ケイ素膜が形成された基板を反応室に搬入
する。この反応室内にアルゴンガスを導入して、チタン
ターゲットに直流電力を印加させることによって、酸化
ケイ素膜上に４０ｎｍの膜厚のチタン膜を形成してい
る。各サンプルでは、成膜時の反応室のガス圧力とター
ゲーットに印加する電力を種々変えている。成膜速度は
ターゲットに印加する電力の大きさによって変化し、図
１５においては印加電力の代わりに成膜速度を用いてい
る。例えば、印加電力が３ｋＷの場合では成膜速度は約
０．７ｎｍ／秒、５ｋＷの場合では約１．２５ｎｍ／
秒、７ｋＷの場合では１．７ｎｍ／秒である。また、チ
タン膜の結晶の配向状態は結晶方位（００２）面に対す
る結晶方位（１００）面の割合により評価し、これら結
晶性はＸ線回折測定機（機器名 ＲＩＮＩＴ−１４０
０）を用いて測定している。結晶の配向状態は、結晶方
位（００２）面に対する結晶方位（１００）面の割合の
数値が低いほど良い、すなわちチタン膜の結晶方位（０
０２）面が優先配向するほど良いという評価になる。こ
れは、チタンの結晶方位（００２）面が優先配向するほ
ど、このチタン膜上に成膜されるアルミニウムが結晶方
位（１１１）面に優先配向して成膜されやすくなり、ヒ
ロック発生を抑制することができるためである。尚、サ
ンプルＮｏ．１は、従来の成膜条件で行ったチタン膜で
ある。The relationship between the conditions for forming the titanium film and the orientation of the crystal of the titanium film will be described below with reference to FIG. In each sample, a silicon oxide film was formed over the entire surface by a PECVD method using TEOS (tetraethylorthosilicate) as a reaction gas on a glass substrate, and a titanium film was formed on the silicon oxide film. In the method of forming a titanium film, first, the substrate on which the above-described silicon oxide film is formed is carried into a reaction chamber. By introducing an argon gas into the reaction chamber and applying DC power to the titanium target, a titanium film having a thickness of 40 nm is formed on the silicon oxide film. In each sample, the gas pressure in the reaction chamber and the power applied to the target during film formation are variously changed. The film forming speed varies depending on the magnitude of the power applied to the target. In FIG. 15, the film forming speed is used instead of the applied power. For example, when the applied power is 3 kW, the deposition rate is about 0.7 nm / sec, and when the applied power is 5 kW, the deposition rate is about 1.25 nm / sec.
In the case of seconds and 7 kW, it is 1.7 nm / second. The crystal orientation of the titanium film was evaluated by the ratio of the crystal orientation (100) plane to the crystal orientation (002) plane, and the crystallinity was evaluated using an X-ray diffractometer (device name: RINIT-140).
0). The lower the value of the ratio of the crystal orientation (100) face to the crystal orientation (002) face, the better the crystal orientation state, that is, the better the crystal orientation (0
It is evaluated that the better the 02) plane is oriented, the better. This is because, as the crystal orientation (002) plane of titanium is preferentially oriented, aluminum formed on this titanium film is preferentially oriented on the crystal orientation (111) face and is more likely to be formed, thereby suppressing hillock generation. This is because you can do it. The sample No. Reference numeral 1 denotes a titanium film formed under conventional film forming conditions.
【００４４】図１５において示されるように、サンプル
Ｎｏ.２とＮｏ.４を比較すると、同じガス圧力下でも成
膜速度をあげることにより、結晶方位（００２）面に対
する結晶方位（１００）面の割合を低くすることができ
る。また、サンプルＮｏ.３とＮｏ.４を比較すると、同
じ成膜速度でもガス圧力をあげることにより、結晶方位
（００２）面に対する結晶方位（１００）面の割合を低
くすることができる。そして、サンプルＮｏ.２、Ｎｏ.
３及びＮｏ.４と、従来の成膜条件で形成されたサンプ
ルＮｏ.１とを比較すると、少なくとも成膜速度または
ガス圧力の一方の数値をサンプルＮｏ.１の成膜条件数
値よりあげることにより、結晶方位（００２）面に対す
る結晶方位（１００）面の割合を低くすることができ
る。As shown in FIG. 15, a comparison between Samples No. 2 and No. 4 shows that the film formation rate was increased even under the same gas pressure, whereby the crystal orientation (100) plane with respect to the crystal orientation (002) plane was increased. The ratio can be reduced. Further, comparing Samples No. 3 and No. 4, the ratio of the crystal orientation (100) plane to the crystal orientation (002) plane can be reduced by increasing the gas pressure even at the same film forming rate. And sample No. 2, No.
Comparing Sample No. 3 and No. 4 with Sample No. 1 formed under the conventional film forming conditions, it was found that at least one of the film forming speed and the gas pressure was higher than the film forming condition numerical value of Sample No. 1. In addition, the ratio of the crystal orientation (100) plane to the crystal orientation (002) plane can be reduced.
【００４５】（電気光学装置の製造方法）本実施形態に
おいては、スイッチング素子を用いる電気光学装置とし
て液晶装置を例にあげており、スイッチング素子として
薄膜トランジスタを用い、配線としての走査線及びこれ
と同層からなる層に、上述の電極基板の実施形態のチタ
ン膜とアルミニウムを含む膜との積層膜をパターニング
して形成したものを用いている。(Method of Manufacturing Electro-Optical Device) In the present embodiment, a liquid crystal device is taken as an example of an electro-optical device using a switching element, a thin film transistor is used as a switching element, a scanning line is used as a wiring, and the same. The layer composed of the layers is formed by patterning a laminated film of the titanium film and the film containing aluminum of the above-described embodiment of the electrode substrate.
【００４６】以下に本実施形態において、図３から図５
を参照して説明する。In the present embodiment, FIGS.
This will be described with reference to FIG.
【００４７】図３は、液晶装置の画像形成領域を構成す
るマトリクス状に形成された複数の画素における各種素
子、配線等の等価回路である。図４は、データ線、走査
線、画素電極などが形成されたＴＦＴアレイ基板の画素
表示領域における複数の画素群の平面図である。図５
は、液晶装置の画素表示領域及び周辺駆動回路領域の縦
断面図を示し、画素領域の縦断面図は、図４のＡ−Ａ’
の断面図である。尚、各図においては、各層や各部材を
図面上で認識可能な程度の大きさとするため、各層や各
部材毎に縮尺を異ならしめてある。FIG. 3 is an equivalent circuit of various elements, wiring, and the like in a plurality of pixels formed in a matrix forming an image forming area of the liquid crystal device. FIG. 4 is a plan view of a plurality of pixel groups in a pixel display area of a TFT array substrate on which data lines, scanning lines, pixel electrodes, and the like are formed. FIG.
4 shows a vertical sectional view of a pixel display region and a peripheral driving circuit region of the liquid crystal device, and a vertical sectional view of the pixel region is shown by AA ′ in FIG.
FIG. In each of the drawings, the scale of each layer and each member is different in order to make each layer and each member have a size recognizable in the drawings.
【００４８】図３において、液晶装置は、画素表示領域
とこれを制御する周辺駆動回路領域とから構成される。In FIG. 3, the liquid crystal device includes a pixel display area and a peripheral drive circuit area for controlling the pixel display area.
【００４９】画像表示領域は、平行に配置された容量線
３ｂ及び走査線３と、走査線３と交差して配置されたデ
ータ線６と、これら走査線３とデータ線６との交差部毎
にマトリクス状に配置された画素電極９ａと、画素電極
９aを制御するための薄膜トランジスタ（以下、ＴＦＴ
と称する）３０とからなる。画像信号が供給されるデー
タ線６にはＴＦＴ３０のソースが電気的に接続され、走
査信号が供給される走査線３にはＴＦＴ３０のゲートが
電気的に接続している。画素電極９ａは、ＴＦＴ３０の
ドレインに電気的に接続されており、スイッチング素子
であるＴＦＴ３０を一定期間だけそのスイッチを閉じる
ことにより、データ線６から供給される画像信号Ｓ１、
Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電
極９ａを介して液晶に書き込まれた所定レベルの画像信
号Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形
成された対向電極（後述する）との間で一定期間保持さ
れる。The image display area includes a capacitor line 3b and a scanning line 3, which are arranged in parallel, a data line 6 which intersects with the scanning line 3, and each intersection of the scanning line 3 and the data line 6. Pixel electrodes 9a arranged in a matrix, and thin film transistors (hereinafter, TFTs) for controlling the pixel electrodes 9a.
30). The source of the TFT 30 is electrically connected to the data line 6 to which the image signal is supplied, and the gate of the TFT 30 is electrically connected to the scanning line 3 to which the scanning signal is supplied. The pixel electrode 9a is electrically connected to the drain of the TFT 30, and by closing the switch of the TFT 30, which is a switching element, for a certain period, the image signal S1 supplied from the data line 6,
.., Sn are written at a predetermined timing. The image signals S1, S2,..., Sn of a predetermined level written in the liquid crystal via the pixel electrodes 9a are held for a certain period between the counter electrodes (described later) formed on the counter substrate (described later). .
【００５０】一方、周辺駆動回路領域は、走査線駆動回
路１０４、データ線駆動回路１０１、サンプリング回路
３０１、プリチャージ回路２０１からなる。走査線駆動
回路１０４は、外部制御回路から供給される電源、基準
クロックＣＬＹ及びその反転クロック等に基づいて、所
定タイミングで走査線３に走査信号Ｇ１、Ｇ２、…、Ｇ
ｍをパルス的に線順次で印加する。データ線駆動回路１
０１は、外部制御回路から供給される電源、基準クロッ
クＣＬＸ及びその反転クロック等に基づいて、走査線駆
動回路１０４が走査信号Ｇ１、Ｇ２、…、Ｇｍを印加す
るタイミングに合わせて、データ線６毎にサンプリング
回路駆動信号としてのシフトレジスタからの転送信号Ｘ
１、Ｘ２、…、Ｘｎを、サンプリング回路３０１にサン
プリング回路駆動信号線３０６を介して所定タイミング
で供給する。プリチャージ回路２０１は、スイッチング
素子として、例えばＴＦＴ２０２を各データ線６毎に備
えており、プリチャージ信号線２０４がＴＦＴ２０２の
ドレイン又はソース電極に接続されており、プリチャー
ジ回路駆動信号線２０６がＴＦＴ２０２のゲート電極に
接続されている。そして、動作時には、プリチャージ信
号線２０４を介して、外部電源からプリチャージ信号Ｎ
ＲＳを書き込むために必要な所定電圧の電源が供給さ
れ、プリチャージ回路駆動信号線２０６を介して、各デ
ータ線６について画像信号Ｓ１、Ｓ２、…、Ｓｎの供給
に先行するタイミングでプリチャージ信号ＮＲＳを書き
込むように、外部制御回路からプリチャージ回路駆動信
号ＮＲＧが供給される。プリチャージ回路２０１は、好
ましくは中間階調レベルの画像信号Ｓ１、Ｓ２、…、Ｓ
ｎに相当するプリチャージ信号ＮＲＳ（画像補助信号）
を供給する。サンプリング回路３０１は、ＴＦＴ３０２
を各データ線６毎に備えており、画像信号線３０４がＴ
ＦＴ３０２のソース電極に接続されており、サンプリン
グ回路駆動信号線３０６がＴＦＴ３０２のゲート電極に
接続されている。そして、画像信号線３０４を介して、
画像信号Ｓ１、Ｓ２、…、Ｓｎが入力されると、これら
をサンプリングする。即ち、サンプリング回路駆動信号
線３０６を介してデータ線駆動回路１０１からサンプリ
ング回路駆動信号としての転送信号Ｘ１、Ｘ２、…、Ｘ
ｎが入力されると、画像信号線３０４夫々からの画像信
号Ｓ１、Ｓ２、…、Ｓｎをデータ線６ａに順次印加す
る。On the other hand, the peripheral drive circuit area includes a scan line drive circuit 104, a data line drive circuit 101, a sampling circuit 301, and a precharge circuit 201. The scanning line driving circuit 104 supplies the scanning signals G1, G2,..., G to the scanning line 3 at a predetermined timing based on the power supplied from the external control circuit, the reference clock CLY and its inverted clock, and the like.
m is applied in a pulsed manner in a line-sequential manner. Data line drive circuit 1
01 is the data line 6 based on the power supplied from the external control circuit, the reference clock CLX and its inverted clock, etc., in accordance with the timing at which the scanning line driving circuit 104 applies the scanning signals G1, G2,. Transfer signal X from the shift register as a sampling circuit drive signal every time
, Xn are supplied to the sampling circuit 301 at a predetermined timing via the sampling circuit drive signal line 306. The precharge circuit 201 includes, for example, a TFT 202 as a switching element for each data line 6, a precharge signal line 204 is connected to the drain or source electrode of the TFT 202, and a precharge circuit drive signal line 206 is connected to the TFT 202. Is connected to the gate electrode of In operation, a precharge signal N is supplied from an external power supply via a precharge signal line 204.
Power is supplied at a predetermined voltage required for writing the RS, and the precharge signal is supplied via the precharge circuit drive signal line 206 at the timing preceding the supply of the image signals S1, S2,. A precharge circuit drive signal NRG is supplied from an external control circuit so as to write NRS. The precharge circuit 201 preferably includes image signals S1, S2,.
Precharge signal NRS (image auxiliary signal) corresponding to n
Supply. The sampling circuit 301 includes a TFT 302
Is provided for each data line 6, and the image signal line 304
The sampling circuit driving signal line 306 is connected to the source electrode of the FT 302 and the gate electrode of the TFT 302. Then, via the image signal line 304,
When the image signals S1, S2,..., Sn are input, they are sampled. That is, transfer signals X1, X2,..., X as sampling circuit drive signals from the data line drive circuit 101 via the sampling circuit drive signal line 306.
When n is input, the image signals S1, S2,..., Sn from the respective image signal lines 304 are sequentially applied to the data lines 6a.
【００５１】尚、本実施形態においては、表示画素領域
中のＴＦＴ３０の半導体層としてポリシリコンを用いて
いるため、周辺駆動回路に用いられるＴＦＴと表示画素
領域中のＴＦＴ３０と同一基板上で同一工程で形成する
ことが可能であるが、周辺駆動回路の一部を別基板に形
成し、これを外付けすることも可能である。In this embodiment, since polysilicon is used as the semiconductor layer of the TFT 30 in the display pixel region, the TFT used for the peripheral drive circuit and the TFT 30 in the display pixel region are formed on the same substrate. However, it is also possible to form a part of the peripheral drive circuit on another substrate and attach it externally.
【００５２】図４において、液晶装置のＴＦＴアレイ基
板上には、マトリクス状に複数の透明な画素電極９ａが
設けられており、画素電極９ａの縦横の境界に各々沿っ
てデータ線６、走査線３（点線）及び容量線３ｂ（点
線）が設けられている。データ線６は縦方向に延伸した
形状に形成され、データ線６の一部であるソース６ａは
コンタクトホール５ａを介してポリシリコン膜からなる
半導体層１（左下がりの斜線部）のうち後述のソース領
域に電気的に接続されており、データ線６はソース６ａ
付近で、その幅が広くなるように形成されている。デー
タ線６と同層で形成されたドレイン６ｂはコンタクトホ
ール５ｂを介して半導体層１のうち後述のドレイン領域
に電気的に接続しており、更に、ドレイン６ｂはコンタ
クトホール８を介して画素電極９ａと電気的接続されて
いる。また、半導体層１のうちチャネル領域に対向する
ように走査線３が配置され、走査線３はゲート電極とし
て機能し、本実施形態においては、半導体層１と走査線
３とが重なり合う箇所は２カ所となっており、ダブルゲ
ート構造となっている。尚、図面上、走査線３と半導体
層１とが平面的に重なる部分、即ちゲート電極に対応す
る位置の半導体層は走査線によって隠れ、図示されてい
ない。容量線３ｂは、走査線３に沿ってほぼ直線状に伸
び、データ線６と交差する箇所からデータ線６に沿って
突出した突出部を有し、この突出部にほぼ対応して半導
体層の一部が配置されている。容量線３ｂは、画素電極
９ａの一部と平面的に重なり合い、この領域で容量を形
成し、更に、画素電極９ａと容量を形成している。半導
体層１は、データ線６及び走査線３の下に延設されて、
同じくデータ線６及び走査線３に沿って伸びる容量線３
ｂ部分に絶縁膜２を介して対向配置されて、容量を形成
している。In FIG. 4, a plurality of transparent pixel electrodes 9a are provided in a matrix on a TFT array substrate of a liquid crystal device, and data lines 6 and scanning lines are respectively provided along vertical and horizontal boundaries of the pixel electrodes 9a. 3 (dotted line) and a capacitance line 3b (dotted line). The data line 6 is formed in a shape extending in the vertical direction, and a source 6a, which is a part of the data line 6, is formed through a contact hole 5a in the semiconductor layer 1 made of a polysilicon film (hatched portion falling to the left) which will be described later. The data line 6 is electrically connected to the source region and is connected to the source 6a.
In the vicinity, it is formed so that its width becomes wide. A drain 6b formed in the same layer as the data line 6 is electrically connected to a later-described drain region of the semiconductor layer 1 through a contact hole 5b. 9a is electrically connected. Further, the scanning line 3 is arranged so as to face the channel region in the semiconductor layer 1, and the scanning line 3 functions as a gate electrode. In the present embodiment, the semiconductor layer 1 and the scanning line 3 overlap at two places. It has a double gate structure. In the drawing, a portion where the scanning line 3 and the semiconductor layer 1 overlap in a plane, that is, a semiconductor layer at a position corresponding to the gate electrode is hidden by the scanning line and is not shown. The capacitance line 3 b extends substantially linearly along the scanning line 3, and has a protruding portion protruding along the data line 6 from a portion intersecting with the data line 6. Some are located. The capacitance line 3b overlaps a part of the pixel electrode 9a in a plane, forms a capacitance in this region, and further forms a capacitance with the pixel electrode 9a. The semiconductor layer 1 extends below the data line 6 and the scanning line 3,
Similarly, the capacitance line 3 extending along the data line 6 and the scanning line 3
The capacitor is opposed to the portion b via the insulating film 2 to form a capacitor.
【００５３】次に図５の断面図に示すように、液晶装置
１００は、ＴＦＴアレイ基板１０と、これに対向配置さ
れる対向基板８０との間に液晶層５０を備えている。Next, as shown in the cross-sectional view of FIG. 5, the liquid crystal device 100 includes a liquid crystal layer 50 between the TFT array substrate 10 and an opposing substrate 80 arranged to oppose the TFT array substrate 10.
【００５４】ＴＦＴアレイ基板１０は、画素表示領域に
おいては、ガラス基板６０上に酸化シリコンからなる下
地膜１２、ポリシリコンからなる半導体層１が配置され
ている。半導体層１上には、ゲート絶縁膜２が配置され
ている。ゲート絶縁膜２上には、それぞれアルミニウム
を上層としチタンを下層とする２層構造の走査線３（図
示せず）、走査線の一部であるゲート電極３ａ、容量線
３ｂが配置されている。そして、走査線３、ゲート電極
３ａ及び容量線３ｂを覆うように絶縁膜４が配置されて
いる。絶縁膜４上には、同層で形成されたデータ線６、
データ線６の一部であるソース６ａ、ドレイン６ｂが配
置されている。ソース６ａは、ゲート絶縁膜２、絶縁膜
４に形成されたコンタクトホール５ａにより後述で説明
する半導体層１のソース領域と電気的に接続され、ドレ
イン６ｂは、絶縁膜４に形成されたコンタクトホール５
ｂにより、後述で説明する半導体層１のドレイン領域と
電気的に接続される。更に、データ線６、ソース６ａ、
ドレイン６ｂを覆って層間絶縁膜７が配置され、層間絶
縁膜７に形成されたコンタクトホール８によりドレイン
６ｂは、層間絶縁膜７上に配置されるＩＴＯ（Indium
Tin Oxide）膜からなる画素電極９ａと電気的に接続し
ている。最後に、画素電極を覆って、ポリイミドからな
る配向膜１６が配置される。ここで、表示画素領域中の
ＴＦＴの半導体層１は、ＬＤＤ（lightly doped drai
n）構造を有し、詳細については後述する。In the TFT array substrate 10, in a pixel display area, a base film 12 made of silicon oxide and a semiconductor layer 1 made of polysilicon are arranged on a glass substrate 60. On the semiconductor layer 1, a gate insulating film 2 is arranged. On the gate insulating film 2, a scanning line 3 (not shown) having a two-layer structure in which aluminum is an upper layer and titanium is a lower layer, a gate electrode 3a which is a part of the scanning line, and a capacitance line 3b are arranged. . Then, an insulating film 4 is disposed so as to cover the scanning lines 3, the gate electrodes 3a, and the capacitance lines 3b. On the insulating film 4, the data lines 6 formed in the same layer,
A source 6a and a drain 6b which are part of the data line 6 are arranged. The source 6a is electrically connected to a source region of the semiconductor layer 1 described later by a contact hole 5a formed in the gate insulating film 2 and the insulating film 4, and a drain 6b is formed in the contact hole formed in the insulating film 4. 5
By b, it is electrically connected to the drain region of the semiconductor layer 1 described later. Further, the data line 6, the source 6a,
An interlayer insulating film 7 is arranged to cover the drain 6b, and the drain 6b is formed on the interlayer insulating film 7 by an ITO (Indium) by a contact hole 8 formed in the interlayer insulating film 7.
It is electrically connected to the pixel electrode 9a made of a Tin Oxide) film. Finally, an alignment film 16 made of polyimide is disposed so as to cover the pixel electrode. Here, the semiconductor layer 1 of the TFT in the display pixel region is lightly doped draid (LDD).
n) It has a structure, and details will be described later.
【００５５】また、ＴＦＴアレイ基板１０の周辺駆動回
路領域においては、相補型トランジスタ構造が採用され
ている。図５に示すように、相補型トランジスタ構造
は、Ｎチャネル型ＴＦＴ１３０ａ、Ｐチャネル型ＴＦＴ
１３０ｂを有し、ガラス基板６０上に配置された下地層
１２上にＮチャネル型の半導体層１、Ｐチャネル型の半
導体層１とが配置され、これらを覆うように、ゲート絶
縁膜であるゲート絶縁膜２が配置されている。ゲート絶
縁膜２上には半導体層のチャネル領域に相当する位置に
ゲート電極１０３が配置されている。更に、ゲート電極
１０３を覆って、絶縁膜４が配置され、絶縁膜４上に配
置されたソース電極１０６ａ、１０７ａ、ドレイン電極
１０６ｂ、１０７ｂは、それぞれ、対応する半導体層１
のソース領域またはドレイン領域に電気的に接続してい
る。そして、これら相補型トランジスタ構造のＴＦＴ上
には層間絶縁膜７が配置されている。また、Ｎチャネル
ＴＦＴの半導体層はＬＤＤ構造を有している。In the peripheral drive circuit region of the TFT array substrate 10, a complementary transistor structure is employed. As shown in FIG. 5, the complementary transistor structure includes an N-channel TFT 130a and a P-channel TFT
An N-channel type semiconductor layer 1 and a P-channel type semiconductor layer 1 are provided on an underlayer 12 provided on a glass substrate 60, and a gate insulating film is formed so as to cover these. An insulating film 2 is provided. A gate electrode 103 is disposed on the gate insulating film 2 at a position corresponding to a channel region of the semiconductor layer. Further, the insulating film 4 is disposed so as to cover the gate electrode 103, and the source electrode 106a, 107a and the drain electrode 106b, 107b disposed on the insulating film 4 correspond to the corresponding semiconductor layer 1 respectively.
Is electrically connected to the source region or the drain region. Then, an interlayer insulating film 7 is disposed on the TFT having the complementary transistor structure. The semiconductor layer of the N-channel TFT has an LDD structure.
【００５６】他方、対向基板８０は、ガラス基板２０上
にマトリクス状に形成された遮光膜２３、これを覆って
順次形成されたＩＴＯ膜からなる対向電極２１、ポリイ
ミドからなる配向膜１６とから構成されている。On the other hand, the opposing substrate 80 is composed of a light-shielding film 23 formed in a matrix on the glass substrate 20, an opposing electrode 21 made of an ITO film sequentially formed so as to cover the same, and an alignment film 16 made of polyimide. Have been.
【００５７】次にＴＦＴアレイ基板の製造方法について
図６〜図１４を用いて説明する。図６〜図１４は、画素
表示領域及び周辺回路領域における断面であり、画素表
示領域は図４の線Ａ−Ａ'で切断したときの断面であ
る。Next, a method of manufacturing a TFT array substrate will be described with reference to FIGS. 6 to 14 are cross sections in the pixel display region and the peripheral circuit region, and the pixel display region is a cross section taken along line AA ′ in FIG.
【００５８】まず、図６（ａ）に示すように、ガラス基
板６０上に、ＰＥ（plasma enhanced）ＣＶＤ法または
ＥＣＲ（electron cyclotron resonance）ＣＶＤ法に
より、下地膜１２として、ＳｉＯ2膜を２００〜５００
ｎｍ程度の厚みで形成する。この下地膜は、ガラス基板
６０表面の汚れやガラス基板中に含まれる不純物等がＴ
ＦＴ３０の特性の劣化を引き起こすことを防止する機能
を有する。First, as shown in FIG. 6A, a SiO 2 film is formed on a glass substrate 60 as a base film 12 by a PE (plasma enhanced) CVD method or an ECR (electron cyclotron resonance) CVD method. 500
It is formed with a thickness of about nm. This base film is formed by removing impurities such as dirt on the surface of the glass substrate 60 and impurities contained in the glass substrate.
It has a function of preventing the characteristics of the FT 30 from deteriorating.
【００５９】次に、図６（ｂ）に示すように、ＰＥＣＶ
Ｄ法またはＬＰ（low pressure）ＣＶＤ法により、下
地膜上にａ−Ｓｉ膜４０１ａを３０〜１００ｎｍ程度の
厚みで積層する。Next, as shown in FIG.
An a-Si film 401a is laminated on the underlying film to a thickness of about 30 to 100 nm by the D method or the LP (low pressure) CVD method.
【００６０】次に、図６（ｃ）に示すように、ａ−Ｓｉ
膜にＫｒＦまたはＸｅＣｌなどのエキシマレーザ光を３
００〜６００ｍＪ／ｃｍ２照射することにより、ａ−Ｓ
ｉ膜を結晶化させ、ｐ−Ｓｉ膜４０１ｂを得る。エキシ
マレーザ光の照射強度、照射時間などはａ−Ｓｉ膜の膜
厚、膜質などにより適宜調整する。本実施形態において
は、レーザアニールにより低温で、ポリシリコン層を得
ることができるため、基板としてシリコン基板よりも安
価なガラス基板を採用することができる。Next, as shown in FIG.
Excimer laser light such as KrF or XeCl
Irradiation of 100 to 600 mJ / cm2 results in a-S
The i-film is crystallized to obtain a p-Si film 401b. The irradiation intensity, irradiation time, and the like of the excimer laser light are appropriately adjusted depending on the thickness, film quality, and the like of the a-Si film. In the present embodiment, since the polysilicon layer can be obtained at a low temperature by laser annealing, a glass substrate that is less expensive than a silicon substrate can be used as the substrate.
【００６１】次に、図６（ｄ）に示すように、表示画素
領域及び周辺駆動回路領域のそれぞれのＴＦＴの半導体
層に相当する形状にレジスト膜４０２を形成する。Next, as shown in FIG. 6D, a resist film 402 is formed in a shape corresponding to the semiconductor layer of each TFT in the display pixel region and the peripheral drive circuit region.
【００６２】次に、図７（ａ）に示すように、レジスト
膜４０２をマスクとして、ｐ−Ｓｉ膜４０１ｂを塩素系
ガスを用いてＲＩＥ(reactive ion etching)により、
エッチングし、ｐ−Ｓｉ層１を形成する。尚、ＲＩＥの
ようなドライエッチング以外に、弗硝酸を用いてエッチ
ングするなど薬液を用いるウエットエッチングを使用す
ることもできる。Next, as shown in FIG. 7A, using the resist film 402 as a mask, the p-Si film 401b is subjected to RIE (reactive ion etching) using a chlorine-based gas.
The p-Si layer 1 is formed by etching. In addition to the dry etching such as RIE, wet etching using a chemical such as etching using hydrofluoric nitric acid can also be used.
【００６３】次に図７（ｂ）に示すように、レジスト膜
４０２を剥離後、図７（ｃ）に示すように、ＰＥＣＶＤ
法により、ＴＥＯＳ（テトラエチルオルソシリケート）
と酸素ガスとの混合ガスを原料ガスとして、５０〜１２
０ｎｍの膜厚のゲート絶縁膜であるゲート絶縁膜２を形
成する。ここで、原料ガスとしては、ＳｉＨ4と酸素ガ
スとを用いても良い。Next, as shown in FIG. 7B, after removing the resist film 402, as shown in FIG.
TEOS (tetraethyl orthosilicate) by the method
A mixed gas of oxygen and oxygen gas as a raw material gas;
A gate insulating film 2 which is a gate insulating film having a thickness of 0 nm is formed. Here, SiH 4 and oxygen gas may be used as the source gas.
【００６４】次に図７（ｄ）に示すように、表示画素領
域の半導体層１のうち、容量として機能する領域に対応
する部分が除去された形状のレジスト膜４０３を形成す
る。そして、このレジスト膜４０３をマスクにし、イオ
ン注入法により、不純物としてリンイオンを５×１０14
〜１０16個／ｃｍ2のドーズ量にて、半導体層１に注入
し、容量電極１ｆを形成する。注入後、レジスト膜４０
３を剥離する。Next, as shown in FIG. 7D, a resist film 403 having a shape in which a portion corresponding to a region functioning as a capacitor in the semiconductor layer 1 in the display pixel region is removed is formed. Using the resist film 403 as a mask, 5 × 10 14 phosphorus ions as impurities are implanted by ion implantation.
The semiconductor layer 1 is implanted at a dose of 10 to 10 16 ions / cm 2 to form a capacitor electrode 1f. After the implantation, the resist film 40
3 is peeled off.
【００６５】次に、図８（ａ）に示すように、ゲート絶
縁膜２上に、スパッタリング法によりチタン膜４０５
ａ、アルミニウム膜４０５ｂを順次積層する。詳細に
は、まず、半導体層及びゲート絶縁膜が形成された基板
を反応室に搬入させ、反応室内にアルゴンガスを７ｍＴ
ｏｒｒの圧力まで導入し、チタンターゲットに直流電力
を７ｋＷ印加させて成膜速度１．７ｎｍ／秒とした成膜
条件にて４０ｎｍの膜厚のチタン膜３４を成膜する。チ
タン膜形成後、再び反応室内に基板を搬入させ、反応室
内にアルゴンガスを２ｍＴｏｒｒの圧力まで導入し、ア
ルミニウムターゲットに直流電力９ｋＷを印可し、チタ
ン膜３４上に５００ｎｍの膜厚でアルミニウム膜３５を
成膜する。ここで、チタン膜、アルミニウム膜の膜厚
は、それぞれチタン膜では４０〜１００ｎｍ、アルミニ
ウム膜では１００〜１０００ｎｍとすることが好まし
い。Next, as shown in FIG. 8A, a titanium film 405 is formed on the gate insulating film 2 by sputtering.
a, an aluminum film 405b is sequentially laminated. Specifically, first, a substrate on which a semiconductor layer and a gate insulating film are formed is carried into a reaction chamber, and argon gas is supplied into the reaction chamber by 7 mT.
The pressure was increased to orr, and a DC power of 7 kW was applied to the titanium target to form a titanium film 34 having a thickness of 40 nm under the film forming conditions at a film forming speed of 1.7 nm / sec. After the formation of the titanium film, the substrate is again brought into the reaction chamber, argon gas is introduced into the reaction chamber to a pressure of 2 mTorr, a DC power of 9 kW is applied to the aluminum target, and a 500 nm-thick aluminum film 35 is formed on the titanium film 34. Is formed. Here, the thicknesses of the titanium film and the aluminum film are preferably 40 to 100 nm for the titanium film and 100 to 1000 nm for the aluminum film, respectively.
【００６６】次に、図８（ｂ）に示すように、走査線、
ゲート電極、容量線に相当する形状のレジスト膜４０４
を形成する。これをマスクとして、図８（ｃ）に示すよ
うに、弗素系または塩素系ガスを用いて、ＲＩＥ法によ
りチタン膜３４、アルミニウム膜３５をエッチングす
る。エッチング後、レジスト膜４０４を剥離して、図９
（ａ）に示すように、アルミニウムからなる上層とチタ
ンからなる下層とからなる多層膜を有する、走査線３、
ゲート電極３ａ、１０３、容量線３ｂを得る。Next, as shown in FIG.
A resist film 404 having a shape corresponding to a gate electrode and a capacitance line
To form Using this as a mask, as shown in FIG. 8C, the titanium film 34 and the aluminum film 35 are etched by RIE using a fluorine-based or chlorine-based gas. After the etching, the resist film 404 is peeled off, and FIG.
As shown in (a), the scanning line 3 has a multilayer film including an upper layer made of aluminum and a lower layer made of titanium.
The gate electrodes 3a and 103 and the capacitance line 3b are obtained.
【００６７】次に、図９（ｂ）に示すように、画素表示
領域を全て覆い、かつ周辺回路領域のＰチャネル型のＴ
ＦＴとなる半導体層に対応した位置のみレジストが除去
されたレジスト膜４０５を形成する。この後、レジスト
膜４０５とＰチャネル型のＴＦＴに対応するゲート電極
１０３をマスクとして、半導体膜１に５×１０14〜１０
16個／ｃｍ2のボロンイオンをイオン注入法により注入
し、ゲート電極１０３に対して自己整合したチャネル領
域１ａ、ソース・ドレイン領域１ｇ、１ｈを有する半導
体層１を得る。Next, as shown in FIG. 9B, the P-channel type T in the peripheral circuit area covers the entire pixel display area.
A resist film 405 is formed in which the resist is removed only at a position corresponding to the semiconductor layer to be the FT. Thereafter, using the resist film 405 and the gate electrode 103 corresponding to the P-channel TFT as a mask, 5 × 10 14 to 10 × 10
16 / cm 2 boron ions are implanted by ion implantation to obtain a semiconductor layer 1 having a channel region 1a and source / drain regions 1g and 1h self-aligned with the gate electrode 103.
【００６８】次に、図９（ｃ）に示すように、レジスト
膜４０５を剥離液（東京応化製剥離液）５０２Ａにより
剥離する。Next, as shown in FIG. 9C, the resist film 405 is stripped with a stripping solution (a stripping solution manufactured by Tokyo Ohka) 502A.
【００６９】その後、図９（ｄ）に示すように、周辺回
路領域のＰチャネル型ＴＦＴとなる半導体層に対応した
位置にレジスト膜４０６を形成する。次に、このレジス
ト膜４０６と、ゲート電極３ａ、Ｎチャネル型ＴＦＴに
対応するゲート電極１０３、容量線３ｂをマスクとし
て、半導体層１に１×１０13〜２×１０14個／ｃｍ２の
リンイオンをイオン注入法により注入する。これによ
り、周辺回路領域では、ゲート電極１０３に対して自己
整合したチャネル領域１ａ、後に形成される高濃度ソー
ス領域、高濃度ドレイン領域よりも不純物濃度の低い低
濃度ソース領域１ｂ、低濃度ドレイン領域１ｃを有する
Ｎチャネル型ＴＦＴに対応する半導体層１を得る。ま
た、画素表示領域においては、２カ所のチャネル領域１
ａ（片方のみ図示）、この２カ所のチャネル領域を挟む
ように形成され、後に形成する高濃度ソース領域、高濃
度ドレイン領域よりも不純物濃度の低い低濃度ソース領
域１ｂ、低濃度ドレイン領域１ｃを有する半導体１を得
る。Thereafter, as shown in FIG. 9D, a resist film 406 is formed at a position corresponding to the semiconductor layer to be a P-channel TFT in the peripheral circuit region. Next, using the resist film 406, the gate electrode 3a, the gate electrode 103 corresponding to the N-channel TFT, and the capacitor line 3b as a mask, 1 × 10 13 to 2 × 10 14 phosphorus ions / cm 2 are applied to the semiconductor layer 1. It is implanted by an ion implantation method. As a result, in the peripheral circuit region, the channel region 1a self-aligned with the gate electrode 103, the high-concentration source region 1b formed later, the low-concentration source region 1b having a lower impurity concentration than the high-concentration drain region, and the low-concentration drain region The semiconductor layer 1 corresponding to the N-channel TFT having 1c is obtained. In the pixel display area, two channel regions 1
a (only one is shown), a low-concentration source region 1b and a low-concentration drain region 1c formed so as to sandwich the two channel regions and having a lower impurity concentration than the high-concentration source region and the high-concentration drain region to be formed later. A semiconductor 1 having
【００７０】次に、剥離液によりレジスト膜４０６を剥
離する。その後、図１０（ａ）に示すように、レジスト
膜４０７を形成する。図に示すように、レジスト膜４０
７は、周辺駆動回路領域のＮチャネル型ＴＦＴのゲート
電極１０３と表示画素領域中のゲート電極３ａのそれぞ
れの周辺部を覆い、かつＰチャネル型ＴＦＴの半導体層
を覆う形状を有している。次に、レジスト膜４０７をマ
スクとして、半導体層１に５×１０14〜１０16個／ｃｍ
2のドーズ量にてリンイオンをイオン注入法により注入
する。この後、レジスト膜４０７を剥離する。これによ
り、図１０（ｂ）に示すように、低濃度ソース領域１
ｂ、低濃度ドレイン領域１ｃよりも高い不純物濃度を有
する高濃度ソース領域１ｄ、高濃度ドレイン領域１ｅを
有する半導体層を得ることができる。従って、画素表示
領域中のＴＦＴと周辺駆動回路領域のＮチャネル型ＴＦ
ＴはＬＤＤ構造を有する半導体層となる。Next, the resist film 406 is stripped with a stripping solution. After that, as shown in FIG. 10A, a resist film 407 is formed. As shown in FIG.
Reference numeral 7 has a shape that covers the respective peripheral portions of the gate electrode 103 of the N-channel TFT in the peripheral drive circuit region and the gate electrode 3a in the display pixel region, and covers the semiconductor layer of the P-channel TFT. Next, using the resist film 407 as a mask, 5 × 10 14 to 10 16 / cm
At a dose of 2 , phosphorus ions are implanted by ion implantation. After that, the resist film 407 is peeled off. As a result, as shown in FIG.
b, a semiconductor layer having a high concentration source region 1d and a high concentration drain region 1e having a higher impurity concentration than the low concentration drain region 1c can be obtained. Therefore, the TFT in the pixel display area and the N-channel TF in the peripheral drive circuit area
T becomes a semiconductor layer having an LDD structure.
【００７１】次に、図１０（ｃ）に示すように、ゲート
電極１０３、３ａ、容量線３ｂを覆うように、ＰＥＣＶ
Ｄ法により、原料ガスとしてＴＥＯＳとオゾンガスを用
いて、１５００ｎｍの厚みのＳｉＯ2からなる絶縁膜４
を形成する。この後、不純物イオンを活性化させるた
め、４００℃の温度条件で活性化加熱処理（活性化アニ
ール処理）を行う。Next, as shown in FIG. 10C, the PECV is formed so as to cover the gate electrodes 103 and 3a and the capacitance line 3b.
According to Method D, using TEOS and ozone gas as source gases, an insulating film 4 made of SiO 2 having a thickness of 1500 nm
To form After that, activation heat treatment (activation annealing treatment) is performed at a temperature of 400 ° C. in order to activate the impurity ions.
【００７２】次に、図１０（ｄ）に示すように、周辺回
路領域の各ＴＦＴのソース・ドレイン領域と後に形成さ
れるソース・ドレインとを接続するためのコンタクトホ
ール及び、表示画素領域のＴＦＴのソース領域と後に形
成されるソースとを接続するためのコンタクトホール、
表示画素領域のＴＦＴのドレイン領域と後に形成される
ドレインとを接続するためのコンタクトホールに相当す
る形状にパターニングされたレジスト膜４０９を形成す
る。Next, as shown in FIG. 10D, a contact hole for connecting the source / drain region of each TFT in the peripheral circuit region and a source / drain formed later, and a TFT in the display pixel region. A contact hole for connecting a source region of the semiconductor device to a source formed later;
A resist film 409 patterned to a shape corresponding to a contact hole for connecting a drain region of a TFT in a display pixel region to a drain formed later is formed.
【００７３】図１１（ａ）に示すように、レジスト膜４
０９をマスクとして、絶縁膜４をエッチングして、コン
タクトホール５、５ａ、５ｂを形成する。その後、レジ
スト膜４０９を剥離して、図１１（ｂ）の構造を得る。As shown in FIG. 11A, the resist film 4
Using the mask 09 as a mask, the insulating film 4 is etched to form contact holes 5, 5a, 5b. After that, the resist film 409 is peeled off to obtain the structure of FIG.
【００７４】次に、図１１（ｃ）に示すように、絶縁膜
４上に、ＰＶＤ法により３００〜１０００ｎｍの膜厚の
アルミニウム・チタニウム膜４１０を形成する。更に、
図１１（ｄ）に示すように、アルミニウム膜・チタニウ
ム膜４１０上に、データ線、ソース、ドレインに相当す
る箇所が除去された形状のレジスト膜４１１を形成す
る。Next, as shown in FIG. 11C, an aluminum / titanium film 410 having a thickness of 300 to 1000 nm is formed on the insulating film 4 by a PVD method. Furthermore,
As shown in FIG. 11D, a resist film 411 is formed on the aluminum film / titanium film 410 in such a manner that portions corresponding to data lines, sources, and drains are removed.
【００７５】次に、図１２（ａ）に示すように、レジス
ト膜４１１をマスクとしてアルミニウム・チタニウム膜
４１０を塩素系ガスを用いてＲＩＥ法によりエッチング
後、レジスト膜４１１を剥離する。これにより、図１２
（ｂ）に示すように、周辺回路領域では、Ｎチャネル型
ＴＦＴ及びＰチャネル型ＴＦＴの半導体層のソース領
域、ドレイン領域にそれぞれ電気的に接続したソース電
極１０６ａ、１０７ａ、ドレイン電極１０６ｂ、１０７
ｂを得る。表示画素領域においては、半導体層のソース
領域、ドレイン領域にそれぞれ電気的に接続されたソー
ス電極６ａを兼ねるデータ線６、ドレイン電極６ｂを得
る。Next, as shown in FIG. 12A, the aluminum / titanium film 410 is etched by RIE using a chlorine-based gas using the resist film 411 as a mask, and then the resist film 411 is peeled off. As a result, FIG.
As shown in (b), in the peripheral circuit region, source electrodes 106a and 107a and drain electrodes 106b and 107 electrically connected to the source and drain regions of the semiconductor layers of the N-channel TFT and the P-channel TFT, respectively.
Obtain b. In the display pixel region, a data line 6 and a drain electrode 6b which are also electrically connected to the source region and the drain region of the semiconductor layer, respectively, are obtained.
【００７６】次に図１２（ｃ）に示すように、ソース電
極、ドレイン電極、データ線を覆って層間絶縁膜７をＴ
ＥＯＳと酸素ガスとの混合ガスを原料ガスとしてＰＥＣ
ＶＤ法により形成する。ここで、層間絶縁膜７の成膜方
法としては、常圧ＣＶＤ法を用いてもよく、また、原料
ガスとして、ＴＥＯＳとオゾンガスの混合ガス、または
ＳｉＨ4と酸素ガスの混合ガスを用いてもよい。また、
無機膜だけでなく、アクリル系などの有機膜を用いるこ
ともでき、この場合、無機膜と比較して膜厚の厚い膜を
得やすいため、平坦化膜としても用いることができる。Next, as shown in FIG. 12C, the interlayer insulating film 7 is covered with T to cover the source electrode, the drain electrode, and the data line.
PEC using mixed gas of EOS and oxygen gas as source gas
It is formed by the VD method. Here, a normal pressure CVD method may be used as a method for forming the interlayer insulating film 7, and a mixed gas of TEOS and ozone gas or a mixed gas of SiH 4 and oxygen gas may be used as a source gas. Good. Also,
Not only an inorganic film but also an organic film such as an acrylic film can be used. In this case, a film having a larger thickness can be easily obtained as compared with the inorganic film, and thus can be used as a flattening film.
【００７７】次に図１２（ｄ）に示すように、層間絶縁
膜７上に、ドレイン６ｂと後に形成する画素電極とを接
続するコンタクトホールに対応した箇所のレジストが除
去されたレジスト膜４１３を形成する。その後、図１３
（ａ）に示すように、レジスト膜４１３をマスクとして
層間絶縁膜７をＲＩＥ法またはウエットエッチング法な
どによりエッチングし、レジスト膜４１３を剥離して、
図１３（ｂ）に示すように、コンタクトホール８を有す
る層間絶縁膜７を得る。Next, as shown in FIG. 12D, a resist film 413 from which a resist corresponding to a contact hole connecting the drain 6b and a pixel electrode to be formed later is removed is formed on the interlayer insulating film 7. Form. Then, FIG.
As shown in (a), the resist film 413 is used as a mask to etch the interlayer insulating film 7 by RIE or wet etching, and the resist film 413 is peeled off.
As shown in FIG. 13B, an interlayer insulating film 7 having a contact hole 8 is obtained.
【００７８】次に、図１３（ｃ）に示すように、層間絶
縁膜７上に、スパッタ法により５０〜２００ｎｍ程度の
厚みのＩＴＯ膜４１４を成膜する。その後、図１４
（ａ）に示すように、ＩＴＯ膜４１４上に画素電極形状
に対応したレジスト膜４１５を形成し、これをマスクと
してＩＴＯ膜４１４を、王水系またはＨＢｒにてウエッ
トエッチングするか、またはＣＨ4またはＨＩ等のガス
を用いてＲＩＥ法によるドライエッチングをすることに
より、図１４（ｂ）に示すように、画素電極９ａを得
る。Next, as shown in FIG. 13C, an ITO film 414 having a thickness of about 50 to 200 nm is formed on the interlayer insulating film 7 by a sputtering method. Then, FIG.
(A), a resist film 415 corresponding to the pixel electrode shapes on the ITO film 414 is formed, an ITO film 414 as a mask, or wet etching in aqua regia or HBr, or CH 4 or By performing dry etching by RIE using a gas such as HI, a pixel electrode 9a is obtained as shown in FIG.
【００７９】上述のように、本実施形態においては、チ
タンとアルミニウムとの積層構造からなる配線を形成す
る際に、所望の結晶構造となるようにチタン膜の成膜条
件を限定することにより、このチタン膜を下地膜として
成膜されるアルミニウム膜の結晶構造をヒロックの発生
を抑制するような結晶構造とすることができる。これに
より、ヒロックの発生による走査線とデータ線または容
量線とデータ線との短絡を未然に防止し、表示欠陥のな
い、表示特性が良い液晶装置を得ることができる。As described above, in the present embodiment, when a wiring having a laminated structure of titanium and aluminum is formed, the conditions for forming the titanium film are limited so as to obtain a desired crystal structure. The crystal structure of the aluminum film formed using this titanium film as a base film can be a crystal structure that suppresses generation of hillocks. As a result, a short circuit between the scanning line and the data line or the capacitance line and the data line due to the occurrence of hillocks can be prevented, and a liquid crystal device with no display defects and good display characteristics can be obtained.
【図１】実施形態の電極基板の縦断面図を示す。FIG. 1 is a longitudinal sectional view of an electrode substrate according to an embodiment.
【図２】実施形態の電極基板の製造プロセスを順に追っ
て示す工程図である。FIG. 2 is a process chart sequentially showing a manufacturing process of the electrode substrate of the embodiment.
【図３】実施形態の液晶装置における画像形成領域を構
成するマトリクス状の複数の画素に設けられた各種素
子、配線等の等価回路である。FIG. 3 is an equivalent circuit of various elements, wiring, and the like provided in a plurality of pixels in a matrix forming an image forming area in the liquid crystal device of the embodiment.
【図４】実施形態の液晶装置の表示画素領域におけるデ
ータ線、走査線、画素電極、が形成されたＴＦＴアレイ
基板の平面図である。FIG. 4 is a plan view of a TFT array substrate on which data lines, scanning lines, and pixel electrodes are formed in a display pixel region of the liquid crystal device according to the embodiment.
【図５】実施形態の液晶装置の周辺回路領域、表示画素
領域それぞれにおける縦断面図を示し、表示画素領域に
おける縦断面図は図４の線Ａ−Ａ’で切断したときの断
面図である。FIG. 5 is a vertical sectional view of a peripheral circuit region and a display pixel region of the liquid crystal device according to the embodiment. The vertical sectional view of the display pixel region is a cross-sectional view taken along line AA ′ of FIG. .
【図６】実施形態の液晶装置のＴＦＴアレイ基板の製造
プロセスを順を追って示す工程図（その１）である。FIG. 6 is a process diagram (part 1) for sequentially illustrating the manufacturing process of the TFT array substrate of the liquid crystal device of the embodiment.
【図７】実施形態の液晶装置のＴＦＴアレイ基板の製造
プロセスを順を追って示す工程図（その２）である。FIG. 7 is a process diagram (part 2) for sequentially illustrating the manufacturing process of the TFT array substrate of the liquid crystal device of the embodiment.
【図８】実施形態の液晶装置のＴＦＴアレイ基板の製造
プロセスを順を追って示す工程図（その３）である。FIG. 8 is a process view (part 3) for sequentially illustrating the manufacturing process of the TFT array substrate of the liquid crystal device of the embodiment.
【図９】実施形態の液晶装置のＴＦＴアレイ基板の製造
プロセスを順を追って示す工程図（その４）である。FIG. 9 is a process diagram (part 4) for sequentially illustrating the manufacturing process of the TFT array substrate of the liquid crystal device of the embodiment.
【図１０】実施形態の液晶装置のＴＦＴアレイ基板の製
造プロセスを順を追って示す工程図（その５）である。FIG. 10 is a process diagram (part 5) for sequentially illustrating the manufacturing process of the TFT array substrate of the liquid crystal device of the embodiment.
【図１１】実施形態の液晶装置のＴＦＴアレイ基板の製
造プロセスを順を追って示す工程図（その６）である。FIG. 11 is a process diagram (part 6) for sequentially illustrating the manufacturing process of the TFT array substrate of the liquid crystal device of the embodiment.
【図１２】実施形態の液晶装置のＴＦＴアレイ基板の製
造プロセスを順を追って示す工程図（その７）である。FIG. 12 is a process view (part 7) for sequentially illustrating the manufacturing process of the TFT array substrate of the liquid crystal device of the embodiment.
【図１３】実施形態の液晶装置のＴＦＴアレイ基板の製
造プロセスを順を追って示す工程図（その８）である。FIG. 13 is a process view (part 8) for sequentially illustrating the manufacturing process of the TFT array substrate of the liquid crystal device of the embodiment.
【図１４】実施形態の液晶装置のＴＦＴアレイ基板の製
造プロセスを順を追って示す工程図（その９）である。FIG. 14 is a process view (part 9) for sequentially illustrating the manufacturing process of the TFT array substrate of the liquid crystal device of the embodiment.
【図１５】チタン膜の成膜条件とチタン膜の結晶構造と
の関係を示す図である。FIG. 15 is a diagram showing a relationship between film forming conditions of a titanium film and a crystal structure of the titanium film.
１…半導体層 ２…ゲート絶縁膜 ３…走査線 ３ａ…ゲート電極 ４…絶縁膜 ６…データ線 ６ａ…ソース電極 ７…層間絶縁膜 ９ａ…画素電極 ３３…配線 ３４…チタン膜 ３５…アルミニウム膜 ６０…基板 DESCRIPTION OF SYMBOLS 1 ... Semiconductor layer 2 ... Gate insulating film 3 ... Scanning line 3a ... Gate electrode 4 ... Insulating film 6 ... Data line 6a ... Source electrode 7 ... Interlayer insulating film 9a ... Pixel electrode 33 ... Wiring 34 ... Titanium film 35 ... Aluminum film 60 …substrate
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｆ 9/30 ３３８ Ｈ０１Ｌ 29/78 ６１７Ｌ ３４８ Ｇ０２Ｆ 1/136 ５００ Ｈ０１Ｌ 29/78 ６１７Ｊ Ｆターム(参考） 2H092 JA25 JA29 JA38 JA42 JA44 JA46 JB13 JB23 JB32 JB33 JB38 JB51 JB57 JB63 JB69 KB25 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA27 NA16 NA25 NA27 NA28 NA29 PA06 5C094 AA22 AA31 AA42 AA43 BA03 BA43 CA19 DA09 DA13 DB01 DB04 EA04 EA10 EB02 FA02 FB02 FB12 GB10 JA01 JA08 JA20 5F110 AA17 AA18 BB02 BB04 CC02 DD02 DD13 DD24 EE03 EE04 EE14 EE44 FF02 FF30 GG02 GG13 GG25 GG45 GG47 HJ01 HJ04 HJ13 HJ23 HL03 HL04 HL11 HL22 HM15 HM18 NN02 NN23 NN27 NN35 NN72 PP03 QQ08 QQ11 QQ19 5G435 AA16 AA17 BB12 CC09 HH12 KK05 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) G09F 9/30 338 H01L 29/78 617L 348 G02F 1/136 500 H01L 29/78 617J F-term (Reference) 2H092 JA25 JA29 JA38 JA42 JA44 JA46 JB13 JB23 JB32. JA01 JA08 JA20 5F110 AA17 AA18 BB02 BB04 CC02 DD02 DD13 DD24 EE03 EE04 EE14 EE44 FF02 FF30 GG02 GG13 GG25 GG45 GG47 HJ01 HJ04 HJ13 HJ23 HL03 HL04 HL11 HL11
Claims (16)
位（００２）面に対する結晶方位（１００）面の割合が
０．０３以下である結晶構造を有するチタン層上にアル
ミニウムを含む層を積層した配線とを具備することを特
徴とする電極基板。1. A layer containing aluminum is provided on a substrate and a titanium layer which is disposed on the substrate and has a crystal structure in which a ratio of a crystal orientation (100) plane to a crystal orientation (002) plane is 0.03 or less. An electrode substrate comprising: laminated wiring.
配線と、該第１配線と絶縁して交差する第２配線とが配
置されてなることを特徴とする請求項１に記載の電極基
板。2. A first substrate comprising the wiring is provided on the substrate.
The electrode substrate according to claim 1, wherein a wiring and a second wiring that intersects with the first wiring insulated from the first wiring are arranged.
ル領域となる半導体層と、前記半導体層を覆って配置さ
れたゲート絶縁膜と、前記ゲート絶縁膜上に前記半導体
層に相対して配置され、結晶方位（００２）面に対する
結晶方位（１００）面の割合が０．０３以下である結晶
構造を有するチタン層上にアルミニウムを含む層を積層
したゲート電極とを具備することを特徴とする電極基
板。3. A substrate, a semiconductor layer serving as a channel region disposed on the substrate, a gate insulating film disposed over the semiconductor layer, and a gate insulating film disposed on the gate insulating film and facing the semiconductor layer. And a gate electrode in which a layer containing aluminum is stacked on a titanium layer having a crystal structure in which the ratio of the (100) plane to the (002) plane is 0.03 or less. Electrode substrate.
に配置された走査線及びデータ線とが配置され、前記走
査線は、前記ゲート電極と同層で形成され、かつ電気的
に接続していることを特徴とする請求項３に記載の電極
基板。4. A scanning line and a data line are disposed on the substrate so as to intersect and intersect with each other, and the scanning line is formed in the same layer as the gate electrode, and is electrically connected. The electrode substrate according to claim 3, wherein the electrode substrate is connected.
することを特徴とする請求項１から請求項４のいずれか
一項に記載の電極基板。5. The electrode substrate according to claim 1, wherein the titanium layer has a thickness of 40 nm or more.
記載の電極基板と該電極基板と対向して配置される対向
電極とを有する電気光学装置。6. An electro-optical device comprising: the electrode substrate according to claim 1; and a counter electrode disposed to face the electrode substrate.
にて前記基板上にチタン膜を形成する工程と、前記チタ
ン膜上にアルミニウムを含む膜を形成し積層膜を形成す
る工程とを具備する電極基板の製造方法。7. A step of forming a titanium film on the substrate at a film forming rate of 1.5 nm / sec or more, and a step of forming a film containing aluminum on the titanium film to form a laminated film. A method for manufacturing an electrode substrate, comprising:
圧力を７ｍＴｏｒｒ以上として前記基板上にチタン膜を
形成する工程と、前記チタン膜上にアルミニウムを含む
膜を形成し積層膜を形成する工程とを具備する電極基板
の製造方法。8. A step of carrying a substrate into a reaction chamber, forming a titanium film on the substrate by setting the pressure in the reaction chamber to 7 mTorr or more, and forming a film containing aluminum on the titanium film to form a laminated film. And a method for manufacturing an electrode substrate.
圧力を７ｍＴｏｒｒ以上とし、１．５ｎｍ／秒以上の成
膜速度にて前記基板上にチタン膜を形成する工程と、前
記チタン膜上にアルミニウムを含む膜を形成し積層膜を
形成する工程とを具備する電極基板の製造方法。9. A step of carrying a substrate into a reaction chamber, forming a titanium film on the substrate at a deposition rate of 1.5 nm / sec or more at a pressure in the reaction chamber of 7 mTorr or more; Forming a film containing aluminum thereon to form a laminated film.
び第２配線とが配置された電極基板の製造方法であっ
て、前記第１配線は、請求項７から請求項９のいずれか
一項に記載の製造方法により形成された前記積層膜を所
定の形状にパターニングして形成してなることを特徴と
する電極基板の製造方法。10. A method for manufacturing an electrode substrate having a first wiring and a second wiring that intersect and insulate on a substrate, wherein the first wiring is any one of claims 7 to 9. A method for manufacturing an electrode substrate, comprising: forming the multilayer film formed by the manufacturing method according to claim 1 by patterning into a predetermined shape.
る半導体層と、該半導体を覆って配置されたゲート絶縁
膜と、該ゲート絶縁膜上に前記半導体層に相対して配置
されたゲート電極とを有する電極基板の製造方法であっ
て、 前記ゲート電極は、請求項７から請求項９のいずれか一
項に記載の製造方法により形成された前記積層膜を所定
の形状にパターニングして形成してなることを特徴とす
る電極基板の製造方法。11. A semiconductor layer serving as a channel region provided on a substrate, a gate insulating film provided over the semiconductor, and a gate electrode provided on the gate insulating film so as to face the semiconductor layer. A method of manufacturing an electrode substrate, comprising: forming the gate electrode by patterning the laminated film formed by the manufacturing method according to any one of claims 7 to 9 into a predetermined shape. A method for manufacturing an electrode substrate, comprising:
に配置された走査線及びデータ線とが配置され、前記走
査線は、前記ゲート電極と同層で形成され、かつ電気的
に接続していることを特徴とする請求項１１に記載の電
極基板の製造方法。12. A scanning line and a data line arranged so as to intersect with each other on the substrate, wherein the scanning line is formed in the same layer as the gate electrode and is electrically connected. The method for manufacturing an electrode substrate according to claim 11, wherein:
有することを特徴とする請求項７から請求項１２のいず
れか一項に記載の電極基板の製造方法。13. The method for manufacturing an electrode substrate according to claim 7, wherein the titanium film has a thickness of 40 nm or more.
される対向電極とを有する電気光学装置の製造方法にお
いて、前記電極基板は、請求項７から請求項１３のいず
れか一項に記載の製造方法を用いて製造されたことを特
徴とする電気光学装置の製造方法。14. A method for manufacturing an electro-optical device having an electrode substrate and a counter electrode disposed to face the electrode substrate, wherein the electrode substrate is any one of claims 7 to 13. A method for manufacturing an electro-optical device, manufactured using the method for manufacturing an electro-optical device.
に記載の製造方法を用いて製造されたことを特徴とする
電極基板。15. An electrode substrate manufactured by using the manufacturing method according to claim 7. Description:
造方法により製造された電気光学装置。16. An electro-optical device manufactured by the method for manufacturing an electro-optical device according to claim 14.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29439899A JP2001119028A (en) | 1999-10-15 | 1999-10-15 | Electrode substrate and optoelectronic device, method for manufacturing the electrode substrate and method for manufacturing the optoelectronic device, and electrode substrate and optoelectronic device manufactured by these manufacturing methods |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29439899A JP2001119028A (en) | 1999-10-15 | 1999-10-15 | Electrode substrate and optoelectronic device, method for manufacturing the electrode substrate and method for manufacturing the optoelectronic device, and electrode substrate and optoelectronic device manufactured by these manufacturing methods |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001119028A true JP2001119028A (en) | 2001-04-27 |
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|---|---|---|---|
| JP29439899A Withdrawn JP2001119028A (en) | 1999-10-15 | 1999-10-15 | Electrode substrate and optoelectronic device, method for manufacturing the electrode substrate and method for manufacturing the optoelectronic device, and electrode substrate and optoelectronic device manufactured by these manufacturing methods |
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| JP (1) | JP2001119028A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014092694A (en) * | 2012-11-05 | 2014-05-19 | Seiko Epson Corp | Electro-optic device and electronic equipment |
-
1999
- 1999-10-15 JP JP29439899A patent/JP2001119028A/en not_active Withdrawn
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