JP2001110824A - 電圧駆動型電力用半導体素子 - Google Patents
電圧駆動型電力用半導体素子Info
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- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
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Abstract
(57)【要約】
【課題】 本発明は、従来のモジュール構成又は圧接パ
ッケージ構成に対し大きな設計変更を必要とせずにスイ
ッチング時の急峻なｄｖ／ｄｔを抑制することを目的と
する。 【解決手段】 コレクタ電極２とエミッタ電極３を平行
に重なるように配置し、そのコレクタ電極２とエミッタ
電極３の間に誘電体１０を挿入して容量を持たせたこと
を特徴とする。
ッケージ構成に対し大きな設計変更を必要とせずにスイ
ッチング時の急峻なｄｖ／ｄｔを抑制することを目的と
する。 【解決手段】 コレクタ電極２とエミッタ電極３を平行
に重なるように配置し、そのコレクタ電極２とエミッタ
電極３の間に誘電体１０を挿入して容量を持たせたこと
を特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の電圧駆動型
電力用半導体チップが並列接続されて構成されている電
圧駆動型電力用半導体素子であるInsulated Gate Bipol
ar Transistor （以下、ＩＧＢＴと記す）やInjection
Enhansed Gate Transistor（以下、ＩＥＧＴと記す）等
の内部構造に関するものである。
電力用半導体チップが並列接続されて構成されている電
圧駆動型電力用半導体素子であるInsulated Gate Bipol
ar Transistor （以下、ＩＧＢＴと記す）やInjection
Enhansed Gate Transistor（以下、ＩＥＧＴと記す）等
の内部構造に関するものである。
【０００２】
【従来の技術】電力用半導体素子は、インバータやコン
バータ等の電力変換や電力制御等の用途に多く使われて
おり、電力分野では必要不可欠のものとなっている。近
年の電力の大容量化、高周波スイッチング化に伴い、電
力用半導体素子の大容量化、スイッチングの高速化が求
められている。従来、大容量の電力用半導体素子として
ＧＴＯサイリスタに代表される電流駆動型電力用半導体
素子が使われているが、機器の小型化や高周波スイッチ
ング等の面で問題があり、ＩＧＢＴに代表される電圧駆
動型電力用半導体素子の使用が増加している。また、ポ
ストＧＴＯサイリスタとして、電圧駆動型素子であるＩ
ＥＧＴが開発され、ＧＴＯ並の大容量、ＩＧＢＴ並の高
周波スイッチングが可能となっている。
バータ等の電力変換や電力制御等の用途に多く使われて
おり、電力分野では必要不可欠のものとなっている。近
年の電力の大容量化、高周波スイッチング化に伴い、電
力用半導体素子の大容量化、スイッチングの高速化が求
められている。従来、大容量の電力用半導体素子として
ＧＴＯサイリスタに代表される電流駆動型電力用半導体
素子が使われているが、機器の小型化や高周波スイッチ
ング等の面で問題があり、ＩＧＢＴに代表される電圧駆
動型電力用半導体素子の使用が増加している。また、ポ
ストＧＴＯサイリスタとして、電圧駆動型素子であるＩ
ＥＧＴが開発され、ＧＴＯ並の大容量、ＩＧＢＴ並の高
周波スイッチングが可能となっている。
【０００３】図１３は、第１の従来技術としてのＩＥＧ
Ｔのモジュールパッケージ構造例を示している。同図に
おいて、１は電圧駆動型電力用半導体チップ、２はコレ
クタ電極、３はエミッタ電極、４はゲート電極、５はモ
ジュールコレクタ電極接続端子、６はモジュールエミッ
タ電極接続端子、７はモジュールゲート電極接続端子、
８はワイヤボンディング、９はゲート用抵抗、１１は逆
導通ダイオードである。電圧駆動型電力用半導体チップ
１及び逆導通ダイオード１１は直接コレクタ電極２に接
続され、ワイヤボンディング８によりエミッタ電極３及
びゲート用抵抗９を介してゲート電極４に接続されてい
る。コレクタ電極２とエミッタ電極３は同一基板上に配
置されている。これは、従来のＩＧＢＴに採用されてい
るモジュールと同じ構成となっている。
Ｔのモジュールパッケージ構造例を示している。同図に
おいて、１は電圧駆動型電力用半導体チップ、２はコレ
クタ電極、３はエミッタ電極、４はゲート電極、５はモ
ジュールコレクタ電極接続端子、６はモジュールエミッ
タ電極接続端子、７はモジュールゲート電極接続端子、
８はワイヤボンディング、９はゲート用抵抗、１１は逆
導通ダイオードである。電圧駆動型電力用半導体チップ
１及び逆導通ダイオード１１は直接コレクタ電極２に接
続され、ワイヤボンディング８によりエミッタ電極３及
びゲート用抵抗９を介してゲート電極４に接続されてい
る。コレクタ電極２とエミッタ電極３は同一基板上に配
置されている。これは、従来のＩＧＢＴに採用されてい
るモジュールと同じ構成となっている。
【０００４】また、図１４は、第２の従来技術としての
ＩＥＧＴのモジュールパッケージの構造例を示してい
る。同図において、１は電圧駆動型電力用半導体チッ
プ、１２はコレクタ電極、１３はエミッタ電極、１４は
ゲート電極、１１は逆導通ダイオード、１６はＭｏ板で
ある。電圧駆動型電力用半導体チップ１及び逆導通ダイ
オード１１はコレクタ電極１２とエミッタ電極１３によ
り圧接接続されている。これらは、従来のＩＧＢＴに採
用されている圧接パッケージと同じ構成となっている。
ＩＥＧＴのモジュールパッケージの構造例を示してい
る。同図において、１は電圧駆動型電力用半導体チッ
プ、１２はコレクタ電極、１３はエミッタ電極、１４は
ゲート電極、１１は逆導通ダイオード、１６はＭｏ板で
ある。電圧駆動型電力用半導体チップ１及び逆導通ダイ
オード１１はコレクタ電極１２とエミッタ電極１３によ
り圧接接続されている。これらは、従来のＩＧＢＴに採
用されている圧接パッケージと同じ構成となっている。
【０００５】
【発明が解決しようとする課題】ところで、ＩＧＢＴの
ように高電圧・大電流領域でのスイッチングは、電力用
半導体素子に大きな負担をかけるとともに、ＥＭＩ（El
ectromagnetic Interference）ノイズが増大してしま
う。そのため、スイッチング時の急峻なｄｖ／ｄｔを抑
えることによって遮断耐量を上げるとともに、ノイズを
低減させている。特に、ＩＥＧＴはｄｖ／ｄｔにより大
きく遮断耐量が変化する。ｄｖ／ｄｔを抑制する手段と
しては、ゲート抵抗値Ｒｇを大きくする、電力用半導体
素子のコレクタ・エミッタ間に外部容量（又は放電型ス
ナバ）を接続する等が挙げられる。電力用半導体素子使
用時には、推奨されるｄｖ／ｄｔになるようにＲｇ及び
容量の値を決定する。これらの値は、データブック等に
記載されている。しかし、実際の使用時には素子短絡や
ゲート回路の誤動作等の事故により、非常に高いｄｖ／
ｄｔが発生し電力用半導体素子の破壊を招く可能性があ
る。そのため、予め電力用半導体素子にｄｖ／ｄｔを抑
える手段を付加することが必要である。
ように高電圧・大電流領域でのスイッチングは、電力用
半導体素子に大きな負担をかけるとともに、ＥＭＩ（El
ectromagnetic Interference）ノイズが増大してしま
う。そのため、スイッチング時の急峻なｄｖ／ｄｔを抑
えることによって遮断耐量を上げるとともに、ノイズを
低減させている。特に、ＩＥＧＴはｄｖ／ｄｔにより大
きく遮断耐量が変化する。ｄｖ／ｄｔを抑制する手段と
しては、ゲート抵抗値Ｒｇを大きくする、電力用半導体
素子のコレクタ・エミッタ間に外部容量（又は放電型ス
ナバ）を接続する等が挙げられる。電力用半導体素子使
用時には、推奨されるｄｖ／ｄｔになるようにＲｇ及び
容量の値を決定する。これらの値は、データブック等に
記載されている。しかし、実際の使用時には素子短絡や
ゲート回路の誤動作等の事故により、非常に高いｄｖ／
ｄｔが発生し電力用半導体素子の破壊を招く可能性があ
る。そのため、予め電力用半導体素子にｄｖ／ｄｔを抑
える手段を付加することが必要である。
【０００６】本発明は、上記に鑑みてなされたもので、
従来のモジュール構成又は圧接パッケージ構成に対し大
きな設計変更を必要とせずにスイッチング時の急峻なｄ
ｖ／ｄｔを効果的に抑制することができ、またコンパク
トで配線を簡素にすることができる電圧駆動型電力用半
導体素子を提供することを目的とする。
従来のモジュール構成又は圧接パッケージ構成に対し大
きな設計変更を必要とせずにスイッチング時の急峻なｄ
ｖ／ｄｔを効果的に抑制することができ、またコンパク
トで配線を簡素にすることができる電圧駆動型電力用半
導体素子を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、電圧駆動型電力用半導体チ
ップの複数個が１枚のコレクタ電極上に当該複数の電圧
駆動型電力用半導体チップの各コレクタと接続して配置
され、前記複数の電圧駆動型電力用半導体チップの各エ
ミッタと当該電圧駆動型電力用半導体チップの近傍に設
置された１枚のエミッタ電極を導体により接続してなる
電圧駆動型電力用半導体素子において、前記コレクタ電
極と前記エミッタ電極を平行に重なるように配置し、当
該コレクタ電極とエミッタ電極の間に誘電体を挿入した
ことを要旨とする。この構成により、モジュール構造の
電圧駆動型電力用半導体素子において、ターンオフ時の
急峻なｄｖ／ｄｔがコレクタ電極とエミッタ電極間の誘
電体により抑制され、素子の破壊耐量を維持することが
可能となる。誘電体は、各チップに対して最短位置にあ
るため、モジュール内部配線の影響を受けず、高い抑制
作用が得られる。
に、請求項１記載の発明は、電圧駆動型電力用半導体チ
ップの複数個が１枚のコレクタ電極上に当該複数の電圧
駆動型電力用半導体チップの各コレクタと接続して配置
され、前記複数の電圧駆動型電力用半導体チップの各エ
ミッタと当該電圧駆動型電力用半導体チップの近傍に設
置された１枚のエミッタ電極を導体により接続してなる
電圧駆動型電力用半導体素子において、前記コレクタ電
極と前記エミッタ電極を平行に重なるように配置し、当
該コレクタ電極とエミッタ電極の間に誘電体を挿入した
ことを要旨とする。この構成により、モジュール構造の
電圧駆動型電力用半導体素子において、ターンオフ時の
急峻なｄｖ／ｄｔがコレクタ電極とエミッタ電極間の誘
電体により抑制され、素子の破壊耐量を維持することが
可能となる。誘電体は、各チップに対して最短位置にあ
るため、モジュール内部配線の影響を受けず、高い抑制
作用が得られる。
【０００８】請求項２記載の発明は、上記請求項１記載
の電圧駆動型電力用半導体素子において、前記コレクタ
電極と前記エミッタ電極の間に前記誘電体と直列に接続
されるように抵抗体を挿入したことを要旨とする。この
構成により、モジュール構造の電圧駆動型電力用半導体
素子において、ターンオフ時の急峻なｄｖ／ｄｔがコレ
クタ電極とエミッタ電極間に直列接続された誘電体と抵
抗体により、より良く抑制され、素子の破壊耐量を維持
することが可能となる。直列接続の誘電体と抵抗体は、
各チップに対して最短位置にあるため、モジュール内部
配線の影響を受けず、より高い抑制作用が得られる。
の電圧駆動型電力用半導体素子において、前記コレクタ
電極と前記エミッタ電極の間に前記誘電体と直列に接続
されるように抵抗体を挿入したことを要旨とする。この
構成により、モジュール構造の電圧駆動型電力用半導体
素子において、ターンオフ時の急峻なｄｖ／ｄｔがコレ
クタ電極とエミッタ電極間に直列接続された誘電体と抵
抗体により、より良く抑制され、素子の破壊耐量を維持
することが可能となる。直列接続の誘電体と抵抗体は、
各チップに対して最短位置にあるため、モジュール内部
配線の影響を受けず、より高い抑制作用が得られる。
【０００９】請求項３記載の発明は、上記請求項１又は
２記載の電圧駆動型電力用半導体素子において、前記コ
レクタ電極に逆導通ダイオードチップの複数個を当該各
ダイオードのカソードと接続して配置し、前記各ダイオ
ードのアノードと前記エミッタ電極を導体により接続し
てなることを要旨とする。この構成により、逆導通ダイ
オードをモジュールに内蔵することで、構成のコンパク
ト化が実現される。
２記載の電圧駆動型電力用半導体素子において、前記コ
レクタ電極に逆導通ダイオードチップの複数個を当該各
ダイオードのカソードと接続して配置し、前記各ダイオ
ードのアノードと前記エミッタ電極を導体により接続し
てなることを要旨とする。この構成により、逆導通ダイ
オードをモジュールに内蔵することで、構成のコンパク
ト化が実現される。
【００１０】請求項４記載の発明は、上記請求項１，２
又は３記載の電圧駆動型電力用半導体素子を複数個並列
接続して新たに１体の電圧駆動型電力用半導体素子を構
成してなることを要旨とする。この構成により、モジュ
ールを大容量化した場合においても、ターンオフ時の急
峻なｄｖ／ｄｔが各チップに対して最短位置にある誘電
体、又は誘電体と抵抗体の直列接続により抑制され、素
子の破壊耐量を維持することが可能となる。
又は３記載の電圧駆動型電力用半導体素子を複数個並列
接続して新たに１体の電圧駆動型電力用半導体素子を構
成してなることを要旨とする。この構成により、モジュ
ールを大容量化した場合においても、ターンオフ時の急
峻なｄｖ／ｄｔが各チップに対して最短位置にある誘電
体、又は誘電体と抵抗体の直列接続により抑制され、素
子の破壊耐量を維持することが可能となる。
【００１１】請求項５記載の発明は、電圧駆動型電力用
半導体チップの複数個が１対のコレクタ電極とエミッタ
電極により圧接接続されて構成された電圧駆動型電力用
半導体素子において、前記コレクタ電極とエミッタ電極
の間に誘電体を挿入したことを要旨とする。この構成に
より、圧接パッケージ構造の電圧駆動型電力用半導体素
子において、ターンオフ時の急峻なｄｖ／ｄｔがコレク
タ電極とエミッタ電極間の誘電体により抑制され、素子
の破壊耐量を維持することが可能となる。誘電体は、パ
ッケージ内部に形成されて各チップに対し最短位置にあ
るため、配線の影響を受けず、高い抑制作用が得られ
る。
半導体チップの複数個が１対のコレクタ電極とエミッタ
電極により圧接接続されて構成された電圧駆動型電力用
半導体素子において、前記コレクタ電極とエミッタ電極
の間に誘電体を挿入したことを要旨とする。この構成に
より、圧接パッケージ構造の電圧駆動型電力用半導体素
子において、ターンオフ時の急峻なｄｖ／ｄｔがコレク
タ電極とエミッタ電極間の誘電体により抑制され、素子
の破壊耐量を維持することが可能となる。誘電体は、パ
ッケージ内部に形成されて各チップに対し最短位置にあ
るため、配線の影響を受けず、高い抑制作用が得られ
る。
【００１２】請求項６記載の発明は、上記請求項５記載
の電圧駆動型電力用半導体素子において、前記コレクタ
電極と前記エミッタ電極の間に前記誘電体と直列に接続
されるように抵抗体を挿入したことを要旨とする。この
構成により、圧接パッケージ構造の電圧駆動型電力用半
導体素子において、ターンオフ時の急峻なｄｖ／ｄｔが
コレクタ電極とエミッタ電極間に直列接続された誘電体
と抵抗体により、より良く抑制され、素子の破壊耐量を
維持することが可能となる。直列接続の誘電体と抵抗体
は、各チップに対して最短位置にあるため、配線の影響
を受けず、より高い抑制作用が得られる。
の電圧駆動型電力用半導体素子において、前記コレクタ
電極と前記エミッタ電極の間に前記誘電体と直列に接続
されるように抵抗体を挿入したことを要旨とする。この
構成により、圧接パッケージ構造の電圧駆動型電力用半
導体素子において、ターンオフ時の急峻なｄｖ／ｄｔが
コレクタ電極とエミッタ電極間に直列接続された誘電体
と抵抗体により、より良く抑制され、素子の破壊耐量を
維持することが可能となる。直列接続の誘電体と抵抗体
は、各チップに対して最短位置にあるため、配線の影響
を受けず、より高い抑制作用が得られる。
【００１３】請求項７記載の発明は、上記請求項５又は
６記載の電圧駆動型電力用半導体素子において、逆導通
ダイオードチップの複数個を前記電圧駆動型電力用半導
体チップと逆並列となるように前記コレクタ電極とエミ
ッタ電極により圧接接続してなることを要旨とする。こ
の構成により、逆導通ダイオードを圧接パッケージに内
蔵することで、構成のコンパクト化が実現される。
６記載の電圧駆動型電力用半導体素子において、逆導通
ダイオードチップの複数個を前記電圧駆動型電力用半導
体チップと逆並列となるように前記コレクタ電極とエミ
ッタ電極により圧接接続してなることを要旨とする。こ
の構成により、逆導通ダイオードを圧接パッケージに内
蔵することで、構成のコンパクト化が実現される。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
に基づいて説明する。
【００１５】図１は、本発明の第１の実施の形態を示す
図である。本実施の形態から第８の実施の形態までは、
モジュール構造の電圧駆動型電力用半導体素子に適用さ
れている。なお、図１及び後述の第２の実施の形態以下
を示す図２乃至図１２において、前記図１３、図１４に
おける部材等と同一ないし均等のものは、前記と同一符
号を以って示し、重複した説明を省略する。まず、電圧
駆動型電力用半導体素子の構成を説明すると、本実施の
形態では、平行に重なるように配置されたコレクタ電極
２とエミッタ電極３の間に誘電体１０が挿入され、コレ
クタ電極２・エミッタ電極３間に容量が形成されてい
る。
図である。本実施の形態から第８の実施の形態までは、
モジュール構造の電圧駆動型電力用半導体素子に適用さ
れている。なお、図１及び後述の第２の実施の形態以下
を示す図２乃至図１２において、前記図１３、図１４に
おける部材等と同一ないし均等のものは、前記と同一符
号を以って示し、重複した説明を省略する。まず、電圧
駆動型電力用半導体素子の構成を説明すると、本実施の
形態では、平行に重なるように配置されたコレクタ電極
２とエミッタ電極３の間に誘電体１０が挿入され、コレ
クタ電極２・エミッタ電極３間に容量が形成されてい
る。
【００１６】本実施の形態では、ターンオフ時の急峻な
ｄｖ／ｄｔがコレクタ電極２とエミッタ電極３間に形成
された容量により抑制されて、電圧駆動型電力用半導体
素子の破壊耐量を維持することが可能となる。誘電体１
０は、各電圧駆動型電力用半導体チップ１に対して最短
に位置するため、モジュール内部配線の影響を受けず、
非常に効果は大きい。また、従来のモジュール構成をそ
のまま使用できるので、大きな設計変更は必要としな
い。また、モジュール内部に誘電体１０を設けるため、
モジュール外に誘電体１０を接続する場合に比較して、
コンパクトになり、配線も簡素になる。
ｄｖ／ｄｔがコレクタ電極２とエミッタ電極３間に形成
された容量により抑制されて、電圧駆動型電力用半導体
素子の破壊耐量を維持することが可能となる。誘電体１
０は、各電圧駆動型電力用半導体チップ１に対して最短
に位置するため、モジュール内部配線の影響を受けず、
非常に効果は大きい。また、従来のモジュール構成をそ
のまま使用できるので、大きな設計変更は必要としな
い。また、モジュール内部に誘電体１０を設けるため、
モジュール外に誘電体１０を接続する場合に比較して、
コンパクトになり、配線も簡素になる。
【００１７】図２には、本発明の第２の実施の形態を示
す。本実施の形態は、上記第１の実施の形態の電圧駆動
型電力用半導体素子の複数個を並列接続して新たに１体
の電圧駆動型電力用半導体素子を構成したものである。
本実施の形態では、モジュールの大容量化に非常に適し
た構成となる。
す。本実施の形態は、上記第１の実施の形態の電圧駆動
型電力用半導体素子の複数個を並列接続して新たに１体
の電圧駆動型電力用半導体素子を構成したものである。
本実施の形態では、モジュールの大容量化に非常に適し
た構成となる。
【００１８】図３には、本発明の第３の実施の形態を示
す。本実施の形態は、前記第１の実施の形態の電圧駆動
型電力用半導体素子において、逆導通ダイオードチップ
１１をコレクタ電極２とエミッタ電極３の間に電圧駆動
型電力用半導体チップ１に逆並列となるように接続して
新たに１体の電圧駆動型電力用半導体素子を構成したも
のである。本実施の形態では、逆導通ダイオード１１を
モジュールに内蔵することで、非常に簡素な構成とな
る。
す。本実施の形態は、前記第１の実施の形態の電圧駆動
型電力用半導体素子において、逆導通ダイオードチップ
１１をコレクタ電極２とエミッタ電極３の間に電圧駆動
型電力用半導体チップ１に逆並列となるように接続して
新たに１体の電圧駆動型電力用半導体素子を構成したも
のである。本実施の形態では、逆導通ダイオード１１を
モジュールに内蔵することで、非常に簡素な構成とな
る。
【００１９】図４には、本発明の第４の実施の形態を示
す。本実施の形態は、上記第３の実施の形態の電圧駆動
型電力用半導体素子の複数個を並列接続して新たに１体
の電圧駆動型電力用半導体素子を構成したものである。
本実施の形態では、モジュールの大容量化に非常に適し
た構成となる。
す。本実施の形態は、上記第３の実施の形態の電圧駆動
型電力用半導体素子の複数個を並列接続して新たに１体
の電圧駆動型電力用半導体素子を構成したものである。
本実施の形態では、モジュールの大容量化に非常に適し
た構成となる。
【００２０】図５には、本発明の第５の実施の形態を示
す。本実施の形態は、前記第１の実施の形態の電圧駆動
型電力用半導体素子において、誘電体１０の上部に抵抗
体１７を挿入して、コレクタ電極２とエミッタ電極３は
直列接続された誘電体１０と抵抗体１７を介して積層配
置した構成となっている。
す。本実施の形態は、前記第１の実施の形態の電圧駆動
型電力用半導体素子において、誘電体１０の上部に抵抗
体１７を挿入して、コレクタ電極２とエミッタ電極３は
直列接続された誘電体１０と抵抗体１７を介して積層配
置した構成となっている。
【００２１】本実施の形態では、ターンオフ時の急峻な
ｄｖ／ｄｔがコレクタ電極２とエミッタ電極３間に直列
接続された誘電体１０と抵抗体１７により、より良く抑
制されて、電圧駆動型電力用半導体素子の破壊耐量を維
持することが可能となる。直列接続の誘電体１０と抵抗
体１７は、各電圧駆動型電力用半導体チップ１に対して
最短に位置するため、モジュール内部配線の影響を受け
ず、非常に効果は大きい。直列接続の誘電体１０と抵抗
体１７の構成方法としては、従来のモジュール構成をそ
のまま使用できるので、大きな設計変更は必要としな
い。また、モジュール内部に誘電体１０と抵抗体１７を
構成するため、モジュール外に誘電体１０と抵抗体１７
を直列接続する場合に比較して、コンパクトになり、ま
た配線も簡素になる。
ｄｖ／ｄｔがコレクタ電極２とエミッタ電極３間に直列
接続された誘電体１０と抵抗体１７により、より良く抑
制されて、電圧駆動型電力用半導体素子の破壊耐量を維
持することが可能となる。直列接続の誘電体１０と抵抗
体１７は、各電圧駆動型電力用半導体チップ１に対して
最短に位置するため、モジュール内部配線の影響を受け
ず、非常に効果は大きい。直列接続の誘電体１０と抵抗
体１７の構成方法としては、従来のモジュール構成をそ
のまま使用できるので、大きな設計変更は必要としな
い。また、モジュール内部に誘電体１０と抵抗体１７を
構成するため、モジュール外に誘電体１０と抵抗体１７
を直列接続する場合に比較して、コンパクトになり、ま
た配線も簡素になる。
【００２２】図６には、本発明の第６の実施の形態を示
す。本実施の形態は、上記第５の実施の形態の電圧駆動
型電力用半導体素子の複数個を並列接続して新たに１体
の電圧駆動型電力用半導体素子を構成したものである。
本実施の形態では、モジュールの大容量化に非常に適し
た構成となる。
す。本実施の形態は、上記第５の実施の形態の電圧駆動
型電力用半導体素子の複数個を並列接続して新たに１体
の電圧駆動型電力用半導体素子を構成したものである。
本実施の形態では、モジュールの大容量化に非常に適し
た構成となる。
【００２３】図７には、本発明の第７の実施の形態を示
す。本実施の形態は、上記第５の実施の形態の電圧駆動
型電力用半導体素子において、逆導通ダイオードチップ
１１をコレクタ電極２とエミッタ電極３の間に、電圧駆
動型電力用半導体チップ１に逆並列となるように接続し
て新たに１体の電圧駆動型電力用半導体素子を構成した
ものである。本実施の形態では、逆導通ダイオード１１
をモジュールに内蔵することで、非常に簡素な構成とな
っている。
す。本実施の形態は、上記第５の実施の形態の電圧駆動
型電力用半導体素子において、逆導通ダイオードチップ
１１をコレクタ電極２とエミッタ電極３の間に、電圧駆
動型電力用半導体チップ１に逆並列となるように接続し
て新たに１体の電圧駆動型電力用半導体素子を構成した
ものである。本実施の形態では、逆導通ダイオード１１
をモジュールに内蔵することで、非常に簡素な構成とな
っている。
【００２４】図８には、本発明の第８の実施の形態を示
す。本実施の形態は、上記第７の実施の形態の電圧駆動
型電力用半導体素子の複数個を並列接続して新たに１体
の電圧駆動型電力用半導体素子を構成したものである。
本実施の形態では、モジュールの大容量化に非常に適し
た構成となる。
す。本実施の形態は、上記第７の実施の形態の電圧駆動
型電力用半導体素子の複数個を並列接続して新たに１体
の電圧駆動型電力用半導体素子を構成したものである。
本実施の形態では、モジュールの大容量化に非常に適し
た構成となる。
【００２５】図９には、本発明の第９の実施の形態を示
す。本実施の形態から第１２の実施の形態までは、圧接
パッケージ構造の電圧駆動型電力用半導体素子に適用さ
れている。本実施の形態では、コレクタ電極１２とエミ
ッタ電極１３の間に誘電体１５が圧接接続され、コレク
タ電極１２・エミッタ電極１３間に容量が形成されてい
る。
す。本実施の形態から第１２の実施の形態までは、圧接
パッケージ構造の電圧駆動型電力用半導体素子に適用さ
れている。本実施の形態では、コレクタ電極１２とエミ
ッタ電極１３の間に誘電体１５が圧接接続され、コレク
タ電極１２・エミッタ電極１３間に容量が形成されてい
る。
【００２６】本実施の形態では、ターンオフ時の急峻な
ｄｖ／ｄｔがコレクタ電極１２とエミッタ電極１３間に
形成された容量により抑制されて、電圧駆動型電力用半
導体素子の破壊耐量を維持することが可能となる。容量
を形成する誘電体１５は、圧接パッケージ内部に構成す
るため各電圧駆動型電力用半導体チップ１に対して最短
に位置するので、配線の影響を受けず非常に効果は大き
い。また、従来の圧接パッケージ構成をそのまま使用で
きるので、大きな設計変更は必要としない。更に、圧接
パッケージ内部に誘電体１５を設けるため、圧接パッケ
ージ外に誘電体１５を接続する場合に比較して、コンパ
クトになり、また配線も簡素になる。
ｄｖ／ｄｔがコレクタ電極１２とエミッタ電極１３間に
形成された容量により抑制されて、電圧駆動型電力用半
導体素子の破壊耐量を維持することが可能となる。容量
を形成する誘電体１５は、圧接パッケージ内部に構成す
るため各電圧駆動型電力用半導体チップ１に対して最短
に位置するので、配線の影響を受けず非常に効果は大き
い。また、従来の圧接パッケージ構成をそのまま使用で
きるので、大きな設計変更は必要としない。更に、圧接
パッケージ内部に誘電体１５を設けるため、圧接パッケ
ージ外に誘電体１５を接続する場合に比較して、コンパ
クトになり、また配線も簡素になる。
【００２７】図１０には、本発明の第１０の実施の形態
を示す。本実施の形態は、上記第９の実施の形態の電圧
駆動型電力用半導体素子において、逆導通ダイオードチ
ップ１１をコレクタ電極１２とエミッタ電極１３の間に
電圧駆動型電力用半導体チップ１に逆並列となるように
圧接接続して新たに１体の電圧駆動型電力用半導体素子
を構成したものである。本実施の形態では、逆導通ダイ
オード１１を圧接パッケージに内蔵することで、非常に
簡素な構成となる。
を示す。本実施の形態は、上記第９の実施の形態の電圧
駆動型電力用半導体素子において、逆導通ダイオードチ
ップ１１をコレクタ電極１２とエミッタ電極１３の間に
電圧駆動型電力用半導体チップ１に逆並列となるように
圧接接続して新たに１体の電圧駆動型電力用半導体素子
を構成したものである。本実施の形態では、逆導通ダイ
オード１１を圧接パッケージに内蔵することで、非常に
簡素な構成となる。
【００２８】図１１には、本発明の第１１の実施の形態
を示す。本実施の形態は、上記第９の実施の形態の電圧
駆動型電力用半導体素子において、誘電体１５の上部に
抵抗体１８を挿入して、コレクタ電極１２とエミッタ電
極１３の間に直列接続された誘電体１５と抵抗体１８を
圧接接続した構成としている。
を示す。本実施の形態は、上記第９の実施の形態の電圧
駆動型電力用半導体素子において、誘電体１５の上部に
抵抗体１８を挿入して、コレクタ電極１２とエミッタ電
極１３の間に直列接続された誘電体１５と抵抗体１８を
圧接接続した構成としている。
【００２９】本実施の形態では、ターンオフ時の急峻な
ｄｖ／ｄｔがコレクタ電極１２とエミッタ電極１３間に
直列接続された誘電体１５と抵抗体１８により、より良
く抑制されて、電圧駆動型電力用半導体素子の破壊耐量
を維持することが可能となる。直列接続の誘電体１５と
抵抗体１８は、圧接パッケージ内部に構成するため各電
圧駆動型電力用半導体チップ１に対して最短に位置する
ので、配線の影響を受けず非常に効果は大きい。また、
従来の圧接パッケージ構成をそのまま使用できるので、
大きな設計変更は必要としない。また、圧接パッケージ
内部に誘電体１５と抵抗体１８を設けるため、圧接パッ
ケージ外にこれらを接続する場合に比較して、コンパク
トになり、また配線も簡素になる。
ｄｖ／ｄｔがコレクタ電極１２とエミッタ電極１３間に
直列接続された誘電体１５と抵抗体１８により、より良
く抑制されて、電圧駆動型電力用半導体素子の破壊耐量
を維持することが可能となる。直列接続の誘電体１５と
抵抗体１８は、圧接パッケージ内部に構成するため各電
圧駆動型電力用半導体チップ１に対して最短に位置する
ので、配線の影響を受けず非常に効果は大きい。また、
従来の圧接パッケージ構成をそのまま使用できるので、
大きな設計変更は必要としない。また、圧接パッケージ
内部に誘電体１５と抵抗体１８を設けるため、圧接パッ
ケージ外にこれらを接続する場合に比較して、コンパク
トになり、また配線も簡素になる。
【００３０】図１２には、本発明の第１２の実施の形態
を示す。本実施の形態は、上記第１１の実施の形態の電
圧駆動型電力用半導体素子において、逆導通ダイオード
チップ１１をコレクタ電極１２とエミッタ電極１３の間
に電圧駆動型電力用半導体チップ１に逆並列となるよう
に圧接接続して新たに１体の電圧駆動型電力用半導体素
子を構成したものである。本実施の形態では、逆導通ダ
イオード１１を圧接パッケージに内蔵することで、非常
に簡素な構成となる。
を示す。本実施の形態は、上記第１１の実施の形態の電
圧駆動型電力用半導体素子において、逆導通ダイオード
チップ１１をコレクタ電極１２とエミッタ電極１３の間
に電圧駆動型電力用半導体チップ１に逆並列となるよう
に圧接接続して新たに１体の電圧駆動型電力用半導体素
子を構成したものである。本実施の形態では、逆導通ダ
イオード１１を圧接パッケージに内蔵することで、非常
に簡素な構成となる。
【００３１】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、コレクタ電極とエミッタ電極を平行に重な
るように配置し、当該コレクタ電極とエミッタ電極の間
に誘電体を挿入して容量を持たせたため、モジュール構
造の電圧駆動型電力用半導体素子において、スイッチン
グ時の急峻なｄｖ／ｄｔを各チップに対して最短位置に
ある誘電体の容量により効果的に抑制することができ
る。誘電体の構成方法としては、従来のモジュール構成
をそのまま使用できるので大きな設計変更は必要とせ
ず、また、モジュール内部に誘電体を設けるため、モジ
ュール外部に誘電体を接続する場合に比べてコンパクト
になり、配線を簡素にすることができる。
明によれば、コレクタ電極とエミッタ電極を平行に重な
るように配置し、当該コレクタ電極とエミッタ電極の間
に誘電体を挿入して容量を持たせたため、モジュール構
造の電圧駆動型電力用半導体素子において、スイッチン
グ時の急峻なｄｖ／ｄｔを各チップに対して最短位置に
ある誘電体の容量により効果的に抑制することができ
る。誘電体の構成方法としては、従来のモジュール構成
をそのまま使用できるので大きな設計変更は必要とせ
ず、また、モジュール内部に誘電体を設けるため、モジ
ュール外部に誘電体を接続する場合に比べてコンパクト
になり、配線を簡素にすることができる。
【００３２】請求項２記載の発明によれば、前記コレク
タ電極と前記エミッタ電極の間に前記誘電体と直列に接
続されるように抵抗体を挿入し、前記コレクタ電極と前
記エミッタ電極の間に直列接続された容量と抵抗を持た
せたため、モジュール構造の電圧駆動型電力用半導体素
子において、スイッチング時の急峻なｄｖ／ｄｔを各チ
ップに対して最短位置にある直列接続の誘電体と抵抗体
により、より良く抑制することができる。直列接続の誘
電体と抵抗体の構成方法としては、従来のモジュール構
成をそのまま使用できるので大きな設計変更は必要とせ
ず、また、モジュール内部に誘電体と抵抗体を設けるた
め、モジュール外部に誘電体と抵抗体を直列接続する場
合に比べてコンパクトになり、配線を簡素にすることが
できる。
タ電極と前記エミッタ電極の間に前記誘電体と直列に接
続されるように抵抗体を挿入し、前記コレクタ電極と前
記エミッタ電極の間に直列接続された容量と抵抗を持た
せたため、モジュール構造の電圧駆動型電力用半導体素
子において、スイッチング時の急峻なｄｖ／ｄｔを各チ
ップに対して最短位置にある直列接続の誘電体と抵抗体
により、より良く抑制することができる。直列接続の誘
電体と抵抗体の構成方法としては、従来のモジュール構
成をそのまま使用できるので大きな設計変更は必要とせ
ず、また、モジュール内部に誘電体と抵抗体を設けるた
め、モジュール外部に誘電体と抵抗体を直列接続する場
合に比べてコンパクトになり、配線を簡素にすることが
できる。
【００３３】請求項３記載の発明によれば、前記コレク
タ電極に逆導通ダイオードチップの複数個を当該各ダイ
オードのカソードと接続して配置し、前記各ダイオード
のアノードと前記エミッタ電極を導体により接続したた
め、逆導通ダイオードをモジュールに内蔵することで、
構成をコンパクトにすることができる。
タ電極に逆導通ダイオードチップの複数個を当該各ダイ
オードのカソードと接続して配置し、前記各ダイオード
のアノードと前記エミッタ電極を導体により接続したた
め、逆導通ダイオードをモジュールに内蔵することで、
構成をコンパクトにすることができる。
【００３４】請求項４記載の発明によれば、請求項１，
２又は３記載の電圧駆動型電力用半導体素子を複数個並
列接続して新たに一体の電圧駆動型電力用半導体素子を
構成したため、モジュールを大容量化した場合において
も、ターンオフ時の急峻なｄｖ／ｄｔを各チップに対し
て最短位置にある誘電体、又は誘電体と抵抗体の直列接
続により効果的に抑制することができる。
２又は３記載の電圧駆動型電力用半導体素子を複数個並
列接続して新たに一体の電圧駆動型電力用半導体素子を
構成したため、モジュールを大容量化した場合において
も、ターンオフ時の急峻なｄｖ／ｄｔを各チップに対し
て最短位置にある誘電体、又は誘電体と抵抗体の直列接
続により効果的に抑制することができる。
【００３５】請求項５記載の発明によれば、電圧駆動型
電力用半導体チップの複数個が１対のコレクタ電極とエ
ミッタ電極により圧接接続されて構成された電圧駆動型
電力用半導体素子において、前記コレクタ電極とエミッ
タ電極の間に誘電体を挿入して容量を持たせたため、圧
接パッケージ構造の電圧駆動型電力用半導体素子におい
て、スイッチング時の急峻なｄｖ／ｄｔを各チップに対
して最短位置にある誘電体により効果的に抑制すること
ができる。その構成方法としては、従来の圧接パッケー
ジ構成をそのまま使用できるので大きな設計変更は必要
とせず、また、パッケージ内部に誘電体を設けるため、
パッケージ外部に誘電体を接続する場合に比べてコンパ
クトになり、配線を簡素にすることができる。
電力用半導体チップの複数個が１対のコレクタ電極とエ
ミッタ電極により圧接接続されて構成された電圧駆動型
電力用半導体素子において、前記コレクタ電極とエミッ
タ電極の間に誘電体を挿入して容量を持たせたため、圧
接パッケージ構造の電圧駆動型電力用半導体素子におい
て、スイッチング時の急峻なｄｖ／ｄｔを各チップに対
して最短位置にある誘電体により効果的に抑制すること
ができる。その構成方法としては、従来の圧接パッケー
ジ構成をそのまま使用できるので大きな設計変更は必要
とせず、また、パッケージ内部に誘電体を設けるため、
パッケージ外部に誘電体を接続する場合に比べてコンパ
クトになり、配線を簡素にすることができる。
【００３６】請求項６記載の発明によれば、前記コレク
タ電極と前記エミッタ電極の間に前記誘電体と直列に接
続されるように抵抗体を挿入し、前記コレクタ電極と前
記エミッタ電極の間に直列接続された容量と抵抗を持た
せたため、圧接パッケージ構造の電圧駆動型電力用半導
体素子において、スイッチング時の急峻なｄｖ／ｄｔを
各チップに対して最短位置にある直列接続の誘電体と抵
抗体により、より良く抑制することができる。その構成
方法としては、従来の圧接パッケージ構成をそのまま使
用できるので大きな設計変更は必要とせず、また、パッ
ケージ内部に誘電体と抵抗体を設けるため、パッケージ
外部にそれらを直列接続する場合に比べてコンパクトに
なり、配線を簡素にすることができる。
タ電極と前記エミッタ電極の間に前記誘電体と直列に接
続されるように抵抗体を挿入し、前記コレクタ電極と前
記エミッタ電極の間に直列接続された容量と抵抗を持た
せたため、圧接パッケージ構造の電圧駆動型電力用半導
体素子において、スイッチング時の急峻なｄｖ／ｄｔを
各チップに対して最短位置にある直列接続の誘電体と抵
抗体により、より良く抑制することができる。その構成
方法としては、従来の圧接パッケージ構成をそのまま使
用できるので大きな設計変更は必要とせず、また、パッ
ケージ内部に誘電体と抵抗体を設けるため、パッケージ
外部にそれらを直列接続する場合に比べてコンパクトに
なり、配線を簡素にすることができる。
【００３７】請求項７記載の発明によれば、逆導通ダイ
オードチップの複数個を前記電圧駆動型電力用半導体チ
ップと逆並列となるように前記コレクタ電極とエミッタ
電極により圧接接続したため、逆導通ダイオードを圧接
パッケージに内蔵することで、構成をコンパクトにする
ことができる。
オードチップの複数個を前記電圧駆動型電力用半導体チ
ップと逆並列となるように前記コレクタ電極とエミッタ
電極により圧接接続したため、逆導通ダイオードを圧接
パッケージに内蔵することで、構成をコンパクトにする
ことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態である電圧駆動型電
力用半導体素子の構成図である。
力用半導体素子の構成図である。
【図２】本発明の第２の実施の形態の構成図である。
【図３】本発明の第３の実施の形態の構成図である。
【図４】本発明の第４の実施の形態の構成図である。
【図５】本発明の第５の実施の形態の構成図である。
【図６】本発明の第６の実施の形態の構成図である。
【図７】本発明の第７の実施の形態の構成図である。
【図８】本発明の第８の実施の形態の構成図である。
【図９】本発明の第９の実施の形態の構成図である。
【図１０】本発明の第１０の実施の形態の構成図であ
る。
る。
【図１１】本発明の第１１の実施の形態の構成図であ
る。
る。
【図１２】本発明の第１２の実施の形態の構成図であ
る。
る。
【図１３】電圧駆動型電力用半導体素子の第１の従来技
術の構成図である。
術の構成図である。
【図１４】第２の従来技術の構成図である。
１ 電圧駆動型電力用半導体チップ ２，１２ コレクタ電極 ３，１３ エミッタ電極 １０，１５ 誘電体 １１ 逆導通ダイオード １７，１８ 抵抗体
Claims (7)
- 【請求項１】 電圧駆動型電力用半導体チップの複数個
が１枚のコレクタ電極上に当該複数の電圧駆動型電力用
半導体チップの各コレクタと接続して配置され、前記複
数の電圧駆動型電力用半導体チップの各エミッタと当該
電圧駆動型電力用半導体チップの近傍に設置された１枚
のエミッタ電極を導体により接続してなる電圧駆動型電
力用半導体素子において、前記コレクタ電極と前記エミ
ッタ電極を平行に重なるように配置し、当該コレクタ電
極とエミッタ電極の間に誘電体を挿入したことを特徴と
する電圧駆動型電力用半導体素子。 - 【請求項２】 前記コレクタ電極と前記エミッタ電極の
間に前記誘電体と直列に接続されるように抵抗体を挿入
したことを特徴とする請求項１記載の電圧駆動型電力用
半導体素子。 - 【請求項３】 前記コレクタ電極に逆導通ダイオードチ
ップの複数個を当該各ダイオードのカソードと接続して
配置し、前記各ダイオードのアノードと前記エミッタ電
極を導体により接続してなることを特徴とする請求項１
又は２記載の電圧駆動型電力用半導体素子。 - 【請求項４】 請求項１，２又は３記載の電圧駆動型電
力用半導体素子を複数個並列接続して新たに１体の電圧
駆動型電力用半導体素子を構成してなることを特徴とす
る電圧駆動型電力用半導体素子。 - 【請求項５】 電圧駆動型電力用半導体チップの複数個
が１対のコレクタ電極とエミッタ電極により圧接接続さ
れて構成された電圧駆動型電力用半導体素子において、
前記コレクタ電極とエミッタ電極の間に誘電体を挿入し
たことを特徴とする電圧駆動型電力用半導体素子。 - 【請求項６】 前記コレクタ電極と前記エミッタ電極の
間に前記誘電体と直列に接続されるように抵抗体を挿入
したことを特徴とする請求項５記載の電圧駆動型電力用
半導体素子。 - 【請求項７】 逆導通ダイオードチップの複数個を前記
電圧駆動型電力用半導体チップと逆並列となるように前
記コレクタ電極とエミッタ電極により圧接接続してなる
ことを特徴とする請求項５又は６記載の電圧駆動型電力
用半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28876099A JP3517165B2 (ja) | 1999-10-08 | 1999-10-08 | 電圧駆動型電力用半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28876099A JP3517165B2 (ja) | 1999-10-08 | 1999-10-08 | 電圧駆動型電力用半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001110824A true JP2001110824A (ja) | 2001-04-20 |
| JP3517165B2 JP3517165B2 (ja) | 2004-04-05 |
Family
ID=17734363
Family Applications (1)
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|---|---|---|---|
| JP28876099A Expired - Fee Related JP3517165B2 (ja) | 1999-10-08 | 1999-10-08 | 電圧駆動型電力用半導体素子 |
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|---|---|
| JP (1) | JP3517165B2 (ja) |
-
1999
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