JP2001110804A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2001110804A JP2001110804A JP28688099A JP28688099A JP2001110804A JP 2001110804 A JP2001110804 A JP 2001110804A JP 28688099 A JP28688099 A JP 28688099A JP 28688099 A JP28688099 A JP 28688099A JP 2001110804 A JP2001110804 A JP 2001110804A
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Abstract
(57)【要約】
【課題】 強誘電体または高誘電率を有する誘電体を容
量絶縁膜とする容量素子が内蔵された半導体装置で、多
層配線を可能にする製造方法を提供し、信頼性に優れた
半導体装置を提供する。 【解決手段】 トランジスタ２１が形成された半導体基
板２０上に第１の絶縁膜１が形成され、その上に、容量
素子用下電極２，容量絶縁膜３および容量素子用上電極
４からなる容量素子２２が形成され、その上に第２の保
護絶縁膜５が形成され、トランジスタ２１および容量素
子２２へのコンタクトホール６と第１の配線層７とが形
成され、第１の配線層７上に形成されたノンドープ酸化
珪素（ＮＳＧ）膜からなる下地緩和膜８とオゾンＴＥＯ
Ｓによる酸化珪素膜からなる第３の保護絶縁膜９が形成
され、その上に第１の配線層７へのコンタクトホール１
０と第２の配線層１１と第４の保護絶縁膜１２とが形成
される。
量絶縁膜とする容量素子が内蔵された半導体装置で、多
層配線を可能にする製造方法を提供し、信頼性に優れた
半導体装置を提供する。 【解決手段】 トランジスタ２１が形成された半導体基
板２０上に第１の絶縁膜１が形成され、その上に、容量
素子用下電極２，容量絶縁膜３および容量素子用上電極
４からなる容量素子２２が形成され、その上に第２の保
護絶縁膜５が形成され、トランジスタ２１および容量素
子２２へのコンタクトホール６と第１の配線層７とが形
成され、第１の配線層７上に形成されたノンドープ酸化
珪素（ＮＳＧ）膜からなる下地緩和膜８とオゾンＴＥＯ
Ｓによる酸化珪素膜からなる第３の保護絶縁膜９が形成
され、その上に第１の配線層７へのコンタクトホール１
０と第２の配線層１１と第４の保護絶縁膜１２とが形成
される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関するものであり、特に高誘電率を有す
る誘電体または強誘電体を容量絶縁膜とする容量素子を
用いる半導体装置の製造方法に関するものである。
その製造方法に関するものであり、特に高誘電率を有す
る誘電体または強誘電体を容量絶縁膜とする容量素子を
用いる半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】近年、マイクロコンピュータ等の高速
化、低消費電力化が推進される中で、民生用電子機器が
一段と高度化し、使用される半導体装置もその半導体素
子の微細化が急速に進んできている。それに伴って、電
子機器から発生される電磁波雑音である不要輻射が大き
な問題になっており、この不要輻射低減対策として高誘
電率を有する誘電体（以下、単に高誘電体と記す）を容
量絶縁膜とする大容量の容量素子を半導体集積回路装置
等に内蔵する技術が注目をあびている。
化、低消費電力化が推進される中で、民生用電子機器が
一段と高度化し、使用される半導体装置もその半導体素
子の微細化が急速に進んできている。それに伴って、電
子機器から発生される電磁波雑音である不要輻射が大き
な問題になっており、この不要輻射低減対策として高誘
電率を有する誘電体（以下、単に高誘電体と記す）を容
量絶縁膜とする大容量の容量素子を半導体集積回路装置
等に内蔵する技術が注目をあびている。
【０００３】また、ダイナミックＲＡＭの高集積化に伴
い、従来の珪素酸化物または珪素窒化物の代わりに、高
誘電体を容量絶縁膜として用いる技術が広く研究されて
いる。さらに、従来にない低動作電圧かつ高速書き込み
読み出し可能な不揮発性ＲＡＭの実用化を目指し、自発
分極特性を有する強誘電体膜に関する研究開発が盛んに
行われている。これらの半導体装置を実現するための最
重要課題は、容量素子の特性を劣化させることなく多層
配線を実現できるプロセスを開発することである。
い、従来の珪素酸化物または珪素窒化物の代わりに、高
誘電体を容量絶縁膜として用いる技術が広く研究されて
いる。さらに、従来にない低動作電圧かつ高速書き込み
読み出し可能な不揮発性ＲＡＭの実用化を目指し、自発
分極特性を有する強誘電体膜に関する研究開発が盛んに
行われている。これらの半導体装置を実現するための最
重要課題は、容量素子の特性を劣化させることなく多層
配線を実現できるプロセスを開発することである。
【０００４】以下、従来の半導体装置の製造方法につい
て、図面を参照しながら説明する。図２（ａ）〜（ｅ）
は従来の半導体装置の製造方法を示す工程断面図であ
る。図２において、１はトランジスタ２１が形成された
シリコン半導体基板２０上に形成された第１の保護絶縁
膜、２は容量素子２２の容量素子用下電極、３は容量素
子２２の高誘電体または強誘電体で構成された容量絶縁
膜、４は容量素子２２の容量素子用上電極、５は第２の
保護絶縁膜、６はトランジスタ２１および容量素子２２
への第１のコンタクトホール、７はトランジスタ２１お
よび容量素子２２を電気的に接続する第１の配線層、１
３は第３の保護絶縁膜、１０は第１の配線層７への第２
のコンタクトホール、１１は第１の配線層７を電気的に
接続する第２の配線層、１４は第４の保護絶縁膜であ
る。２３はシリコン半導体基板２０上の酸化膜である。
て、図面を参照しながら説明する。図２（ａ）〜（ｅ）
は従来の半導体装置の製造方法を示す工程断面図であ
る。図２において、１はトランジスタ２１が形成された
シリコン半導体基板２０上に形成された第１の保護絶縁
膜、２は容量素子２２の容量素子用下電極、３は容量素
子２２の高誘電体または強誘電体で構成された容量絶縁
膜、４は容量素子２２の容量素子用上電極、５は第２の
保護絶縁膜、６はトランジスタ２１および容量素子２２
への第１のコンタクトホール、７はトランジスタ２１お
よび容量素子２２を電気的に接続する第１の配線層、１
３は第３の保護絶縁膜、１０は第１の配線層７への第２
のコンタクトホール、１１は第１の配線層７を電気的に
接続する第２の配線層、１４は第４の保護絶縁膜であ
る。２３はシリコン半導体基板２０上の酸化膜である。
【０００５】以下、製造方法について説明する。まず、
図２（ａ）のように、トランジスタ２１が形成されたシ
リコン半導体基板２０上に第１の保護絶縁膜１を形成
し、この第１の保護絶縁膜１上に容量素子用下電極２を
スパッタ法や蒸着法で形成し、続いて高誘電体または強
誘電体で構成された容量絶縁膜３を有機金属化学気相成
長法あるいはスパッタ法で形成し、さらに容量素子用上
電極４をスパッタ法で形成後、最後に各々の膜をエッチ
ングにて所望の形上に加工し容量素子２２を形成する。
図２（ａ）のように、トランジスタ２１が形成されたシ
リコン半導体基板２０上に第１の保護絶縁膜１を形成
し、この第１の保護絶縁膜１上に容量素子用下電極２を
スパッタ法や蒸着法で形成し、続いて高誘電体または強
誘電体で構成された容量絶縁膜３を有機金属化学気相成
長法あるいはスパッタ法で形成し、さらに容量素子用上
電極４をスパッタ法で形成後、最後に各々の膜をエッチ
ングにて所望の形上に加工し容量素子２２を形成する。
【０００６】つぎに、図２（ｂ）のように、第２の保護
絶縁膜５を形成後、続いてトランジスタ（集積回路）２
１および容量素子２２へのコンタクトホール６を形成
し、さらに第１の配線層７をスパッタ法等で形成し、さ
らにトランジスタ（集積回路）２１および容量素子２２
を電気的に接続するように第１の配線層７を所望の形状
に加工し、さらに第１の熱処理を行う。
絶縁膜５を形成後、続いてトランジスタ（集積回路）２
１および容量素子２２へのコンタクトホール６を形成
し、さらに第１の配線層７をスパッタ法等で形成し、さ
らにトランジスタ（集積回路）２１および容量素子２２
を電気的に接続するように第１の配線層７を所望の形状
に加工し、さらに第１の熱処理を行う。
【０００７】つぎに、図２（ｃ）のように、第３の保護
絶縁膜１３を形成する。この第３の保護絶縁膜１３は、
プラズマＴＥＯＳ（Tetraethoxysilane ）を用いての酸
化珪素膜（以下、プラズマＴＥＯＳ膜）とする。この第
３の保護絶縁膜１３上に形成される第２の配線層１１を
所望の形状に加工するためには、十分な平坦化が必要で
あり、そのために必要となる膜厚は、容量素子用上電極
４への第１の配線層７上で約１μｍ（寸法線ａで示す）
であり、高誘電体または強誘電体で構成された容量絶縁
膜３のエッジ部で２μｍ以上（寸法線ｂで示す）であ
る。
絶縁膜１３を形成する。この第３の保護絶縁膜１３は、
プラズマＴＥＯＳ（Tetraethoxysilane ）を用いての酸
化珪素膜（以下、プラズマＴＥＯＳ膜）とする。この第
３の保護絶縁膜１３上に形成される第２の配線層１１を
所望の形状に加工するためには、十分な平坦化が必要で
あり、そのために必要となる膜厚は、容量素子用上電極
４への第１の配線層７上で約１μｍ（寸法線ａで示す）
であり、高誘電体または強誘電体で構成された容量絶縁
膜３のエッジ部で２μｍ以上（寸法線ｂで示す）であ
る。
【０００８】つぎに、図２（ｄ）のように、第１の配線
層７へのコンタクトホール１０を形成し、続いて第２の
配線層１１をスパッタ法等で形成し、さらに第１の配線
層７を電気的に接続するように第２の配線層１１を所望
の形状に加工して、さらに第３の熱処理を行う。
層７へのコンタクトホール１０を形成し、続いて第２の
配線層１１をスパッタ法等で形成し、さらに第１の配線
層７を電気的に接続するように第２の配線層１１を所望
の形状に加工して、さらに第３の熱処理を行う。
【０００９】最後に、図２（ｅ）のように、第４の保護
絶縁膜１４を形成する。
絶縁膜１４を形成する。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、第３の保護絶縁膜１３をプラズマＴＥＯ
Ｓ膜により形成すると、容量素子２２のエッジ部で第３
の保護絶縁膜１３の膜厚が２μｍ以上であり、その結果
容量素子２２へ作用するストレスが大きくなり、高誘電
体または強誘電体で構成された容量絶縁膜３の特性が劣
化し、容量素子２２に正常な特性が得られなくなり、ま
た工程も多くなるという問題を有していた。
来の構成では、第３の保護絶縁膜１３をプラズマＴＥＯ
Ｓ膜により形成すると、容量素子２２のエッジ部で第３
の保護絶縁膜１３の膜厚が２μｍ以上であり、その結果
容量素子２２へ作用するストレスが大きくなり、高誘電
体または強誘電体で構成された容量絶縁膜３の特性が劣
化し、容量素子２２に正常な特性が得られなくなり、ま
た工程も多くなるという問題を有していた。
【００１１】本発明の目的は、容量素子に作用するスト
レスを低減することができて容量素子の特性を良好にす
ることができ、容量素子の特性を劣化させることなく多
層配線を実現できる半導体装置およびその製造方法を提
供することである。
レスを低減することができて容量素子の特性を良好にす
ることができ、容量素子の特性を劣化させることなく多
層配線を実現できる半導体装置およびその製造方法を提
供することである。
【００１２】
【課題を解決するための手段】本発明の請求項１に記載
の半導体装置は、半導体基板上に形成されたトランジス
タと、トランジスタを覆うように形成された第１の保護
絶縁膜と、高誘電率を有する誘電体または強誘電体を容
量絶縁膜とし第１の保護絶縁膜上に形成された容量素子
と、第１の保護絶縁膜上で容量素子を覆うように形成さ
れた第２の保護絶縁膜と、第２の保護絶縁膜上に形成さ
れコンタクトホールを介してトランジスタおよび容量素
子を電気的に接続する第１の配線層と、ノンドープ酸化
珪素膜からなり第１の配線層を覆うように形成された下
地緩和膜と、オゾンＴＥＯＳを用いた酸化珪素膜からな
り下地緩和膜上に形成された第３の保護絶縁膜と、第３
の保護絶縁膜上に形成された第２の配線層と、第２の配
線層を覆うように形成された第４の保護絶縁膜とを備え
ている。
の半導体装置は、半導体基板上に形成されたトランジス
タと、トランジスタを覆うように形成された第１の保護
絶縁膜と、高誘電率を有する誘電体または強誘電体を容
量絶縁膜とし第１の保護絶縁膜上に形成された容量素子
と、第１の保護絶縁膜上で容量素子を覆うように形成さ
れた第２の保護絶縁膜と、第２の保護絶縁膜上に形成さ
れコンタクトホールを介してトランジスタおよび容量素
子を電気的に接続する第１の配線層と、ノンドープ酸化
珪素膜からなり第１の配線層を覆うように形成された下
地緩和膜と、オゾンＴＥＯＳを用いた酸化珪素膜からな
り下地緩和膜上に形成された第３の保護絶縁膜と、第３
の保護絶縁膜上に形成された第２の配線層と、第２の配
線層を覆うように形成された第４の保護絶縁膜とを備え
ている。
【００１３】この構成によると、下地緩和膜を形成し、
その上に第３の保護絶縁膜として、成膜時にセルフリフ
ローするオゾンＴＥＯＳを用いた酸化珪素膜を用いたこ
とにより、容量素子上の第３の保護絶縁膜の膜厚を１μ
ｍ以下にでき、容量素子へ作用するストレスを低減で
き、したがって容量素子に正常な特性を得ることができ
る。その結果、容量素子の特性を劣化させることなく多
層配線を実現できる。
その上に第３の保護絶縁膜として、成膜時にセルフリフ
ローするオゾンＴＥＯＳを用いた酸化珪素膜を用いたこ
とにより、容量素子上の第３の保護絶縁膜の膜厚を１μ
ｍ以下にでき、容量素子へ作用するストレスを低減で
き、したがって容量素子に正常な特性を得ることができ
る。その結果、容量素子の特性を劣化させることなく多
層配線を実現できる。
【００１４】本発明の請求項２に記載の半導体装置は、
請求項１に記載の半導体装置において、第３の保護絶縁
膜を構成するオゾンＴＥＯＳを用いた酸化珪素膜の３４
５０ｃｍ-1でのＳｉ−ＯＨ結合吸収係数が８００ｃｍ-1
以下であることを特徴とする。
請求項１に記載の半導体装置において、第３の保護絶縁
膜を構成するオゾンＴＥＯＳを用いた酸化珪素膜の３４
５０ｃｍ-1でのＳｉ−ＯＨ結合吸収係数が８００ｃｍ-1
以下であることを特徴とする。
【００１５】この構成によると、オゾンＴＥＯＳを用い
た酸化珪素膜中の含有水分量をできるだけ少なくするこ
とにより、容量素子への水分、特にＯＨ基やＨ基の侵入
の抑制と成膜後の熱処理によるクラックの発生の抑制と
を可能にし、容量素子の特性のさらなる向上を実現でき
る。
た酸化珪素膜中の含有水分量をできるだけ少なくするこ
とにより、容量素子への水分、特にＯＨ基やＨ基の侵入
の抑制と成膜後の熱処理によるクラックの発生の抑制と
を可能にし、容量素子の特性のさらなる向上を実現でき
る。
【００１６】本発明の請求項３に記載の半導体装置は、
請求項１に記載の半導体装置において、第３の保護絶縁
膜を構成するオゾンＴＥＯＳを用いた酸化珪素膜の膜厚
が１μｍ以下０．５μｍ以上であることを特徴とする。
請求項１に記載の半導体装置において、第３の保護絶縁
膜を構成するオゾンＴＥＯＳを用いた酸化珪素膜の膜厚
が１μｍ以下０．５μｍ以上であることを特徴とする。
【００１７】この構成によると、第３の保護絶縁膜によ
る保護絶縁の機能を損なうことなく、第３の保護絶縁膜
の薄膜化による低ストレス化により容量素子の特性の向
上を実現できる。
る保護絶縁の機能を損なうことなく、第３の保護絶縁膜
の薄膜化による低ストレス化により容量素子の特性の向
上を実現できる。
【００１８】本発明の請求項４に記載の半導体装置は、
請求項１に記載の半導体装置において、第４の保護絶縁
膜が窒化珪素膜または酸化珪素と窒化珪素の積層膜から
なることを特徴とする。
請求項１に記載の半導体装置において、第４の保護絶縁
膜が窒化珪素膜または酸化珪素と窒化珪素の積層膜から
なることを特徴とする。
【００１９】この構成によると、半導体装置内部への水
分の侵入を抑制することができる。
分の侵入を抑制することができる。
【００２０】本発明の請求項５に記載の半導体装置の製
造方法は、半導体基板上にトランジスタを形成する工程
と、トランジスタを覆うように第１の保護絶縁膜を形成
する工程と、第１の保護絶縁膜上に高誘電率を有する誘
電体または強誘電体を容量絶縁膜とする容量素子を形成
する工程と、第１の保護絶縁膜上で容量素子を覆うよう
に第２の保護絶縁膜を形成する工程と、第２の保護絶縁
膜上にコンタクトホールを介してトランジスタおよび容
量素子を電気的に接続する第１の配線層を形成する工程
と、その後第１の熱処理をする工程と、第１の配線層を
覆うようにノンドープ酸化珪素膜からなる下地緩和膜を
形成する工程と、下地緩和膜上にオゾンＴＥＯＳを用い
た酸化珪素膜からなる第３の保護絶縁膜を形成する工程
と、その後第２の熱処理をする工程と、第３の保護絶縁
膜上に第２の配線層を形成する工程と、その後第３の熱
処理をする工程と、第２の配線層を覆うように第４の保
護絶縁膜を形成する工程とを含む。
造方法は、半導体基板上にトランジスタを形成する工程
と、トランジスタを覆うように第１の保護絶縁膜を形成
する工程と、第１の保護絶縁膜上に高誘電率を有する誘
電体または強誘電体を容量絶縁膜とする容量素子を形成
する工程と、第１の保護絶縁膜上で容量素子を覆うよう
に第２の保護絶縁膜を形成する工程と、第２の保護絶縁
膜上にコンタクトホールを介してトランジスタおよび容
量素子を電気的に接続する第１の配線層を形成する工程
と、その後第１の熱処理をする工程と、第１の配線層を
覆うようにノンドープ酸化珪素膜からなる下地緩和膜を
形成する工程と、下地緩和膜上にオゾンＴＥＯＳを用い
た酸化珪素膜からなる第３の保護絶縁膜を形成する工程
と、その後第２の熱処理をする工程と、第３の保護絶縁
膜上に第２の配線層を形成する工程と、その後第３の熱
処理をする工程と、第２の配線層を覆うように第４の保
護絶縁膜を形成する工程とを含む。
【００２１】この方法によると、第３の保護絶縁膜とし
て成膜時にセルフリフローするオゾンＴＥＯＳを用いた
酸化珪素膜を用いることにより、容量素子上の第３の保
護絶縁膜の膜厚を１μｍ以下にでき、容量素子へ作用す
るストレスを低減でき、容量素子の正常な特性を得るこ
とができる。その結果、容量素子の特性を劣化させるこ
となく多層配線を実現できる。
て成膜時にセルフリフローするオゾンＴＥＯＳを用いた
酸化珪素膜を用いることにより、容量素子上の第３の保
護絶縁膜の膜厚を１μｍ以下にでき、容量素子へ作用す
るストレスを低減でき、容量素子の正常な特性を得るこ
とができる。その結果、容量素子の特性を劣化させるこ
となく多層配線を実現できる。
【００２２】本発明の請求項６に記載の半導体装置の製
造方法は、請求項５記載の半導体装置の製造方法におい
て、第３の保護絶縁膜を構成するオゾンＴＥＯＳを用い
た酸化珪素膜の成膜時のオゾン濃度が５．５ｍｏｌ％以
上であることを特徴とする。
造方法は、請求項５記載の半導体装置の製造方法におい
て、第３の保護絶縁膜を構成するオゾンＴＥＯＳを用い
た酸化珪素膜の成膜時のオゾン濃度が５．５ｍｏｌ％以
上であることを特徴とする。
【００２３】この方法によると、成膜時のオゾン濃度を
高くすることにより、低ストレス、低水分含有量かつ熱
処理によるクラックの抑制を実現でき、容量素子のさら
なる特性の向上を実現できる。
高くすることにより、低ストレス、低水分含有量かつ熱
処理によるクラックの抑制を実現でき、容量素子のさら
なる特性の向上を実現できる。
【００２４】本発明の請求項７に記載の半導体装置の製
造方法は、請求項５記載の半導体装置の製造方法におい
て、第３の保護絶縁膜を構成するオゾンＴＥＯＳを用い
た酸化珪素膜の成膜時のストレスが４×１０4 Ｎ／ｃｍ
2 以下１×１０2 Ｎ／ｃｍ2以上のテンサイルストレス
であることを特徴とする。
造方法は、請求項５記載の半導体装置の製造方法におい
て、第３の保護絶縁膜を構成するオゾンＴＥＯＳを用い
た酸化珪素膜の成膜時のストレスが４×１０4 Ｎ／ｃｍ
2 以下１×１０2 Ｎ／ｃｍ2以上のテンサイルストレス
であることを特徴とする。
【００２５】この方法によると、オゾンＴＥＯＳを用い
た酸化珪素膜の低ストレス化により容量素子へ作用する
ストレスを低減できるため、容量素子のさらなる特性の
向上を実現できる。
た酸化珪素膜の低ストレス化により容量素子へ作用する
ストレスを低減できるため、容量素子のさらなる特性の
向上を実現できる。
【００２６】本発明の請求項８に記載の半導体装置の製
造方法は、請求項５記載の半導体装置の製造方法におい
て、第２の熱処理を３５０℃以上４５０℃以下の温度範
囲で行うことを特徴とする。
造方法は、請求項５記載の半導体装置の製造方法におい
て、第２の熱処理を３５０℃以上４５０℃以下の温度範
囲で行うことを特徴とする。
【００２７】この方法によると、熱処理によるストレス
の低減、オゾンＴＥＯＳを用いた酸化珪素膜の緻密化を
可能にするため、容量素子のさらなる特性の向上を実現
できる。
の低減、オゾンＴＥＯＳを用いた酸化珪素膜の緻密化を
可能にするため、容量素子のさらなる特性の向上を実現
できる。
【００２８】本発明の請求項９に記載の半導体装置の製
造方法は、請求項５記載の半導体装置の製造方法におい
て、第２の熱処理雰囲気が少なくとも酸素を含むことを
特徴とする。
造方法は、請求項５記載の半導体装置の製造方法におい
て、第２の熱処理雰囲気が少なくとも酸素を含むことを
特徴とする。
【００２９】この方法によると、熱処理によるストレス
の低減、容量絶縁膜への酸素の供給を可能にし、容量素
子のさらなる特性の向上を実現できる。
の低減、容量絶縁膜への酸素の供給を可能にし、容量素
子のさらなる特性の向上を実現できる。
【００３０】本発明の請求項１０に記載の半導体装置の
製造方法は、請求項５記載の半導体装置の製造方法にお
いて、第３の保護絶縁膜を構成するオゾンＴＥＯＳを用
いた酸化珪素膜の第２の熱処理後のストレスが３×１０
4 Ｎ／ｃｍ2 以下１×１０2Ｎ／ｃｍ2 以上のテンサイ
ルストレスであることを特徴とする。
製造方法は、請求項５記載の半導体装置の製造方法にお
いて、第３の保護絶縁膜を構成するオゾンＴＥＯＳを用
いた酸化珪素膜の第２の熱処理後のストレスが３×１０
4 Ｎ／ｃｍ2 以下１×１０2Ｎ／ｃｍ2 以上のテンサイ
ルストレスであることを特徴とする。
【００３１】この方法によると、オゾンＴＥＯＳを用い
た酸化珪素膜の低ストレス化により容量素子へ作用する
ストレスを低減できるため、容量素子のさらなる特性の
向上を実現できる。
た酸化珪素膜の低ストレス化により容量素子へ作用する
ストレスを低減できるため、容量素子のさらなる特性の
向上を実現できる。
【００３２】本発明の請求項１１に記載の半導体装置の
製造方法は、請求項５記載の半導体装置の製造方法にお
いて、第３の熱処理を３００℃以上４５０℃以下の温度
範囲で行うことを特徴とする。
製造方法は、請求項５記載の半導体装置の製造方法にお
いて、第３の熱処理を３００℃以上４５０℃以下の温度
範囲で行うことを特徴とする。
【００３３】この方法によると、第２の配線層の緻密化
と低ストレス化とを可能にできる。
と低ストレス化とを可能にできる。
【００３４】本発明の請求項１２に記載の半導体装置の
製造方法は、請求項５記載の半導体装置の製造方法にお
いて、第３の熱処理雰囲気が窒素、アルゴンまたはヘリ
ウムを少なくとも含むことを特徴とする。
製造方法は、請求項５記載の半導体装置の製造方法にお
いて、第３の熱処理雰囲気が窒素、アルゴンまたはヘリ
ウムを少なくとも含むことを特徴とする。
【００３５】この方法によると、第２の配線層の緻密化
と低ストレス化とを可能にできる。
と低ストレス化とを可能にできる。
【００３６】本発明の請求項１３に記載の半導体装置の
製造方法は、請求項５記載の半導体装置の製造方法にお
いて、第４の保護絶縁膜が酸化珪素膜と窒化珪素膜の積
層膜であり、酸化珪素膜の成膜方法がシランまたはジシ
ランを用いた常圧ＣＶＤ法、減圧ＣＶＤ法あるいはプラ
ズマＣＶＤ法であり、酸化珪素膜のストレス方向がテン
サイルストレスであることを特徴とする。
製造方法は、請求項５記載の半導体装置の製造方法にお
いて、第４の保護絶縁膜が酸化珪素膜と窒化珪素膜の積
層膜であり、酸化珪素膜の成膜方法がシランまたはジシ
ランを用いた常圧ＣＶＤ法、減圧ＣＶＤ法あるいはプラ
ズマＣＶＤ法であり、酸化珪素膜のストレス方向がテン
サイルストレスであることを特徴とする。
【００３７】この方法によると、窒化珪素膜のコンプレ
ッシブストレスが大きい場合に、テンサイルストレスを
有する酸化珪素膜を窒化珪素膜の下に形成することによ
り、容量素子へ作用するストレスを相殺できるため、容
量素子の特性のさらなる向上を可能にする。
ッシブストレスが大きい場合に、テンサイルストレスを
有する酸化珪素膜を窒化珪素膜の下に形成することによ
り、容量素子へ作用するストレスを相殺できるため、容
量素子の特性のさらなる向上を可能にする。
【００３８】本発明の請求項１４に記載の半導体装置の
製造方法は、請求項５記載の半導体装置の製造方法にお
いて、第４の保護絶縁膜がオゾンＴＥＯＳを用いた常圧
ＣＶＤ法または減圧ＣＶＤ法であり、酸化珪素膜のスト
レス方向がテンサイルストレスであることを特徴とす
る。
製造方法は、請求項５記載の半導体装置の製造方法にお
いて、第４の保護絶縁膜がオゾンＴＥＯＳを用いた常圧
ＣＶＤ法または減圧ＣＶＤ法であり、酸化珪素膜のスト
レス方向がテンサイルストレスであることを特徴とす
る。
【００３９】この方法によると、窒化珪素膜のコンプレ
ッシブストレスが大きい場合に、テンサイルストレスを
有する酸化珪素膜を窒化珪素膜の下に形成することによ
り、容量素子へ作用するストレスを相殺できるため、容
量素子の特性のさらなる向上を可能にする。
ッシブストレスが大きい場合に、テンサイルストレスを
有する酸化珪素膜を窒化珪素膜の下に形成することによ
り、容量素子へ作用するストレスを相殺できるため、容
量素子の特性のさらなる向上を可能にする。
【００４０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図を参照しながら説明する。
て、図を参照しながら説明する。
【００４１】図１（ａ）〜（ｅ）は本発明の実施の形態
における半導体装置の製造方法の工程断面図である。図
１において、１はトランジスタ２１が形成されたシリコ
ン半導体基板２０上に形成された第１の保護絶縁膜、２
は容量素子２２の容量素子用下電極、３は容量素子２２
の高誘電体または強誘電体で構成された容量絶縁膜、４
は容量素子２２の容量素子用上電極、５は第２の保護絶
縁膜、６はトランジスタ２１および容量素子２２への第
１のコンタクトホール、７はトランジスタ２１および容
量素子２２を電気的に接続する第１の配線層、８は下地
緩和膜、９は第３の保護絶縁膜、１０は第１の配線層７
への第２のコンタクトホール、１１は第１の配線層７を
電気的に接続する第２の配線層、１２は第４の保護絶縁
膜である。２３はシリコン半導体基板２０上の酸化膜で
ある。
における半導体装置の製造方法の工程断面図である。図
１において、１はトランジスタ２１が形成されたシリコ
ン半導体基板２０上に形成された第１の保護絶縁膜、２
は容量素子２２の容量素子用下電極、３は容量素子２２
の高誘電体または強誘電体で構成された容量絶縁膜、４
は容量素子２２の容量素子用上電極、５は第２の保護絶
縁膜、６はトランジスタ２１および容量素子２２への第
１のコンタクトホール、７はトランジスタ２１および容
量素子２２を電気的に接続する第１の配線層、８は下地
緩和膜、９は第３の保護絶縁膜、１０は第１の配線層７
への第２のコンタクトホール、１１は第１の配線層７を
電気的に接続する第２の配線層、１２は第４の保護絶縁
膜である。２３はシリコン半導体基板２０上の酸化膜で
ある。
【００４２】以下、製造方法について説明する。まず、
図１（ａ）のように、トランジスタ２１が形成されたシ
リコン半導体基板２０上に第１の保護絶縁膜１を形成
し、この第１の保護絶縁膜１上に容量素子用下電極２を
スパッタ法や蒸着法で形成し、続いて高誘電体または強
誘電体で構成された容量絶縁膜３を有機金属堆積法、有
機金属化学気相成長法あるいはスパッタ法で形成し、さ
らに容量素子用上電極４をスパッタ法や蒸着法で形成し
て、最後に各々の膜をエッチングにより所望の形状に加
工し容量素子２２を形成する。
図１（ａ）のように、トランジスタ２１が形成されたシ
リコン半導体基板２０上に第１の保護絶縁膜１を形成
し、この第１の保護絶縁膜１上に容量素子用下電極２を
スパッタ法や蒸着法で形成し、続いて高誘電体または強
誘電体で構成された容量絶縁膜３を有機金属堆積法、有
機金属化学気相成長法あるいはスパッタ法で形成し、さ
らに容量素子用上電極４をスパッタ法や蒸着法で形成し
て、最後に各々の膜をエッチングにより所望の形状に加
工し容量素子２２を形成する。
【００４３】容量素子用下電極２および容量素子用上電
極４としては、白金、パラディウム、ルテニウム、酸化
ルテニウム、イリジウムおよび酸化イリジウム等が用い
られる。また、高誘電体または強誘電体で構成された容
量絶縁膜３としては、Ｂａ1- x Ｓｒx ＴｉＯ3 ，ＳｒＴ
ｉＯ3 ，Ｔａ2 Ｏ5 ，ＰｂＺｒ1-x Ｔｉx Ｏ3 ，ＳｒＢ
ｉ2 Ｔａ2 Ｏ9 ，ＳｒＢｉ2 Ｔａx Ｎｂ1-x Ｏ9 等が用
いられる。
極４としては、白金、パラディウム、ルテニウム、酸化
ルテニウム、イリジウムおよび酸化イリジウム等が用い
られる。また、高誘電体または強誘電体で構成された容
量絶縁膜３としては、Ｂａ1- x Ｓｒx ＴｉＯ3 ，ＳｒＴ
ｉＯ3 ，Ｔａ2 Ｏ5 ，ＰｂＺｒ1-x Ｔｉx Ｏ3 ，ＳｒＢ
ｉ2 Ｔａ2 Ｏ9 ，ＳｒＢｉ2 Ｔａx Ｎｂ1-x Ｏ9 等が用
いられる。
【００４４】つぎに、図１（ｂ）のように、第２の保護
絶縁膜５を形成し、続いてトランジスタ２１および容量
素子２２へのコンタクトホール６を形成し、さらに第１
の配線層７としてチタン、窒化チタン、アルミニウムお
よび窒化チタンの積層膜をスパッタ法等で形成し、さら
にトランジスタ（集積回路）２１および容量素子２２を
電気的に接続するように第１の配線層７を所望の形状に
加工し、さらに第１の熱処理を行う。
絶縁膜５を形成し、続いてトランジスタ２１および容量
素子２２へのコンタクトホール６を形成し、さらに第１
の配線層７としてチタン、窒化チタン、アルミニウムお
よび窒化チタンの積層膜をスパッタ法等で形成し、さら
にトランジスタ（集積回路）２１および容量素子２２を
電気的に接続するように第１の配線層７を所望の形状に
加工し、さらに第１の熱処理を行う。
【００４５】つぎに、図１（ｃ）のように、ノンドープ
酸化珪素（ＮＳＧ）膜からなる下地緩和膜８を形成し、
オゾンＴＥＯＳを用いた酸化珪素膜からなる第３の保護
絶縁膜９を形成する。第３の保護絶縁膜９となるオゾン
ＴＥＯＳを用いた酸化珪素膜は、成膜時にセルフリフロ
ーするため、薄膜での平坦化が可能である。この場合に
おいて、第２の配線層１１を所望の形状で加工するため
に必要な、オゾンＴＥＯＳを用いた酸化珪素膜の膜厚
は、容量素子用上電極４への第１の配線層上で約０．８
μｍ（寸法線ａで示す）、高誘電体または強誘電体で構
成された容量絶縁膜３のエッジ部で約０．５μｍ（寸法
線ｂで示す）であり、容量素子２２へのストレスを低く
する上で十分に薄いものである。
酸化珪素（ＮＳＧ）膜からなる下地緩和膜８を形成し、
オゾンＴＥＯＳを用いた酸化珪素膜からなる第３の保護
絶縁膜９を形成する。第３の保護絶縁膜９となるオゾン
ＴＥＯＳを用いた酸化珪素膜は、成膜時にセルフリフロ
ーするため、薄膜での平坦化が可能である。この場合に
おいて、第２の配線層１１を所望の形状で加工するため
に必要な、オゾンＴＥＯＳを用いた酸化珪素膜の膜厚
は、容量素子用上電極４への第１の配線層上で約０．８
μｍ（寸法線ａで示す）、高誘電体または強誘電体で構
成された容量絶縁膜３のエッジ部で約０．５μｍ（寸法
線ｂで示す）であり、容量素子２２へのストレスを低く
する上で十分に薄いものである。
【００４６】つぎに、第２の熱処理として、４５０℃で
１時間の酸素雰囲気中でのアニールを行い、オゾンＴＥ
ＯＳを用いた酸化珪素膜のストレス低減、緻密化および
容量素子への酸素の供給を行う。
１時間の酸素雰囲気中でのアニールを行い、オゾンＴＥ
ＯＳを用いた酸化珪素膜のストレス低減、緻密化および
容量素子への酸素の供給を行う。
【００４７】つぎに、図１（ｄ）のように、第１の配線
層７へのコンタクトホール１０を形成し、続いて第２の
配線層１１としてチタン、アルミニウムおよび窒化チタ
ンの積層膜をスパッタ法等で形成し、さらに第１の配線
層を電気的に接続するように第２の配線層１１を所望の
形状に加工して、さらに第３の熱処理として、４００℃
で３０分の窒素雰囲気中でのアニールを行い、第２の配
線層１１の緻密化および低ストレス化を行う。
層７へのコンタクトホール１０を形成し、続いて第２の
配線層１１としてチタン、アルミニウムおよび窒化チタ
ンの積層膜をスパッタ法等で形成し、さらに第１の配線
層を電気的に接続するように第２の配線層１１を所望の
形状に加工して、さらに第３の熱処理として、４００℃
で３０分の窒素雰囲気中でのアニールを行い、第２の配
線層１１の緻密化および低ストレス化を行う。
【００４８】最後に、図１（ｅ）のように第４の保護絶
縁膜１２を形成する。第４の保護絶縁膜としては、プラ
ズマＣＶＤ法で形成される窒化珪素膜を用いる。第４の
保護膜を設けたことにより、半導体装置への水分の侵入
を抑制できる。
縁膜１２を形成する。第４の保護絶縁膜としては、プラ
ズマＣＶＤ法で形成される窒化珪素膜を用いる。第４の
保護膜を設けたことにより、半導体装置への水分の侵入
を抑制できる。
【００４９】第４の保護絶縁膜としては、酸化珪素と窒
化珪素の積層膜を用いてもよい。この場合、その酸化珪
素膜の成膜方法は、シランガスまたはジシランガスを用
いた常圧ＣＶＤ法、減圧ＣＶＤ法あるいはプラズマＣＶ
Ｄ法でもよく、またオゾンＴＥＯＳを用いた常圧ＣＶＤ
法または減圧ＣＶＤ法でもよい。いずれの方法でも、膜
のストレス方向をテンサイルとすれば、プラズマＣＶＤ
法で形成される窒化珪素膜のコンプレッシブストレスが
大きい場合に、テンサイルストレスを有する酸化珪素膜
を窒化珪素膜の下に形成することにより、容量素子２２
へ作用するストレスを相殺できるため、容量素子２２の
特性をさらに向上させることが可能になる。 このよう
に、上記実施の形態によれば、ノンドープ酸化珪素膜か
らなる下地緩和膜８とオゾンＴＥＯＳを用いた酸化珪素
膜からなる第３の保護絶縁膜９との積層構造にすること
により、下地の材料に関係なく（影響されることのな
い）かつステップカバレッジを改善でき、容量素子２２
上の第３の保護絶縁膜９の膜厚を薄膜化できるために、
容量素子２２へ作用するストレスを低減できる。
化珪素の積層膜を用いてもよい。この場合、その酸化珪
素膜の成膜方法は、シランガスまたはジシランガスを用
いた常圧ＣＶＤ法、減圧ＣＶＤ法あるいはプラズマＣＶ
Ｄ法でもよく、またオゾンＴＥＯＳを用いた常圧ＣＶＤ
法または減圧ＣＶＤ法でもよい。いずれの方法でも、膜
のストレス方向をテンサイルとすれば、プラズマＣＶＤ
法で形成される窒化珪素膜のコンプレッシブストレスが
大きい場合に、テンサイルストレスを有する酸化珪素膜
を窒化珪素膜の下に形成することにより、容量素子２２
へ作用するストレスを相殺できるため、容量素子２２の
特性をさらに向上させることが可能になる。 このよう
に、上記実施の形態によれば、ノンドープ酸化珪素膜か
らなる下地緩和膜８とオゾンＴＥＯＳを用いた酸化珪素
膜からなる第３の保護絶縁膜９との積層構造にすること
により、下地の材料に関係なく（影響されることのな
い）かつステップカバレッジを改善でき、容量素子２２
上の第３の保護絶縁膜９の膜厚を薄膜化できるために、
容量素子２２へ作用するストレスを低減できる。
【００５０】例えば、第３の保護絶縁膜９をオゾンＴＥ
ＯＳを用いた酸化珪素膜１μｍを用いた場合と、プラズ
マＴＥＯＳ膜３．４μｍ堆積後レジストエッチバック法
により１．５μｍエッチバックした場合とで、容量絶縁
膜として強誘電体であるＳｒＢｉ2 Ｔａ2 Ｏ9 を用いた
容量素子の特性を比較すると、図３に示すように、残留
分極量で７μＣ／ｃｍ2 （直線Ｘ参照）、絶縁耐圧で２
３Ｖ（直線Ｙ参照）の特性向上を実現できる。
ＯＳを用いた酸化珪素膜１μｍを用いた場合と、プラズ
マＴＥＯＳ膜３．４μｍ堆積後レジストエッチバック法
により１．５μｍエッチバックした場合とで、容量絶縁
膜として強誘電体であるＳｒＢｉ2 Ｔａ2 Ｏ9 を用いた
容量素子の特性を比較すると、図３に示すように、残留
分極量で７μＣ／ｃｍ2 （直線Ｘ参照）、絶縁耐圧で２
３Ｖ（直線Ｙ参照）の特性向上を実現できる。
【００５１】オゾンＴＥＯＳを用いた酸化珪素膜の膜質
としては、３４５０ｃｍ-1でのＳｉ−ＯＨ結合吸収係数
が８００ｃｍ-1以下であることが望ましい。なぜなら、
オゾンＴＥＯＳを用いた酸化珪素膜中の含有水分量をで
きるだけ少なくすることにより、容量素子への水分、特
にＯＨ基やＨ基、の浸入の抑制と、成膜後の熱処理によ
るクラックの発生の抑制とを可能にし、容量素子の特性
のさらなる向上を実現できるからである。
としては、３４５０ｃｍ-1でのＳｉ−ＯＨ結合吸収係数
が８００ｃｍ-1以下であることが望ましい。なぜなら、
オゾンＴＥＯＳを用いた酸化珪素膜中の含有水分量をで
きるだけ少なくすることにより、容量素子への水分、特
にＯＨ基やＨ基、の浸入の抑制と、成膜後の熱処理によ
るクラックの発生の抑制とを可能にし、容量素子の特性
のさらなる向上を実現できるからである。
【００５２】また、オゾンＴＥＯＳを用いた酸化珪素膜
の成膜時のストレスは４×１０4 Ｎ／ｃｍ2 以下のテン
サイルストレス（引っ張り応力）であることが望まし
い。この範囲以上のストレスを有した場合には、ストレ
スによる容量素子の特性の劣化が起こる可能性がある。
また、オゾンＴＥＯＳを用いた酸化珪素膜のテンサイル
ストレスが１×１０2 Ｎ／ｃｍ2 以上であることが、電
気的特性の向上のために望ましい。
の成膜時のストレスは４×１０4 Ｎ／ｃｍ2 以下のテン
サイルストレス（引っ張り応力）であることが望まし
い。この範囲以上のストレスを有した場合には、ストレ
スによる容量素子の特性の劣化が起こる可能性がある。
また、オゾンＴＥＯＳを用いた酸化珪素膜のテンサイル
ストレスが１×１０2 Ｎ／ｃｍ2 以上であることが、電
気的特性の向上のために望ましい。
【００５３】また、オゾンＴＥＯＳを用いた酸化珪素膜
の膜厚は１μｍ以下０．５μｍ以上であることを特徴が
望ましい。１μｍ以上になると、膜の有するストレスが
大きくなり容量素子の劣化が起こる可能性があり、かつ
後の熱処理によりクラックが発生する可能性がある。一
方、０．５μｍ以下になると、十分な平坦化ができなく
なり、第２の配線層を加工する際にエッチング残り等が
発生する可能性がある。
の膜厚は１μｍ以下０．５μｍ以上であることを特徴が
望ましい。１μｍ以上になると、膜の有するストレスが
大きくなり容量素子の劣化が起こる可能性があり、かつ
後の熱処理によりクラックが発生する可能性がある。一
方、０．５μｍ以下になると、十分な平坦化ができなく
なり、第２の配線層を加工する際にエッチング残り等が
発生する可能性がある。
【００５４】また、オゾンＴＥＯＳを用いた酸化珪素膜
の成膜時のオゾン濃度は５．５ｍｏｌ％以上であること
が望ましい。何故なら、成膜時のオゾン濃度を高くする
ことにより、低ストレス、低水分含有量かつ熱処理によ
るクラックの抑制を実現でき、容量素子の特性の向上を
実現できるからである。
の成膜時のオゾン濃度は５．５ｍｏｌ％以上であること
が望ましい。何故なら、成膜時のオゾン濃度を高くする
ことにより、低ストレス、低水分含有量かつ熱処理によ
るクラックの抑制を実現でき、容量素子の特性の向上を
実現できるからである。
【００５５】最後に、オゾンＴＥＯＳを用いた酸化珪素
膜の第２の熱処理後のストレスが３×１０4 Ｎ／ｃｍ2
以下１×１０2 Ｎ／ｃｍ2 以上のテンサイルストレスで
あることが望ましい。オゾンＴＥＯＳを用いた酸化珪素
膜の低ストレス化による容量素子へ作用するストレスの
低減が可能となり、容量素子の特性向上を実現できる。
膜の第２の熱処理後のストレスが３×１０4 Ｎ／ｃｍ2
以下１×１０2 Ｎ／ｃｍ2 以上のテンサイルストレスで
あることが望ましい。オゾンＴＥＯＳを用いた酸化珪素
膜の低ストレス化による容量素子へ作用するストレスの
低減が可能となり、容量素子の特性向上を実現できる。
【００５６】また、この実施の形態では、第２の熱処理
温度を４５０℃としたが、３５０℃以上４５０℃以下で
あればよい。
温度を４５０℃としたが、３５０℃以上４５０℃以下で
あればよい。
【００５７】また、この実施の形態では、第２の熱処理
雰囲気として酸素を用いたが、酸素と他のガスとの混合
ガスでもよい。
雰囲気として酸素を用いたが、酸素と他のガスとの混合
ガスでもよい。
【００５８】また、この実施の形態では、第３の熱処理
温度として４００℃としたが、３５０℃以上４５０℃以
下であればよい。
温度として４００℃としたが、３５０℃以上４５０℃以
下であればよい。
【００５９】また、この実施の形態では、第３の熱処理
雰囲気として窒素を用いたが、アルゴン、ヘリウムまた
は窒素を含む混合ガスでもよい。
雰囲気として窒素を用いたが、アルゴン、ヘリウムまた
は窒素を含む混合ガスでもよい。
【００６０】
【発明の効果】請求項１記載の半導体装置によれば、下
地緩和膜を形成し、その上に第３の保護絶縁膜として、
成膜時にセルフリフローするオゾンＴＥＯＳを用いた酸
化珪素膜を用いたので、容量素子上の第３の保護絶縁膜
の膜厚を１μｍ以下にでき、容量素子へ作用するストレ
スを低減でき、したがって容量素子に正常な特性を得る
ことができる。その結果、容量素子の特性を劣化させる
ことなく多層配線を実現できる。
地緩和膜を形成し、その上に第３の保護絶縁膜として、
成膜時にセルフリフローするオゾンＴＥＯＳを用いた酸
化珪素膜を用いたので、容量素子上の第３の保護絶縁膜
の膜厚を１μｍ以下にでき、容量素子へ作用するストレ
スを低減でき、したがって容量素子に正常な特性を得る
ことができる。その結果、容量素子の特性を劣化させる
ことなく多層配線を実現できる。
【００６１】請求項２記載の半導体装置によれば、オゾ
ンＴＥＯＳを用いた酸化珪素膜の３４５０ｃｍ-1でのＳ
ｉ−ＯＨ結合吸収係数が８００ｃｍ-1以下として、オゾ
ンＴＥＯＳを用いた酸化珪素膜中の含有水分量をできる
だけ少なくすることにより、容量素子への水分、特にＯ
Ｈ基やＨ基の侵入の抑制と成膜後の熱処理によるクラッ
クの発生の抑制とを可能にし、容量素子の特性のさらな
る向上を実現できる。
ンＴＥＯＳを用いた酸化珪素膜の３４５０ｃｍ-1でのＳ
ｉ−ＯＨ結合吸収係数が８００ｃｍ-1以下として、オゾ
ンＴＥＯＳを用いた酸化珪素膜中の含有水分量をできる
だけ少なくすることにより、容量素子への水分、特にＯ
Ｈ基やＨ基の侵入の抑制と成膜後の熱処理によるクラッ
クの発生の抑制とを可能にし、容量素子の特性のさらな
る向上を実現できる。
【００６２】請求項３記載の半導体装置によれば、オゾ
ンＴＥＯＳを用いた酸化珪素膜の膜厚が１μｍ以下０．
５μｍ以上であるので、第３の保護絶縁膜による保護絶
縁の機能を損なうことなく、第３の保護絶縁膜の薄膜化
による低ストレス化により容量素子の特性の向上を実現
できる。
ンＴＥＯＳを用いた酸化珪素膜の膜厚が１μｍ以下０．
５μｍ以上であるので、第３の保護絶縁膜による保護絶
縁の機能を損なうことなく、第３の保護絶縁膜の薄膜化
による低ストレス化により容量素子の特性の向上を実現
できる。
【００６３】請求項４記載の半導体装置によれば、第４
の保護絶縁膜が窒化珪素膜または酸化珪素と窒化珪素の
積層膜からなるので、半導体装置内部への水分の侵入を
抑制することができる。
の保護絶縁膜が窒化珪素膜または酸化珪素と窒化珪素の
積層膜からなるので、半導体装置内部への水分の侵入を
抑制することができる。
【００６４】請求項５記載の半導体装置の製造方法によ
れば、下地緩和膜を形成し、その上に第３の保護絶縁膜
として、成膜時にセルフリフローするオゾンＴＥＯＳを
用いた酸化珪素膜を用いるので、容量素子上の第３の保
護絶縁膜の膜厚を１μｍ以下にでき、容量素子へ作用す
るストレスを低減でき、容量素子の正常な特性を得るこ
とができる。その結果、容量素子の特性を劣化させるこ
となく多層配線を実現できる。
れば、下地緩和膜を形成し、その上に第３の保護絶縁膜
として、成膜時にセルフリフローするオゾンＴＥＯＳを
用いた酸化珪素膜を用いるので、容量素子上の第３の保
護絶縁膜の膜厚を１μｍ以下にでき、容量素子へ作用す
るストレスを低減でき、容量素子の正常な特性を得るこ
とができる。その結果、容量素子の特性を劣化させるこ
となく多層配線を実現できる。
【００６５】請求項６記載の半導体装置の製造方法によ
れば、オゾンＴＥＯＳを用いた酸化珪素膜の成膜時のオ
ゾン濃度が５．５ｍｏｌ％以上と、成膜時のオゾン濃度
を高くするので、低ストレス、低水分含有量かつ熱処理
によるクラックの抑制を実現でき、容量素子のさらなる
特性の向上を実現できる。
れば、オゾンＴＥＯＳを用いた酸化珪素膜の成膜時のオ
ゾン濃度が５．５ｍｏｌ％以上と、成膜時のオゾン濃度
を高くするので、低ストレス、低水分含有量かつ熱処理
によるクラックの抑制を実現でき、容量素子のさらなる
特性の向上を実現できる。
【００６６】請求項７記載の半導体装置の製造方法によ
れば、オゾンＴＥＯＳを用いた酸化珪素膜の成膜時のス
トレスが４×１０4 Ｎ／ｃｍ2 以下１×１０2 Ｎ／ｃｍ
2 以上のテンサイルストレスとして、オゾンＴＥＯＳを
用いた酸化珪素膜の低ストレス化を図っているので、容
量素子へ作用するストレスを低減でき、容量素子のさら
なる特性の向上を実現できる。
れば、オゾンＴＥＯＳを用いた酸化珪素膜の成膜時のス
トレスが４×１０4 Ｎ／ｃｍ2 以下１×１０2 Ｎ／ｃｍ
2 以上のテンサイルストレスとして、オゾンＴＥＯＳを
用いた酸化珪素膜の低ストレス化を図っているので、容
量素子へ作用するストレスを低減でき、容量素子のさら
なる特性の向上を実現できる。
【００６７】請求項８記載の半導体装置の製造方法によ
れば、第２の熱処理を３５０℃以上４５０℃以下の温度
範囲で行うので、熱処理によるストレスの低減、オゾン
ＴＥＯＳを用いた酸化珪素膜の緻密化を可能とし、容量
素子のさらなる特性の向上を実現できる。
れば、第２の熱処理を３５０℃以上４５０℃以下の温度
範囲で行うので、熱処理によるストレスの低減、オゾン
ＴＥＯＳを用いた酸化珪素膜の緻密化を可能とし、容量
素子のさらなる特性の向上を実現できる。
【００６８】請求項９記載の半導体装置の製造方法によ
れば、第２の熱処理雰囲気が少なくとも酸素を含むの
で、熱処理によるストレスの低減、容量絶縁膜への酸素
の供給を可能とし、容量素子のさらなる特性の向上を実
現できる。
れば、第２の熱処理雰囲気が少なくとも酸素を含むの
で、熱処理によるストレスの低減、容量絶縁膜への酸素
の供給を可能とし、容量素子のさらなる特性の向上を実
現できる。
【００６９】請求項１０記載の半導体装置の製造方法に
よれば、オゾンＴＥＯＳを用いた酸化珪素膜の第２の熱
処理後のストレスが３×１０4 Ｎ／ｃｍ2 以下１×１０
2 Ｎ／ｃｍ2 以上のテンサイルストレスとして、オゾン
ＴＥＯＳを用いた酸化珪素膜の低ストレス化を図ってい
るので、容量素子へ作用するストレスを低減でき、容量
素子のさらなる特性の向上を実現できる。
よれば、オゾンＴＥＯＳを用いた酸化珪素膜の第２の熱
処理後のストレスが３×１０4 Ｎ／ｃｍ2 以下１×１０
2 Ｎ／ｃｍ2 以上のテンサイルストレスとして、オゾン
ＴＥＯＳを用いた酸化珪素膜の低ストレス化を図ってい
るので、容量素子へ作用するストレスを低減でき、容量
素子のさらなる特性の向上を実現できる。
【００７０】請求項１１記載の半導体装置の製造方法に
よれば、第３の熱処理を３００℃以上４５０℃以下の温
度範囲で行うので、第２の配線層の緻密化と低ストレス
化とを可能にできる。
よれば、第３の熱処理を３００℃以上４５０℃以下の温
度範囲で行うので、第２の配線層の緻密化と低ストレス
化とを可能にできる。
【００７１】請求項１２記載の半導体装置の製造方法に
よれば、第３の熱処理雰囲気が窒素、アルゴンまたはヘ
リウムを少なくとも含むので、第２の配線層の緻密化と
低ストレス化とを可能にできる。
よれば、第３の熱処理雰囲気が窒素、アルゴンまたはヘ
リウムを少なくとも含むので、第２の配線層の緻密化と
低ストレス化とを可能にできる。
【００７２】請求項１３記載の半導体装置の製造方法に
よれば、第４の保護絶縁膜が酸化珪素膜と窒化珪素膜の
積層膜であり、酸化珪素膜の成膜方法がシランまたはジ
シランを用いた常圧ＣＶＤ法、減圧ＣＶＤ法あるいはプ
ラズマＣＶＤ法であり、酸化珪素膜のストレス方向がテ
ンサイルストレスであるので、窒化珪素膜のコンプレッ
シブストレスが大きい場合に、テンサイルストレスを有
する酸化珪素膜を窒化珪素膜の下に形成することによ
り、容量素子へ作用するストレスを相殺できるため、容
量素子の特性のさらなる向上を可能にする。
よれば、第４の保護絶縁膜が酸化珪素膜と窒化珪素膜の
積層膜であり、酸化珪素膜の成膜方法がシランまたはジ
シランを用いた常圧ＣＶＤ法、減圧ＣＶＤ法あるいはプ
ラズマＣＶＤ法であり、酸化珪素膜のストレス方向がテ
ンサイルストレスであるので、窒化珪素膜のコンプレッ
シブストレスが大きい場合に、テンサイルストレスを有
する酸化珪素膜を窒化珪素膜の下に形成することによ
り、容量素子へ作用するストレスを相殺できるため、容
量素子の特性のさらなる向上を可能にする。
【００７３】請求項１４記載の半導体装置の製造方法に
よれば、第４の保護絶縁膜がオゾンＴＥＯＳを用いた常
圧ＣＶＤ法または減圧ＣＶＤ法であり、酸化珪素膜のス
トレス方向がテンサイルストレスであるので、窒化珪素
膜のコンプレッシブストレスが大きい場合に、テンサイ
ルストレスを有する酸化珪素膜を窒化珪素膜の下に形成
することにより、容量素子へ作用するストレスを相殺で
きるため、容量素子の特性のさらなる向上を可能にす
る。
よれば、第４の保護絶縁膜がオゾンＴＥＯＳを用いた常
圧ＣＶＤ法または減圧ＣＶＤ法であり、酸化珪素膜のス
トレス方向がテンサイルストレスであるので、窒化珪素
膜のコンプレッシブストレスが大きい場合に、テンサイ
ルストレスを有する酸化珪素膜を窒化珪素膜の下に形成
することにより、容量素子へ作用するストレスを相殺で
きるため、容量素子の特性のさらなる向上を可能にす
る。
【図１】（ａ）〜（ｅ）は本発明の実施の形態の半導体
装置の製造方法における工程順断面図である。
装置の製造方法における工程順断面図である。
【図２】（ａ）〜（ｅ）は従来例の半導体装置の製造方
法における工程順断面図である。
法における工程順断面図である。
【図３】実施の形態と従来例とにおける残留分極および
絶縁耐圧の違いを示す特性図である。
絶縁耐圧の違いを示す特性図である。
１ 第１の保護絶縁膜 ２ 容量素子用下電極 ３ 容量絶縁膜 ４ 容量素子用上電極 ５ 第２の保護絶縁膜 ６ コンタクトホール ７ 第１の配線層 ８ 下地緩和膜 ９ 第３の保護絶縁膜 １０ 第２のコンタクトホール １１ 第２の配線層 １２ 第４の保護絶縁膜
フロントページの続き Ｆターム(参考） 5F058 BA20 BD02 BD04 BD10 BF03 BF04 BF07 BF25 BF29 BJ01 BJ02 BJ03 5F083 AD21 JA06 JA13 JA14 JA17 JA36 JA38 JA39 JA40 JA43 JA56 KA20 MA06 MA17 MA20 PR21 PR33
Claims (14)
- 【請求項１】 半導体基板上に形成されたトランジスタ
と、前記トランジスタを覆うように形成された第１の保
護絶縁膜と、高誘電率を有する誘電体または強誘電体を
容量絶縁膜とし前記第１の保護絶縁膜上に形成された容
量素子と、前記第１の保護絶縁膜上で前記容量素子を覆
うように形成された第２の保護絶縁膜と、前記第２の保
護絶縁膜上に形成されコンタクトホールを介して前記ト
ランジスタおよび前記容量素子を電気的に接続する第１
の配線層と、ノンドープ酸化珪素膜からなり前記第１の
配線層を覆うように形成された下地緩和膜と、オゾンＴ
ＥＯＳを用いた酸化珪素膜からなり前記下地緩和膜上に
形成された第３の保護絶縁膜と、前記第３の保護絶縁膜
上に形成された第２の配線層と、前記第２の配線層を覆
うように形成された第４の保護絶縁膜とを備えた半導体
装置。 - 【請求項２】 第３の保護絶縁膜を構成するオゾンＴＥ
ＯＳを用いた酸化珪素膜の３４５０ｃｍ-1でのＳｉ−Ｏ
Ｈ結合吸収係数が８００ｃｍ-1以下であることを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 第３の保護絶縁膜を構成するオゾンＴＥ
ＯＳを用いた酸化珪素膜の膜厚が１μｍ以下０．５μｍ
以上であることを特徴とする請求項１記載の半導体装
置。 - 【請求項４】 第４の保護絶縁膜が窒化珪素膜または酸
化珪素膜と窒化珪素膜の積層膜からなることを特徴とす
る請求項１記載の半導体装置。 - 【請求項５】 半導体基板上にトランジスタを形成する
工程と、前記トランジスタを覆うように第１の保護絶縁
膜を形成する工程と、前記第１の保護絶縁膜上に高誘電
率を有する誘電体または強誘電体を容量絶縁膜とする容
量素子を形成する工程と、前記第１の保護絶縁膜上で前
記容量素子を覆うように第２の保護絶縁膜を形成する工
程と、前記第２の保護絶縁膜上にコンタクトホールを介
して前記トランジスタおよび前記容量素子を電気的に接
続する第１の配線層を形成する工程と、その後第１の熱
処理をする工程と、前記第１の配線層を覆うようにノン
ドープ酸化珪素膜からなる下地緩和膜を形成する工程
と、前記下地緩和膜上にオゾンＴＥＯＳを用いた酸化珪
素膜からなる第３の保護絶縁膜を形成する工程と、その
後第２の熱処理をする工程と、前記第３の保護絶縁膜上
に第２の配線層を形成する工程と、その後第３の熱処理
をする工程と、前記第２の配線層を覆うように第４の保
護絶縁膜を形成する工程とを含む半導体装置の製造方
法。 - 【請求項６】 第３の保護絶縁膜を構成するオゾンＴＥ
ＯＳを用いた酸化珪素膜の成膜時のオゾン濃度が５．５
ｍｏｌ％以上であることを特徴とする請求項５記載の半
導体装置の製造方法。 - 【請求項７】 第３の保護絶縁膜を構成するオゾンＴＥ
ＯＳを用いた酸化珪素膜の成膜時のストレスが４×１０
4 Ｎ／ｃｍ2 以下１×１０2 Ｎ／ｃｍ2 以上のテンサイ
ルストレスであることを特徴とする請求項５記載の半導
体装置の製造方法。 - 【請求項８】 第２の熱処理を３５０℃以上４５０℃以
下の温度範囲で行うことを特徴とする請求項５記載の半
導体装置の製造方法。 - 【請求項９】 第２の熱処理雰囲気が少なくとも酸素を
含むことを特徴とする請求項５記載の半導体装置の製造
方法。 - 【請求項１０】 第３の保護絶縁膜を構成するオゾンＴ
ＥＯＳを用いた酸化珪素膜の第２の熱処理後のストレス
が３×１０4 Ｎ／ｃｍ2 以下１×１０2 Ｎ／ｃｍ2 以上
のテンサイルストレスであることを特徴とする請求項５
記載の半導体装置の製造方法。 - 【請求項１１】 第３の熱処理を３００℃以上４５０℃
以下の温度範囲で行うことを特徴とする請求項５記載の
半導体装置の製造方法。 - 【請求項１２】 第３の熱処理雰囲気が窒素、アルゴン
またはヘリウムを少なくとも含むことを特徴とする請求
項５記載の半導体装置の製造方法。 - 【請求項１３】 第４の保護絶縁膜が酸化珪素膜と窒化
珪素膜の積層膜であり、前記酸化珪素膜の成膜方法がシ
ランまたはジシランを用いた常圧ＣＶＤ法、減圧ＣＶＤ
法あるいはプラズマＣＶＤ法であり、前記酸化珪素膜の
ストレス方向がテンサイルストレスであることを特徴と
する請求項５記載の半導体装置の製造方法。 - 【請求項１４】 第４の保護絶縁膜が酸化珪素膜と窒化
珪素膜の積層膜であり、前記酸化珪素膜の成膜方法がオ
ゾンＴＥＯＳを用いた常圧ＣＶＤ法または減圧ＣＶＤ法
であり、前記酸化珪素膜のストレス方向がテンサイルス
トレスであることを特徴とする請求項５記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28688099A JP2001110804A (ja) | 1999-10-07 | 1999-10-07 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28688099A JP2001110804A (ja) | 1999-10-07 | 1999-10-07 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001110804A true JP2001110804A (ja) | 2001-04-20 |
Family
ID=17710203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28688099A Pending JP2001110804A (ja) | 1999-10-07 | 1999-10-07 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001110804A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100459063B1 (ko) * | 2002-05-20 | 2004-12-03 | 동부전자 주식회사 | 반도체 소자의 금속 배선의 층간 절연막 제조 방법 |
-
1999
- 1999-10-07 JP JP28688099A patent/JP2001110804A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100459063B1 (ko) * | 2002-05-20 | 2004-12-03 | 동부전자 주식회사 | 반도체 소자의 금속 배선의 층간 절연막 제조 방법 |
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