JP2001077782A

JP2001077782A - Ｖｃパス無瞬断切替方法とその装置

Info

Publication number: JP2001077782A
Application number: JP25213599A
Authority: JP
Inventors: Daiji Mitsunaga; 大司満永
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-09-06
Filing date: 1999-09-06
Publication date: 2001-03-23
Anticipated expiration: 2019-09-06
Also published as: JP4231598B2

Abstract

(57)【要約】【課題】パスデータの遅延量が最小に抑制された状態
で、両系パスの位相を揃えた上で、ＶＣパスを無瞬断で
切替すること。【解決手段】インタフェース受信部１，２各々では、
ＶＣパス情報は順次メモリ４４，６５に保持される一
方、ＶＣパスのオーバーヘッド情報からは各ＶＣ毎にマ
ルチフレーム同期が同期部４３，６１でとられた上、リ
ードアドレス設定部４５，６４各々では、同期部４３，
６１からのＭＦ番号から各ＶＣ毎に自系、他系間での位
相差が求められ、該位相差と自系、他系にそれぞれ事前
挿入されている初期遅延量とからは各ＶＣ毎に総遅延量
が決定された上、該総遅延量分だけ、保持されているパ
ス情報がメモリ４４，６５から遅延された状態として読
み出されるようにして、インタフェース受信部１，２各
々ではＶＣパスが位相合せされた状態で、インタフェー
ス受信部１，２の切替が行われるようにしたものであ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、伝送網において伝
送データを中断・欠落させることなく、無瞬断でＶＣ
（Virtual Container）パスが切替えされるようにした
ＶＣパス無瞬断切替方法とその装置に係わり、特にＩＴ
Ｕ（International Telecommunications Union：国際電
気通信連合）−Ｔで標準化されたＳＤＨ（Synchronous
Digital Hierarchy）、米国のＳＯＮＥＴ（Synchronous
Optical Network：同期光通信網）などの伝送方式によ
る伝送網上で、運用系伝送路が非運用系伝送路に無瞬断
で切替えされるようにしたＶＣパス無瞬断切替方法とそ
の装置に関するものである。

【０００２】

【従来の技術】ＳＤＨの基本となるＳＴＭ（Synchronou
s Transport Module）−１フレームは、図９に示すよう
に、９行２７０列の２次元バイト行列として表現される
が、このうち、先頭部分としての９行９列は、その第４
行目がＡＵ（Administrative Unit）ポインタＡＵＰ
ＴＲとされたセクションオーバーヘッドＳＯＨ（Sectio
nOverhead）と称され、これに続く９行２６１列は多重
化情報が収容されるペイロード（payload）と称された
ものとなっている。セクションオーバーヘッドＳＯＨに
はフレーム同期信号、保守情報、状態モニタ等、運用上
の諸機能が具備され、また、ペイロードにはＶＣのＶＣ
３が３個多重化収容されるものとなっている。この図９
において、多重化されるＶＣ３がペイロードからずらさ
れた状態として表現されているのは、これは、ＳＴＭ−
１のフレーム時間位相と３個のＶＣ３のフレーム時間位
相がＡＵポインタの値によって独立に変化することを意
味している。これら３個のＶＣ３はそれぞれ別の伝送ル
ート、別装置を経由して伝送される場合があり、上記１
フレーム内の位相差（ポインタ値）が独立であるだけで
なく、各ＶＣ３はフレーム単位での遅延量差が生じる場
合があることから、各ＶＣ３は完全に独立に扱われる必
要があるものとなっている。

【０００３】ここで、簡単乍ら、１個のＶＣ３に着目の
上、図１０によりＡＵポインタ処理について説明すれ
ば、図１０（Ａ）に示すように、ＳＴＭ−１フレーム位
相とＶＣ３フレーム位相（先頭位置）が一致している場
合には、ＡＵポインタ値は“０”に設定される。そのＶ
Ｃ３の先頭位置はＡＵポインタの最後のバイト（Ｈ３）
直後のバイトとされているものである。これに対し、図
１０（Ｂ）に示すように、ＳＴＭ−１のフレーム位相と
ＶＣ３フレーム位相にαμｓのずれがある場合には、Ａ
Ｕポインタ値はαμｓ遅れ相当の“ｐ”に設定された
上、ＶＣ３の先頭位置はＡＵポインタの最後のバイト
（Ｈ３）直後のバイトから数えてｐ＋１バイト目とされ
ているものである。このＡＵポインタによりフレーム位
相同期をとるための処理遅延時間の短縮化が図られてい
るものである。

【０００４】以上のＡＵポインタの説明では、説明の簡
単化上、１個のＶＣ３について説明されているが、実際
には３個のＶＣ３が多重されており、その場合でのマッ
ピングの様子を図１１に示す。図１１に示すように、３
個のＶＣ３（Ａ，Ｂ，Ｃ）とそれに対応するポインタが
ＳＴＭ−１フレーム上、１バイトずつ順番にマッピング
されていることが判る。ＳＴＭ−１フレームは９行２７
０列の２次元バイト行列として表現されているわけであ
るが、光ケーブルの伝送路上では、図１２に示すよう
に。シリアル伝送されるものとなっている。第１行目か
ら第９行目に向って順次シリアル伝送されているわけで
あるが、行各々がシリアル伝送されるに際しては、セク
ションオーバーヘッドＳＯＨ部分を先頭としてシリアル
伝送されているものである。

【０００５】ところで、近年、ＳＤＨが適用された基幹
系伝送路上での回線品質の向上を目的として、基幹系伝
送路は冗長系が具備されたものとして構成された上、必
要に応じて系切替えが実行されるものとなっているが、
その系切替えに際しては、無瞬断でのＶＣパス切替えが
要求されているのが実情である。ＶＣパスが無瞬断で切
替えされるためには、運用系（現用系、あるいはＡＣＴ
系、または０系に同一）と非運用系（予備系、あるいは
ＳＢＹ系、または１系に同一）のＶＣ３位相を合せ、１
ビット以内に系切替えが行われる必要があるものとなっ
ている。この運用系と非運用系の位相合せ方法として
は、これまでに、送信側でＪ１バイトにマルチフレーム
の固定パターンを挿入し、受信側で運用系、非運用系の
マルチフレーム位相をＪ１バイトに同期させることで、
ＶＣパスを位相合せする方法が提案されたものとなって
いる。

【０００６】そのＪ１バイトについて説明すれば、図９
に示すように、Ｊ１バイトはＩＴＵ−ＴＧ．７０７，
７０８，７０９にて勧告されたＳＤＨに適合したＳＴＭ
フレーム内のパスオーバーヘッドＰＯＨ（Path Overhea
d）の先頭に存在するが、このＪ１バイトに６４マルチ
フレーム構成で、６３，６４フレーム目に予め固有のデ
ータを挿入の上、受信側でこれを検出することにより運
用系と非運用系の異経路通過によるパスの遅延時間差、
即ち、位相差が求められるものである。６４マルチフレ
ーム構成の場合には、８ｍｓ（＝１２５μｓ×６４）ま
での遅延が吸収され得るものである。この際での経路長
差としては、光速度を３×１０⁸ ｍ／ｓ、光ファイバ屈
折率を１．４５とすれば、約１６００ｋｍ（≒８ｍｓ×
（３×１０8 ｍ／ｓ）÷１．４５）が得られるものとな
っている。

【０００７】図１３は無瞬断切替方法が採用されてなる
ディジタル伝送システムの概略構成を示したものであ
る。図１３に示すように、Ａ局、Ｃ局間では、０系伝送
路はＡ局からＣ局に直接接続されているも、１系伝送路
はＢ局を経由の上、Ｃ局に接続されたものとなってい
る。Ａ局における系対応インタフェース送信部にはマル
チフレーム（ＭＦ）パターン挿入部が具備された上、系
対応インタフェース送信部各々からは、伝送信号がＡ局
から０系伝送路、１系伝送路各々を介し、並行してＣ局
に伝送されているものである。Ｃ局では、系対応インタ
フェース受信部各々ではマルチフレームが検出された
上、０系、１系間での位相差が調整された後、スイッチ
（ＳＷ）部で系切替えが行われているものである。

【０００８】図１４に従来技術に係るインタフェース受
信部のブロック構成を示す。図示のように、系対応入力
データにもとづき系対応セクション終端部では、ＳＯＨ
終端処理や、伝送路８ｋフレームから装置内８ｋフレー
ムへの乗せ替え（８ｋ位相整合）処理の他、伝送路位相
のポインタから装置内位相のポインタへの変換処理が行
われており、更に、０系、１系間での位相差検出が行わ
れるべく、両系ＶＣパスの先頭位置が装置内基準フレー
ムに合せられるものとなっている。更にまた、０系入力
データに対してはパスデータ遅延メモリにより遅延が付
加されているものである。一方、位相差検出部では、パ
スデータ遅延メモリ、１系対応セクション終端部各々か
らの主情報を受信の上、先ずマルチフレーム同期回路
（図示せず）によりＪ１バイトの第６３，６４フレーム
に挿入されている固定パターンデータから、６４マルチ
フレームタイミング情報としてマルチフレーム番号（１
〜６４）が内部で生成されるものとなっている。その
後、０系、１系パスのマルチフレーム番号の比較により
位相差情報が得られた上、遅延制御部に出力されている
ものである。遅延制御部には１系対応セクション終端部
からのＶＣパスデータがメモリに保持されているが、そ
のＶＣパスデータのメモリからの読出しタイミングは位
相差検出部からの位相差情報によるものとなっている。
フレーム位相差分だけ遅延が加えられた状態として、そ
のメモリから１系ＶＣパスデータが読み出されているも
のである。このように、想定される系間位相差の分だ
け、０系パスデータには予め遅延を与えておき、１系側
で０系位相に合せるよう、遅延制御が行われることによ
って、位相合せが実現された状態で無瞬断切替えが行わ
れ得るものである。

【０００９】

【発明が解決しようとする課題】以上のように、従来技
術による場合、運用系受信部には挿入遅延量として予め
パスデータ遅延メモリが接続された上、非運用系受信部
では運用系との位相差が解消されるべく、パスデータの
遅延制御が行われることで、両系パスの位相合せが行わ
れたものとなっている。しかしながら、一般的には、伝
送に伴う遅延量は最小限に抑えられることが望ましいに
も拘らず、従来技術では、運用上起こり得る最大位相差
に相当する挿入遅延量が運用系に固定的に設定されてい
ることから、必然的に遅延量が大きくなることは否めな
いものとなっている。極端な例として、運用系、非運用
系各々の線路長がほぼ等しい場合には、両系間には位相
差が殆ど存在しないにも拘らず、遅延メモリ分の遅延が
両系の主信号に付加されてしまうといった不具合があっ
たものである。また、このような不具合に加え、従来技
術では、非運用系伝送路が支障移転等によりその線路長
が変化する場合には特に問題は生じないとしても、運用
系伝送路の線路長に変更が発生し位相が変化する場合に
は対応不可となっている。更に、遅延メモリ上で設定さ
れ得る挿入遅延量以上の位相差が運用系−非運用系間に
生じる場合には、もはや、無瞬断切替が不可能とされて
いたものである。

【００１０】一方、以上の従来技術とは別に、運用系、
非運用系両方のパス位相を監視の上、位相合せを行い無
瞬断切替を実現するものが、特開平５−１８３４６９号
公報で提案されているが、これによる場合でも、無瞬断
切替時での位相制御に伴って生じる遅延量を小さく抑え
ることや、支障移転に伴う線路長の変化については何等
考慮されていないものとなっている。

【００１１】本発明の第１の目的は、両系パスの位相が
揃えられるに際し、パスデータの遅延量が最小に抑制さ
れた状態でＶＣパスが無瞬断で切替され得るＶＣパス無
瞬断切替方法を供するにある。本発明の第２の目的は、
両系パスの位相が揃えられるに際し、パスデータの遅延
量が最小に抑制された状態でＶＣパスが無瞬断で切替さ
れ得るＶＣパス無瞬断切替装置を供するにある。本発明
の第３の目的は、運用系、非運用系各々での支障移転等
による線路長変更が許容されつつ、両系パスの位相が揃
えられるに際し、パスデータの遅延量が最小に抑制され
た状態でＶＣパスが無瞬断で切替され得るＶＣパス無瞬
断切替装置を供するにある。本発明の第４の目的は、外
部から任意な初期遅延量が設定された状態で、両系パス
の位相が揃えられるに際し、パスデータの遅延量が抑制
された状態でＶＣパスが無瞬断で切替され得るＶＣパス
無瞬断切替装置を供するにある。本発明の第５の目的
は、各ＶＣ毎の系間位相差と総遅延量が読取り可とされ
た状態で、両系パスの位相が揃えられるに際し、パスデ
ータの遅延量が抑制された状態でＶＣパスが無瞬断で切
替され得るＶＣパス無瞬断切替装置を供するにある。

【００１２】

【課題を解決するための手段】上記各種目的のうち、主
たる第１の目的は、ＩＴＵ−ＴＧ．７０７，７０８，
７０９にて勧告された同期ディジタルハイアラーキに適
合し、異なる経路を含む２つの伝送路各々を介し伝送さ
れてくるフレーム信号を受信処理する第１，第２の受信
手段各々では、ＶＣパス情報は順次保持されつつ、ＶＣ
パスのオーバーヘッド情報からは各ＶＣ毎にマルチフレ
ーム同期がとられた上、各ＶＣ毎に自系、他系間での位
相差が求められ、該位相差と自系、他系にそれぞれ事前
挿入されている初期遅延量とからは各ＶＣ毎に総遅延量
が決定された上、該総遅延量分だけ、保持されているパ
ス情報が遅延された状態として読み出されるようにし
て、該第１，第２の受信手段間でＶＣパスが位相合せさ
れた状態で、該第１，第２の受信手段の切替が行われる
ことで達成される。

【００１３】同じく、主たる第２の目的は、ＶＣパス情
報を保持するＶＣパス情報保持メモリと、ＶＣパス情報
保持メモリへの書込みアドレスを出力する書込みアドレ
ス指示手段と、ＶＣパスのオーバーヘッド情報からマル
チフレームパターンを検出した上、マルチフレーム同期
をとるＶＣパスマルチフレーム同期手段と、ＶＣパス情
報保持メモリへの読出しアドレスを出力する読出しアド
レス指示手段とからなる第１，第２の受信手段を有する
ものとして構成されている場合に、読出しアドレス指示
手段各々では、ＶＣパスマルチフレーム同期状態にもと
づき、各ＶＣ毎に自系、他系間での位相差ｔ１が求めら
れた上、支障移転等による経路長増加による位相変動を
吸収すべく、前以て自系に挿入される初期遅延量をｄ
１、他系に挿入される初期遅延量をｄ２として、（１）
自系位相が進んでいる場合には、ｄ１と（ｄ２＋｜ｔ１
｜）とを比較の上、大きい値を自系での総遅延量とする
一方、（２）自系位相が遅れている場合は、ｄ１と（ｄ
２−｜ｔ１｜）とを比較の上、大きい値を自系での総遅
延量として、総遅延量の分だけパス情報が遅延された状
態として読出されるべく、読出しアドレスが制御される
ことによって、上記第１，第２の受信手段間でＶＣパス
が位相合せされた状態で、該第１，第２の受信手段の切
替が行われるべく構成されることで達成される。

【００１４】同じく、主たる第３の目的は、上記読出し
アドレス指示手段各々では、上記伝送路の線路長変更時
に、自系が非運用系であることを条件として、他系の受
信手段内で設定されている、各ＶＣについての総遅延量
値Ｔｍを使用の上、（１）自系位相が進んでいる場合に
は、Ｔｍ＋｜ｔ１｜が、（２）自系位相が遅れている場
合は、Ｔｍ−｜ｔ１｜が、それぞれ総遅延量として決定
されるべく構成されることで達成される。

【００１５】

【発明の実施の形態】以下、本発明の実施形態を図１か
ら図８により説明する。先ず本発明に係るインタフェー
ス受信部について説明すれば、図１はその一例での構成
を示したものである。図示のように、０系入力データ１
１処理用としてのインタフェース受信部１は、大別して
セクション終端部３と無瞬断切替部４とから構成されて
おり、その無瞬断切替部４はまた、バッファメモリライ
トアドレスカウンタ部４１と、Ｊ１マルチフレーム同期
部４３と、バッファメモリ部４４と、バッファメモリリ
ードアドレス設定部４５とから構成されたものとなって
いる。これと同様にして、１系入力データ２１処理用と
してのインタフェース受信部２も、大別してセクション
終端部５と無瞬断切替部６とから構成されており、その
無瞬断切替部６はまた、バッファメモリライトアドレス
カウンタ部６３と、Ｊ１マルチフレーム同期部６１と、
バッファメモリ部６５と、バッファメモリリードアドレ
ス設定部６４とから構成されたものとなっている。

【００１６】ここで、説明の簡単化上、０系について主
に説明すれば、０系入力データ１１が入力されるセクシ
ョン終端部３では、ＳＯＨ終端処理や伝送路８ｋフレー
ムから装置内８ｋフレームへの乗せ替え（８ｋ位相整
合）処理、伝送路位相ポインタから装置内位相ポインタ
への変換処理が行われており、更に、０系、１系間での
位相差検出が行われるべく、両系ＶＣパスの先頭位置が
装置内基準フレームに合せられるものとなっている。ま
た、バッファメモリライトアドレスカウンタ部４１で
は、セクション終端部３からの出力データ（セクション
終端後の主情報１２）がバッファメモリ４４に書込まれ
る際でのライトアドレス１３が所定に生成されるものと
なっている。そのライトアドレス１３は０からスタート
され、バッファメモリ部４４に出力データが書込まれる
度に、そのライトアドレス１３はインクリメント（＋
１）されるべく更新されているものであり、そのライト
アドレス１３がバッファメモリ部４４上の最終アドレス
まで更新された場合には、そのライトアドレス１３は再
び０に戻されるといった具合に、ライトアドレス１３は
その値がサイクリックに更新生成されているものであ
る。

【００１７】一方、Ｊ１マルチフレーム同期部４３で
は、３つのＶＣ３パスそれぞれに対応した同期回路によ
り、受信Ｊ１バイトの第６３，６４フレーム目に挿入さ
れている６４マルチフレームパターンが検出された上、
マルチフレーム番号がバッファメモリリードアドレス設
定部４５に対し生成されたものとなっている。そのバッ
ファメモリリードアドレス設定部４５では、自系のＪ１
マルチフレーム同期部４３、他系のＪ１マルチフレーム
同期部６１各々からのＶＣ３各々についてのマルチフレ
ーム番号を受信の上、系間位相比較によりＶＣ３各々に
ついての位相差が求められるものとなっている。また、
バッファメモリリードアドレス設定部４５には運用開始
後の支障移転用に設定されている初期遅延量の値が保持
された上、後述のように、ＶＣパスの系間位相差とその
初期遅延量設定値とからは総遅延量が決定されるものと
なっている。ライトアドレス１３からは総遅延量に相当
するアドレスが減じられることで、バッファメモリ部４
４へのリードアドレス１７が生成されているものであ
る。

【００１８】ＶＣパス情報が保持されるバッファメモリ
部４４ではまた、図２に示す様なフォーマットで、６４
フレーム分の情報が保持されるものとなっている。図示
のように、３つのＶＣ３パス情報が１アドレス毎に順番
に格納されていることが判る。ライトアドレス１３に対
しリードアドレス１７がずらされることで、０〜６４フ
レーム分の遅延を生じさせることが可能とされているも
のである。具体的には、バッファメモリリードアドレス
設定部４５で決定された総遅延量にもとづき、ライトア
ドレス１３に対するリードアドレス１７が生成されるこ
とで、ＶＣパスが遅延されているものである。両系で同
様な動作が行われることで、位相合せが実現されている
ものである。この位相合せが実現されている状態では、
セレクタ部７から出力データ２０として選択出力されて
いる、無瞬断切替部４からの遅延制御後の０系データ１
８は、無瞬断切替部６からの遅延制御後の１系データ１
９に無瞬断で切替えされ得るものである。

【００１９】ここで、バッファメモリリードアドレス設
定部４５での処理について図３により詳細に説明すれ
ば、位相比較部４５２では、両系のＶＣ３（１）各々に
ついてのマルチフレーム番号が比較されることで、その
フレーム差が得られるものとなっている。これと同様に
して、位相比較部４５３，４５４各々でも、両系のＶＣ
３（２），（３）各々についてのフレーム差が得られて
いるものである。これらフレーム差は位相比較結果とし
て、そのうちの何れか１つが選択的にセレクタを介し遅
延量算出処理部４５８に出力されているが、何れが選択
出力されるかは、ＶＣ３切替信号送出部４５１からセレ
クタへの選択制御信号によるものとなっている。図２に
示すように、バッファメモリ部４４上には３つのＶＣ３
のデータが順番に書込まれるが、リードアドレス１７送
出処理はライトアドレス１３に同期して行われることか
ら、ライトアドレス１３のその値からＶＣ３（１）〜
（３）の何れのパスが処理されるべきかがＶＣ３切替信
号送出部４５１で認識された上、フレーム差としての位
相比較結果が所望に選択出力される必要があるものであ
る。

【００２０】その遅延量算出処理部４５８であるが、こ
れに関連して、その近傍には初期遅延量設定値保持部４
５５やＡＣＴ状態フラグ４５６、初期設定／変更フラグ
４５７が設けられたものとなっている。このうち、初期
遅延量設定値保持部４５５は、運用開始後の支障移転に
よる線路長増加に備えて、外部から任意に事前設定され
る初期遅延量を保持する複数ビットレジスタとして構成
されており、０系、１系それぞれで任意な初期遅延量が
設定され得るものとなっている。また、ＡＣＴ状態フラ
グ４５６は、自系が現にＡＣＴ状態にあるのか、ＳＢＹ
状態にあるのか、その状態を示す識別フラグとされ、１
ビットレジスタとして構成されたものとなっている。更
に、初期設定／変更フラグ４５７は、遅延量算出処理モ
ードを切り替える１ビットレジスタとしての識別フラグ
とされ、両系の無瞬断切替部４，６で遅延量設定処理が
行われる場合には“初期設定”に、また、運用開始後の
支障移転でＳＢＹ系でのみＡＣＴ系への位相合せ処理が
行われる場合には“変更”に設定されるものとなってい
る。遅延量算出処理部４５８では、位相比較部４５２〜
４５４や初期遅延量設定値保持部４５５、ＡＣＴ状態フ
ラグ４５６、初期設定／変更フラグ４５７からの情報に
もとづき、遅延量算出処理が行われているものである
が、この遅延量算出処理を図４（Ａ），（Ｂ）に示す。

【００２１】先ず図４（Ａ）に示す初期設定時での遅延
量算出処理を、図５を参照しつつ説明すれば、図５に示
す例では、１系データに比し０系データの位相が進んで
おり、１系との位相差τ1 は、τ1 ＝４フレームであ
る。ここで、例えば０系初期遅延設定値が５フレームと
して、また、１系初期遅延設定値が３フレームとして設
定された場合での遅延量をフレーム単位に求めれば、０
系については、自系初期遅延設定値“５”と他系初期遅
延設定値（＝“３”）＋｜位相差｜（＝“４”）＝
“７”とが比較された上、大きい値である“７”が遅延
量として求められるものである。一方、１系に対しての
遅延量は、自系初期遅延設定値“３”と他系初期遅延設
定値（＝“５”）−｜位相差｜（＝“４”）＝“１”と
が比較された上、大きい値である“３”が遅延量として
求められるものである。

【００２２】次に、線路長変更時での遅延量算出処理に
ついて説明する。遅延量算出処理部４５８には他系の無
瞬断切替部内で設定されている遅延量が入力されている
が、この遅延量と位相差情報を用いて線路長変更時での
遅延量が算出され得るものである。但し、この処理は、
ＡＣＴ状態フラグ４５６が“ＳＢＹ”で、かつ初期設定
／変更フラグ４５７が“変更”の条件下でのみ実施され
るものとなっている。

【００２３】さて、先ず１系線路長変更時での遅延量算
出処理についてより具体的に説明すれば、図６（Ａ）に
示すように、１系が位相遅れ状態にあって、１系での遅
延が１フレーム分、更に増加した場合を想定すれば、図
４（Ｂ）に示す遅延量算出処理に従い、０系遅延量（＝
“７”）−｜位相差｜（＝“５”）＝“２”として、１
系での遅延量が求められるものとなっている。また、図
６（Ｂ）に示すように、１系での遅延が５フレーム分、
減少した場合には、０系遅延量（＝“７”）＋｜位相差
｜（＝“１”）＝“８”として、１系での遅延量が求め
られるものである。

【００２４】次に、０系線路長変更時での遅延量算出処
理についてより具体的に説明すれば、それまでの０系、
１系はその線路長変更に先立って、それぞれ新たな１
系、０系に系切替えされた状態で、図７（Ａ）に示すよ
うに、０系（新たな１系）での遅延が３フレーム分、増
加した場合には、図４（Ｂ）に示す遅延量算出処理に従
い、１系（新たな０系）遅延量（＝“３”）＋｜位相差
｜（＝“１”）＝“４”として遅延量が求められるもの
となっている。また、０系（新たな１系）での遅延が１
フレーム分、減少した場合、１系（新たな０系）遅延量
（＝“３”）＋｜位相差｜（＝“５”）＝“８”として
遅延量が求められているものである。

【００２５】最後に、図３におけるアドレス設定部４６
０について説明すれば、アドレス設定部４６０では、ラ
イトアドレス１３と遅延量算出処理部４５８からの遅延
量とにもとづき、バッファメモリ部４４へのリードアド
レス１７が生成されるものとなっている。図５において
は、０系での遅延量は７フレームであり、ＶＣ３の１フ
レーム当りのバイト数：８７バイトから、７フレームは
６０９バイト（＝８７バイト×７）に相当するが、更
に、図２に示すように、メモリ上では３つのＶＣ３パス
データが順番に並んでいるので、そのバイト数を３倍す
れば、１８２７バイト（＝６０９バイト×３）が得られ
るものとなっている。したがって、メモリへのライトア
ドレス１３から１８２４を減じた番地がリードされるこ
とで、７フレーム分の遅延が与えられるものである。図
８（Ａ）に示す例では、ライトアドレス１３が２３４８
であるから、リードアドレス１７は２０８７−１８２７
＝５２１番地となる。同様に、１系については遅延量が
３フレームであるから、遅延量は３×８７×３＝７８３
バイト分であり、ライトアドレス１３が２０８７である
場合でのリードアドレス１７は、２３４８−７８３＝１
５６５番地となる。図８（Ａ）において、“０系、１系
の初期状態”を見ると、上記リードアドレス１７のメモ
リ内容が両系ともに４Ｆ−４（マルチフレーム番号４の
４バイト目）であり、位相が揃うことが判る。なお、こ
のアドレス設定部４６０では、ライトアドレス１３から
遅延量相当アドレスを引いた結果が負の値になる場合で
も、正しいリードアドレス１７が求められるよう、処理
が行われるものとなっている。

【００２６】同様に、図８（Ｂ）に示す線路長変更の場
合でのリードアドレスは、１系線路長変更（１）では２
３４８−（２×８７×３）＝１８２６番地、１系線路長
変更（２）では２３４８−（８×８７×３）＝２６０番
地となる。図７に示す線路長変更の場合でのリードアド
レスは、０系線路長変更（１）では２３４８−（４×８
７×３）＝１３０４番地、０系線路長変更（２）では２
３４８−（８×８７×３）＝２６０番地となる。これら
線路長変更時でのリードアドレスのメモリ内容は何れも
線路長変更前と同じであり、位相が揃っていることが判
る。

【００２７】因みに、バッファメモリリードアドレス設
定部４５内の位相比較部４５２〜４５４各々には位相差
を保持するレジスタが、また、遅延量算出処理部４５８
には挿入遅延量を保持するレジスタが設けられた上、そ
れら位相差や挿入遅延量は外部から随時読取り可能とな
っている。

【００２８】

【発明の効果】以上、説明したように、請求項１による
場合は、両系パスの位相が揃えられるに際し、パスデー
タの遅延量が最小に抑制された状態でＶＣパスが無瞬断
で切替され得るＶＣパス無瞬断切替方法が、また、請求
項２による場合には、両系パスの位相が揃えられるに際
し、パスデータの遅延量が最小に抑制された状態でＶＣ
パスが無瞬断で切替され得るＶＣパス無瞬断切替装置
が、更に、請求項３による場合にはまた、運用系、非運
用系各々での支障移転等による線路長変更が許容されつ
つ、両系パスの位相が揃えられるに際し、パスデータの
遅延量が最小に抑制された状態でＶＣパスが無瞬断で切
替され得るＶＣパス無瞬断切替装置がそれぞれ得られる
ものとなっている。この他、請求項４による場合には、
外部から任意な初期遅延量が設定された状態で、両系パ
スの位相が揃えられるに際し、パスデータの遅延量が抑
制された状態でＶＣパスが無瞬断で切替され得るＶＣパ
ス無瞬断切替装置が、また、請求項５による場合は、各
ＶＣ毎の系間位相差と総遅延量が読取り可とされた状態
で、両系パスの位相が揃えられるに際し、パスデータの
遅延量が抑制された状態でＶＣパスが無瞬断で切替され
得るＶＣパス無瞬断切替装置がそれぞれ得られたものと
なっている。

【図面の簡単な説明】

【図１】図１は、本発明に係るインタフェース受信部の
一例での構成を示す図

【図２】図２は、その一構成要件としてのバッファメモ
リ部上での情報保持フォーマットを示す図

【図３】図３は、同じくその一構成要件としてのバッフ
ァメモリリードアドレス設定部の構成を示す図

【図４】図４（Ａ），（Ｂ）は、そのバッファメモリリ
ードアドレス設定部での遅延量算出処理を、それぞれ初
期設定時、線路長変更時でのものとして示す図

【図５】図５は、初期設定時での遅延量算出処理例を説
明するための図

【図６】図６（Ａ），（Ｂ）は、１系線路長変更時での
遅延量算出処理例を説明するための図

【図７】図７（Ａ），（Ｂ）は、０系線路長変更時での
遅延量算出処理例を説明するための図

【図８】図８（Ａ），（Ｂ）は、ライトアドレスと遅延
量とから、リードアドレスが求められることを説明する
ための図

【図９】図９は、ＩＴＵ−Ｔにて勧告されているＳＴＭ
−１フレームを示す図

【図１０】図１０（Ａ），（Ｂ）は、ＳＤＨにおけるＡ
Ｕポインタ処理を説明するための図

【図１１】図１１は、ＶＣ３パスのＳＴＭ−１フレーム
への多重方法を示す図

【図１２】図１２は、伝送路上のＳＴＭ−１フレームフ
ォーマットを示す図

【図１３】図１３は、無瞬断切替方法が採用されてなる
ディジタル伝送システムの概略構成を示す図

【図１４】図１４は、従来技術に係るインタフェース受
信部のブロック構成を示す図

【符号の説明】

１，２…インタフェース受信部、３，５…セクション終
端部、４，６…無瞬断切替部、７…セレクタ部、１３…
ライトアドレス、１５…マルチフレーム番号、１６…設
定遅延量、１７…リードアドレス、２０…出力データ、
４１，６３…バッファメモリライトアドレスカウンタ
部、４３，６１…Ｊ１マルチフレーム同期部、４４，６
５…バッファメモリ部、４５，６４…バッファメモリリ
ードアドレス設定部、４５１…ＶＣ３切替信号送出部、
４５２〜４５４…位相比較部ＶＣ３、４５５…初期遅延
量設定値保持部、４５６…ＡＣＴ状態フラグ、４５７…
初期設定／変更フラグ、４５８…遅延量算出処理部、４
６０…アドレス設定部

Claims

【特許請求の範囲】

【請求項１】ＩＴＵ−ＴＧ．７０７，７０８，７０
９にて勧告された同期ディジタルハイアラーキに適合
し、異なる経路を含む２つの伝送路各々を介し伝送され
てくるフレーム信号が第１，第２の受信手段各々で所定
に受信処理されることによって、該第１，第２の受信手
段間でＶＣパスが位相合せされた状態で、該第１，第２
の受信手段の切替が行われるようにしたＶＣパス無瞬断
切替方法であって、上記第１，第２の受信手段各々では、ＶＣパス情報は順
次保持されつつ、ＶＣパスのオーバーヘッド情報からは
各ＶＣ毎にマルチフレーム同期がとられた上、各ＶＣ毎
に自系、他系間での位相差が求められ、該位相差と自
系、他系にそれぞれ事前挿入されている初期遅延量とか
らは各ＶＣ毎に総遅延量が決定された上、該総遅延量分
だけ、保持されているパス情報が遅延された状態として
読み出されるようにして、該第１，第２の受信手段間で
ＶＣパスが位相合せされた状態で、該第１，第２の受信
手段の切替が行われるようにしたＶＣパス無瞬断切替方
法。
【請求項２】ＶＣパス情報を保持するＶＣパス情報保
持メモリと、ＶＣパス情報保持メモリへの書込みアドレ
スを出力する書込みアドレス指示手段と、ＶＣパスのオ
ーバーヘッド情報からマルチフレームパターンを検出し
た上、マルチフレーム同期をとるＶＣパスマルチフレー
ム同期手段と、ＶＣパス情報保持メモリへの読出しアド
レスを出力する読出しアドレス指示手段とからなる第
１，第２の受信手段を有するものとして構成された上、
ＩＴＵ−ＴＧ．７０７，７０８，７０９にて勧告され
た同期ディジタルハイアラーキに適合し、異なる経路を
含む２つの伝送路各々を介し伝送されてくるフレーム信
号を上記第１，第２の受信手段で所定に受信処理するこ
とによって、該第１，第２の受信手段間でＶＣパスが位
相合せされた状態で、該第１，第２の受信手段の切替が
行われるようにしたＶＣパス無瞬断切替装置であって、上記読出しアドレス指示手段各々では、ＶＣパスマルチ
フレーム同期状態にもとづき、各ＶＣ毎に自系、他系間
での位相差ｔ１が求められた上、支障移転等による経路
長増加による位相変動を吸収すべく、前以て自系に挿入
される初期遅延量をｄ１、他系に挿入される初期遅延量
をｄ２として、（１）自系位相が進んでいる場合には、
ｄ１と（ｄ２＋｜ｔ１｜）とを比較の上、大きい値を自
系での総遅延量とする一方、（２）自系位相が遅れてい
る場合は、ｄ１と（ｄ２−｜ｔ１｜）とを比較の上、大
きい値を自系での総遅延量として、総遅延量の分だけパ
ス情報が遅延された状態として読出されるべく、読出し
アドレスが制御されることによって、上記第１，第２の
受信手段間でＶＣパスが位相合せされた状態で、該第
１，第２の受信手段の切替が行われるようにしたＶＣパ
ス無瞬断切替装置。
【請求項３】上記読出しアドレス指示手段各々では、
上記伝送路の線路長変更時に、自系が非運用系であるこ
とを条件として、他系の受信手段内で設定されている、
各ＶＣについての総遅延量値Ｔｍを使用の上、（１）自
系位相が進んでいる場合には、Ｔｍ＋｜ｔ１｜が、
（２）自系位相が遅れている場合は、Ｔｍ−｜ｔ１｜
が、それぞれ総遅延量として決定されるようにした請求
項２記載のＶＣパス無瞬断切替装置。
【請求項４】上記読出しアドレス指示手段のうち、一
方には初期遅延量ｄ１が、他方には初期遅延量ｄ２がそ
れぞれ任意値として、外部から設定されるようにした請
求項２，３の何れかに記載のＶＣパス無瞬断切替装置。
【請求項５】上記読出しアドレス指示手段各々から
は、各ＶＣ毎の系間位相差と総遅延量が読取り可とされ
ている請求項２〜４の何れかに記載のＶＣパス無瞬断切
替装置。