JP2001076439A - フェーズ・ロックド・ループ及び光ディスク装置 - Google Patents

Abstract

(57)【要約】 【課題】 光ディスク装置の高速化に対応して光ディス
ク装置から出力される２値化信号から、正確な形状のク
ロックを再生して出力する。 【解決手段】 位相比較器（ＰＤ１）は、２値化信号の
立ち上がりエッジの出現タイミングに限定して位相誤差
信号を出力する。位相比較器（ＰＤ２）は、２値化信号
の立ち下がりエッジの出現タイミングに限定して位相誤
差信号を出力する。位相比較器（ＰＤ１），（ＰＤ
２），周波数計測器（ＦＤ）の各出力はローパスフィル
タ（ＬＰＦ）の前段ですべて加算される。電圧制御発振
器（ＶＣＯ）は、ローパスフィルタ（ＬＰＦ）の出力信
号に応じて発振周波数を制御し、クロック信号（ＰＬＣ
Ｋ）のＮ倍の周波数を持つクロック信号を再生出力す
る。分周器（１／Ｎ）は、上記電圧制御発振器の出力信
号を分周してクロック信号（ＰＬＣＫ）を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フェーズ・ロック
ド・ループ(Phase Locked Loop) に関し、特に、位相比
較器を備え、ＣＤ−ＲＯＭやＤＶＤ−ＲＯＭなどの光デ
ィスク装置等から出力される２値化信号から、正確な形
状のクロックを再生して出力することができるフェーズ
・ロックド・ループに関する。

【０００２】

【従来の技術】従来、フェーズ・ロックド・ループ（以
下、「ＰＬＬ」と略称する）に含まれる位相比較器で
は、光ディスク装置等から出力される２値化信号の立ち
上がりと立ち下がりの両方のエッジで位相誤差信号を出
力しており、２つのエッジが最小の間隔となっても、双
方のエッジでの信号が重ならないように出力していた。

【０００３】最近では、ディスクの回転数が上がるにつ
れてチャンネル・クロックも高くなり、位相比較器の出
力パルスも細く（短く）なってしまい、正しい形状（あ
るべき形状）で再生クロックを出力することが困難にな
ってきている。

【０００４】出力パルスに歪みが生じると、これがＰＬ
Ｌの位相偏差になり、データの読み取り性能を悪化させ
ることになる。図６は、従来のクロック再生成ＰＬＬの
構成を示すブロック図である。

【０００５】図６に示すクロック再生成ＰＬＬ６１は、
いわゆる「可変速再生」に対応しており、ディスクの回
転数が規定値に達していなくても、光ディスク装置等か
ら出力される２値化信号（ＲＦ）からチャンネル・クロ
ック信号（ＰＬＣＫ）（以下、クロック信号（ＰＬＣ
Ｋ）と称する）を再生成できる。位相比較器（ＰＤ）６
１１は、２値化信号（ＲＦ）とクロック信号（ＰＬＣ
Ｋ）の位相差を位相誤差信号として出力し、これをロー
パスフィルタ（ＬＰＦ）６１３と電圧制御発振器（ＶＣ
Ｏ）６１４と分周器（１／Ｎ）６１５を介して自己にフ
ィードバックさせることにより、２値化信号（ＲＦ）に
同期したチャンネル・クロックを再生成する。周波数計
測器（ＦＤ）６１２は、２値化信号（ＲＦ）に含まれる
最長パターンから周波数誤差信号を電圧制御発振器６１
４に送出する。すなわち、電圧制御発振器６１４の元出
力であるクロック信号（ＰＬＣＫ）で２値化信号（Ｒ
Ｆ）のエッジ間隔を計測して、その一定区間の最大値が
基準値より大きければクロック信号（ＰＬＣＫ）が上記
２値化信号（ＲＦ）より高いのでＬを出力し、逆に基準
値より小さければＨを出力する。

【０００６】これを繰り返すことによりクロック信号
（ＰＬＣＫ）の周波数は２値化信号（ＲＦ）の周波数に
近づいていく。計測した最大値と基準値が一致すれば周
波数計測器６１２は出力しないので、位相比較器６１１
の働きにより、最終的には２値化信号（ＲＦ）とクロッ
ク信号（ＰＬＣＫ）の周波数とは位相が一致する。

【０００７】ここで周波数比較の基準値は、光ディスク
装置がＣＤ−ＲＯＭであれば１１（×Ｎ）であり、ＤＶ
Ｄ−ＲＯＭであれば１４（×Ｎ）である。図６では、周
波数計測の精度を上げるために周波数計測器６１２では
クロック信号（ＰＬＣＫ）の整数（Ｎ）倍の周波数を用
いている。また、２値化信号（ＲＦ）のエッジ間隔を計
測する単位としては、少なくとも１つの最長パターンが
含まれる長さ（エッジ数）を単位とする。例えば、光デ
ィスク装置がＣＤ−ＲＯＭの場合、同期用の最長パター
ンの間隔は５８８ビットであり、平均のパターン長は約
４．５Ｔ（Ｔは周期）なので、１５０（＞５８８／４．
５）のエッジが到来すれば、必ず最長パターンが含まれ
る。ＤＶＤ−ＲＯＭでは同様に４００（＞１４８８／
４．５）のエッジが到来すれば、必ず最長パターンが含
まれる。

【０００８】この他に、システム上、２値化信号（Ｒ
Ｆ）の周波数が最も低くなった時の同期信号間隔を外部
クロックで計算して測定間隔とする方法もある。図７
は、従来のクロック再生成ＰＬＬに含まれる位相比較器
の一構成例を示す回路図である。

【０００９】図７に示す位相比較器の回路は、２つのＤ
フリップフロップと２つのＥＯＲゲートを有し、２値化
信号（ＲＦ）の立ち上がりエッジ（ポジティブ・エッ
ジ）／立ち下がりエッジ（ネガティブ・エッジ）の両方
のタイミングで位相誤差信号を出力する回路構成となっ
ている。上記の位相誤差信号は、上向き／下向きのパル
スの組で出力され、上向きのパルスは幅が位相誤差量に
より変化するが、下向きのパルスはいつも１／２クロッ
ク幅で固定になっている。

【００１０】図７に示す位相比較器の出力（ＰＤＯＵ
Ｔ）は、ゲート出力Ｅ１とゲート出力Ｅ２が共に論理値
の“１”である時に中点電位（＋２．５Ｖ）となり、ゲ
ート出力Ｅ１が論理値の“０”である時に、上向きのパ
ルスの電位（＋５Ｖ）となり、ゲート出力Ｅ２が論理値
の“０” である時に、下向きのパルスの電位（０Ｖ）
となる。

【００１１】図８は、従来のクロック再生成ＰＬＬに含
まれる位相比較器のタイミング・チャートを示す。２値
化信号（ＲＦ）とクロック信号（ＰＬＣＫ）との位相関
係によって、図８（ａ），（ｂ），（ｃ）の場合分けが
生じる。図８（ａ）では、２値化信号（ＲＦ）とクロッ
ク信号（ＰＬＣＫ）とが同期している場合を示してい
る。

【００１２】

【発明が解決しようとする課題】ところで、上記の従来
の位相比較器では、２値化信号（ＲＦ）とクロック信号
（ＰＬＣＫ）との位相が完全にロック（同期）した状態
においては、出力信号（ＰＤＯＵＴ）は、中点電位を中
心にそれぞれ１／２クロック幅の上下のパルスが出力さ
れ、この面積が等しいので、平均すると中点電位を出力
したのと同じ状態になっている。

【００１３】この場合、この波形に歪みが生じると、Ｐ
ＬＬの位相偏差が拡大し、データの抜き取り性能が悪化
してエラーレート、ドライブの読み出し性能が悪化して
しまう問題点があった。ちなみに、上記の場合で、波形
に歪みが生じる要因としては、出力回路のドライブ能力
の不足によりパルスが急峻に立ち上がらない場合や、端
子の浮遊容量により波形がなまってしまう場合等があ
る。

【００１４】また、スピードが遅い、すなわちクロック
信号（ＰＬＣＫ）の周波数が２値化信号（ＲＦ）の周波
数よりも低い場合は、波形に多少の歪みがあっても、パ
ルス幅が広いのでパルス全体に対する割合としては小さ
く、また、データ抜き取りの位相マージンも大きいので
問題はないが、スピードが速くなってくると、僅かな歪
みが読み取り性能に大きく影響を与えてしまうという問
題点もあった。

【００１５】基準となるパルス幅を１／２クロックでは
なく、もっと広くすれば、上記の問題点は軽減できる
が、ＤＶＤ−ＲＭやＣＤ−ＲＯＭ等は、最小パルス幅と
して３Ｔ（Ｔは周期）で信号が反転するために連続した
エッジでの位相誤差出力が１Ｔ以上が基準のパルス幅で
は重なってしまうことになり、従来は、パルス幅を広く
することができなかった。

【００１６】また、１Ｔを基準パルス幅にして、２値化
信号（ＲＦ）の立ち上がりか立ち下がりのいずれか一方
のエッジのみで位相誤差出力を検出して出力する方法も
あるが、いずれか一方のエッジだけでの検出では、２値
化信号（ＲＦ）の立ち上がり／立ち下がりで位相がずれ
ている場合もあり、そのずれた位相の一方のみに合わせ
てしまうことになるので、抜き取り性能が不十分となる
場合があった。

【００１７】さらに、位相比較器において従来からよく
問題になる現象として、浮遊容量により出力波形がなま
る問題点があった。図８のタイミング・チャートを参照
して説明すると、出力信号（ＰＤＯＵＴ）において、上
向き／下向きのパルスそれぞれが、中点電位に戻る時に
出力波形がなまって裾を引き、その裾が長くなると、上
向きのパルスの裾が下向きのパルスで削られ、これが２
つのパルスのアンバランスの原因となり、ひいては、Ｐ
ＬＬの位相偏差が生じる原因となっていた。

【００１８】この現象をできるだけ回避するために、従
来は、例えば、図７に示す位相比較器の回路において、
２つのＤフリップフロップの間に、もう１つ、クロック
信号（ＰＬＣＫ）で叩くＤフリップフロップを追加し
て、２つのパルスの間の時間幅を、１／２クロックでは
なく、１クロックにするといった対策をとることがあ
る。しかし、この従来方法では、エッジの最小反転間隔
が３Ｔ（周期）であるという制約から、連続したエッジ
に対する位相誤差が重ならないようにするためには、２
つのパルスの間隔を最大限１クロックとするに止まって
いた。

【００１９】本発明は、以上のような従来のフェーズ・
ロックド・ループにおける問題点に鑑みてなされたもの
であり、光ディスク装置の高速化に対応して光ディスク
装置から出力される２値化信号から、正確な形状のクロ
ックを再生して出力することができるフェーズ・ロック
ド・ループを提供することを目的とする。

【００２０】

【課題を解決するための手段】本発明では上記課題を解
決するために、外部回路からの２値化信号とフィードバ
ックされたクロック信号との位相差を位相誤差信号とし
て出力する位相比較器と、前記２値化信号と前記クロッ
ク信号の所定倍の周波数を持つ信号との周波数差を周波
数誤差信号として出力する周波数計測器とを備えたフェ
ーズ・ロックド・ループにおいて、前記２値化信号の立
ち上がりエッジの出現タイミングに限定して前記位相誤
差信号を出力する第１の位相比較器と、前記２値化信号
の立ち下がりエッジの出現タイミングに限定して前記位
相誤差信号を出力する第２の位相比較器と、前記第１と
第２の位相比較器の出力信号と前記周波数計測器の出力
信号とを加算した結果の出力信号から高周波成分を除去
して低周波成分のみの信号を通過させるローパスフィル
タと、前記ローパスフィルタの出力信号に応じて発振周
波数を制御し、前記クロック信号の所定倍の周波数を持
つクロック信号を再生出力する電圧制御発振器と、前記
電圧制御発振器の出力信号を分周して前記クロック信号
を出力する分周器と、前記分周器が出力する前記クロッ
ク信号を前記第１と第２の位相比較器にフィードバック
する手段と、前記電圧制御発振器が出力する前記クロッ
ク信号の所定倍の周波数を持つクロック信号を前記周波
数計測器にフィードバックする手段とを有することを特
徴とするフェーズ・ロックド・ループが提供される。

【００２１】また、外部回路からの２値化信号とフィー
ドバックされたクロック信号との位相差を位相誤差信号
として出力する位相比較器と、前記２値化信号と前記ク
ロック信号の所定倍の周波数を持つ信号とを入力して周
波数誤差信号を出力する周波数計測器とを備えたフェー
ズ・ロックド・ループにおいて、前記２値化信号の立ち
上がりエッジの出現タイミングに限定して順次かつ連続
に前記位相誤差信号を出力する複数の位相比較器を含む
第１の位相比較器のグループと、前記２値化信号の立ち
下がりエッジの出現タイミングに限定して順次かつ連続
に前記位相誤差信号を出力する複数の位相比較器を含む
第２の位相比較器のグループと、前記第１と第２の位相
比較器のグループの出力信号の各々と前記周波数計測器
の出力信号とを加算した結果の出力信号から高周波成分
を除去して低周波成分のみの信号を通過させるローパス
フィルタと、前記ローパスフィルタの出力信号に応じて
発振周波数を制御し、前記クロック信号の所定倍の周波
数を持つクロック信号を再生出力する電圧制御発振器
と、前記電圧制御発振器の出力信号を分周して前記クロ
ック信号を出力する分周器と、前記分周器が出力する前
記クロック信号を前記前記第１と第２の位相比較器にフ
ィードバックする手段と、前記電圧制御発振器が出力す
る前記クロック信号の所定倍の周波数を持つクロック信
号を前記周波数計測器にフィードバックする手段とを有
することを特徴とするフェーズ・ロックド・ループが提
供される。

【００２２】すなわち、本発明では光ディスク装置等か
ら出力される２値化信号の立ち上がり／立ち下がりエッ
ジそれぞれで、位相誤差信号を検出し、該検出した位相
誤差信号を別々な端子からパルス幅を広げた形で出力
し、これら出力を抵抗結合によりアナログ的に合成する
ことにより正確な形状のクロックを再生して出力する構
成としている。別々な端子からの出力なので、パルス幅
を広げても連続したエッジに対応する位相誤差信号が重
なり合うことなく、出力することができる。

【００２３】また、さらにパルス幅を広げる場合には、
上記２値化信号の連続した同じ向きのエッジに対する位
相誤差信号を複数の位相比較器を用いて順次かつ連続に
出力するようにしている。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。 （第１の実施の形態）図１は、本発明の第１の実施の形
態に係るＰＬＬの全体構成を示すブロック図である。

【００２５】本実施の形態に係るＰＬＬは、ＣＤ−ＲＯ
ＭやＤＶＤ−ＲＯＭ等の光ディスク装置から出力される
２値化信号（ＲＦ）とフィードバックされたクロック
（ＰＬＣＫ）とを入力して第１の位相誤差信号を出力す
る第１の位相比較器１と、上記２値化信号（ＲＦ）と上
記のクロック信号（ＰＬＣＫ）とを入力して第２の位相
誤差信号を出力する第２の位相比較器２と、上記２値化
信号（ＲＦ）と上記クロック信号（ＰＬＣＫ）のＮ倍の
周波数を持つ信号とを入力して周波数誤差信号を出力す
る周波数計測器３と、上記の位相比較器１，２及び周波
数計測器３の各出力を加算した結果の信号から高周波成
分を除去するローパスフィルタ４と、上記ローパスフィ
ルタ４の出力に応じて発振周波数を制御し、クロック信
号（ＰＬＣＫ）のＮ倍の周波数を持つクロック信号を再
生出力する電圧制御発振器５と、電圧制御発振器５から
出力されるクロック信号の周波数を１／Ｎに分周してク
ロック信号（ＰＬＣＫ）として出力する分周器６とを含
む。

【００２６】上記の説明において、分周器６による分周
数Ｎは、１以上の任意の整数である。以下、本実施の形
態に係るＰＬＬの動作を説明する。

【００２７】第１の位相比較器１は、ＣＤ−ＲＯＭやＤ
ＶＤ−ＲＯＭ等の光ディスク装置から出力される２値化
信号（ＲＦ）の位相と、後段の分周器６からフィードバ
ックされたクロック信号（ＰＬＣＫ）の位相とを比較
し、その位相差を第１の位相誤差信号として出力する。
第２の位相比較器２は、上記２値化信号（ＲＦ）の位相
と、後段の分周器６からフィードバックされたクロック
信号（ＰＬＣＫ）の位相とを比較し、その位相差を第２
の位相誤差信号として出力する。

【００２８】前記第１の位相比較器１と第２の位相比較
器２が出力する位相誤差信号は、中点電位を中心にして
上向きのパルスと下向きのパルスの組で構成されている
ことが好ましい。

【００２９】周波数計測器３は、上記２値化信号（Ｒ
Ｆ）の周波数と、後段の電圧制御発振器５からフィード
バックされた再生クロック信号（ＰＬＣＫ）のＮ倍の周
波数を持つクロック信号の周波数とを比較し、その周波
数差を周波数誤差信号として出力する。より具体的に
は、周波数計測器３は、２値化信号（ＲＦ）に含まれる
最長パターンから周波数誤差信号を電圧制御発振器５に
送出する。すなわち、電圧制御発振器５の元出力である
クロック信号（ＰＬＣＫ）で２値化信号（ＲＦ）のエッ
ジ間隔を計測して、その一定区間の最大値が基準値より
大きければクロック信号（ＰＬＣＫ）が上記２値化信号
（ＲＦ）より高いのでＬを出力し、逆に基準値より小さ
ければＨを出力する。これを繰り返すことによりクロッ
ク信号（ＰＬＣＫ）の周波数は２値化信号（ＲＦ）の周
波数に近づいていく。上記計測した最大値と基準値が一
致すれば周波数計測器（ＦＤ）は出力しないので、位相
比較器１，２の働きにより、最終的には２値化信号（Ｒ
Ｆ）とクロック信号（ＰＬＣＫ）の周波数とは位相が一
致する。ここで上記の周波数比較の基準値は、光ディス
ク装置がＣＤ−ＲＯＭであれば１１（×Ｎ）であり、Ｄ
ＶＤ−ＲＯＭであれば１４（×Ｎ）である。

【００３０】図１では、周波数計測の精度を上げるため
に周波数計測器３ではクロック信号（ＰＬＣＫ）の整数
（Ｎ）倍の周波数を用いている。また、２値化信号（Ｒ
Ｆ）のエッジ間隔を計測する単位としては、少なくとも
１つの最長パターンが含まれる長さ（エッジ数）を単位
とする。例えば、光ディスク装置がＣＤ−ＲＯＭの場
合、同期用の最長パターンの間隔は５８８ビットであ
り、平均のパターン長は約４．５Ｔ（Ｔは周期）なの
で、１５０（＞５８８／４．５）のエッジが到来すれ
ば、必ず最長パターンが含まれる。ＤＶＤ−ＲＯＭでは
同様に４００（＞１４８８／４．５）のエッジが到来す
れば、必ず最長パターンが含まれる。

【００３１】この他に、システム上、２値化信号（Ｒ
Ｆ）の周波数が最も低くなった時の同期信号間隔を外部
クロックで計算して測定間隔とする方法もある。次に、
上記の３種類の誤差信号出力の各々は、出力時点でそれ
ぞれ加算されて、後段のローパスフィルタ４に入力され
る。

【００３２】ローパスフィルタ４は、上記加算された結
果として得られる合成された誤差信号成分から高周波成
分を除去し、低周波成分のみを残して後段の電圧制御発
振器５に伝達する。

【００３３】電圧制御発振器５は、上記のローパスフィ
ルタ４の出力に応じて自己の発振周波数を制御し、上記
のクロック信号（ＰＬＣＫ）のＮ倍の周波数を持つクロ
ック信号を再生出力する。

【００３４】分周器６は、上記の再生されたクロック信
号（ＰＬＣＫ）のＮ倍の周波数を持つクロック信号の周
波数を、１／Ｎの周波数に分周して、上記のクロック信
号（ＰＬＣＫ）として出力する。

【００３５】図２は、本発明の第１の実施の形態に係る
ＰＬＬにおいて、図１のローパスフィルタ４の入力信号
を生成する部分までの回路の構成を示す回路図である。
図２では、２値化信号（ＲＦ）とクロック信号（ＰＬＣ
Ｋ）等を供給する信号線はすべて図示を省略している。

【００３６】第１の位相比較器１の出力端子から出力さ
れる信号成分は、抵抗（Ｒ１）を流れる電流による抵抗
（Ｒ１）での電圧降下分として取り出され、抵抗（Ｒ
３）を介して接続されたローパスフィルタ（ＬＰＦ）向
けの入力端子（ＴＬＰＦ）へと供給される。

【００３７】第２の位相比較器２の出力端子から出力さ
れる信号成分も、抵抗（Ｒ２）を流れる電流による抵抗
（Ｒ２）での電圧降下分として取り出され、抵抗（Ｒ
４）を介して接続されたローパスフィルタ４向けの入力
端子（ＴＬＰＦ）へと供給される。

【００３８】周波数計測器３の出力端子から出力される
信号成分は、そのまま、抵抗（Ｒ５）を介して接続され
たローパスフィルタ４向けの入力端子（ＴＬＰＦ）へと
供給される。

【００３９】これらの信号成分は論理回路で生成された
ものであるが、出力後はアナログ信号として扱われ、Ｔ
ＬＰＦでアナログ的に加算される。図３は、本発明の第
１の実施の形態に係るＰＬＬに含まれる位相比較器の一
例としての回路構成を示す回路図である。

【００４０】図３に示す位相比較器では、２値化信号
（ＲＦ）の立ち上がりエッジ（ポジティブ・エッジ）で
のみ位相誤差信号を検出する構成となっている。本実施
の形態では、図３に示す外部回路からの信号は、すべて
論理値の“１”となっている。

【００４１】図３に示す位相比較器の出力（ＰＤＯ）
は、ゲート出力Ｅが論理値の“１”である時に中点電位
（＋２．５Ｖ）となり、信号Ｅが論理値の“０”であ
り、かつゲート出力Ｉｎが論理値の“１”である時に、
上向きのパルスの電位（＋５Ｖ）となり、ゲート出力Ｅ
が論理値の“０” であり、かつゲート出力Ｉｎが論理
値の“０”である時に、下向きのパルスの電位（０Ｖ）
となる。

【００４２】図３に示す位相比較器の回路と同様の回路
で、２値化信号（ＲＦ）の立ち下がりエッジ（ネガティ
ブ・エッジ）でのみ位相誤差信号を検出する回路を構成
し、該構成した２つの位相比較器を、上記の位相比較器
１，２として使用する。

【００４３】図４は、本発明の第１の実施の形態に係る
ＰＬＬに含まれる図３に示す位相比較器のタイミング・
チャートを示す。図８に示すタイミング・チャートと同
様に、２値化信号（ＲＦ）とクロック信号（ＰＬＣＫ）
との位相関係によって、図４（ａ），（ｂ），（ｃ）の
場合分けが生じる。

【００４４】以下、図４を参照しつつ、図３に示す位相
比較器の動作を説明する。まず、図４（ｂ）に示す２値
化信号（ＲＦ）とクロック信号（ＰＬＣＫ）との位相差
がない場合について、図３に示す位相比較器の動作を説
明する。

【００４５】クリア信号が出された時点では、各Ｄフリ
ップフロップ（ＤＦＦ１，２，３）は、すべてＯＦＦ出
力すなわち論理値“０”の出力となっている。この時、
ゲート出力Ｅは、ＮＯＴゲート（ＮＯＴ１）の作用によ
り、論理値の“１”となっているので、上記のとおり、
位相比較器の出力（ＰＤＯ）は、中点電位（＋２．５
Ｖ）を出力している。

【００４６】上記の状態下で、２値化信号（ＲＦ）が立
ち下がりエッジを示している場合は、ＮＡＮＤゲート
（ＮＡＮＤ１）は、論理値の“１”を出力している。や
がて、２値化信号（ＲＦ）の立ち上がりエッジが出現す
ると、ＮＡＮＤゲート（ＮＡＮＤ１）の出力は、論理値
の“０”に転換する。Ｄフリップフロップ（ＤＦＦ１）
のプリセット端子（ＰＲＮ）は、小丸印しが付されてい
るタイプであるため、上記のＮＡＮＤゲート（ＮＡＮＤ
１）の論理値の“１”から論理値の“０”への転換によ
りＤフリップフロップ（ＤＦＦ１）はプリセット動作を
開始し、その結果、Ｄフリップフロップ（ＤＦＦ１）の
出力は、ＯＮ出力すなわち論理値の“１”の出力に転じ
る。この時、Ｄフリップフロップ（ＤＦＦ２，３）の出
力については変化が無く、論理値の“０”出力のままで
あるので、上記のとおり、位相比較器の出力（ＰＤＯ）
は、下向きのパルスの電位（０Ｖ）に転じる。

【００４７】一方、ＮＡＮＤゲート（ＮＡＮＤ３）に注
目すると、Ｄフリップフロップ（ＤＦＦ１）が論理値
“０”を出力していた時には論理値“１”を出力してい
たが、上記のタイミング、すなわち、２値信号（ＲＦ）
の立ち上がりエッジが出現したタイミングで、上記のと
おりＤフリップフロップ（ＤＦＦ１）が論理値“１”に
転じるので、２値信号（ＲＦ）の立ち上がりエッジの出
現と同時のクロック信号（ＰＬＣＫ）の立ち上がりエッ
ジの出現により、ＮＡＮＤゲート（ＮＡＮＤ２）は論理
値“０”の出力に転じ、上記と同様のプリセット端子の
仕組みにより、ＮＡＮＤゲート（ＮＡＮＤ３）は、ＯＮ
出力すなわち論理値“１”を出力するようにプリセット
される。

【００４８】ＮＡＮＤゲート（ＮＡＮＤ３）の出力が論
理値“１”に転じた時点では、ＡＮＤゲート（ＡＮＤ
１）は論理値“０”の出力が確定するので、クロック信
号（ＰＬＣＫ）の次の立ち上がりエッジの到来を待っ
て、Ｄフリップフロップ（ＤＦＦ１）は、再び論理値
“０”の出力に戻る。その結果、ゲート出力Ｅは、ＮＯ
Ｔゲート（ＮＯＴ１）の作用により、再び論理値の
“１”となって位相比較器の出力（ＰＤＯ）は、再び中
点電位（＋２．５Ｖ）の出力に戻る。

【００４９】他方、上記の、ＮＡＮＤゲート（ＮＡＮＤ
３）の出力が論理値“１”に転じた時点では、ＡＮＤゲ
ート（ＡＮＤ３）は論理値“１”の出力が確定するの
で、Ｄフリップフロップ（ＤＦＦ１）が、論理値“０”
の出力に戻った上記のタイミングで、Ｄフリップフロッ
プ（ＤＦＦ２）は、論理値“１”を出力するようにな
る。これにより、ＡＮＤゲート（ＡＮＤ２，４）は論理
値“１”の出力が確定するので、クロック信号（ＰＬＣ
Ｋ）の次の立ち上がりエッジの到来を待って、Ｄフリッ
プフロップ（ＤＦＦ１）は、再び論理値“１”の出力に
転じ、Ｄフリップフロップ（ＤＦＦ２）も変わらず論理
値“１”の出力を継続する。これにより、ゲート出力Ｅ
は、ＮＯＴゲート（ＮＯＴ１）の作用により、再び論理
値の“０”に転じ、ゲート出力Ｉｎは論理値の“１”に
転じるので、位相比較器の出力（ＰＤＯ）は、今度は上
向きのパルスの電位（＋５Ｖ）に転じる。

【００５０】Ｄフリップフロップ（ＤＦＦ１）の出力が
論理値“１”に戻ったことにより、ＡＮＤゲート（ＡＮ
Ｄ２，４）は、論理値“０”の出力に戻るので、Ｄフリ
ップフロップ（ＤＦＦ１）の出力は、クロック信号（Ｐ
ＬＣＫ）の次の立ち上がりエッジの到来を待って、再び
論理値“０”の出力に転じ、ゲート出力Ｅが論理値の
“１”に転じるので、位相比較器の出力（ＰＤＯ）は、
三度、中点電位（＋２．５ｖ）を回復する。また、Ｄフ
リップフロップ（ＤＦＦ２）の出力も、再び論理値
“０”の出力に転じる。

【００５１】上記のＤフリップフロップ（ＤＦＦ１，Ｄ
ＦＦ２）が上記のとおり、共に論理値“０”の出力に転
じると、２値化信号（ＲＦ）の立ち下がりエッジの到来
により、ＯＲゲート（ＯＲ３）が論理値“０”に転じる
ので、クロック信号（ＰＬＣＫ）の次の立ち上がりエッ
ジの到来を待って、Ｄフリップフロップ（ＤＦＦ３）
は、再び論理値“０”の出力に転じる。

【００５２】次に、図４（ｂ）に示す２値化信号（Ｒ
Ｆ）よりもクロック信号（ＰＬＣＫ）の方が位相が進ん
でいる場合について、図３に示す位相比較器の動作を説
明する。

【００５３】この場合は、位相比較器の出力（ＰＤＯ）
の下向きのパルスの発生は、２値化信号（ＲＦ）の立ち
上がりエッジの到来と同時であるが、そのパルスの持続
時間は短縮される。次に、図４（ｂ）に示す２値化信号
（ＲＦ）よりもクロック信号（ＰＬＣＫ）の方が位相が
遅れている場合について、図３に示す位相比較器の動作
を説明する。

【００５４】この場合も、位相比較器の出力（ＰＤＯ）
の下向きのパルスの発生は、２値化信号（ＲＦ）の立ち
上がりエッジの到来と同時であるが、そのパルスの持続
時間は延長される。

【００５５】上記のいずれの場合にも、本実施の形態に
係る位相比較器は、正しい位相誤差信号を出力すること
が可能となる。さらに、図８に示すタイミング・チャー
トでは、出力信号（ＰＤＯ）は上下にパルスを出力し、
図４（ａ），（ｂ），（ｃ）に示すいずれの場合にも、
上下のパルス間の時間が長く取れるので、それぞれのパ
ルスのなまりが位相偏差に与える影響が軽減できる。ま
た連続する位相誤差出力の間隔が長いので、上下のパル
スの間隔を長くして、上向きのパルスがなまった時の裾
が下向きのパルスによって削られることにより位相偏差
が生じるという現象を回避することができることを示し
ている。

【００５６】（第２の実施の形態）図５は、本発明の第
２の実施の形態に係るＰＬＬの全体構成を示すブロック
図である。

【００５７】本実施の形態は、第１の実施の形態に係る
ＰＬＬの回路構成と比べて、回路に含まれる位相比較器
の個数と機能が異なるだけであり、他の回路要素はすべ
て第１の実施の形態に係るＰＬＬの回路構成と同じであ
る。それ故、以下では、位相比較器５１乃至５ｉの機能
のみを説明する。

【００５８】上記の第１の実施の形態に係るＰＬＬの考
え方を拡張すると、さらに基準となるパルス幅を広げる
べき場合には、連続した同じ向きの２値化信号（ＲＦ）
のエッジにおいて検出される位相誤差信号を、交互に別
な２端子から出力するようにすればよい。上記の連続し
た同じ向きの２値化信号（ＲＦ）のエッジとしては、立
ち上がりエッジと立ち下がりエッジの２つの区別がある
から、この場合は、つまり合計４個の位相比較器を用い
て位相誤差信号を出力することになる。

【００５９】上記の考え方を拡張し、連続した同じ向き
の２値化信号（ＲＦ）のエッジに対する位相誤差信号を
２の（ｎ−１）乗個の位相比較器の出力を使って位相誤
差信号を出力することができる。上記の連続した同じ向
きの２値化信号（ＲＦ）のエッジとしては、立ち上がり
エッジと立ち下がりエッジの２つの区別があるから、こ
の場合は、つまり合計２のｎ乗個の位相比較器を用いて
位相誤差信号を出力することになる。

【００６０】一般には、連続した同じ向きの２値化信号
（ＲＦ）のエッジに対する位相誤差信号を任意の複数の
位相比較器を用いて順次かつ連続に出力することができ
る。図５に示す位相比較器５１乃至５ｉで説明すると、
位相比較器５１乃至５ｉは、上記２値化信号の立ち上が
りエッジの出現タイミングに限定して順次かつ連続に位
相誤差信号を出力する第１の位相比較器のグループと、
上記２値化信号の立ち下がりエッジの出現タイミングに
限定して順次かつ連続に位相誤差信号を出力する第２の
位相比較器のグループとの都合２つのグループに分けら
れる。

【００６１】上記グループ化の一つの実施例として、上
記の符号ｉの数が奇数の位相比較器を、２値化信号（Ｒ
Ｆ）の立ち上がりエッジでのみ位相誤差信号を検出する
回路の一つとし、上記の符号ｉの数が偶数の位相比較器
を、２値化信号（ＲＦ）の立ち下がりエッジでのみ位相
誤差信号を検出する回路の一つとしてもよい。

【００６２】また、上記の符号ｉの数が奇数の位相比較
器の各々は、順次かつ連続して、それぞれ別個の端子か
ら位相誤差信号を出力するものとし、上記の符号ｉの数
が偶数の位相比較器の各々も、順次かつ連続して、それ
ぞれ別個の端子から位相誤差信号を出力するものとす
る。

【００６３】

【発明の効果】以上に説明したとおり、本発明に係るＰ
ＬＬでは、ディスクの回転が高速化して、チャンネル・
クロック周波数が上がった時でも、位相誤差信号のパル
ス幅を広く取ることができるので、パルス波形の歪みが
データの読み取り性能に与える悪影響を抑制することが
できる。

【００６４】また、上下にパルスを出力する型の位相比
較器を使用すれば、上下のパルス間の時間が長く取れ、
上向きのパルスがなまった時の裾が下向きのパルスによ
って削られて位相偏差が生じるという現象を回避するこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るＰＬＬの全体
構成を示すブロック図である。

【図２】本発明の第１の実施の形態に係るＰＬＬにおい
て、ローパスフィルタの入力信号を生成する部分までの
回路の構成を示す回路図である。

【図３】本発明の第１の実施の形態に係るＰＬＬに含ま
れる位相比較器の一例としての回路構成を示す回路図で
ある。

【図４】本発明の第１の実施の形態に係るＰＬＬに含ま
れる図３に示す位相比較器のタイミング・チャートを示
す。

【図５】本発明の第２の実施の形態に係るＰＬＬの全体
構成を示すブロック図である。

【図６】従来のクロック再生成ＰＬＬの構成を示すブロ
ック図である。

【図７】従来のクロック再生成ＰＬＬに含まれる位相比
較器の一構成例を示す回路図である。

【図８】従来のクロック再生成ＰＬＬに含まれる位相比
較器のタイミング・チャートを示す。

【符号の説明】

１，２，５１〜５ｉ，６１１……位相比較器、３，５
３，６１２……周波数計測器、４，６１３……ローパス
フィルタ、５，６１４……電圧制御発振器、６，６１５
……分周器、ＤＦＦ１〜３……Ｄフリップフロップ、
Ｅ，Ｅ１，Ｅ２，Ｉｎ……ゲート出力、ＮＡＮＤ１，２
……ＮＡＮＤゲート、ＯＲ１〜５……ＯＲゲート、ＮＯ
Ｔ１〜５……ＮＯＴゲート、ＰＤＯＵＴ，ＰＤＯ……出
力信号、ＰＬＣＫ……クロック信号、Ｒ１〜Ｒ５……抵
抗、ＲＦ……２値化信号、ＴＬＰＦ……ＬＰＦへの端子

Claims (7)

【特許請求の範囲】
1. 【請求項１】 外部回路からの２値化信号とフィードバ
   ックされたクロック信号との位相差を位相誤差信号とし
   て出力する位相比較器と、前記２値化信号と前記クロッ
   ク信号の所定倍の周波数を持つ信号との周波数差を周波
   数誤差信号として出力する周波数計測器とを備えたフェ
   ーズ・ロックド・ループにおいて、 前記２値化信号の立ち上がりエッジの出現タイミングに
   限定して前記位相誤差信号を出力する第１の位相比較器
   と、 前記２値化信号の立ち下がりエッジの出現タイミングに
   限定して前記位相誤差信号を出力する第２の位相比較器
   と、 前記第１と第２の位相比較器の出力信号と前記周波数計
   測器の出力信号とを加算した結果の出力信号から高周波
   成分を除去して低周波成分のみの信号を通過させるロー
   パスフィルタと、 前記ローパスフィルタの出力信号に応じて発振周波数を
   制御し、前記クロック信号の所定倍の周波数を持つクロ
   ック信号を再生出力する電圧制御発振器と、 前記電圧制御発振器の出力信号を分周して前記クロック
   信号を出力する分周器と、 前記分周器が出力する前記クロック信号を前記第１と第
   ２の位相比較器にフィードバックする手段と、 前記電圧制御発振器が出力する前記クロック信号の所定
   倍の周波数を持つクロック信号を前記周波数計測器にフ
   ィードバックする手段と、を有することを特徴とするフ
   ェーズ・ロックド・ループ。
2. 【請求項２】 前記第１と第２の位相比較器が出力する
   位相誤差信号は、中点電位を中心にして上向きのパルス
   と下向きのパルスの組で構成されていることを特徴とす
   る請求項１記載のフェーズ・ロックド・ループ。
3. 【請求項３】 前記第１と第２の位相比較器の出力と前
   記周波数計測器の出力との加算手段を、前記第１と第２
   の位相比較器の出力端子と前記周波数計測器の出力端子
   とをすべて同一配線上に直接接続する手段により実施す
   ることを特徴とする請求項１記載のフェーズ・ロックド
   ・ループ。
4. 【請求項４】 外部回路からの２値化信号とフィードバ
   ックされたクロック信号との位相差を位相誤差信号とし
   て出力する位相比較器と、前記２値化信号と前記クロッ
   ク信号の所定倍の周波数を持つ信号とを入力して周波数
   誤差信号を出力する周波数計測器とを備えたフェーズ・
   ロックド・ループにおいて、 前記２値化信号の立ち上がりエッジの出現タイミングに
   限定して順次かつ連続に前記位相誤差信号を出力する複
   数の位相比較器を含む第１の位相比較器のグループと、 前記２値化信号の立ち下がりエッジの出現タイミングに
   限定して順次かつ連続に前記位相誤差信号を出力する複
   数の位相比較器を含む第２の位相比較器のグループと、 前記第１と第２の位相比較器のグループの出力信号の各
   々と前記周波数計測器の出力信号とを加算した結果の出
   力信号から高周波成分を除去して低周波成分のみの信号
   を通過させるローパスフィルタと、 前記ローパスフィルタの出力信号に応じて発振周波数を
   制御し、前記クロック信号の所定倍の周波数を持つクロ
   ック信号を再生出力する電圧制御発振器と、 前記電圧制御発振器の出力信号を分周して前記クロック
   信号を出力する分周器と、 前記分周器が出力する前記クロック信号を前記第１と第
   ２の位相比較器にフィードバックする手段と、 前記電圧制御発振器が出力する前記クロック信号の所定
   倍の周波数を持つクロック信号を前記周波数計測器にフ
   ィードバックする手段と、を有することを特徴とするフ
   ェーズ・ロックド・ループ。
5. 【請求項５】 前記第１と第２の位相比較器のグループ
   に属する位相比較器の各々が出力する位相誤差信号は、
   中点電位を中心にして上向きのパルスと下向きのパルス
   の組で構成されていることを特徴とする請求項４記載の
   フェーズ・ロックド・ループ。
6. 【請求項６】 前記第１と第２の位相比較器のグループ
   に属する位相比較器の各々の出力と前記周波数計測器の
   出力との加算手段を、前記第１と第２の位相比較器のグ
   ループに属する位相比較器の各々の出力端子と前記周波
   数計測器の出力端子とをすべて同一配線上に直接接続す
   る手段により実施することを特徴とする請求項４記載の
   フェーズ・ロックド・ループ。
7. 【請求項７】 請求項１又は４記載のフェーズ・ロック
   ド・ループを具備することを特徴とする光ディスク装
   置。