JP2001060621A

JP2001060621A - 半導体装置の製造方法

Info

Publication number: JP2001060621A
Application number: JP11234354A
Authority: JP
Inventors: Kohei Suzuki; 康平鈴木; Takuya Masui; 卓也増井
Original assignee: Kobe Steel Ltd
Current assignee: Kobe Steel Ltd
Priority date: 1999-08-20
Filing date: 1999-08-20
Publication date: 2001-03-06

Abstract

(57)【要約】【課題】ボイドによる配線の導通不良による歩留まり
の低下を防止する。【解決手段】素子の形成された半導体基板の上に、複
数の配線層が層間絶縁膜を介在させて形成され、前記層
間絶縁膜に配線材料が充填された素子・配線層間接続用
の接続孔を備えた半導体装置、の製造方法であって、前
記半導体装置のすべての配線層及び接続孔に対する配線
工程が完了した後に、その半導体装置を高圧ガス雰囲気
下にて加熱処理（高圧アニール）する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＵＬＳＩに代表さ
れる多層構造からなる半導体装置の製造工程において、
特にその層内部に形成されるボイド等を除去し、ボイド
等に起因する導通の不具合等を解消し、上記半導体装置
の製造工程での歩留まりを向上させる方法に関するもの
である。

【０００２】

【従来の技術】ＬＳＩの集積度および動作速度の向上
は、主にその素子の微細化、および素子間もしくは配線
間を接続する配線の微細化によって支えられてきた。特
に、マイクロプロセッサーに代表される論理ＬＳＩにお
いては１チップ中に数百万におよぶ素子すなわちトラン
ジスタを内包するため、それらを相互に接続する配線も
また複雑さを極めるものになっている。このような大規
模ＬＳＩは内部の回路としてはいくつかの機能ブロック
からなるのが普通であり、その配線においては、１）機
能ブロックを形成するためのいわばローカルな配線、
２）機能ブロック間でデータのやりとりをするための配
線、３）機能ブロックを制御するための信号線、４）電
源およびアースライン、などのように階層化された配線
構造が用いられるのが普通である。

【０００３】

【発明が解決しようとする課題】このような複雑化した
配線を実現するためには配線層の多層化が必須であり、
今日では６層もの配線層をもつＬＳＩが製造されてい
る。また、このような配線の寸法すなわち配線の幅およ
び配線を配置するピッチもまた微細化の一途を辿ってき
たが、一方で配線間の静電容量の増大がクロストークや
伝搬遅延といった性能上の問題を招くようになり、同層
の配線間もしくは上層配線と下層配線を互いに絶縁する
層間絶縁膜に誘電率の低い材料を用いるなどの技術革新
が検討されているが、それでもなお配線間容量低減の要
請から、層間絶縁膜の膜厚はあまり薄くすることが出来
ないのが現状である。

【０００４】その結果、素子と配線を相互に接続するた
めのコンタクトホールや、配線間を相互に接続するため
のヴィアホールにおいては、そのアスペクト比、すなわ
ち深さと直径の比は増加の一途を辿っているのが現状で
ある。ＬＳＩに設計どおりの性能を発揮させるには、こ
のようにアスペクト比の増大したコンタクトホールやヴ
ィアホールを金属配線膜ですき間無く充填し、良好な接
続孔を形成することが不可欠なことは論を待たないが、
これらコンタクトホールやヴィアホールの数は素子数の
数倍から数十倍はあるため、先に述べたマイクロプロセ
ッサーの例ではその数は数千万個から数億個に達すると
考えられる。

【０００５】これらのうち１個でも導通不良となればＬ
ＳＩの正常な動作は期待できないのであるから、ＬＳＩ
の不良原因においてこれらコンタクトホールやヴィアホ
ールの不良が占める割合が高いことは容易に想像でき
る。実際、本発明者らは半導体製造工場においてその不
良原因の詳細な調査・分類を行い、その比率が極めて高
いことを見出している。一方、ＬＳＩの製造において
は、その工程途中で生じた不良箇所を修復すること、い
わゆる手直しを行うことはほとんどの場合不可能であっ
て、これが一般的な機械の製造工程と大きく異なる点で
ある。しかし、これでは製造歩留まりが低くなって製造
コストが上昇するという問題が生じるため、一部の回路
をチップ上に重複して形成しておき、動作試験において
不良が認められた場合にはその部分を電気的に切り放し
て予備の回路で置き換える方法が考案されている。この
方法は冗長救済と呼ばれており、ダイナミックランダム
アクセスメモリーメモリーに代表されるメモリーＬＳＩ
の製造において広く用いられている。

【０００６】しかし、この方法は同一の回路が繰り返し
配置されたメモリーＬＳＩにおいては利用可能である
が、数多くの回路がランダムに配置された論理ＬＳＩに
おいては利用することが出来ない。従って、論理ＬＳＩ
の歩留まりを向上させるには製造工程における工程管理
を厳しくする以外に手段が無いのが現状である。このこ
とが、今後ますます微細化と多層配線化が進むであろう
大規模論理ＬＳＩの製造において大きな問題となること
は間違いないと思われ、早急な対策が望まれるのであ
る。

【０００７】本発明は、このような実情に鑑みてなされ
たものであって、配線の導通不良による歩留まりの低下
を防止することを課題とする。

【０００８】

【課題を解決するための手段】上記課題を解決すべく本
発明者は鋭意検討を行った結果、本発明にいたった。そ
の要点は、下記の通りである。すなわち、本発明の半導
体装置の製造法は、素子の形成された半導体基板の上
に、複数の配線層が層間絶縁膜を介在させて形成され、
前記層間絶縁膜に配線材料が充填された素子・配線層間
接続用の接続孔を備えた半導体装置、の製造方法であっ
て、前記半導体装置のすべての配線層及び接続孔に対す
る配線工程が完了した後に、その半導体装置を高圧ガス
雰囲気下にて加熱処理することを特徴とするものであ
る。

【０００９】前記ガスの圧力は、１０ＭＰａ以上が好適
である。さらに配線材料としてアルミニウム又はアルミ
ニウム合金を使用する場合には、前記ガスの圧力が７０
ＭＰａ程度が好適である。また、配線材料として銅又は
銅合金を使用する場合には、前記ガスの圧力が１２０Ｍ
Ｐａ程度が好適である。上記製造方法において、前記配
線工程完了後の工程には、前記半導体装置への水素シン
ター工程が含まれており、前記加熱処理の温度は、前記
水素シンター工程の温度と同程度又はそれ以下であるの
が好適である。

【００１０】また、前記加熱処理における雰囲気ガスに
は水素が添加されており、水素シンター工程を兼ねて前
記加熱処理を行うのが好適である。また、本発明は、素
子の形成された半導体基板の上に、複数の配線層が層間
絶縁膜を介在させて形成され、前記層間絶縁膜に配線材
料が充填された素子・配線層間接続用の接続孔を備えた
半導体装置、の製造方法であって、前記半導体装置のす
べての配線層及び接続孔に対する配線工程が完了した後
に、その半導体装置の電気的な動作試験を行い、動作不
良が認められた半導体装置を高圧ガス雰囲気下にて加熱
処理することを特徴とするものである。

【００１１】

【発明の実施の形態】以下、図面を参照して本発明に係
る半導体装置の製造方法に関する実施の形態とその作用
について説明する。図１は、配線工程が完了して多層構
造の配線がなされたＵＬＳＩの断面を模式的に示したも
のである。図１においてｎ・ｐウエル・ｎおよびｐ・ｎ
ウエル・ｐのトランジスタ１Ａが回路素子として形成さ
れたＳｉ基板の上に層間絶縁膜２が形成される。

【００１２】この絶縁膜２の上には第１層の金属配線Ｍ
１が反応防止用のバリア膜を介して形成される。絶縁膜
２には、コンタクトホールと称される接続孔２Ａが形成
されて上層の配線構造への接続が行われる。このＭ１層
の上にも絶縁膜層が形成され、さらに金属配線膜層Ｍ２
が形成されるが、２層目以上には、下層の配線もしくは
素子との接続のための接続孔（ヴィアホール）２Ｂが形
成され、この孔は直上の配線膜の成膜工程で同時に金属
配線材料で充填される。最近は、この孔を配線用の溝２
Ｃの底部に形成した構造（デュアルダマシン構造）とし
て配線溝と同時に孔を金属配線膜材料で充填すること
が、工程数の低減すなわちコストの低減の観点から注目
されており、図１はそのような構造を示しているが、こ
の構造に限定されるものではない。

【００１３】このように形成された多層のＵＬＳＩへの
適用を前提として、本発明の作用を説明する。先に述べ
たように、ＬＳＩの不良原因においてコンタクトホール
やヴィアホールの不良が占める割合が高いのであるが、
これは具体的にはコンタクトホールやヴィアホールが金
属配線膜で完全に充填されずにボイドと呼ばれる空洞が
生じた結果、下地の半導体基板あるいは下層の配線層と
の導通が不良となる現象である。

【００１４】この様子を図２及び図３を用いて説明す
る。図２はコンタクトホール３（図１におけるコンタク
トホール２Ａに相当）における導通不良の例である。半
導体基板１のうえに形成された第１の層間絶縁膜２を貫
通するようにコンタクトホール３が形成されており、こ
こに金属配線膜（配線材料）４（図１のＭ１層に相当）
が充填されているが、この充填が不完全であるためにコ
ンタクトホール３中にボイド６が形成され、半導体基板
１との間の導通が不良となっているのである。図３は図
２と同様の構造において、コンタクトホール３底部にボ
イド６が形成された例である。

【００１５】このようなＵＬＳＩに対して先に述べたよ
うな本発明を実施することにより、図４に示すようにボ
イドは消滅し、半導体基板１と金属配線膜４との間に良
好な導通が得られるのである。図５は、ヴィアホール９
（図１におけるヴィアホール２Ｂに相当）における導通
不良の例である。半導体基板１と第１の層間絶縁膜２の
上に形成された第１の金属配線層７に形成された第２の
層間絶縁膜８を貫通するようにヴィアホール９が形成さ
れており、ここに第２の金属配線膜１０が充填されてい
るが、この充填が不完全であるためにヴィアホール９中
にボイド１１が形成され、第１の金属配線層７との間の
導通が不良となっている例である。これらに対しても本
発明を実施することにより、図５に示すようにボイド９
は消滅し、第１の金属配線層７と第２の金属配線膜１０
との間に良好な導通が得られるのである。またヴィアホ
ール９底部にボイドが形成される場合もあるが、これに
対しても本発明の作用は同等であるので図は割愛した。

【００１６】ここに述べたようなボイド形成の原因は先
に述べたようにコンタクトホール３やヴィアホール９の
アスペクト比の増大であるが、金属配線膜の形成方法も
また深く関係している。すなわち、従来から金属配線膜
形成方法として広く用いられてきたスパッタリングなど
のＰＶＤ法は段差被覆性が劣るため、アスペクト比が１
を越えるようなコンタクトホールあるいはヴィアホール
では容易にボイドを生じる。また、従来から金属配線膜
としてはアルミ合金が広く用いられてきたが、近年、Ｌ
ＳＩの高速化の要求から配線抵抗を低減するとともに、
エレクトロマイグレーション耐性に代表される配線の信
頼性を向上させるために銅配線技術が一部で実用化され
ている。銅配線プロセスにおいてはその成膜方法に湿式
メッキ法が良く用いられており、条件を適当に選べばア
スペクト比４までのホールを埋め込むことが出来ると言
われている。しかし、この場合でもメッキ条件そのもの
や、メッキの下地となるシード層と呼ばれる銅薄膜の形
成方法の良し悪しによって埋め込み性が大きく変化し、
ボイドを生じることがある。またメッキ成膜直後にはボ
イドを生じなくても、後工程の熱処理等によってボイド
が発生する場合もある。

【００１７】以上に述べたようなＬＳＩのコンタクトホ
ールやヴィアホールに起因する不良を修復するには、こ
のボイドを消滅させて下地との接触を回復させれば良い
のであって、そのためにはすべての配線工程が完了した
後に高圧ガス雰囲気中でＬＳＩを加熱することが有効で
あることを、上述のように本発明者らは見出したのであ
る。すなわち、金属配線膜として用いられるアルミある
いは銅は比較的加工性に富んだ金属であるため、ある程
度の温度および力を与えることによって容易に塑性変形
し、コンタクトホールもしくはヴィアホールの内部に内
包されるボイドを消滅させることができる。

【００１８】また、高圧加熱処理によるボイドの消失処
理は、各配線層の形成処理中の一処理として各配線層ご
とに行うことも考えられ、本発明においても配線形成工
程においてそのような工程が含まれることを除外するも
のではない。本発明のように、多層の配線工程が完了し
た後に、高圧ガス雰囲気下での加熱によるボイド消滅処
理を行うことで、多層におけるいずれの箇所に存在する
ボイドであっても消滅させることができるので、配線工
程中でボイドの消失処理を行わない場合にあっては効率
良くボイドを消失させることができるのはもちろん、配
線工程中でもボイドの消失処理をする場合にあってはそ
の配線工程中で完全に除去出来なかったボイドをさらに
除去することができるという利点がある。

【００１９】なお、ここでいう高温とは２００℃〜５０
０℃程度をいい、好ましくは２００℃〜４５０℃程度、
更に好ましくは４５０℃程度であるが、その理由は次の
とおりである。ＬＳＩの製造工程においては、すべての
配線工程が完了した後に金属と半導体の界面を安定化さ
せるために４５０℃程度の温度で希釈水素雰囲気中でア
ニールを行うのが普通であり（この工程は水素シンター
と呼ばれている）、半導体装置の熱履歴に大きな影響を
与えないために、本発明の加熱処理も水素シンターの温
度（通常４５０℃程度（４５０℃〜５００℃））もしく
はそれ以下の温度が推奨される。

【００２０】一方、圧力については金属配線膜がアルミ
の場合と銅の場合で異なるが、１０ＭＰａ以上であれば
本発明の効果は発現する。圧力の上限は特にないが、圧
力が高い場合、装置が大がかりとなり、経済性の観点か
らは好ましくないので、２００ＭＰａ程度までが好適で
ある。本発明者が実験調査したところでは、アルミ又は
アルミ合金の場合で７０ＭＰａ程度、銅又は銅合金の場
合で１２０ＭＰａ程度が推奨される。また、雰囲気ガス
には半導体や金属配線膜と反応しない不活性ガスであれ
ば何でも使用可能であり、一般的にはアルゴンガスが推
奨される。

【００２１】また、本処理はＬＳＩのすべての工程（ウ
ェハープロセス）が完了したのち、電気的動作試験を行
って不良となったものに対してのみ行うこともできる
が、電気的動作試験の前にすべての製品に対して行うこ
ともできる。この場合は使用する不活性ガス中に水素を
添加することにより、先に述べた水素シンター工程を兼
ねて行うこともでき、この場合は工程数の増加をともな
わないという利点も得られる。

【００２２】

【実施例】（実施例１）図７は、ウェハーテストにおい
て不良と診断されたチップを修復した実施例のフローチ
ャートである。まず、通常のウェハー完成までのＬＳＩ
製造工程を経たウェハーはＬＳＩ動作試験、いわゆるウ
ェハーテストにかけられる。通常、ウェハー上には数百
個のＬＳＩチップが形成されており、ウェハーテストに
おいてはこれらを個別に試験し、あらかじめ決められた
動作特性を示さないチップは不良品とされる。

【００２３】次に、配線の導通不良が原因と考えられる
不良チップが発生したウェハーについて、高圧ガス雰囲
気下にて加熱する高圧アニールを施して修復を図るので
ある。ここでウェハーテストの結果からその原因が導通
不良にあると判断されるケースとしては、ＬＳＩ内部の
回路設計にも依存するが、１）動作時の消費電流が規定
値よりも大幅に小さい、２）特定の入力信号線において
全く入力電圧に反応しない、３）特定の出力信号線にお
いて全く出力電圧が発生しない、等が考えられる。

【００２４】ここで高圧アニール処理温度は先に述べた
ように４５０℃以下が推奨されるため、本実施例では処
理温度を４２５℃、処理時間を１５分とした。またガス
にはアルゴンガスを用い、圧力は１２０ＭＰａとした。
高圧アニールを施したウェハーは再度ウェハーテストに
かけたが、ここで金属配線膜の導通不良が原因と判断さ
れた不良チップの数は高圧アニール処理前の１／１０に
減少しており、本発明によって不良個所の修復が進み、
歩留まりが向上したことが確認された。

【００２５】また本処理を施したウェハーに対して信頼
性試験を行ったところ、本処理を施したウェハーはエレ
クトロマイグレーション等により断線による故障率が低
く、長期信頼性に優れることが判った。（実施例２）図８はウェハーテストの前にすべての製品
に対し高圧アニール処理を施した実施例のフローチャー
トである。この実施例では、通常のＬＳＩ製造工程の最
後に施される水素シンターを高圧アニールで置き換え、
この高圧アニール工程が水素シンター工程も兼ねてい
る。

【００２６】この場合の高圧アニール処理温度および時
間は通常の水素シンター工程の処理条件に合わせて４５
０℃、３０分とした。またガスにはアルゴンガスに水素
を１０％加えたものを用い、圧力は１２０ＭＰａとし
た。以上のような処理を施した後、通常どおりにウェハ
ーテストを行うのであるが、このとき金属配線膜の導通
不良が原因と判断された不良チップの数は通常の水素シ
ンター工程を用いた場合と比較して１／１０に減少して
おり、本発明によって不良個所の修復が進み、歩留まり
が向上したことが確認された。

【００２７】また本処理を施したウェハーに対して信頼
性試験を行ったところ、本処理を施したウェハーはエレ
クトロマイグレーション等による断線故障率が低く、長
期信頼性に優れることが判った。

【００２８】

【発明の効果】以上述べたように、本発明により、ＬＳ
Ｉの高集積化にともなってますます深刻化すると思われ
る配線の導通不良に起因するＬＳＩの歩留まりの低下を
防止できるだけでなく、エレクトロマイグレーション等
により断線故障率を低減し、長期信頼性を向上させられ
ることが明らかになった。このことは、今後ますます微
細化と多層配線化が進むＵＬＳＩ半導体の製造におい
て、信頼性および歩留まりの向上、製造コストの低減な
どのメリットをもたらすことは自明であり、半導体製造
に寄与するところが非常に大きい。

【図面の簡単な説明】

【図１】多層構造のＵＬＳＩの断面を模式的に示したも
のである。

【図２】コンタクトホールにボイドが生じている状態の
模式図である。

【図３】コンタクトホールの底部にボイドが生じている
状態の模式図である。

【図４】高圧アニールを施してコンタクトホールのボイ
ドが消失した状態を示す模式図である。

【図５】ヴィアホールにボイドが生じている状態の模式
図である。

【図６】高圧アニールを施してヴィアホールのボイドが
消失した状態を示す模式図である。

【図７】実施例１に係る製造方法を示すフローチャート
である。

【図８】実施例２に係る製造方法を示すフローチャート
である。

【符号の説明】

１半導体基板１Ａトランジスタ２層間絶縁膜２Ａコンタクトホール（接続孔）２Ｂヴィアホール（接続孔）３コンタクトホール（接続孔）４金属配線膜６ボイド７金属配線膜８層間絶縁膜９ヴィアホール（接続孔）

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F033 HH08 HH11 JJ08 JJ11 KK01 KK08 KK11 MM05 MM13 NN06 NN07 QQ73 QQ86 WW05 XX09 XX34 XX36

Claims

【特許請求の範囲】

【請求項１】素子の形成された半導体基板の上に、複
数の配線層が層間絶縁膜を介在させて形成され、前記層
間絶縁膜に配線材料が充填された素子・配線層間接続用
の接続孔を備えた半導体装置、の製造方法であって、前記半導体装置のすべての配線層及び接続孔についての
配線工程が完了した後に、その半導体装置を高圧ガス雰
囲気下にて加熱処理することを特徴とする半導体装置の
製造方法。
【請求項２】前記ガスの圧力が１０ＭＰａ以上である
ことを特徴とする請求項１記載の半導体製造装置の製造
方法。
【請求項３】請求項１又は２に記載の半導体装置の製
造方法において、前記配線工程完了後の工程には、前記半導体装置への水
素シンター工程が含まれ、前記加熱処理の温度は、前記水素シンター工程の温度と
同程度又はそれ以下である。
【請求項４】前記加熱処理における雰囲気ガスには水
素が添加されており、水素シンター工程を兼ねて前記加
熱処理を行うことを特徴とする請求項１又は２に記載の
半導体装置の製造方法。
【請求項５】素子の形成された半導体基板の上に、複
数の配線層が層間絶縁膜を介在させて形成され、前記層
間絶縁膜に配線材料が充填された素子・配線膜間接続用
の接続孔を備えた半導体装置、の製造方法であって、前記半導体装置のすべての配線層及び接続孔に対する配
線工程が完了した後に、その半導体装置の電気的な動作
試験を行い、動作不良が認められた半導体装置を高圧ガ
ス雰囲気下にて加熱処理することを特徴とする半導体装
置の製造方法。