JP2001051899A - キャッシュメモリ装置 - Google Patents
キャッシュメモリ装置Info
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- JP2001051899A JP2001051899A JP11228244A JP22824499A JP2001051899A JP 2001051899 A JP2001051899 A JP 2001051899A JP 11228244 A JP11228244 A JP 11228244A JP 22824499 A JP22824499 A JP 22824499A JP 2001051899 A JP2001051899 A JP 2001051899A
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Abstract
(57)【要約】
【課題】ｎウェイセットアソシアティブ方式またはフル
アソシアティブ方式のキャッシュメモリ装置において、
ブロック転送要求を発行する際にキャッシュカラムが一
致する処理中のブロック転送要求が存在する場合は、キ
ャッシュメモリ上の同一ブロックにデータが格納されな
いキャッシュメモリ装置を提供することを目的とする。 【解決手段】ブロック転送要求が処理中のブロック転送
要求とキャッシュカラムが一致するかどうかをチェック
するアドレス比較器と、ブロック転送要求とキャッシュ
カラムが一致する処理中のブロック転送要求数を数える
カウンタ回路と、処理中のブロック転送要求とキャッシ
ュカラムが一致するブロック転送要求を発行する場合に
は、従来のリプレースアルゴリズムによって決定される
リプレースロウ番号からカラムアドレスが一致する処理
中のブロック転送要求数分ずらしたロウ番号をリプレー
ス対象ロウ番号とするように制御するリプレースロウ制
御回路を有する。
アソシアティブ方式のキャッシュメモリ装置において、
ブロック転送要求を発行する際にキャッシュカラムが一
致する処理中のブロック転送要求が存在する場合は、キ
ャッシュメモリ上の同一ブロックにデータが格納されな
いキャッシュメモリ装置を提供することを目的とする。 【解決手段】ブロック転送要求が処理中のブロック転送
要求とキャッシュカラムが一致するかどうかをチェック
するアドレス比較器と、ブロック転送要求とキャッシュ
カラムが一致する処理中のブロック転送要求数を数える
カウンタ回路と、処理中のブロック転送要求とキャッシ
ュカラムが一致するブロック転送要求を発行する場合に
は、従来のリプレースアルゴリズムによって決定される
リプレースロウ番号からカラムアドレスが一致する処理
中のブロック転送要求数分ずらしたロウ番号をリプレー
ス対象ロウ番号とするように制御するリプレースロウ制
御回路を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、キャッシュメモリ
の制御方式に関し、特にセットアソシアティブまたはフ
ルアソシアティブ方式のキャッシュメモリ装置に関す
る。
の制御方式に関し、特にセットアソシアティブまたはフ
ルアソシアティブ方式のキャッシュメモリ装置に関す
る。
【０００２】
【従来の技術】今日の情報処理装置の多くは、メモリア
クセスタイムの向上を図るためキャッシュメモリ装置を
採用している。また、キャッシュメモリのヒット率を高
めるために、ある一つのキャッシュカラムに複数のブロ
ックを登録できるようにした方式を採用している。一般
に、ある一つのキャッシュカラムに登録できるブロック
がｎ個あるような構成をｎウェイセットアソシアティブ
方式、キャッシュ内の任意のブロックに登録できる構成
をフルアソシアティブ方式と呼ぶ。
クセスタイムの向上を図るためキャッシュメモリ装置を
採用している。また、キャッシュメモリのヒット率を高
めるために、ある一つのキャッシュカラムに複数のブロ
ックを登録できるようにした方式を採用している。一般
に、ある一つのキャッシュカラムに登録できるブロック
がｎ個あるような構成をｎウェイセットアソシアティブ
方式、キャッシュ内の任意のブロックに登録できる構成
をフルアソシアティブ方式と呼ぶ。
【０００３】これらの方式では、新しいブロックデータ
を登録する際、登録の候補となる複数のキャッシュブロ
ックにすべて有効なブロックが登録されていた場合に、
既に登録されているブロックのうちどのブロックをリプ
レースするかが問題となるが、これに対しては通常、Ｌ
ＲＵ（Least Recently Used）方式が用いられる。
を登録する際、登録の候補となる複数のキャッシュブロ
ックにすべて有効なブロックが登録されていた場合に、
既に登録されているブロックのうちどのブロックをリプ
レースするかが問題となるが、これに対しては通常、Ｌ
ＲＵ（Least Recently Used）方式が用いられる。
【０００４】ＬＲＵ方式では、最も長い間アクセスして
いないブロックをリプレースするように制御するため、
その情報を記憶しておくためのメモリが別途必要であ
り、またどのブロックを最後にアクセスしたかという情
報を記録するため、キャッシュヒットまたはブロック転
送終了のたびにその情報を更新する必要がある。
いないブロックをリプレースするように制御するため、
その情報を記憶しておくためのメモリが別途必要であ
り、またどのブロックを最後にアクセスしたかという情
報を記録するため、キャッシュヒットまたはブロック転
送終了のたびにその情報を更新する必要がある。
【０００５】図１に、このＬＲＵによるリプレース方式
を用いた、従来方式による４ウェイセットアソシアティ
ブ方式キャッシュメモリ装置のブロック図を示す。
を用いた、従来方式による４ウェイセットアソシアティ
ブ方式キャッシュメモリ装置のブロック図を示す。
【０００６】図１では、一度のアクセスで４つのタグ情
報を保持しているＲＡＭ１、２、３、４を同時にアクセ
スし、それぞれから読み出されたタグデータを比較用タ
グデータ５と比較してヒット判定を行う。それぞれ６か
ら９の比較器と１０から１３のＡＮＤ回路によってヒッ
ト判定が行われ、その結果がＯＲ回路１４とエンコード
回路１５で集められる。ＯＲ回路１４の出力は４ブロッ
ク全体でのヒットチェック結果となり、出力信号１６を
通してブロック転送要求制御論理１７に転送されるとと
もに、報告信号１８を通してＬＲＵ制御論理１９へと報
告される。また、エンコード回路１５では、４つのキャ
ッシュブロックのうちどのブロックがヒットしたかを２
ビットの情報にエンコードする。
報を保持しているＲＡＭ１、２、３、４を同時にアクセ
スし、それぞれから読み出されたタグデータを比較用タ
グデータ５と比較してヒット判定を行う。それぞれ６か
ら９の比較器と１０から１３のＡＮＤ回路によってヒッ
ト判定が行われ、その結果がＯＲ回路１４とエンコード
回路１５で集められる。ＯＲ回路１４の出力は４ブロッ
ク全体でのヒットチェック結果となり、出力信号１６を
通してブロック転送要求制御論理１７に転送されるとと
もに、報告信号１８を通してＬＲＵ制御論理１９へと報
告される。また、エンコード回路１５では、４つのキャ
ッシュブロックのうちどのブロックがヒットしたかを２
ビットの情報にエンコードする。
【０００７】ＬＲＵ制御論理１９では、報告信号１８を
通してキャッシュヒットが報告されると、ヒットしたロ
ウ番号を記録するため、ＬＲＵ ＲＡＭ２０を書き込み
モードで起動し、報告信号２１より送られてきたロウ番
号をセレクタ２２で選んでＬＲＵエンコード回路２３に
送り、エンコードを行った後ＬＲＵ ＲＡＭ２０に書き
込む。
通してキャッシュヒットが報告されると、ヒットしたロ
ウ番号を記録するため、ＬＲＵ ＲＡＭ２０を書き込み
モードで起動し、報告信号２１より送られてきたロウ番
号をセレクタ２２で選んでＬＲＵエンコード回路２３に
送り、エンコードを行った後ＬＲＵ ＲＡＭ２０に書き
込む。
【０００８】逆に、報告信号１８を通してキャッシュミ
スが報告された場合には、リプレースすべきロウ番号を
調べるため、ＬＲＵ制御論理１９はＬＲＵ ＲＡＭ２０
を読み出しモードで起動する。そして、ＬＲＵ ＲＡＭ
２０から読み出したエンコード情報をＬＲＵデコード回
路２４に送り、ここでデコードを行ってリプレース対象
となる２ビットのロウ番号を取り出す。リプレース対象
ロウ番号はブロック転送バッファ２５（Block Transfer
Buffer、以後ＢＴＢと呼ぶ）に信号３０を通して送信
される。
スが報告された場合には、リプレースすべきロウ番号を
調べるため、ＬＲＵ制御論理１９はＬＲＵ ＲＡＭ２０
を読み出しモードで起動する。そして、ＬＲＵ ＲＡＭ
２０から読み出したエンコード情報をＬＲＵデコード回
路２４に送り、ここでデコードを行ってリプレース対象
となる２ビットのロウ番号を取り出す。リプレース対象
ロウ番号はブロック転送バッファ２５（Block Transfer
Buffer、以後ＢＴＢと呼ぶ）に信号３０を通して送信
される。
【０００９】ＢＴＢ２５は処理中のブロック転送要求の
タグデータ、カラムアドレス、リプレースロウ番号を格
納しておくバッファで、ＢＴＢ２５のエントリ数分だけ
同時に複数のブロック転送を処理することができる。
タグデータ、カラムアドレス、リプレースロウ番号を格
納しておくバッファで、ＢＴＢ２５のエントリ数分だけ
同時に複数のブロック転送を処理することができる。
【００１０】ＢＴＢ制御論理２６はＢＴＢ２５の有効ビ
ットを信号３９を通して監視しており、ＢＴＢ２５の空
きエントリ数を信号２７でブロック転送要求制御論理１
７に送っている。ブロック転送要求制御論理１７は、Ｂ
ＴＢ２５に空きエントリがあり、信号１６によってキャ
ッシュミスを認知すると信号２８を通して下位階層メモ
リにブロック転送要求を発行するとともに、信号２９に
よりＢＴＢ制御論理２６にブロック転送要求の発行を知
らせる。
ットを信号３９を通して監視しており、ＢＴＢ２５の空
きエントリ数を信号２７でブロック転送要求制御論理１
７に送っている。ブロック転送要求制御論理１７は、Ｂ
ＴＢ２５に空きエントリがあり、信号１６によってキャ
ッシュミスを認知すると信号２８を通して下位階層メモ
リにブロック転送要求を発行するとともに、信号２９に
よりＢＴＢ制御論理２６にブロック転送要求の発行を知
らせる。
【００１１】ＢＴＢ制御論理２６は信号２９によりブロ
ック転送要求の発行を認知すると、比較用タグデータ、
カラムアドレスをＢＴＢ２５の空きエントリに格納する
とともに、信号３０によって送られてくるリプレースロ
ウ番号も同じエントリに格納する。また、格納したエン
トリ番号をブロック転送要求ＩＤとして信号３１を通し
て下位階層メモリに報告する。
ック転送要求の発行を認知すると、比較用タグデータ、
カラムアドレスをＢＴＢ２５の空きエントリに格納する
とともに、信号３０によって送られてくるリプレースロ
ウ番号も同じエントリに格納する。また、格納したエン
トリ番号をブロック転送要求ＩＤとして信号３１を通し
て下位階層メモリに報告する。
【００１２】ＢＴＢ制御論理２６は、ブロック転送終了
報告と終了したブロック転送ＩＤをそれぞれ信号３２、
３３を通して下位階層メモリから受け取ると、ブロック
転送ＩＤで示されるＢＴＢ２５のエントリからタグデー
タ、カラムアドレスとリプレースロウ番号を読み出し、
ブロック転送データの書き込みロウに対応するＲＡＭ１
から４のうちのいずれかのＲＡＭに有効ビット、タグデ
ータを書き込む。また、ＢＴＢ制御論理２６はブロック
転送終了を信号３７を通してＬＲＵ制御論理１９に報告
し、ＢＴＢ２５の有効ビットを無効にする。
報告と終了したブロック転送ＩＤをそれぞれ信号３２、
３３を通して下位階層メモリから受け取ると、ブロック
転送ＩＤで示されるＢＴＢ２５のエントリからタグデー
タ、カラムアドレスとリプレースロウ番号を読み出し、
ブロック転送データの書き込みロウに対応するＲＡＭ１
から４のうちのいずれかのＲＡＭに有効ビット、タグデ
ータを書き込む。また、ＢＴＢ制御論理２６はブロック
転送終了を信号３７を通してＬＲＵ制御論理１９に報告
し、ＢＴＢ２５の有効ビットを無効にする。
【００１３】ＬＲＵ制御論理１９はブロック転送データ
を格納したＲＯＷ番号を記録するため、ＬＲＵ ＲＡＭ
２０を書き込みモードで起動し、報告信号３８より送ら
れてきたロウ番号をセレクタ２２で選んでＬＲＵエンコ
ード回路２３に送り、ここでエンコードを行ってＬＲＵ
ＲＡＭ２０に書き込む。
を格納したＲＯＷ番号を記録するため、ＬＲＵ ＲＡＭ
２０を書き込みモードで起動し、報告信号３８より送ら
れてきたロウ番号をセレクタ２２で選んでＬＲＵエンコ
ード回路２３に送り、ここでエンコードを行ってＬＲＵ
ＲＡＭ２０に書き込む。
【００１４】
【発明が解決しようとする課題】上述したような従来方
式によるキャッシュメモリ装置では、以下に示すような
問題点があった。
式によるキャッシュメモリ装置では、以下に示すような
問題点があった。
【００１５】図２にブロック転送要求発行とＬＲＵ Ｒ
ＡＭへのアクセスのタイミングチャートを示す。今、あ
るキャッシュアクセス要求Ａのブロック転送が完了する
までに、キャッシュカラムが同一の他のキャッシュアク
セス要求Ｂがキャッシュミスを起こした場合を考える。
キャッシュアクセス要求Ａがサイクル２でキャッシュミ
スを起こすと、サイクル２で下位階層メモリへブロック
転送要求が発行される。同時に、ＬＲＵ ＲＡＭを読み
出しモードで起動し、サイクル４でリプレースロウ番号
を取り出す。図２ではリプレースロウ番号は０となって
いる。
ＡＭへのアクセスのタイミングチャートを示す。今、あ
るキャッシュアクセス要求Ａのブロック転送が完了する
までに、キャッシュカラムが同一の他のキャッシュアク
セス要求Ｂがキャッシュミスを起こした場合を考える。
キャッシュアクセス要求Ａがサイクル２でキャッシュミ
スを起こすと、サイクル２で下位階層メモリへブロック
転送要求が発行される。同時に、ＬＲＵ ＲＡＭを読み
出しモードで起動し、サイクル４でリプレースロウ番号
を取り出す。図２ではリプレースロウ番号は０となって
いる。
【００１６】また、サイクル８で下位階層メモリからブ
ロック転送終了が報告され、サイクル９でＬＲＵ ＲＡ
Ｍを書き込みモードで起動し、サイクル１０でＬＲＵ
ＲＡＭが更新される。
ロック転送終了が報告され、サイクル９でＬＲＵ ＲＡ
Ｍを書き込みモードで起動し、サイクル１０でＬＲＵ
ＲＡＭが更新される。
【００１７】キャッシュアクセス要求Ｂはキャッシュミ
スのため、サイクル６でＬＲＵ ＲＡＭからリプレース
ロウ番号を取り出す。ＡによるＬＲＵ ＲＡＭの更新は
サイクル１０まで行われないので、Ｂのリプレースロウ
番号もＡと同じ０になってしまう。
スのため、サイクル６でＬＲＵ ＲＡＭからリプレース
ロウ番号を取り出す。ＡによるＬＲＵ ＲＡＭの更新は
サイクル１０まで行われないので、Ｂのリプレースロウ
番号もＡと同じ０になってしまう。
【００１８】これでは、一つのキャッシュカラムに複数
のブロックが登録できるにも関わらず、一つのキャッシ
ュカラムに一つのブロックしか登録されないことにな
り、キャッシュヒット率が低下してしまう。
のブロックが登録できるにも関わらず、一つのキャッシ
ュカラムに一つのブロックしか登録されないことにな
り、キャッシュヒット率が低下してしまう。
【００１９】本発明は、上述のような事情に鑑みてなさ
れたものであり、ｎウェイセットアソシアティブ方式ま
たはフルアソシアティブ方式のキャッシュメモリ装置に
おいて、ブロック転送要求を発行する際にキャッシュカ
ラムが一致する処理中のブロック転送要求が存在する場
合は、キャッシュメモリ上の同一ブロックにデータが格
納されないキャッシュメモリ装置を提供することを目的
とする。
れたものであり、ｎウェイセットアソシアティブ方式ま
たはフルアソシアティブ方式のキャッシュメモリ装置に
おいて、ブロック転送要求を発行する際にキャッシュカ
ラムが一致する処理中のブロック転送要求が存在する場
合は、キャッシュメモリ上の同一ブロックにデータが格
納されないキャッシュメモリ装置を提供することを目的
とする。
【００２０】
【課題を解決するための手段】本発明のキャッシュメモ
リ装置は、ブロック転送要求が処理中のブロック転送要
求とキャッシュカラムが一致するかどうかをチェックす
るアドレス比較器と、ブロック転送要求とキャッシュカ
ラムが一致する処理中のブロック転送要求数を数えるカ
ウンタ回路と、処理中のブロック転送要求とキャッシュ
カラムが一致するブロック転送要求を発行する場合に
は、従来のリプレースアルゴリズムによって決定される
リプレースロウ番号からカラムアドレスが一致する処理
中のブロック転送要求数分ずらしたロウ番号をリプレー
ス対象ロウ番号とするように制御するリプレースロウ制
御回路を有する。
リ装置は、ブロック転送要求が処理中のブロック転送要
求とキャッシュカラムが一致するかどうかをチェックす
るアドレス比較器と、ブロック転送要求とキャッシュカ
ラムが一致する処理中のブロック転送要求数を数えるカ
ウンタ回路と、処理中のブロック転送要求とキャッシュ
カラムが一致するブロック転送要求を発行する場合に
は、従来のリプレースアルゴリズムによって決定される
リプレースロウ番号からカラムアドレスが一致する処理
中のブロック転送要求数分ずらしたロウ番号をリプレー
ス対象ロウ番号とするように制御するリプレースロウ制
御回路を有する。
【００２１】
【発明の実施の形態】以下、本発明によるキャッシュメ
モリ装置の実施例を図面により詳細に説明する。
モリ装置の実施例を図面により詳細に説明する。
【００２２】図３は、本発明の一実施例によるキャッシ
ュメモリ装置の構成を示すブロック図である。
ュメモリ装置の構成を示すブロック図である。
【００２３】キャッシュアクセス要求がキャッシュミス
を起こした場合、従来通りにリプレースロウ番号を取り
出し、信号１０３を通してリプレースロウ制御論理１０
４に送る。
を起こした場合、従来通りにリプレースロウ番号を取り
出し、信号１０３を通してリプレースロウ制御論理１０
４に送る。
【００２４】一方、キャッシュアクセス要求の比較用タ
グデータ１０５はアドレス比較器１０６に送られる。ア
ドレス比較器１０６では比較用タグデータ１０５とＢＴ
Ｂ１０７の全エントリのタグデータ１０１を比較し、Ａ
ＮＤ回路１０８でＢＴＢ１０７の全エントリの有効ビッ
ト１１２とＡＮＤすることで発行しようとしているブロ
ック転送要求とキャッシュカラムが一致するＢＴＢ１０
７のエントリを得る。
グデータ１０５はアドレス比較器１０６に送られる。ア
ドレス比較器１０６では比較用タグデータ１０５とＢＴ
Ｂ１０７の全エントリのタグデータ１０１を比較し、Ａ
ＮＤ回路１０８でＢＴＢ１０７の全エントリの有効ビッ
ト１１２とＡＮＤすることで発行しようとしているブロ
ック転送要求とキャッシュカラムが一致するＢＴＢ１０
７のエントリを得る。
【００２５】キャッシュカラムが一致するエントリは信
号１１０を通してカウント回路１０９に送られ、カウン
ト回路１０９はブロック転送要求とキャッシュカラムが
一致する処理中のブロック転送要求数を出力する。
号１１０を通してカウント回路１０９に送られ、カウン
ト回路１０９はブロック転送要求とキャッシュカラムが
一致する処理中のブロック転送要求数を出力する。
【００２６】リプレースブロック制御回路１０４では、
ＬＲＵデコード回路１０２より送られたリプレースロウ
番号を基に、キャッシュカラムが一致する処理中のブロ
ック転送要求数分リプレースロウ番号をずらす。
ＬＲＵデコード回路１０２より送られたリプレースロウ
番号を基に、キャッシュカラムが一致する処理中のブロ
ック転送要求数分リプレースロウ番号をずらす。
【００２７】リプレースロウ制御回路１０４において、
リプレースロウ番号は、「従来のリプレースアルゴリズ
ムに従ったロウ番号＋（（キャッシュカラムが一致する
処理中のブロック転送要求数）ｍｏｄ ｎ）ｎ：キャッ
シュメモリのセット数」によって決定される。決定され
たリプレースロウ番号は信号１１１を通してＢＴＢ１０
７に登録される。
リプレースロウ番号は、「従来のリプレースアルゴリズ
ムに従ったロウ番号＋（（キャッシュカラムが一致する
処理中のブロック転送要求数）ｍｏｄ ｎ）ｎ：キャッ
シュメモリのセット数」によって決定される。決定され
たリプレースロウ番号は信号１１１を通してＢＴＢ１０
７に登録される。
【００２８】
【発明の効果】本発明によれば、同時に複数のブロック
転送要求を処理するキャッシュメモリ装置において、キ
ャッシュカラムが一致する処理中のブロック転送要求数
がキャッシュカラムのセット数未満であれば、ブロック
転送要求同士のリプレースロウが一致しないのでキャッ
シュヒット率の低下を防ぐことができる。
転送要求を処理するキャッシュメモリ装置において、キ
ャッシュカラムが一致する処理中のブロック転送要求数
がキャッシュカラムのセット数未満であれば、ブロック
転送要求同士のリプレースロウが一致しないのでキャッ
シュヒット率の低下を防ぐことができる。
【００２９】また、キャッシュカラムが一致する処理中
のブロック転送要求が無い場合はＬＲＵ方式に代表され
るような高いキャッシュヒット率を実現するリプレース
アルゴリズムに従いリプレースロウ番号が決定されるの
で、単にリプレースアルゴリズムにラウンドロビン方式
を採用してキャッシュカラムが一致するブロック転送要
求のリプレースロウが一致するのを防ぐ方式よりも高い
キャッシュヒット率を実現することができる。
のブロック転送要求が無い場合はＬＲＵ方式に代表され
るような高いキャッシュヒット率を実現するリプレース
アルゴリズムに従いリプレースロウ番号が決定されるの
で、単にリプレースアルゴリズムにラウンドロビン方式
を採用してキャッシュカラムが一致するブロック転送要
求のリプレースロウが一致するのを防ぐ方式よりも高い
キャッシュヒット率を実現することができる。
【図１】ＬＲＵによるリプレース方式を用いた従来方式
による４ウェイセットアソシアティブ方式キャッシュメ
モリ装置のブロック図である。
による４ウェイセットアソシアティブ方式キャッシュメ
モリ装置のブロック図である。
【図２】ブロック転送要求発行とＬＲＵ ＲＡＭへのア
クセスのタイミングチャートである。
クセスのタイミングチャートである。
【図３】本発明の一実施例によるＬＲＵによるリプレー
ス方式を用いた４ウェイセットアソシアティブ方式キャ
ッシュメモリ装置のブロック図である。
ス方式を用いた４ウェイセットアソシアティブ方式キャ
ッシュメモリ装置のブロック図である。
１…タグ情報格納用ＲＡＭ（ロウｆ＃０）、 ２…タグ情報格納用ＲＡＭ（ロウｆ＃１）、 ３…タグ情報格納用ＲＡＭ（ロウｆ＃２）、 ４…タグ情報格納用ＲＡＭ（ロウｆ＃３）、 ５，１０５…比較用タグデータ信号、 ６，７，８，９，１０６…比較回路、 １０，１１，１２，１３，１０８…ＡＮＤゲート、 １４…ＯＲゲート、 １５…エンコード回路、 １６，１８…キャッシュヒット信号、 １７…ブロック転送要求制御論理、 １９…ＬＲＵ制御論理、 ２０…ＬＲＵ ＲＡＭ、 ２１…キャッシュヒットしたロウ番号報告信号、 ２２…セレクタ回路、 ２３…ＬＲＵエンコード回路、 ２４，１０２…ＬＲＵデコード回路、 ２５，１０７…ＢＴＢ、 ２６…ＢＴＢ制御論理、 ２７…ＢＴＢエントリが空であることを報告する信号、 ２８，２９…ブロック転送要求信号、 ３０，３８，１０３，１１１…リプレースロウ番号報告
信号、 ３１…ブロック転送要求ＩＤ報告信号、 ３２，３７…ブロック転送終了報告信号、 ３３…終了したブロック転送要求ＩＤ報告信号、 ３９，１１２…ＢＴＢの全エントリの有効ビット報告信
号、 １０１…ＢＴＢの全エントリのタグデータ報告信号、 １０４…リプレースロウ制御論理、 １０９…カウント回路、 １１０…キャッシュカラム競合エントリ報告信号。
信号、 ３１…ブロック転送要求ＩＤ報告信号、 ３２，３７…ブロック転送終了報告信号、 ３３…終了したブロック転送要求ＩＤ報告信号、 ３９，１１２…ＢＴＢの全エントリの有効ビット報告信
号、 １０１…ＢＴＢの全エントリのタグデータ報告信号、 １０４…リプレースロウ制御論理、 １０９…カウント回路、 １１０…キャッシュカラム競合エントリ報告信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 栗原 俊彦 神奈川県秦野市堀山下１番地 株式会社日 立製作所エンタープライズサーバ事業部内 Ｆターム(参考） 5B005 JJ13 MM01 NN01 NN72 QQ02
Claims (2)
- 【請求項１】セットアソシアティブまたはフルアソシア
ティブのキャッシュメモリ装置において、処理中のブロ
ック転送要求とキャッシュのカラムアドレスが一致する
ブロック転送要求を発行する場合には、処理中のブロッ
ク転送要求とキャッシュのカラムアドレスが一致しない
ブロック転送要求を発行する場合のリプレース対象ロウ
と一致しないようにリプレースロウ番号を決定するリプ
レースロウ制御回路を有することを特徴とするキャッシ
ュメモリ装置。 - 【請求項２】請求項１のキャッシュメモリ装置におい
て、処理中のブロック転送要求とキャッシュのカラムア
ドレスが一致するブロック転送要求を発行する場合に
は、処理中のブロック転送要求とキャッシュのカラムア
ドレスが一致しないブロック転送要求を発行する場合の
リプレースロウ番号から、カラムアドレスが一致する処
理中のブロック転送要求数分ずらしたロウ番号をリプレ
ースロウ番号とするように制御するリプレースロウ制御
回路を有することを特徴とするキャッシュメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11228244A JP2001051899A (ja) | 1999-08-12 | 1999-08-12 | キャッシュメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11228244A JP2001051899A (ja) | 1999-08-12 | 1999-08-12 | キャッシュメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001051899A true JP2001051899A (ja) | 2001-02-23 |
Family
ID=16873431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11228244A Pending JP2001051899A (ja) | 1999-08-12 | 1999-08-12 | キャッシュメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001051899A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007088591A1 (ja) | 2006-01-31 | 2007-08-09 | Fujitsu Limited | メモリアクセス制御装置およびメモリアクセス制御方法 |
| JP2007226641A (ja) * | 2006-02-24 | 2007-09-06 | Nec Corp | 情報処理装置、キャッシュ制御方法及びプログラム |
| US9715461B2 (en) | 2014-03-03 | 2017-07-25 | Kabushiki Kaisha Toshiba | Cache memory control circuit and processor |
| JP2018055568A (ja) * | 2016-09-30 | 2018-04-05 | 富士通株式会社 | 演算処理装置、情報処理装置及び演算処理装置の制御方法 |
| US10482018B2 (en) | 2017-09-13 | 2019-11-19 | Fujitsu Limited | Arithmetic processing unit and method for controlling arithmetic processing unit |
-
1999
- 1999-08-12 JP JP11228244A patent/JP2001051899A/ja active Pending
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