JP2001044318A - 多層配線基板の製造方法及び半導体装置 - Google Patents

多層配線基板の製造方法及び半導体装置

Info

Publication number
JP2001044318A
JP2001044318A JP11210504A JP21050499A JP2001044318A JP 2001044318 A JP2001044318 A JP 2001044318A JP 11210504 A JP11210504 A JP 11210504A JP 21050499 A JP21050499 A JP 21050499A JP 2001044318 A JP2001044318 A JP 2001044318A
Authority
JP
Japan
Prior art keywords
insulating base
base material
layer
build
terminal pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP11210504A
Other languages
English (en)
Inventor
Yukiharu Takeuchi
之治 竹内
Mitsuharu Shimizu
満晴 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP11210504A priority Critical patent/JP2001044318A/ja
Publication of JP2001044318A publication Critical patent/JP2001044318A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

(57)【要約】 【課題】 従来に比べてシリコンチップと同時スイッチ
ングノイズ低減用のチップコンデンサとの配線距離を短
くすることができるフリップチップタイプのＢＧＡ用の
ビルドアップ多層配線基板の製造方法及び半導体装置を
提供すること。 【解決手段】 チップコンデンサ３２１を搭載する端子
パッド３０１が設けられた第１の絶縁基材３０２、及び
凹部３０３が設けられた第２の絶縁基材３０４を端子パ
ッド３０１と凹部３０３とが対向するように接着し、第
１の絶縁基板３０２の外面、及び第２の絶縁基板３０４
の外面に複数の配線層が積層されたビルドアップ層３１
３を形成し、凹部３０３の底面に対応する第２の絶縁基
材３０４、及び第２の絶縁基材３０４の外面に形成され
ているビルドアップ層３１３の凹部３０３に対応する部
分を除去してチップコンデンサ収納穴３１６を形成し、
該チップコンデンサ収納穴３１６にチップコンデンサ３
２１を搭載する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は多層配線基板の製造
方法及び半導体装置に関し、より詳細には、同時スイッ
チングノイズ低減用のチップコンデンサが設けられるビ
ルドアップ多層配線基板の製造方法及び半導体装置に関
する。
【０００２】
【従来の技術】近年、半導体装置の高集積化、及び高密
度化が進んでおり、ビルドアップ多層配線基板上に半導
体素子を搭載したＰＧＡ（ピン・グリッド・アレイ）
や、ＢＧＡ（ボール・グリッド・アレイ）等のＳＭＤ
（サーフェイス・マウンテッド・デバイス）が実用化さ
れている。
【０００３】このような従来例に係るＰＧＡについて、
図１を参照しながら説明する。図１において１０１はマ
ザーボード等の基板である。そして１０３はビルドアッ
プ配線基板であり、これにははんだバンプ１０５を介し
て半導体素子１０４が搭載されている。半導体素子１０
４とビルドアップ多層配線基板１０３の間にはアンダー
フィル剤１０７が充填されており、これにより該半導体
素子１０４がビルドアップ多層配線基板に確実に固着さ
れることになる。そして１０２は、ビルドアップ多層配
線基板１０３と基板１０１とを電気的かつ機械的に接続
するためのピンである。 また、このＰＧＡに搭載され
る半導体素子１０４には、それを駆動するための電源供
給端子と接地端子、及び出力信号を外部に供給する出力
端子（いずれも図示しない）が設けられている。これら
の端子は、はんだバンプ１０５を介してビルドアップ多
層配線基板の対応する端子（電源供給端子、接地端子、
及び出力端子（いずれも図示しない））に接続される。
【０００４】ところで、このようにして搭載される半導
体素子１０４は、その中に形成されている多数のスイッ
チング素子が同時にオン、オフを繰り返すと、該半導体
素子の電源供給端子と接地端子間の電圧が変動する同時
スイッチングノイズを発生することがある。この同時ス
イッチングノイズは、半導体素子を誤作動させることが
あるので、極力低減しなければならない。
【０００５】この同時スイッチングノイズを減らす方法
の一つとして、ビルドアップ多層配線基板の電源端子と
接地端子の間にチップコンデンサを設け、該チップコン
デンサのキャパシタンスの効果により同時スイッチング
ノイズを吸収するという方法がある。この方法では、チ
ップコンデンサと半導体素子の配線距離が長すぎると、
該配線によるインダクタンスが増加し、チップコンデン
サのキャパシタンスによる効果が十分に発揮されないた
め、チップコンデンサは半導体素子にできるだけ近い所
に設けるのが望ましい。
【０００６】そのため、図１の従来例に係るＰＧＡで
は、チップコンデンサ１０６を半導体素子１０４の直下
に設け、それにより該チップコンデンサ１０６と該半導
体素子１０４との配線距離を短くするようにしている。
図１においてＤＳ１は基板１０１とビルドアップ多層配
線基板１０３との距離（スタンドオフ）であり、ピン１
０２を所望の長さにし、このスタンドオフＤＳ１をチッ
プコンデンサ１０６の厚みと等しく（或いはそれより大
きく）することにより、チップコンデンサ１０６をビル
ドアップ多層配線基板１０３の直下に設けることができ
る。
【０００７】次に、チップコンデンサが設けられていな
い従来例に係るＢＧＡについて、図２を参照しながら説
明する。図１で説明したＰＧＡと同様の構成部材につい
ては図２で同じ符号を用い、以下ではその説明を省略す
る。図２において１０８は基板１０１とビルドアップ多
層配線基板１０７とを電気的かつ機械的に接続するため
のはんだバンプであり、ＤＳ２は基板１０１とビルドア
ップ多層配線基板１０７との距離（スタンドオフ）であ
る。
【０００８】
【発明が解決しようとする課題】ところで、図２に示す
従来例に係るＢＧＡでは、基板１０１とビルドアップ多
層配線基板１０３との距離（スタンドオフ）ＤＳ２が、
図１に示したＰＧＡのＤＳ１に比べて短くなる。これ
は、外部接続端子（はんだバンプ１０８）を高密度化す
るためには、はんだバンプ１０８の直径を小さくしなけ
ればならず、これによりはんだバンプの直径が制限され
るためである。
【０００９】そして、このスタンドオフＤＳ２は、チッ
プコンデンサの厚みよりも小さいため、チップコンデン
サを半導体素子２０４の直下に設けることができない。
そのため、従来例に係るフリップチップタイプのＢＧＡ
では、チップコンデンサと半導体素子との配線距離を十
分に短くできず、同時スイッチングノイズを十分に低減
することができないという問題点がある。
【００１０】本発明は係る従来例の問題点に鑑みて創作
されたものであり、従来に比べてチップコンデンサと半
導体素子との配線距離を短くすることができるＢＧＡ用
のビルドアップ多層配線基板の製造方法及び半導体装置
を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】上記した課題は、第１の
発明である、チップ部品を搭載する端子パッドが設けら
れた第１の絶縁基材及び凹部が設けられた第２の絶縁基
材を、前記端子パッドと前記凹部とが対向するように接
着する工程と、前記第１の絶縁基材の外面及び前記第２
の絶縁基材の外面に、複数の配線層が積層されたビルド
アップ層を形成する工程と、前記凹部の底面に対応する
前記第２の絶縁基材と該凹部に対応する該第２の絶縁基
材の外面の前記ビルドアップ層とを除去して、チップ部
品収納用の穴を形成する工程とを含むことを特徴とする
多層配線基板の製造方法によって解決する。
【００１２】または、第２の発明である、開口部が形成
されている第４の絶縁基材の一方の面に第３の絶縁基材
を接着し、前記第４の絶縁基材の他方の面に、チップ部
品を搭載する端子パッドが設けられた第１の絶縁基材を
該端子パッドが前記開口部内にくるように接着する工程
と、前記第１の絶縁基材の外面及び前記第３の絶縁基材
の外面に、複数の配線層が積層されたビルドアップ層を
形成する工程と、前記開口部に対応する前記第３の絶縁
基材と該開口部に対応する該第３の絶縁基材の外面の前
記ビルドアップ層とを除去して、チップ部品収納用の穴
を形成する工程とを含むことを特徴とする多層配線基板
の製造方法によって解決する。
【００１３】または、第３の発明である、チップ部品を
搭載する端子パッドが設けられた第１の絶縁基材及び凹
部が設けられた第２の絶縁基材を、前記端子パッドと前
記凹部とが対向するように接着すると共に、該凹部を穴
埋め材で埋める工程と、前記第１の絶縁基材の外面及び
前記第２の絶縁基材の外面に複数の配線層が積層された
ビルドアップ層を形成する工程と、前記凹部の底面に対
応する前記第２の絶縁基材と該凹部に対応する該第２の
絶縁基材の外面の前記ビルドアップ層とを除去して、前
記穴埋め材の表面を露出させる工程と、前記穴埋め材を
除去して、チップ部品収納用の穴を形成する工程とを含
むことを特徴とする多層配線基板の製造方法によって解
決する。
【００１４】または、第４の発明である、開口部が形成
されている第４の絶縁基材の一方の面に第３の絶縁基材
を接着し、前記第４の絶縁基材の他方の面に、チップ部
品を搭載する端子パッドが設けられた第１の絶縁基材を
該端子パッドが前記開口部内にくるように接着すると共
に、前記開口部を穴埋め材で埋める工程と、前記第１の
絶縁基材の外面及び前記第３の絶縁基材の外面に、複数
の配線層が積層されたビルドアップ層を形成する工程
と、前記開口部に対応する前記第３の絶縁基材と該開口
部に対応する該第３の絶縁基材の外面の前記ビルドアッ
プ層とを除去して、前記穴埋め材の表面を露出させる工
程と、前記穴埋め材を除去して、チップ部品収納用の穴
を形成する工程とを含むことを特徴とする多層配線基板
の製造方法によって解決する。
【００１５】または、第５の発明である、前記端子パッ
ドは電源用端子パッド及び接地用端子パッドであり、前
記チップ部品はチップコンデンサであることを特徴とす
る第１の発明から第４の発明のいずれか一に記載の多層
配線基板の製造方法によって解決する。または、第６の
発明である、前記第１の絶縁基材の外面に形成された前
記ビルドアップ層に、半導体素子搭載用の端子パッドが
形成され、該半導体素子搭載用の端子パッドに対向する
ように前記チップ部品収納用の穴が形成されることを特
徴とする第１の発明から第５の発明のいずれか一に記載
の多層配線基板の製造方法によって解決する。
【００１６】または、第７の発明である、第１の発明か
ら第５の発明のいずれか一に記載の多層配線基板の製造
方法により製造された多層配線基板のチップ部品収納用
の穴にチップコンデンサが搭載されていると共に、該多
層配線基板に半導体素子が搭載されていることを特徴と
する半導体装置によって解決する。または、第８の発明
である、第６の発明に記載の多層配線基板の製造方法に
より製造された多層配線基板のチップ部品収納用の穴に
チップコンデンサが搭載されていると共に、該多層配線
基板の半導体素子搭載用の端子パッドに半導体素子が搭
載されていることを特徴とする半導体装置によって解決
する。
【００１７】
【作用】本発明に係る多層配線基板の製造方法によれ
ば、チップ部品搭載用の端子パッドが設けられた第１の
絶縁基材、及び凹部が設けられた第２の絶縁基材を、該
端子パッドと該凹部とが対向するように接着する。これ
により、第１の絶縁基材と凹部とで囲まれる部分に空洞
が形成され、該空洞内部に端子パッドの表面が含まれる
ことになる。そして、この状態で第１、及び第２の絶縁
基材の外面にビルドアップ層を形成する。この第１、及
び第２の絶縁基材の外面は平坦に近い形状でるため、こ
れらの表面にビルドアップ層を良好に形成することがで
きる。また、このとき端子パッドの表面は空洞内部にあ
るので、ビルドアップ層を形成する際に誤って該表面に
傷をつけてしまうのを防げると共に、ビルドアップ層の
Ｃｕ（銅）めっき層や層間絶縁層等が、端子パッドの表
面に形成されてしまうのを防ぐことができる。
【００１８】そして、ビルドアップ層を形成後、該ビル
ドアップ層に半導体素子搭載用の端子パッドを形成す
る。そして空洞の底面に対応する第２の絶縁基材と該第
２の絶縁基材の外面のビルドアップ層を除去してチップ
部品収納用穴を形成する。このようにして形成されたチ
ップ部品収納用の穴は、半導体素子搭載用の端子パッド
と対向するように形成されている。そのため、同時スイ
ッチングノイズ低減用のチップコンデンサをチップ部品
収納用の穴に搭載すると共に、半導体素子を半導体素子
搭載用の端子パッドに搭載すると、該チップコンデンサ
と該半導体素子の配線距離を短くすることができる。こ
れにより、チップコンデンサのキャパシタンスの効果が
十分に発揮され、同時スイッチングノイズを極力低減す
ることができる。
【００１９】また、端子パッドの表面を含む空洞を形成
するには、開口部が形成されている第４の絶縁基材の一
方の面に第３の絶縁基材を接着し、他方の面にチップ部
品搭載用の端子パッドが設けられた第１の絶縁基材を該
端子パッドが該開口部内にくるように接着しても良い。
このようにすると、第４の絶縁基材に設けられている開
口部と、第１、及び第３の絶縁基材とで囲まれる部分に
空洞が形成され、該空洞内部に端子パッドの表面が含ま
れることになる。
【００２０】この場合は、第１、及び第３の絶縁基材の
外面にビルドアップ層を形成後、開口部に対応するの第
３の絶縁基材と該開口部に対応する第３の絶縁基板の外
面に形成されているビルドアップ層とを除去してチップ
部品収納穴が形成される。また、これらの空洞を穴埋め
材で埋めることにより、該空洞が外力により変形するの
を防ぐことができるので、この状態でビルドアップ層を
形成すると該空洞周囲のビルドアップ層を平坦に形成す
ることができる。この場合は、ビルドアップ層を形成し
た後に、空洞の底面に対応する第２又は第３の絶縁基材
と、該第２又は該第３の絶縁基材の外面に形成されたビ
ルドアップ層で該空洞の底面に対応する部分とを除去し
てチップ部品収納用穴を形成する。
【００２１】
【発明の実施の形態】（１）本発明の第１の実施の形態
に係る多層配線基板の製造方法 図３（ａ）〜（ｄ）、図４（ａ）〜（ｄ）、及び図５
（ａ）〜（ｃ）は、第１の実施の形態を説明するための
断面図である。まず、図３（ａ）に示すように、チップ
コンデンサ用の端子パッド３０１が設けられた第１の絶
縁基材３０２を用意する。この第１の絶縁基材３０２に
は、例えば、ガラス・エポキシ基板やセラミック基板等
が用いられる。
【００２２】ガラス・エポキシ基板を第１の絶縁基材と
して用いる場合、この端子パッド３０１は次のようにし
て形成される。まず、銅張基材（片面に銅箔が接着され
たガラス・エポキシ基板）を用意し、これにスルーホー
ルを形成する。そして、アディティブ法やサブトラクテ
ィブ法を用いて、スルーホールめっきと端子パッド形成
とを行う。これにより、ガラス・エポキシ基板の端子パ
ッド形成面と、該端子パッドが形成されていない面とが
電気的に導通する。なお、スルーホール内部は、スルー
ホールめっきが施された後に穴埋樹脂で充填される。
【００２３】次に、図３（ｂ）に示すように、凹部３０
３が設けられた第２の絶縁基材３０４を用意する。この
第２の絶縁基材３０４には、第１の基材と同様に、ガラ
ス・エポキシ基板やセラミック基板等が用いられ、その
凹部３０３は、これらの基板にルータ等を用いて予め形
成されるものである。そして、この第２の絶縁基材３０
４と第１の絶縁基材とを、端子パッド３０１と凹部３０
３とが対向するように、接着剤３０５により接着する。
【００２４】図３（ｃ）は、接着後の第１の基材３０２
と第２の基材３０４の断面図を示すものである。これよ
り分かるように、端子パッド３０１の表面３０１ａは、
凹部３０３と第１の絶縁基材３０２とで形成される空洞
３１９の内部にある。そのため、以下で行われる工程中
で端子パッド３０１の表面３０１ａに傷がつくことは無
い。
【００２５】続いて、図３（ｄ）に示すように、接着さ
れた第１の絶縁基材３０２と第２の絶縁基材３０４に対
し、スルーホール３０６を形成する。このスルーホール
３０６は、機械ドリルやレーザ等により形成される。次
に、図４（ａ）に示すように、第１の絶縁基材３０２の
表面、第２の絶縁基材３０４の表面、及びスルーホール
３０６の側壁に、Ｃｕ（銅）めっき層３０７を形成す
る。第１、及び第２の絶縁基材の表面に形成されるＣｕ
（銅）めっき層３０７は、後でパターニングされて配線
層となるものである。そしてこの配線層は、スルーホー
ル３０６の側壁に形成されるＣｕ（銅）めっき層３０７
により、電気的に接続されることになる。なお、このＣ
ｕ（銅）めっき層３０７は、無電解銅めっきや電解銅め
っき等により形成される。
【００２６】そして、Ｃｕ（銅）めっき層３０７を形成
後、スルーホール３０６の内部にスルーホール穴埋め樹
脂３０８を埋め込む。続いて、図４（ｂ）に示すよう
に、第１の絶縁基材３０２、及び第２の絶縁基材３０４
の表面上に形成されているＣｕ（銅）めっき層３０７を
パターニングする。これにより、第１、及び第２の絶縁
基材の表面に配線層３０９が形成されることになる。
【００２７】続いて、図４（ｃ）に示すように、配線層
３０９上に層間絶縁層３１０を形成する。この層間絶縁
層３１０は、感光性エポキシ樹脂等をカーテンコータ等
を用いて配線層３１０上に一様に塗布することにより形
成される。そして、塗布後、フォトマスクを用いて感光
性エポキシ樹脂の所望の部分を露光する。このとき、ビ
アホール３１１が形成される部分の感光性エポキシ樹脂
は露光されず、未露光となる。このようにして露光が終
了したら、次に現像を行う。この現像では、感光性エポ
キシ樹脂の未露光の部分のみがエッチングされる。これ
により、未露光となっている感光性エポキシ樹脂のビア
ホールが形成される部分がエッチングされ、ビアホール
３１１が形成される。
【００２８】なお、層間絶縁層３１０には、上で説明し
た感光性エポキシ樹脂以外に非感光性エポキシ樹脂を用
いても良い。非感光性エポキシ樹脂を用いた場合、ビア
ホール３１１は、非感光性エポキシ樹脂を塗布した後に
該非感光性エポキシ樹脂をレーザ加工することにより形
成される。次に、図４（ｄ）に示すように、層間絶縁層
３１０上にビルドアップ層の第１層目の配線層３１２を
形成する。この配線層３１２は、層間絶縁層３１０上、
及びビアホール３１１の側壁に、無電解銅めっきや電解
銅めっきによりＣｕ（銅）めっき層を形成した後、該Ｃ
ｕ（銅）めっき層をパターニングすることにより形成さ
れる。
【００２９】その後、上記の図４（ｃ）〜図４（ｄ）に
示す工程を繰り返し、複数の配線層から成るビルドアッ
プ層が形成された多層配線基板を形成する。図５（ａ）
は、２層の配線層から成るビルドアップ層３１３を形成
した場合の多層配線基板３１４の断面図を示すものであ
る。続いて、図５（ｂ）に示すように、ビルドアップ層
３１３の最外層にソルダレジスト３１５を塗布し、露
光、現像する。これにより、ビルドアップ層３１３の一
番外側にある配線層で、半導体素子搭載用の端子パッド
３２４となる部分の表面が露出する。この半導体素子搭
載用の端子パッド３２４には、後で半導体素子が搭載さ
れる。その後、凹部３０４の底面に対応する第２の絶縁
基材３０４、及び第２の絶縁基材３０４の外面に形成さ
れているビルドアップ層３１３において凹部３０４に対
応する部分を、ルータ等を用いて開口する。これによ
り、多層配線基板３１４にチップコンデンサ収納穴（チ
ップ部品収納用の穴）３１６が形成されたことになる。
なお、チップコンデンサ収納穴３１６は、半導体素子搭
載用の端子パッド３２４に対向するように形成される。
【００３０】そして、最後に図５（ｃ）に示すように、
半導体素子３１７をはんだバンプ３１８を介して半導体
素子搭載用の端子パッド３２４に搭載すると共に、端子
パッド３０１の表面３０１ａにはんだ３２０によりチッ
プコンデンサ３２１を搭載する。これにより、チップコ
ンデンサ収納穴３１６にチップコンデンサ３２１が収納
されることになる。なお、同図中において、３２３はビ
ルドアップ多層配線基板３１４をマザーボード（図示し
ない）に実装するためのはんだバンプであり、３２２は
半導体素子３１７とビルドアップ層３１３の間の隙間を
埋めるアンダーフィル剤である。以上により、フリップ
チップタイプのＢＧＡが形成されたことになる。
【００３１】以上説明したように、本実施形態に係る多
層配線基板の製造方法によれば、チップコンデンサ３２
１をビルドアップ多層配線基板のチップコンデンサ収納
穴３１６に収納する。このとき、チップコンデンサ収納
穴３１６と半導体素子搭載用の端子パッド３２４は、互
いに対向するように形成されている。そのため、半導体
素子３１７とチップコンデンサ３１６との配線距離を短
くすることができ、該配線のインダクタンスを小さくす
ることができる。そのため、チップコンデンサ３１６の
キャパシタンスの効果が十分に発揮され、同時スイッチ
ングノイズを極力低減することができる。
【００３２】ところで、ビルドアップ層３１３をチップ
コンデンサ収納穴３１６形成後に形成しようとすると、
該収納穴の凹凸によりビルドアップ層を良好に形成する
のが難しくなる。そこで、本願発明者は、ビルドアップ
層３１３をチップコンデンサ収納穴３１６が形成される
前に形成するようにした。これによると、チップコンデ
ンサ収納穴３１６が形成されていない第１、及び第２の
絶縁基材３０２、３０４の表面上にビルドアップ層３１
３が形成されるため、該ビルドアップ層３１３を良好に
形成することができる。
【００３３】さらに、ビルドアップ配線層３１３を形成
する際に、端子パッド３０１の表面３０１ａは、第１の
絶縁基材３０２と第１の絶縁基材の凹部３０３とで形成
される空洞３１９の中にある。これにより、ビルドアッ
プ配線層３１３を形成する際のＣｕ（銅）めっき層３０
７や層間絶縁層３１０が端子パッド３０１の表面３０１
ａに形成されるのを防ぐことができる。
【００３４】（２）本発明の第２の実施の形態に係る多
層配線基板の製造方法 図６（ａ）〜（ｄ）、図７（ａ）〜（ｄ）、及び図８
（ａ）〜（ｃ）は、第２の実施の形態を説明するための
断面図である。なお、図中において、第１の実施の形態
で説明したものについては、第１の実施の形態で用いた
符号と同様の符号を付し、以下ではその説明を省略す
る。
【００３５】まず、図６（ａ）に示すように、チップコ
ンデンサ用の端子パッド３０１が設けられた第１の絶縁
基材３０２を用意する。この端子パッド３０１は第１の
実施の形態で説明したのと同様の方法で形成される。次
に、図６（ｂ）に示すように、第３の絶縁基材４０１
と、開口部４０３が形成された第４の絶縁基材４０２と
を用意する。この第３、及び第４の絶縁基材には、ガラ
ス・エポキシ基板やセラミック基板等が用いられる。ま
た、開口部４０３は、これらの基板にルータ等により予
め形成されているものである。そして、第４の絶縁基材
４０２の一方の面に、第３の絶縁基材４０１を接着剤３
０５を用いて接着する。また、第４の絶縁基材４０２の
他方の面に、第１の絶縁基材３０２を端子パッド３０１
が開口部４０３の内部にくるように接着剤３０５を用い
て接着する。
【００３６】図６（ｃ）は、接着後の第１の基材３０２
と第３の基材４０１、及び第４の絶縁基材４０２の断面
図を示すものである。これから分かるように、第１の実
施の形態と同様に、端子パッド３０１の表面３０１ａは
開口部４０３と第１の絶縁基材３０２、及び第３の絶縁
基材４０１とで形成される空洞４０４の内部にある。そ
のため、以下で行われる工程中で端子パッド３０１の表
面３０１ａに傷がつくことは無い。
【００３７】続いて、図６（ｄ）に示すように、接着さ
れた第１の絶縁基材３０２、第３の絶縁基材４０１、及
び第４の絶縁基材にスルーホール３０６を形成する。次
に、図７（ａ）に示すように、第１の絶縁基材３０２の
表面、第３の絶縁基材４０１の表面、及びスルーホール
３０６の側壁にＣｕ（銅）めっき層３０７を形成する。
そして、Ｃｕ（銅）めっき層３０７を形成後、スルーホ
ール３０６の内部にスルーホール穴埋め樹脂３０８を埋
め込む。
【００３８】続いて、図７（ｂ）に示すように、第１の
絶縁基材３０２、及び第３の絶縁基材４０１の表面上に
形成されているＣｕ（銅）めっき層３０７をパターニン
グし、配線層３０９を形成する。次に、図７（ｃ）に示
すように、配線層３０９上に層間絶縁層３１０を形成す
る。この層間絶縁層３１０には感光性エポキシ樹脂や非
感光性エポキシ樹脂が用いられる。感光性エポキシ樹脂
を用いる場合には、該感光性エポキシ樹脂を露光、現像
することによりビアホール３１１が形成される。また、
非感光性エポキシ樹脂を用いる場合には、該非感光性エ
ポキシ樹脂をレーザ加工することによりビアホール３１
１が形成される。
【００３９】続いて、図７（ｄ）に示すように、層間絶
縁層３１０上にビルドアップ層の第１層目の配線層３１
２を形成する。その後、上記の図７（ｃ）〜図７（ｄ）
に示す工程を繰り返し、複数の配線層から成るビルドア
ップ層が形成された多層配線基板を形成する。図８
（ａ）は、２層の配線層から成るビルドアップ層３１３
を形成した場合の多層配線基板３１４の断面図を示すも
のである。
【００４０】次に、図８（ｂ）に示すように、ビルドア
ップ層３１３の最外層にソルダレジスト３１５を塗布
し、露光、現像する。これにより、ビルドアップ層３１
３の一番外側にある配線層で、半導体素子搭載用の端子
パッド３２４となる部分の表面が露出する。この半導体
素子搭載用の端子パッド３２４には、後で半導体素子が
搭載される。その後、開口部４０３に対応する第３の絶
縁基材４０１、及び第３の絶縁基材４０１の外面に形成
されているビルドアップ層３１３において開口部４０３
に対応する部分を、ルータ等を用いて開口する。これに
より、多層配線基板３１４にチップコンデンサ収納穴３
１６が形成されたことになる。
【００４１】その後、図８（ｃ）に示すように、半導体
素子３１７を半導体素子搭載用の端子パッド３２４に搭
載すると共に、チップコンデンサ３２１を端子パッド３
０１の表面３０１ａに搭載する。これにより、チップコ
ンデンサ収納穴３１５にチップコンデンサ３１６が収納
されることになる。なお、チップコンデンサ収納穴３１
６は、半導体素子搭載用の端子パッド３２４に対向する
ように形成される。
【００４２】以上説明したように、本実施形態に係る多
層配線基板の製造方法によれば、チップコンデンサ収納
穴３１６を形成する前に、ビルドアップ層３１３を形成
する。これにより、第１の実施の形態と同様に、ビルド
アップ層を良好に形成することができる。また、ビルド
アップ配線層３１３を形成する際に、端子パッド３０１
の表面３０１ａは、第１の絶縁基材３０２、第３の絶縁
基材４０１、及び第４の絶縁基材の開口部４０３とで形
成される空洞４０４の中にある。これにより、ビルドア
ップ配線層３１３を形成する際のＣｕ（銅）めっき層３
０７や層間絶縁層３１０が端子パッド３０１の表面３０
１ａに形成されるのを防ぐことができる。
【００４３】（３）本発明の第３の実施の形態に係る多
層配線基板の製造方法 図９（ａ）〜（ｄ）、及び図１０（ａ）〜（ｂ）は、第
３の実施の形態を説明するための断面図である。なお、
図中において、第１の実施の形態で説明したものについ
ては、第１の実施の形態で用いた符号と同様の符号を付
しており、以下ではその説明を省略する。
【００４４】第３の実施の形態は、第１の実施の形態に
おいて空洞３１９を形成するときに該空洞３１９の内部
を穴埋め材で埋め、チップコンデンサ収納穴３１６を形
成した後に該穴埋め材を取り除くというものである。ま
ず、図９（ａ）に示すように、チップコンデンサ用の端
子パッド３０１が設けられた第１の絶縁基材３０２、凹
部３０３が設けられた第２の絶縁基材３０４、及び穴埋
め材５０１を用意する。そして、第１の絶縁基材３０２
及び第２の絶縁基材３０４を、端子パッド３０１と凹部
３０３とが対向するように接着剤３０５を用いて接着す
ると共に、凹部３０３を穴埋め材５０１で埋める。な
お、このとき用いる穴埋め材５０１には、シリコン樹脂
等がある。
【００４５】図９（ｂ）は、接着後の第１の絶縁基材３
０２、第２の絶縁基材３０４、及び穴埋め材５０１の断
面図を示すものである。これより分かるように、凹部３
０３と第１の絶縁基材３０２とで形成される空洞３１９
の内部は、穴埋め材５０１で隙間無く埋め尽くされてい
る。そして、端子パッド３０１は、穴埋め材５０１によ
りその表面３０１ａが保護されているため、以下で行わ
れる工程において表面３０１ａに傷がつくことは無い。
【００４６】このようにして第１の絶縁基材３０２、第
２の絶縁基材３０４、及び穴埋め材５０１を接着した後
は、第１の実施の形態の図３（ｄ）〜図５（ａ）で示さ
れる工程を行い、ビルドアップ層３１３を形成する。図
９（ｃ）は、ビルドアップ層３１３が形成された後のビ
ルドアップ多層配線基板３１４の断面図を示すものであ
る。
【００４７】このとき、穴埋め材５０１が空洞３１９内
部にあるため、空洞３１９直下のビルドアップ層３１３
ａ、及びその周囲のビルドアップ層を平坦に形成するこ
とができる。すなわち、空洞３１９直下のビルドアップ
層３１３ａに外力が加えられた場合、空洞３１９の内部
が穴埋め材５０１で満たされているため、空洞３１９が
外力により変形することが無く、空洞３１９直下のビル
ドアップ層３１３ａ、及びその周囲のビルドアップ層３
１３の平坦性が保たれる。
【００４８】次に、図９（ｄ）に示すように、ビルドア
ップ層３１３の最外層にソルダレジスト３１５を塗布
し、露光、現像する。これにより、ビルドアップ層３１
３の一番外側にある配線層で、半導体素子搭載用の端子
パッド３２４となる部分の表面が露出する。この半導体
素子搭載用の端子パッド３２４には、後で半導体素子が
搭載される。その後、凹部３０３に対応する第２の絶縁
基材３０４、及び第２の絶縁基材３０４の外面に形成さ
れているビルドアップ層３１３において凹部３０３に対
応する部分を、ルータ等を用いて開口する。このとき、
端子パッド３０１の表面３０１ａは穴埋め材５０１によ
り保護されているため、ルータ等により誤って表面３０
１ａを傷つけてしまうことを防ぐことができる。これに
より、穴埋め材５０１の表面が露出することになる。
【００４９】続いて、図１０（ａ）に示すように、表面
が露出している穴埋め材５０１を除去する。これによ
り、チップコンデンサ収納穴３１６が形成されることに
なる。その後、図１０（ｂ）に示すように、半導体素子
３１７を半導体素子搭載用の端子パッド３２４に搭載す
ると共に、端子パッド３０１にチップコンデンサ３２１
を搭載する。これにより、チップコンデンサ収納穴３１
６にチップコンデンサ３２１が収納されることになる。
なお、チップコンデンサ収納穴３１６は、半導体素子搭
載用の端子パッド３２４に対向するように形成される。
【００５０】以上説明したように、本実施形態に係る多
層基板の製造方法によれば、空洞３１９の内部に穴埋め
材５０１を埋め込まれた状態でビルドアップ層３１３を
形成する。これにより、ビルドアップ層３１３を平坦に
形成することができ、更に、ビルドアップ層３１３を形
成する際に、ルータ等で誤って端子パッド３０１の表面
３０１ａに傷をつけてしまうのを防ぐことができる。
【００５１】なお、本実施形態では、第１の実施の形態
における空洞３１９に埋めこみ材５０１を埋め込んだ
が、第２の実施の形態における空洞４０４に埋めこみ材
５０１を埋め込んでも、本実施形態と同様の作用、効果
を奏することができる。
【００５２】
【発明の効果】以上説明したように、本発明に係る多層
配線基板の製造方法によれば、第２の絶縁基材に設けら
れた凹部、又は第４の絶縁基材に設けられた開口部によ
り、第１の絶縁基材に設けられた端子パッドの表面を内
部に含むような空洞を形成した後、ビルドアップ層を形
成する。これにより、第１の絶縁基材に設けられた端子
パッドの表面を保護しながらビルドアップ層を形成し、
チップ部品収納用の穴をを形成することができる。
【００５３】また、このようにして形成される空洞の内
部を穴埋め材で埋めることにより、該空洞周囲のビルド
アップ層を平坦に形成することができる。そして、この
ようにして形成された多層配線基板に半導体素子が搭載
されている半導体装置では、半導体素子とチップコンデ
ンサとの配線距離を短くすることができるので、半導体
素子の同時スイッチングノイズを極力低減することがで
きる。
【図面の簡単な説明】
【図１】 従来例に係るＰＧＡ（ピン・グリッド・アレ
イ）の構造を示す断面図である。
【図２】 従来例に係るＢＧＡ（ボール・グリッド・ア
レイ）の構造を示す断面図である。
【図３】 本発明の第１の実施の形態に係る多層配線基
板の製造方法について示す断面図（その１）である。
【図４】 本発明の第１の実施の形態に係る多層配線基
板の製造方法について示す断面図（その２）である。
【図５】 本発明の第１の実施の形態に係る多層配線基
板の製造方法について示す断面図（その３）である。
【図６】 本発明の第２の実施の形態に係る多層配線基
板の製造方法について示す断面図（その１）である。
【図７】 本発明の第２の実施の形態に係る多層配線基
板の製造方法について示す断面図（その２）である。
【図８】 本発明の第２の実施の形態に係る多層配線基
板の製造方法について示す断面図（その３）である。
【図９】 本発明の第３の実施の形態に係る多層配線基
板の製造方法について示す断面図（その１）である。
【図１０】 本発明の第３の実施の形態に係る多層配線
基板の製造方法について示す断面図（その２）である。
【符号の説明】
１０１、２０１ 基板、 １０２ ピン、 １０３、２０３ ビルドアップ多層配線基板、 １０４、３１７ 半導体素子、 １０６、３２１ チップコンデンサ、 １０８ 凹部、 １０５、１０８、２０５、３１８、３２３ はんだバン
プ、 １０７、３２２ アンダーフィル剤、 ３０１ 端子パッド、 ３０１ａ 端子パッドの表面、 ３０２ 第１の絶縁基材、 ３０３ 凹部、 ３０４ 第２の絶縁基材、 ３０５ 接着剤、 ３０６ スルーホール、 ３０７ Ｃｕ（銅）めっき層、 ３０８ スルーホール穴埋め樹脂、 ３０９ 配線層、 ３１０ 層間絶縁層、 ３１１ ビアホール、 ３１２ 第１層目の配線層、 ３１３ ビルドアップ層、 ３１３ａ 空洞直下のビルドアップ層、 ３１４ 多層配線基板、 ３１５ ソルダレジスト、 ３１６ チップコンデンサ収納穴、 ３１９、４０４ 空洞、 ３２０ はんだ、 ３２４ 半導体素子搭載用の端子パッド、 ４０１ 第３の絶縁基材、 ４０２ 第４の絶縁基材、 ４０３ 開口部、 ５０１ 穴埋め材。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 チップ部品を搭載する端子パッドが設け
    られた第１の絶縁基材及び凹部が設けられた第２の絶縁
    基材を、前記端子パッドと前記凹部とが対向するように
    接着する工程と、 前記第１の絶縁基材の外面及び前記第２の絶縁基材の外
    面に、複数の配線層が積層されたビルドアップ層を形成
    する工程と、 前記凹部の底面に対応する前記第２の絶縁基材と該凹部
    に対応する該第２の絶縁基材の外面の前記ビルドアップ
    層とを除去して、チップ部品収納用の穴を形成する工程
    とを含むことを特徴とする多層配線基板の製造方法。
  2. 【請求項２】 開口部が形成されている第４の絶縁基
    材の一方の面に第３の絶縁基材を接着し、前記第４の絶
    縁基材の他方の面に、チップ部品を搭載する端子パッド
    が設けられた第１の絶縁基材を該端子パッドが前記開口
    部内にくるように接着する工程と、 前記第１の絶縁基材の外面及び前記第３の絶縁基材の外
    面に、複数の配線層が積層されたビルドアップ層を形成
    する工程と、 前記開口部に対応する前記第３の絶縁基材と該開口部に
    対応する該第３の絶縁基材の外面の前記ビルドアップ層
    とを除去して、チップ部品収納用の穴を形成する工程と
    を含むことを特徴とする多層配線基板の製造方法。
  3. 【請求項３】 チップ部品を搭載する端子パッドが設け
    られた第１の絶縁基材及び凹部が設けられた第２の絶縁
    基材を、前記端子パッドと前記凹部とが対向するように
    接着すると共に、該凹部を穴埋め材で埋める工程と、 前記第１の絶縁基材の外面及び前記第２の絶縁基材の外
    面に複数の配線層が積層されたビルドアップ層を形成す
    る工程と、 前記凹部の底面に対応する前記第２の絶縁基材と該凹部
    に対応する該第２の絶縁基材の外面の前記ビルドアップ
    層とを除去して、前記穴埋め材の表面を露出させる工程
    と、 前記穴埋め材を除去して、チップ部品収納用の穴を形成
    する工程とを含むことを特徴とする多層配線基板の製造
    方法。
  4. 【請求項４】 開口部が形成されている第４の絶縁基材
    の一方の面に第３の絶縁基材を接着し、前記第４の絶縁
    基材の他方の面に、チップ部品を搭載する端子パッドが
    設けられた第１の絶縁基材を該端子パッドが前記開口部
    内にくるように接着すると共に、前記開口部を穴埋め材
    で埋める工程と、 前記第１の絶縁基材の外面及び前記第３の絶縁基材の外
    面に、複数の配線層が積層されたビルドアップ層を形成
    する工程と、 前記開口部に対応する前記第３の絶縁基材と該開口部に
    対応する該第３の絶縁基材の外面の前記ビルドアップ層
    とを除去して、前記穴埋め材の表面を露出させる工程
    と、 前記穴埋め材を除去して、チップ部品収納用の穴を形成
    する工程とを含むことを特徴とする多層配線基板の製造
    方法。
  5. 【請求項５】 前記端子パッドは電源用端子パッド及び
    接地用端子パッドであり、前記チップ部品はチップコン
    デンサであることを特徴とする請求項１から請求項４の
    いずれか一に記載の多層配線基板の製造方法。
  6. 【請求項６】 前記第１の絶縁基材の外面に形成された
    前記ビルドアップ層に、半導体素子搭載用の端子パッド
    が形成され、該半導体素子搭載用の端子パッドに対向す
    るように前記チップ部品収納用の穴が形成されることを
    特徴とする請求項１から請求項５のいずれか一に記載の
    多層配線基板の製造方法。
  7. 【請求項７】 請求項１から請求項５のいずれか一に記
    載の多層配線基板の製造方法により製造された多層配線
    基板のチップ部品収納用の穴にチップコンデンサが搭載
    されていると共に、該多層配線基板に半導体素子が搭載
    されていることを特徴とする半導体装置。
  8. 【請求項８】 請求項６に記載の多層配線基板の製造方
    法により製造された多層配線基板のチップ部品収納用の
    穴にチップコンデンサが搭載されていると共に、該多層
    配線基板の半導体素子搭載用の端子パッドに半導体素子
    が搭載されていることを特徴とする半導体装置。
JP11210504A 1999-07-26 1999-07-26 多層配線基板の製造方法及び半導体装置 Withdrawn JP2001044318A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11210504A JP2001044318A (ja) 1999-07-26 1999-07-26 多層配線基板の製造方法及び半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11210504A JP2001044318A (ja) 1999-07-26 1999-07-26 多層配線基板の製造方法及び半導体装置

Publications (1)

Publication Number Publication Date
JP2001044318A true JP2001044318A (ja) 2001-02-16

Family

ID=16590471

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11210504A Withdrawn JP2001044318A (ja) 1999-07-26 1999-07-26 多層配線基板の製造方法及び半導体装置

Country Status (1)

Country Link
JP (1) JP2001044318A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6657133B1 (en) * 2001-05-15 2003-12-02 Xilinx, Inc. Ball grid array chip capacitor structure
US7057272B2 (en) 2002-06-26 2006-06-06 Fujitsu Limited Power supply connection structure to a semiconductor device
CN109103159A (zh) * 2017-12-21 2018-12-28 乐健科技（珠海）有限公司 内嵌开关芯片的器件模组及其制作方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6657133B1 (en) * 2001-05-15 2003-12-02 Xilinx, Inc. Ball grid array chip capacitor structure
US7057272B2 (en) 2002-06-26 2006-06-06 Fujitsu Limited Power supply connection structure to a semiconductor device
CN109103159A (zh) * 2017-12-21 2018-12-28 乐健科技（珠海）有限公司 内嵌开关芯片的器件模组及其制作方法

Similar Documents

Publication Publication Date Title
KR101484786B1 (ko) 집적회로 패키지 내장 인쇄회로기판 및 그 제조방법
JP5140112B2 (ja) 電子部品内蔵型プリント基板およびその製造方法
JP4361826B2 (ja) 半導体装置
JP6462480B2 (ja) 配線基板及び配線基板の製造方法
US7358591B2 (en) Capacitor device and semiconductor device having the same, and capacitor device manufacturing method
US20090310323A1 (en) Printed circuit board including electronic component embedded therein and method of manufacturing the same
JP4830120B2 (ja) 電子パッケージ及びその製造方法
JP2016207958A (ja) 配線基板及び配線基板の製造方法
JP2002329802A (ja) 半導体パッケージ及びその製造方法並びに半導体装置
JP7074409B2 (ja) 素子内蔵型印刷回路基板
KR20000029352A (ko) 반도체 장치 및 그 제조 방법
JP3577421B2 (ja) 半導体装置用パッケージ
JP2004064043A (ja) 半導体パッケージング装置
JP2007287803A (ja) 三次元半導体パッケージ製造方法
JP2004193549A (ja) メッキ引込線なしにメッキされたパッケージ基板およびその製造方法
JP2003318327A (ja) プリント配線板および積層パッケージ
WO2007102358A1 (ja) 電子デバイスパッケージ、モジュール、および電子機器
JP2010232333A (ja) 半導体装置及びその製造方法、並びに電子装置
JP2016201529A (ja) 印刷回路基板、その製造方法、及び電子部品モジュール
JP2013243175A (ja) 半導体装置及びその製造方法
KR101696705B1 (ko) 칩 내장형 pcb 및 그 제조 방법과, 그 적층 패키지
JP3691995B2 (ja) 半導体パッケージ及びその製造方法並びに半導体装置
KR20150065029A (ko) 인쇄회로기판, 그 제조방법 및 반도체 패키지
KR101582547B1 (ko) 반도체 칩을 내장하는 반도체 패키지와, 이를 제조하는 방법
JP2001044318A (ja) 多層配線基板の製造方法及び半導体装置

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20061003