JP2001036399A - Ｃｍｏｓインバータ - Google Patents
ＣｍｏｓインバータInfo
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Abstract
(57)【要約】
【課題】 ＭＯＳＦＥＴのオンオフ動作に伴う寄生容量
からの放電動作において発生するエネルギー損失および
熱の発生を低減すると共に、高集積化が可能なＣＭＯＳ
インバータを提供することを目的とする。 【解決手段】 ＣＭＯＳインバータは第１のスイッチン
グ手段（３，７，８）が入力電圧の立ち下がりに同期し
て一定時間オン状態となり、第２のスイッチング手段
（４，９，１０）が前記入力電圧の立ち上がりに同期し
て一定時間オン状態となり、第３のスイッチング手段
（１１，１３，１５，１６，１７）が前記入力電圧の立
ち下がりから一定時間経過後にオン状態となるとともに
前記入力電圧の立ち上がりに同期してオフ状態となり、
第４のスイッチング手段（１２，１４，１８，１９，２
０）が前記入力電圧の立ち上がりから一定時間経過後に
オン状態となるとともに前記入力電圧の立ち下がりに同
期してオフ状態となるよう構成されている
からの放電動作において発生するエネルギー損失および
熱の発生を低減すると共に、高集積化が可能なＣＭＯＳ
インバータを提供することを目的とする。 【解決手段】 ＣＭＯＳインバータは第１のスイッチン
グ手段（３，７，８）が入力電圧の立ち下がりに同期し
て一定時間オン状態となり、第２のスイッチング手段
（４，９，１０）が前記入力電圧の立ち上がりに同期し
て一定時間オン状態となり、第３のスイッチング手段
（１１，１３，１５，１６，１７）が前記入力電圧の立
ち下がりから一定時間経過後にオン状態となるとともに
前記入力電圧の立ち上がりに同期してオフ状態となり、
第４のスイッチング手段（１２，１４，１８，１９，２
０）が前記入力電圧の立ち上がりから一定時間経過後に
オン状態となるとともに前記入力電圧の立ち下がりに同
期してオフ状態となるよう構成されている
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳトランジスタ
を用いたＭＯＳゲート回路に関し、特に消費電力の削減
が可能なＣＭＯＳインバータに関する。
を用いたＭＯＳゲート回路に関し、特に消費電力の削減
が可能なＣＭＯＳインバータに関する。
【０００２】
【従来の技術】近年、半導体集積回路においては、高集
積化及び高速化が急速に進められている。一般に、半導
体集積回路の高集積化及び高速化には、エネルギー損失
が小さいＣＭＯＳゲート回路を用いることが有効であ
る。以下、従来のＣＭＯＳゲート回路について添付の図
面を参照しつつ説明する。図７は従来のＣＭＯＳゲート
回路の一例であるＣＭＯＳインバータを示している。図
７において、入力端子１にはこのＣＭＯＳインバータの
前段にあるゲートからの出力等が入力される。ＣＭＯＳ
インバータにはｐ型のＭＯＳＦＥＴであるｐＭＯＳＦＥ
Ｔ３６とｎ型のＭＯＳＦＥＴであるｎＭＯＳＦＥＴ３７
が設けられている。ｐＭＯＳＦＥＴ３６とｎＭＯＳＦＥ
Ｔ３７は直列に接続されている。図７に示しように、入
力端子１はｐＭＯＳＦＥＴ３６とｎＭＯＳＦＥＴ３７の
それぞれのゲートに接続されている。
積化及び高速化が急速に進められている。一般に、半導
体集積回路の高集積化及び高速化には、エネルギー損失
が小さいＣＭＯＳゲート回路を用いることが有効であ
る。以下、従来のＣＭＯＳゲート回路について添付の図
面を参照しつつ説明する。図７は従来のＣＭＯＳゲート
回路の一例であるＣＭＯＳインバータを示している。図
７において、入力端子１にはこのＣＭＯＳインバータの
前段にあるゲートからの出力等が入力される。ＣＭＯＳ
インバータにはｐ型のＭＯＳＦＥＴであるｐＭＯＳＦＥ
Ｔ３６とｎ型のＭＯＳＦＥＴであるｎＭＯＳＦＥＴ３７
が設けられている。ｐＭＯＳＦＥＴ３６とｎＭＯＳＦＥ
Ｔ３７は直列に接続されている。図７に示しように、入
力端子１はｐＭＯＳＦＥＴ３６とｎＭＯＳＦＥＴ３７の
それぞれのゲートに接続されている。
【０００３】前記ｐＭＯＳＦＥＴ３６のソースは、外部
電源２の正端子に接続されており、そのドレインはｎＭ
ＯＳＦＥＴ３７のドレインに接続されている。ｎＭＯＳ
ＦＥＴ３７のソースは外部電源２の負端子に接続されて
いる。この外部電源２の電圧値をＶddとする。出力端子
２２はｐＭＯＳＦＥＴ３６とｎＭＯＳＦＥＴ３７の各ド
レインの接続点に接続されている。図５において符号２
３で示すコンデンサは、寄生コンデンサを示しており、
ｐＭＯＳＦＥＴ３６とｎＭＯＳＦＥＴ３７とそれらの配
線における寄生コンデンサを統括して表している。
電源２の正端子に接続されており、そのドレインはｎＭ
ＯＳＦＥＴ３７のドレインに接続されている。ｎＭＯＳ
ＦＥＴ３７のソースは外部電源２の負端子に接続されて
いる。この外部電源２の電圧値をＶddとする。出力端子
２２はｐＭＯＳＦＥＴ３６とｎＭＯＳＦＥＴ３７の各ド
レインの接続点に接続されている。図５において符号２
３で示すコンデンサは、寄生コンデンサを示しており、
ｐＭＯＳＦＥＴ３６とｎＭＯＳＦＥＴ３７とそれらの配
線における寄生コンデンサを統括して表している。
【０００４】次に、上記のように構成された従来のＣＭ
ＯＳインバータの動作について図８の動作波形図を参照
して説明する。図８は従来のＣＭＯＳインバータの各部
位における動作を示す波形図である。図８において、
（ａ）は従来のＣＭＯＳインバータに入力される入力波
形であり、入力端子１に印加される電圧波形を示してい
る。また、（ｂ）はｐＭＯＳＦＥＴ３６のドレインの電
流波形であり、（ｃ）はｎＭＯＳＦＥＴ３７のドレイン
の電流波形であり、（ｄ）は外部電源２から供給される
電流波形であり、（ｅ）は出力端子２２に発生する出力
電圧の波形である。
ＯＳインバータの動作について図８の動作波形図を参照
して説明する。図８は従来のＣＭＯＳインバータの各部
位における動作を示す波形図である。図８において、
（ａ）は従来のＣＭＯＳインバータに入力される入力波
形であり、入力端子１に印加される電圧波形を示してい
る。また、（ｂ）はｐＭＯＳＦＥＴ３６のドレインの電
流波形であり、（ｃ）はｎＭＯＳＦＥＴ３７のドレイン
の電流波形であり、（ｄ）は外部電源２から供給される
電流波形であり、（ｅ）は出力端子２２に発生する出力
電圧の波形である。
【０００５】時刻Ｔ0において、外部電源２の入力電圧
がＶddから０へ変化すると、ｐＭＯＳＦＥＴ３６がター
ンオンし、ｎＭＯＳＦＥＴ３７がターンオフする。この
結果、外部電源２からの電流がｐＭＯＳＦＥＴ３６を通
して寄生コンデンサ２３に充電される。即ち、このとき
充電電流が外部電源２とｐＭＯＳＦＥＴ３６を流れる。
寄生コンデンサ２３が充電されると、出力端子２２の出
力電圧Ｖoutが上昇し、その電圧はＶddとなる。時刻Ｔ1
において、外部電源２からの入力電圧が０からＶddに変
化すると、ｐＭＯＳＦＥＴ３６はオフになり、ｎＭＯＳ
ＦＥＴ３７はオンになる。この結果、寄生コンデンサ２
３に充電された電流は、ｎＭＯＳＦＥＴ３７により放電
される。その結果、出力電圧は下がり０になる。従来の
ＣＭＯＳインバータにおいて、上記のように動作するこ
とにより、入力電圧に反転した出力電圧が形成される。
がＶddから０へ変化すると、ｐＭＯＳＦＥＴ３６がター
ンオンし、ｎＭＯＳＦＥＴ３７がターンオフする。この
結果、外部電源２からの電流がｐＭＯＳＦＥＴ３６を通
して寄生コンデンサ２３に充電される。即ち、このとき
充電電流が外部電源２とｐＭＯＳＦＥＴ３６を流れる。
寄生コンデンサ２３が充電されると、出力端子２２の出
力電圧Ｖoutが上昇し、その電圧はＶddとなる。時刻Ｔ1
において、外部電源２からの入力電圧が０からＶddに変
化すると、ｐＭＯＳＦＥＴ３６はオフになり、ｎＭＯＳ
ＦＥＴ３７はオンになる。この結果、寄生コンデンサ２
３に充電された電流は、ｎＭＯＳＦＥＴ３７により放電
される。その結果、出力電圧は下がり０になる。従来の
ＣＭＯＳインバータにおいて、上記のように動作するこ
とにより、入力電圧に反転した出力電圧が形成される。
【０００６】
【発明が解決しようとする課題】上記のように構成され
た従来のＣＭＯＳインバータにおいて、外部電源２から
供給される電流は、寄生容量をＣpとし、入力電圧の０
とＶddの変化周波数をＦsとすると、Ｃp×Ｖdd×Ｆsで
与えられる。従って、総電力Ｅは次に示す式（１）によ
り表される。
た従来のＣＭＯＳインバータにおいて、外部電源２から
供給される電流は、寄生容量をＣpとし、入力電圧の０
とＶddの変化周波数をＦsとすると、Ｃp×Ｖdd×Ｆsで
与えられる。従って、総電力Ｅは次に示す式（１）によ
り表される。
【０００７】 Ｅ＝Ｃp×Ｖdd2×Ｆs （１）
【０００８】総電力Ｅは充電時にｐＭＯＳＦＥＴ３６に
入力され、放電時にｎＭＯＳＦＥＴ３７に入力される。
そして、総電力Ｅは、主にｐＭＯＳＦＥＴ３６とｎＭＯ
ＳＦＥＴ３７のオン時の抵抗によって消費されて、熱に
変わる。このため、従来のＣＭＯＳインバータにおいて
は、エネルギー損失の増大はもちろん、発熱の防止対策
のために集積化が妨げられるという問題点があった。こ
の問題点を解決することが本発明の課題であった。本発
明は、ＭＯＳＦＥＴのオンオフ動作に伴う寄生容量から
の放電動作において発生するエネルギー損失および熱の
発生を低減すると共に、高集積化が可能なＣＭＯＳイン
バータを提供することを目的とする。
入力され、放電時にｎＭＯＳＦＥＴ３７に入力される。
そして、総電力Ｅは、主にｐＭＯＳＦＥＴ３６とｎＭＯ
ＳＦＥＴ３７のオン時の抵抗によって消費されて、熱に
変わる。このため、従来のＣＭＯＳインバータにおいて
は、エネルギー損失の増大はもちろん、発熱の防止対策
のために集積化が妨げられるという問題点があった。こ
の問題点を解決することが本発明の課題であった。本発
明は、ＭＯＳＦＥＴのオンオフ動作に伴う寄生容量から
の放電動作において発生するエネルギー損失および熱の
発生を低減すると共に、高集積化が可能なＣＭＯＳイン
バータを提供することを目的とする。
【０００９】
【発明を解決するための手段】上記目的を達成するため
に、本発明に係るＣＭＯＳインバータは、入力電圧の立
ち下がりに同期して一定時間オン状態となる第１のスイ
ッチング手段と、前記入力電圧の立ち上がりに同期して
一定時間オン状態となり、前記第１のスイッチング手段
との直列回路に外部電源が接続された第２のスイッチン
グ手段、前記入力電圧の立ち下がりから一定時間経過後
にオン状態となり、前記入力電圧の立ち上がりに同期し
てオフ状態となる第３のスイッチング手段と、前記入力
電圧の立ち上がりから一定時間経過後にオン状態とな
り、前記入力電圧の立ち下がりに同期してオフ状態とな
り、前記第３のスイッチング手段との直列回路に前記外
部電源が接続された第４のスイッチング手段と、前記第
１のスイッチング手段と前記第２のスイッチング手段の
接続点と前記第３のスイッチング手段と前記第４のスイ
ッチング手段の接続点との間に接続され、前記外部電源
からのエネルギーを一旦蓄積するインダクタンス素子
と、前記第１のスイッチング手段と前記第２のスイッチ
ング手段と前記第３のスイッチング手段と前記第４のス
イッチング手段のそれぞれと並列に接続され、電流の流
れを一方向に規制する複数のダイオードとを具備する。
上記のように構成された本発明のＣＭＯＳインバータ
は、ＭＯＳＦＥＴのオンオフ動作に伴う寄生容量からの
放電動作において発生するエネルギー損失及び熱の発生
を低減すると共に、高集積化が可能なものとなる。
に、本発明に係るＣＭＯＳインバータは、入力電圧の立
ち下がりに同期して一定時間オン状態となる第１のスイ
ッチング手段と、前記入力電圧の立ち上がりに同期して
一定時間オン状態となり、前記第１のスイッチング手段
との直列回路に外部電源が接続された第２のスイッチン
グ手段、前記入力電圧の立ち下がりから一定時間経過後
にオン状態となり、前記入力電圧の立ち上がりに同期し
てオフ状態となる第３のスイッチング手段と、前記入力
電圧の立ち上がりから一定時間経過後にオン状態とな
り、前記入力電圧の立ち下がりに同期してオフ状態とな
り、前記第３のスイッチング手段との直列回路に前記外
部電源が接続された第４のスイッチング手段と、前記第
１のスイッチング手段と前記第２のスイッチング手段の
接続点と前記第３のスイッチング手段と前記第４のスイ
ッチング手段の接続点との間に接続され、前記外部電源
からのエネルギーを一旦蓄積するインダクタンス素子
と、前記第１のスイッチング手段と前記第２のスイッチ
ング手段と前記第３のスイッチング手段と前記第４のス
イッチング手段のそれぞれと並列に接続され、電流の流
れを一方向に規制する複数のダイオードとを具備する。
上記のように構成された本発明のＣＭＯＳインバータ
は、ＭＯＳＦＥＴのオンオフ動作に伴う寄生容量からの
放電動作において発生するエネルギー損失及び熱の発生
を低減すると共に、高集積化が可能なものとなる。
【００１０】また、本発明のＣＭＯＳインバータは、前
記第１のスイッチング手段が入力電圧の立ち下がり時に
前記インダクタンス素子を介して外部電源からのエネル
ギーを供給して出力電圧を上昇させ、前記第２のスイッ
チング手段が前記入力電圧の立ち上がり時に前記インダ
クタンス素子を介して出力電圧を減少させ、前記インダ
クタンス素子に貯えられたエネルギーを入力電圧にもど
すように構成されている。また、上記のように構成され
た本発明のＣＭＯＳインバータは、前記ダイオードが前
記インダクタンス素子に蓄積されたエネルギーを外部電
源に回生するよう構成されている。さらに、本発明のＣ
ＭＯＳインバータは、前記第１のスイッチング手段と前
記第３のスイッチング手段がｐ型ＭＯＳＦＥＴを有し、
前記第２のスイッチング手段と前記第４のスイッチング
手段がｎ型ＭＯＳＦＥＴを有して構成することができ
る。
記第１のスイッチング手段が入力電圧の立ち下がり時に
前記インダクタンス素子を介して外部電源からのエネル
ギーを供給して出力電圧を上昇させ、前記第２のスイッ
チング手段が前記入力電圧の立ち上がり時に前記インダ
クタンス素子を介して出力電圧を減少させ、前記インダ
クタンス素子に貯えられたエネルギーを入力電圧にもど
すように構成されている。また、上記のように構成され
た本発明のＣＭＯＳインバータは、前記ダイオードが前
記インダクタンス素子に蓄積されたエネルギーを外部電
源に回生するよう構成されている。さらに、本発明のＣ
ＭＯＳインバータは、前記第１のスイッチング手段と前
記第３のスイッチング手段がｐ型ＭＯＳＦＥＴを有し、
前記第２のスイッチング手段と前記第４のスイッチング
手段がｎ型ＭＯＳＦＥＴを有して構成することができ
る。
【００１１】他の観点による本発明係るＣＭＯＳインバ
ータは、入力電圧の立ち下がりから一定時間経過後にオ
ン状態となり、前記入力電圧の立ち上がりに同期してオ
フ状態となる第１のスイッチング手段と、前記入力電圧
の立ち上がりから一定時間経過後にオン状態となり、前
記入力電圧の立ち下がりに同期してオフ状態となり、前
記第１のスイッチング手段との直列回路に外部電源が接
続された第２のスイッチング手段と、前記第１のスイッ
チング手段と前記第２のスイッチング手段の接続点と前
記外部電源との間に接続され、前記外部電源からのエネ
ルギーを一旦蓄積するインダクタンス素子と、前記第１
のスイッチング手段と前記第２のスイッチング手段のそ
れぞれと並列に接続され、電流の流れを一方向に規制す
る複数のダイオードとを具備する。上記のように構成さ
れた本発明のＣＭＯＳインバータは、前記第１のスイッ
チング手段がｐ型ＭＯＳＦＥＴを有し、前記第２のスイ
ッチング手段がｎ型ＭＯＳＦＥＴを有して構成すること
ができる。
ータは、入力電圧の立ち下がりから一定時間経過後にオ
ン状態となり、前記入力電圧の立ち上がりに同期してオ
フ状態となる第１のスイッチング手段と、前記入力電圧
の立ち上がりから一定時間経過後にオン状態となり、前
記入力電圧の立ち下がりに同期してオフ状態となり、前
記第１のスイッチング手段との直列回路に外部電源が接
続された第２のスイッチング手段と、前記第１のスイッ
チング手段と前記第２のスイッチング手段の接続点と前
記外部電源との間に接続され、前記外部電源からのエネ
ルギーを一旦蓄積するインダクタンス素子と、前記第１
のスイッチング手段と前記第２のスイッチング手段のそ
れぞれと並列に接続され、電流の流れを一方向に規制す
る複数のダイオードとを具備する。上記のように構成さ
れた本発明のＣＭＯＳインバータは、前記第１のスイッ
チング手段がｐ型ＭＯＳＦＥＴを有し、前記第２のスイ
ッチング手段がｎ型ＭＯＳＦＥＴを有して構成すること
ができる。
【００１２】
【発明の実施の形態】以下、本発明に係るＣＭＯＳイン
バータの実施例１及び実施例２について、添付の図１か
ら図６を用いて説明する。
バータの実施例１及び実施例２について、添付の図１か
ら図６を用いて説明する。
【００１３】《実施例１》図１は本発明に係る実施例１
のＣＭＯＳゲート回路を有するＣＭＯＳインバータを示
す回路図である。図１において、入力端子１にはＣＭＯ
Ｓインバータの前段ゲートからの出力電圧が印加され
る。ｐ型のＭＯＳＦＥＴである第１のｐＭＯＳＦＥＴ３
とｎ型のＭＯＳＦＥＴである第１のｎＭＯＳＦＥＴ４
は、それぞれ直列に接続され、外部電源２に接続されて
いる。実施例１において、外部電源２の電圧値をＶddと
する。第１のダイオード５は、第１のｐＭＯＳＦＥＴ３
と並列に接続されており、第１のｐＭＯＳＦＥＴ３のド
レイン電圧がソース電圧より高くならないよう設けられ
ている。第２のダイオード６は、第１のｎＭＯＳＦＥＴ
４と並列に接続されており、ソース電圧がドレイン電圧
より高くならないよう設けられている。
のＣＭＯＳゲート回路を有するＣＭＯＳインバータを示
す回路図である。図１において、入力端子１にはＣＭＯ
Ｓインバータの前段ゲートからの出力電圧が印加され
る。ｐ型のＭＯＳＦＥＴである第１のｐＭＯＳＦＥＴ３
とｎ型のＭＯＳＦＥＴである第１のｎＭＯＳＦＥＴ４
は、それぞれ直列に接続され、外部電源２に接続されて
いる。実施例１において、外部電源２の電圧値をＶddと
する。第１のダイオード５は、第１のｐＭＯＳＦＥＴ３
と並列に接続されており、第１のｐＭＯＳＦＥＴ３のド
レイン電圧がソース電圧より高くならないよう設けられ
ている。第２のダイオード６は、第１のｎＭＯＳＦＥＴ
４と並列に接続されており、ソース電圧がドレイン電圧
より高くならないよう設けられている。
【００１４】第１のｐＭＯＳＦＥＴ３のゲートには第１
の抵抗７と第１のコンデンサ８が接続されている。第１
の抵抗７と第１のコンデンサ８は、入力電圧がＶddから
０に変化した時、第１のｐＭＯＳＦＥＴ３が第１の抵抗
７と第１のコンデンサ８によって決定される時定数によ
り一定時間の間オンさせるよう設けられている。実施例
１において、第１のｐＭＯＳＦＥＴ３と第１の抵抗７と
第１のコンデンサ８により、第１のスイッチング手段が
構成されている。第１のｎＭＯＳＦＥＴ４のゲートには
第２の抵抗９と第２のコンデンサ１０が接続されてい
る。第２の抵抗９と第２のコンデンサ１０は、入力電圧
が０からＶddに変化した時、第１のｎＭＯＳＦＥＴ４が
第２の抵抗９と第２のコンデンサ１０によって決定され
る時定数により一定時間の間オンさせるよう設けられて
いる。実施例１において、第１のｎＭＯＳＦＥＴ４と第
２のコンデンサ１０と第２の抵抗９により、第２のスイ
ッチング手段が構成されている。
の抵抗７と第１のコンデンサ８が接続されている。第１
の抵抗７と第１のコンデンサ８は、入力電圧がＶddから
０に変化した時、第１のｐＭＯＳＦＥＴ３が第１の抵抗
７と第１のコンデンサ８によって決定される時定数によ
り一定時間の間オンさせるよう設けられている。実施例
１において、第１のｐＭＯＳＦＥＴ３と第１の抵抗７と
第１のコンデンサ８により、第１のスイッチング手段が
構成されている。第１のｎＭＯＳＦＥＴ４のゲートには
第２の抵抗９と第２のコンデンサ１０が接続されてい
る。第２の抵抗９と第２のコンデンサ１０は、入力電圧
が０からＶddに変化した時、第１のｎＭＯＳＦＥＴ４が
第２の抵抗９と第２のコンデンサ１０によって決定され
る時定数により一定時間の間オンさせるよう設けられて
いる。実施例１において、第１のｎＭＯＳＦＥＴ４と第
２のコンデンサ１０と第２の抵抗９により、第２のスイ
ッチング手段が構成されている。
【００１５】図１において、第２のｐＭＯＳＦＥＴ１１
と第２のｎＭＯＳＦＥＴ１２は、直列に接続されてお
り、外部電源２に接続されている。第３のダイオード１
３は、第２のｐＭＯＳＦＥＴ１１と並列に接続されてお
り、第２のｐＭＯＳＦＥＴ１１のドレイン電圧がソース
電圧より高くならないよう設けられている。第４のダイ
オード１４は、第２のｎＭＯＳＦＥＴ１２と並列に接続
されており、第２のｎＭＯＳＦＥＴ１２のソース電圧が
ドレイン電圧より高くならないよう設けられている。第
２のｐＭＯＳＦＥＴ１１のゲートには、第３の抵抗１
５、第５のダイオード１６、及び第３のコンデンサ１７
が接続されている。第２のｐＭＯＳＦＥＴ１１のターン
オンのタイミングは、第１のｐＭＯＳＦＥＴ３がターン
オンして一定時間経過後にターンオンするよう構成され
ている。第２のｐＭＯＳＦＥＴ１１と第３のダイオード
１３と第５のダイオード１６と第３の抵抗１５と第３の
コンデンサ１７により第３のスイッチング手段が構成さ
れている。
と第２のｎＭＯＳＦＥＴ１２は、直列に接続されてお
り、外部電源２に接続されている。第３のダイオード１
３は、第２のｐＭＯＳＦＥＴ１１と並列に接続されてお
り、第２のｐＭＯＳＦＥＴ１１のドレイン電圧がソース
電圧より高くならないよう設けられている。第４のダイ
オード１４は、第２のｎＭＯＳＦＥＴ１２と並列に接続
されており、第２のｎＭＯＳＦＥＴ１２のソース電圧が
ドレイン電圧より高くならないよう設けられている。第
２のｐＭＯＳＦＥＴ１１のゲートには、第３の抵抗１
５、第５のダイオード１６、及び第３のコンデンサ１７
が接続されている。第２のｐＭＯＳＦＥＴ１１のターン
オンのタイミングは、第１のｐＭＯＳＦＥＴ３がターン
オンして一定時間経過後にターンオンするよう構成され
ている。第２のｐＭＯＳＦＥＴ１１と第３のダイオード
１３と第５のダイオード１６と第３の抵抗１５と第３の
コンデンサ１７により第３のスイッチング手段が構成さ
れている。
【００１６】第２のｎＭＯＳＦＥＴ１２のゲートには、
第６のダイオード１８、第４の抵抗１９、第４のコンデ
ンサ２０が接続されている。第２のｎＭＯＳＦＥＴ１２
のターンオンのタイミングは、第１のｎＭＯＳＦＥＴ４
がターンオンして一定時間経過後にターンオンするよう
構成されている。第２のｎＭＯＳＦＥＴ１２と第４のダ
イオード１４と第６のダイオード１８と第４の抵抗１９
と第４のコンデンサ２０により第４のスイッチング手段
が構成されている。コイルで構成されたインダクタンス
素子２１は第１のｎＭＯＳＦＥＴ４のドレインと第２の
ｎＭＯＳＦＥＴ１２のドレイン間に接続されている。出
力端子２２は第２のｎＭＯＳＦＥＴ１２のドレインが接
続されており、出力電圧を発生する。図１において符号
２３で示すコンデンサは、寄生コンデンサであり、負荷
に等価的に接続されるコンデンサと配線のコンデンサと
の総和を示している。
第６のダイオード１８、第４の抵抗１９、第４のコンデ
ンサ２０が接続されている。第２のｎＭＯＳＦＥＴ１２
のターンオンのタイミングは、第１のｎＭＯＳＦＥＴ４
がターンオンして一定時間経過後にターンオンするよう
構成されている。第２のｎＭＯＳＦＥＴ１２と第４のダ
イオード１４と第６のダイオード１８と第４の抵抗１９
と第４のコンデンサ２０により第４のスイッチング手段
が構成されている。コイルで構成されたインダクタンス
素子２１は第１のｎＭＯＳＦＥＴ４のドレインと第２の
ｎＭＯＳＦＥＴ１２のドレイン間に接続されている。出
力端子２２は第２のｎＭＯＳＦＥＴ１２のドレインが接
続されており、出力電圧を発生する。図１において符号
２３で示すコンデンサは、寄生コンデンサであり、負荷
に等価的に接続されるコンデンサと配線のコンデンサと
の総和を示している。
【００１７】次に、上記のように構成された実施例１の
ＣＭＯＳインバータの動作について図２及び図３の動作
波形図を参照して説明する。図２において、（ａ）は入
力端子１からの入力電圧波形（Ｖin）であり、（ｂ）は
第１のｐＭＯＳＦＥＴ３のゲートに印加される電圧波形
（ＶG1）であり、（ｃ）は第１のｎＭＯＳＦＥＴ４のゲ
ートに印加される電圧波形（ＶG2）である。また、図２
の（ｄ）は第２のｐＭＯＳＦＥＴ１１のゲートに印加さ
れる電圧波形（ＶG3）であり、（ｅ）は第２のｎＭＯＳ
ＦＥＴ１２のゲートに印加される電圧波形（ＶG4）であ
り、（ｆ）は第１のｎＭＯＳＦＥＴ４のドレインに印加
される電圧波形（ＶD）であり、（ｇ）はインダクタン
ス素子２１を流れる電流波形（ＩL）であり、（ｈ）は
外部電源２から供給される電流波形であり（ＩD）、
（ｉ）は出力端子２２からの出力電圧波形（Ｖout）で
ある。
ＣＭＯＳインバータの動作について図２及び図３の動作
波形図を参照して説明する。図２において、（ａ）は入
力端子１からの入力電圧波形（Ｖin）であり、（ｂ）は
第１のｐＭＯＳＦＥＴ３のゲートに印加される電圧波形
（ＶG1）であり、（ｃ）は第１のｎＭＯＳＦＥＴ４のゲ
ートに印加される電圧波形（ＶG2）である。また、図２
の（ｄ）は第２のｐＭＯＳＦＥＴ１１のゲートに印加さ
れる電圧波形（ＶG3）であり、（ｅ）は第２のｎＭＯＳ
ＦＥＴ１２のゲートに印加される電圧波形（ＶG4）であ
り、（ｆ）は第１のｎＭＯＳＦＥＴ４のドレインに印加
される電圧波形（ＶD）であり、（ｇ）はインダクタン
ス素子２１を流れる電流波形（ＩL）であり、（ｈ）は
外部電源２から供給される電流波形であり（ＩD）、
（ｉ）は出力端子２２からの出力電圧波形（Ｖout）で
ある。
【００１８】図３は第１のスイッチング手段、第２のス
イッチング手段、第３のスイッチング手段、及び第４の
スイッチング手段における各動作を説明する波形図であ
る。図３において、（ａ）は入力電圧波形（Ｖin）であ
り、（ｂ）は第１のスイッチング手段における第１のｐ
ＭＯＳＦＥＴ３の動作図であり、（ｃ）は第２のスイッ
チング手段における第１のｎＭＯＳＦＥＴ４の動作図で
あり、（ｄ）は第３のスイッチング手段における第２の
ｐＭＯＳＦＥＴ１１の動作図であり、（ｅ）は第４のス
イッチング手段における第２のｎＭＯＳＦＥＴ１２の動
作図であり、（ｆ）は出力電圧波形（Ｖout）である。
イッチング手段、第３のスイッチング手段、及び第４の
スイッチング手段における各動作を説明する波形図であ
る。図３において、（ａ）は入力電圧波形（Ｖin）であ
り、（ｂ）は第１のスイッチング手段における第１のｐ
ＭＯＳＦＥＴ３の動作図であり、（ｃ）は第２のスイッ
チング手段における第１のｎＭＯＳＦＥＴ４の動作図で
あり、（ｄ）は第３のスイッチング手段における第２の
ｐＭＯＳＦＥＴ１１の動作図であり、（ｅ）は第４のス
イッチング手段における第２のｎＭＯＳＦＥＴ１２の動
作図であり、（ｆ）は出力電圧波形（Ｖout）である。
【００１９】時刻Ｔ0において、入力電圧がＶddから０
に変化すると、第１のコンデンサ８を通して第１のｐＭ
ＯＳＦＥＴ３にゲート電圧が印加され第１のｐＭＯＳＦ
ＥＴ３はターンオンする。このとき同時に、第６のダイ
オード１８を通して第２のｎＭＯＳＦＥＴ１２がターン
オンする。第１のｐＭＯＳＦＥＴ３がオンすると共振現
象によりインダクタンス素子２１を通して寄生コンデン
サ２３が充電される。寄生コンデンサ２３が充電される
ことにより、出力電圧が上昇する。時刻Ｔ1において、
出力電圧がＶddに達すると、第３のダイオード１３がタ
ーンオンする。第３のダイオード１３がターンオンした
時、第２のｐＭＯＳＦＥＴ１１を一定時間経過後にター
ンオンするよう第３の抵抗１５と第３のコンデンサ１７
の値を設定する。このように第２のｐＭＯＳＦＥＴ１１
のターンオンのタイミングを遅らせることにより、第２
のｐＭＯＳＦＥＴ１１を通して電流が流れて出力電圧が
変化することはない。第１のｐＭＯＳＦＥＴ３と第２の
ｐＭＯＳＦＥＴ１１がオンの時、インダクタンス素子２
１は短絡されているので、インダクタンス素子２１を流
れる電流は一定値に保たれている。
に変化すると、第１のコンデンサ８を通して第１のｐＭ
ＯＳＦＥＴ３にゲート電圧が印加され第１のｐＭＯＳＦ
ＥＴ３はターンオンする。このとき同時に、第６のダイ
オード１８を通して第２のｎＭＯＳＦＥＴ１２がターン
オンする。第１のｐＭＯＳＦＥＴ３がオンすると共振現
象によりインダクタンス素子２１を通して寄生コンデン
サ２３が充電される。寄生コンデンサ２３が充電される
ことにより、出力電圧が上昇する。時刻Ｔ1において、
出力電圧がＶddに達すると、第３のダイオード１３がタ
ーンオンする。第３のダイオード１３がターンオンした
時、第２のｐＭＯＳＦＥＴ１１を一定時間経過後にター
ンオンするよう第３の抵抗１５と第３のコンデンサ１７
の値を設定する。このように第２のｐＭＯＳＦＥＴ１１
のターンオンのタイミングを遅らせることにより、第２
のｐＭＯＳＦＥＴ１１を通して電流が流れて出力電圧が
変化することはない。第１のｐＭＯＳＦＥＴ３と第２の
ｐＭＯＳＦＥＴ１１がオンの時、インダクタンス素子２
１は短絡されているので、インダクタンス素子２１を流
れる電流は一定値に保たれている。
【００２０】時刻Ｔ0から第１の抵抗７と第１のコンデ
ンサ８により決定される一定時間後の時刻Ｔ2におい
て、第１のｐＭＯＳＦＥＴ３がターンオフすると、その
ときインダクタンス素子２１を流れていた電流は連続的
に流れるため、第２のダイオード６をターンオンして第
２のダイオード６と第３のダイオード１３または第２の
ｐＭＯＳＦＥＴ１１を通して外部電源２に回生される。
インダクタンス素子２１には電圧Ｖddが印加されている
ので、インダクタンス素子２１を流れる電流は次第に減
少し、時刻Ｔ３では第２のダイオード６がオフとなる。
ンサ８により決定される一定時間後の時刻Ｔ2におい
て、第１のｐＭＯＳＦＥＴ３がターンオフすると、その
ときインダクタンス素子２１を流れていた電流は連続的
に流れるため、第２のダイオード６をターンオンして第
２のダイオード６と第３のダイオード１３または第２の
ｐＭＯＳＦＥＴ１１を通して外部電源２に回生される。
インダクタンス素子２１には電圧Ｖddが印加されている
ので、インダクタンス素子２１を流れる電流は次第に減
少し、時刻Ｔ３では第２のダイオード６がオフとなる。
【００２１】時刻Ｔ4において、入力電圧が０からＶdd
に変化すると、第２のコンデンサ１０を通して電圧がゲ
ートに印加され第１のｎＭＯＳＦＥＴ４がターンオンす
る。このとき同時に、第５のダイオード１６を通して、
第２のｐＭＯＳＦＥＴ１１がターンオフされる。第１の
ｎＭＯＳＦＥＴ４がターンオンすると寄生コンデンサ２
３の電荷がインダクタンス素子２１を通して放電され
る。寄生コンデンサ２３の電荷が放電されることによ
り、出力電圧は減少し、出力電圧が０になる。この結
果、第４のダイオード１４はターンオンする。第４のダ
イオード１４がオンの時、即ち第２のｎＭＯＳＦＥＴ１
２のドレイン電圧が０の時、第２のｎＭＯＳＦＥＴ１２
がオンするよう第４の抵抗１９と第４のコンデンサ２０
の値を設定する。このように第４の抵抗１９と第４のコ
ンデンサ２０の値を設定することにより、第２のｎＭＯ
ＳＦＥＴ１２のターンオンにより寄生コンデンサ２３が
放電する現象を防止することができる。
に変化すると、第２のコンデンサ１０を通して電圧がゲ
ートに印加され第１のｎＭＯＳＦＥＴ４がターンオンす
る。このとき同時に、第５のダイオード１６を通して、
第２のｐＭＯＳＦＥＴ１１がターンオフされる。第１の
ｎＭＯＳＦＥＴ４がターンオンすると寄生コンデンサ２
３の電荷がインダクタンス素子２１を通して放電され
る。寄生コンデンサ２３の電荷が放電されることによ
り、出力電圧は減少し、出力電圧が０になる。この結
果、第４のダイオード１４はターンオンする。第４のダ
イオード１４がオンの時、即ち第２のｎＭＯＳＦＥＴ１
２のドレイン電圧が０の時、第２のｎＭＯＳＦＥＴ１２
がオンするよう第４の抵抗１９と第４のコンデンサ２０
の値を設定する。このように第４の抵抗１９と第４のコ
ンデンサ２０の値を設定することにより、第２のｎＭＯ
ＳＦＥＴ１２のターンオンにより寄生コンデンサ２３が
放電する現象を防止することができる。
【００２２】第１のｎＭＯＳＦＥＴ４がターンオンして
第２の抵抗９と第２のコンデンサ１０の時定数で決まる
一定時間経過後の時刻Ｔ６において、第１のｎＭＯＳＦ
ＥＴ４がターンオフすると、インダクタンス素子２１を
流れていた電流は連続的に流れるので、第１のダイオー
ド５をターンオンする。そして、インダクタンス素子２
１を流れる電流は、第１のダイオード５と第２のｎＭＯ
ＳＦＥＴ１２または第４のダイオード１４を通して外部
電源２に回生される。インダクタンス素子２１には電圧
Ｖddが印加されるので、インダクタンス素子２１を流れ
る電流は時刻Ｔ７においてゼロになり、第１のダイオー
ド５はオフになる。
第２の抵抗９と第２のコンデンサ１０の時定数で決まる
一定時間経過後の時刻Ｔ６において、第１のｎＭＯＳＦ
ＥＴ４がターンオフすると、インダクタンス素子２１を
流れていた電流は連続的に流れるので、第１のダイオー
ド５をターンオンする。そして、インダクタンス素子２
１を流れる電流は、第１のダイオード５と第２のｎＭＯ
ＳＦＥＴ１２または第４のダイオード１４を通して外部
電源２に回生される。インダクタンス素子２１には電圧
Ｖddが印加されるので、インダクタンス素子２１を流れ
る電流は時刻Ｔ７においてゼロになり、第１のダイオー
ド５はオフになる。
【００２３】上記の状態において、出力電圧をＶddまで
上昇させるために必要な電荷は、Ｖdd×Ｃpで与えられ
るので、時刻Ｔ0からＴ1までに外部電源２から供給され
るエネルギー量はＥ１は以下の式（２）のように示され
る。
上昇させるために必要な電荷は、Ｖdd×Ｃpで与えられ
るので、時刻Ｔ0からＴ1までに外部電源２から供給され
るエネルギー量はＥ１は以下の式（２）のように示され
る。
【００２４】 Ｅ1＝Ｃp×Ｖdd2 （２）
【００２５】時刻Ｔ1において、インダクタンス素子２
１に流れる電流Ｉ1は、次式（３）により与えられる。
１に流れる電流Ｉ1は、次式（３）により与えられる。
【００２６】 Ｉ1＝Ｖdd×√（Ｃp／Ｌp） （３）
【００２７】したがって、インダクタンス素子２１に蓄
積されるエネルギーＥ2は次の式（４）のように示され
る。
積されるエネルギーＥ2は次の式（４）のように示され
る。
【００２８】 Ｅ2＝（１／２）×Ｌp×Ｉ12＝１／２×Ｃp×Ｖdd2 （４）
【００２９】このエネルギーＥ2は、時刻Ｔ２からＴ３
の間に回収される。同様に時刻Ｔ５においてインダクタ
ンス素子２１に貯えられるエネルギー量Ｅ3は次式
（５）により与えられる。
の間に回収される。同様に時刻Ｔ５においてインダクタ
ンス素子２１に貯えられるエネルギー量Ｅ3は次式
（５）により与えられる。
【００３０】 Ｅ3＝（１／２）×Ｌp×Ｉ12＝１／２×Ｃp×Ｖdd2 （５）
【００３１】このエネルギーＥ3は、時刻Ｔ６からＴ７
の期間に外部電源２に回生される。したがって、Ｅ１＝
Ｅ２＋Ｅ３より、入力の変化による寄生容量の充放電に
伴うエネルギー損失は発生しないことになる。したがっ
て、実施例１のＣＭＯＳインバータは、スイッチング動
作の動作周波数に関係するエネルギー損失の発生がない
ので、高周波化した時にエネルギー損失が急増すること
がない。この結果、実施例１によれば、高効率のＣＭＯ
Ｓインバータを構成することができる。
の期間に外部電源２に回生される。したがって、Ｅ１＝
Ｅ２＋Ｅ３より、入力の変化による寄生容量の充放電に
伴うエネルギー損失は発生しないことになる。したがっ
て、実施例１のＣＭＯＳインバータは、スイッチング動
作の動作周波数に関係するエネルギー損失の発生がない
ので、高周波化した時にエネルギー損失が急増すること
がない。この結果、実施例１によれば、高効率のＣＭＯ
Ｓインバータを構成することができる。
【００３２】なお、実施例１においては、第１のｐＭＯ
ＳＦＥＴ３のオン期間が出力電圧ＶoutがＶddに達した
時刻Ｔ1より後の時刻Ｔ2でオフとしてインダクタンス素
子２１のエネルギーを外部電源２に回生する構成とし
た。しかし、本発明はこの構成に限定されるものではな
く、出力電圧がＶddに達する前に第１のｐＭＯＳＦＥＴ
３がターンオフしても、寄生コンデンサ２３を充電して
出力電圧をＶddにできる最小限の電流がインダクタンス
素子２１に流れる構成であれば問題はない。また、第１
のｎＭＯＳＦＥＴ４のターンオフのタイミングについて
も同様に、寄生コンデンサ２３を充電して出力電圧をＶ
ddにできる最小限の電流がインダクタンス素子２１に流
れる構成であれば問題はない。
ＳＦＥＴ３のオン期間が出力電圧ＶoutがＶddに達した
時刻Ｔ1より後の時刻Ｔ2でオフとしてインダクタンス素
子２１のエネルギーを外部電源２に回生する構成とし
た。しかし、本発明はこの構成に限定されるものではな
く、出力電圧がＶddに達する前に第１のｐＭＯＳＦＥＴ
３がターンオフしても、寄生コンデンサ２３を充電して
出力電圧をＶddにできる最小限の電流がインダクタンス
素子２１に流れる構成であれば問題はない。また、第１
のｎＭＯＳＦＥＴ４のターンオフのタイミングについて
も同様に、寄生コンデンサ２３を充電して出力電圧をＶ
ddにできる最小限の電流がインダクタンス素子２１に流
れる構成であれば問題はない。
【００３３】また、実施例１のＣＭＯＳインバータは各
種論理ゲート回路の出力段に用いるよう構成することに
より、出力に特に大きな入力容量を有する大規模なゲー
ト回路または集積回路間の配線の寄生容量が存在する場
合には、効果的にエネルギー損失を小さくすることがで
きる。
種論理ゲート回路の出力段に用いるよう構成することに
より、出力に特に大きな入力容量を有する大規模なゲー
ト回路または集積回路間の配線の寄生容量が存在する場
合には、効果的にエネルギー損失を小さくすることがで
きる。
【００３４】《実施例２》次に、本発明に係る実施例２
のＣＭＯＳインバータについて添付の図４から図６を用
いて説明する。図４は本発明に係る実施例２のＣＭＯＳ
インバータを示す回路図である。実施例２において、前
述の実施例１と同じ構成、機能を有するものには同じ符
号を付けて説明する。図４において、入力端子１にはＣ
ＭＯＳインバータの前段ゲートからの出力電圧が印加さ
れる。ｐ型のＭＯＳＦＥＴであるｐＭＯＳＦＥＴ２４と
ｎ型のＭＯＳＦＥＴであるｎＭＯＳＦＥＴ２５は、それ
ぞれ直列に接続され、外部電源２に接続されている。こ
の外部電源２の電圧値をＶddとする。ダイオード２６
は、ｐＭＯＳＦＥＴ２４と並列に接続されており、ｐＭ
ＯＳＦＥＴ２４のドレイン電圧がソース電圧より高くな
らないように設けられている。ダイオード２７は、ｎＭ
ＯＳＦＥＴ２５と並列に接続されており、ソース電圧が
ドレイン電圧より高くならないよう設けられている。
のＣＭＯＳインバータについて添付の図４から図６を用
いて説明する。図４は本発明に係る実施例２のＣＭＯＳ
インバータを示す回路図である。実施例２において、前
述の実施例１と同じ構成、機能を有するものには同じ符
号を付けて説明する。図４において、入力端子１にはＣ
ＭＯＳインバータの前段ゲートからの出力電圧が印加さ
れる。ｐ型のＭＯＳＦＥＴであるｐＭＯＳＦＥＴ２４と
ｎ型のＭＯＳＦＥＴであるｎＭＯＳＦＥＴ２５は、それ
ぞれ直列に接続され、外部電源２に接続されている。こ
の外部電源２の電圧値をＶddとする。ダイオード２６
は、ｐＭＯＳＦＥＴ２４と並列に接続されており、ｐＭ
ＯＳＦＥＴ２４のドレイン電圧がソース電圧より高くな
らないように設けられている。ダイオード２７は、ｎＭ
ＯＳＦＥＴ２５と並列に接続されており、ソース電圧が
ドレイン電圧より高くならないよう設けられている。
【００３５】ｐＭＯＳＦＥＴ２４のゲートに接続された
第１の抵抗２８、第３のダイオード２９、及び第１のコ
ンデンサ３０により構成された回路は、ｐＭＯＳＦＥＴ
２４のターンオンのタイミングをｎＭＯＳＦＥＴ２５の
ターンオフのタイミングに対して一定時間遅らせる働き
を有する。実施例２において、ｐＭＯＳＦＥＴ２４、第
１の抵抗２８、第３のダイオード２９、及び第１のコン
デンサ３０により第１のスイッチング手段が構成されて
いる。ｎＭＯＳＦＥＴ２５のゲートに接続された第４の
ダイオード３１、第２の抵抗３２、及び第２のコンデン
サ３３により構成された回路は、ｎＭＯＳＦＥＴ２５の
ターンオンのタイミングをｐＭＯＳＦＥＴ２４がターン
オフして一定時間経過後にターンオンさせる機能を有す
る。実施例２において、ｎＭＯＳＦＥＴ２５、第４のダ
イオード３１、第２の抵抗３２、及び第２のコンデンサ
３３により第２のスイッチング手段が構成されている。
第１の抵抗２８、第３のダイオード２９、及び第１のコ
ンデンサ３０により構成された回路は、ｐＭＯＳＦＥＴ
２４のターンオンのタイミングをｎＭＯＳＦＥＴ２５の
ターンオフのタイミングに対して一定時間遅らせる働き
を有する。実施例２において、ｐＭＯＳＦＥＴ２４、第
１の抵抗２８、第３のダイオード２９、及び第１のコン
デンサ３０により第１のスイッチング手段が構成されて
いる。ｎＭＯＳＦＥＴ２５のゲートに接続された第４の
ダイオード３１、第２の抵抗３２、及び第２のコンデン
サ３３により構成された回路は、ｎＭＯＳＦＥＴ２５の
ターンオンのタイミングをｐＭＯＳＦＥＴ２４がターン
オフして一定時間経過後にターンオンさせる機能を有す
る。実施例２において、ｎＭＯＳＦＥＴ２５、第４のダ
イオード３１、第２の抵抗３２、及び第２のコンデンサ
３３により第２のスイッチング手段が構成されている。
【００３６】インダクタンス素子３４と第３のコンデン
サ３５は直列に接続されており、この直列体がダイオー
ド２７と並列に接続されている。即ち、インダクタンス
素子３４と第３のコンデンサ３５の直列回路は、ｎＭＯ
ＳＦＥＴ２５のドレインとソース間に接続されている。
ｎＭＯＳＦＥＴ２５のドレインには出力端子２２が接続
されており、この出力端子２２から出力電圧Ｖoutが発
生するよう構成されている。図４において符号２３で示
すコンデンサは、寄生コンデンサであり、負荷に等価的
に接続されるコンデンサと配線のコンデンサの総和を示
している。
サ３５は直列に接続されており、この直列体がダイオー
ド２７と並列に接続されている。即ち、インダクタンス
素子３４と第３のコンデンサ３５の直列回路は、ｎＭＯ
ＳＦＥＴ２５のドレインとソース間に接続されている。
ｎＭＯＳＦＥＴ２５のドレインには出力端子２２が接続
されており、この出力端子２２から出力電圧Ｖoutが発
生するよう構成されている。図４において符号２３で示
すコンデンサは、寄生コンデンサであり、負荷に等価的
に接続されるコンデンサと配線のコンデンサの総和を示
している。
【００３７】次に、上記のように構成された実施例２の
ＣＭＯＳインバータの動作について、添付の図５及び図
６の動作波形図を参照して説明する。図５において、
（ａ）は入力端子１からの入力電圧波形（Ｖin）であ
り、（ｂ）はｐＭＯＳＦＥＴ２４のゲートに印加される
電圧波形（ＶG1）であり、（ｃ）はｎＭＯＳＦＥＴ２５
のゲートに印加される電圧波形（ＶG2）であり、（ｄ）
はインダクタンス素子３４を流れる電流波形（ＩL）で
あり、（ｅ）は外部電源２から供給される電流波形（Ｉ
D）であり、（ｆ）は出力端子２２からの出力電圧波形
（Ｖout）である。
ＣＭＯＳインバータの動作について、添付の図５及び図
６の動作波形図を参照して説明する。図５において、
（ａ）は入力端子１からの入力電圧波形（Ｖin）であ
り、（ｂ）はｐＭＯＳＦＥＴ２４のゲートに印加される
電圧波形（ＶG1）であり、（ｃ）はｎＭＯＳＦＥＴ２５
のゲートに印加される電圧波形（ＶG2）であり、（ｄ）
はインダクタンス素子３４を流れる電流波形（ＩL）で
あり、（ｅ）は外部電源２から供給される電流波形（Ｉ
D）であり、（ｆ）は出力端子２２からの出力電圧波形
（Ｖout）である。
【００３８】図６は第１のスイッチング手段と第２のス
イッチング手段における動作を説明する波形図である。
図６における、（ａ）は入力電圧波形（Ｖin）であり、
（ｂ）は第１のスイッチング手段におけるｐＭＯＳＦＥ
Ｔ２４の動作図であり、（ｃ）は第２のスイッチング手
段におけるｎＭＯＳＦＥＴ２５の動作図であり、（ｄ）
は出力電圧波形（Ｖout）である。時刻Ｔ0において、入
力電圧がＶddから０に変化すると、ｎＭＯＳＦＥＴ２５
はターンオフする。ｎＭＯＳＦＥＴ２５がターンオフす
ると、インダクタンス素子３４を流れる電流は連続的に
流れるので、寄生コンデンサ２３が充電され、出力電圧
は上昇する。出力電圧が上昇し、時刻Ｔ1において出力
電圧がＶddに達すると、第１のダイオード２６がターン
オンし、ｐＭＯＳＦＥＴ２４のドレインとソース間の電
圧は０になる。ｐＭＯＳＦＥＴ２４のドレインとソース
間の電圧がゼロになった時、ｐＭＯＳＦＥＴ２４のゲー
トにターンオン信号が入るよう第１の抵抗２８と第１の
コンデンサ３０の値が設定されている。このように設定
することにより、ｐＭＯＳＦＥＴ２４には、ターンオン
によるエネルギー損失は発生しない。
イッチング手段における動作を説明する波形図である。
図６における、（ａ）は入力電圧波形（Ｖin）であり、
（ｂ）は第１のスイッチング手段におけるｐＭＯＳＦＥ
Ｔ２４の動作図であり、（ｃ）は第２のスイッチング手
段におけるｎＭＯＳＦＥＴ２５の動作図であり、（ｄ）
は出力電圧波形（Ｖout）である。時刻Ｔ0において、入
力電圧がＶddから０に変化すると、ｎＭＯＳＦＥＴ２５
はターンオフする。ｎＭＯＳＦＥＴ２５がターンオフす
ると、インダクタンス素子３４を流れる電流は連続的に
流れるので、寄生コンデンサ２３が充電され、出力電圧
は上昇する。出力電圧が上昇し、時刻Ｔ1において出力
電圧がＶddに達すると、第１のダイオード２６がターン
オンし、ｐＭＯＳＦＥＴ２４のドレインとソース間の電
圧は０になる。ｐＭＯＳＦＥＴ２４のドレインとソース
間の電圧がゼロになった時、ｐＭＯＳＦＥＴ２４のゲー
トにターンオン信号が入るよう第１の抵抗２８と第１の
コンデンサ３０の値が設定されている。このように設定
することにより、ｐＭＯＳＦＥＴ２４には、ターンオン
によるエネルギー損失は発生しない。
【００３９】ｐＭＯＳＦＥＴ２４がオン状態となると、
インダクタンス素子３４と第３のコンデンサ３５の直列
回路に電圧Ｖddが印加される。このため、インダクタン
ス素子３４の電流は増加して負の値から正の値を取るよ
うになる。時刻Ｔ2において、入力電圧が０からＶddに
変化すると、ｐＭＯＳＦＥＴ２４はターンオフする。イ
ンダクタンス素子３４の電流は連続的に流れるので、寄
生コンデンサ２３に蓄積された電荷が放電されて、出力
電圧は減少する。出力電圧が減少して時刻Ｔ3において
出力電圧が０になると、第２のダイオード２７がターン
オンして、ｎＭＯＳＦＥＴ２５のドレインとソース間の
電圧は０になる。ｎＭＯＳＦＥＴ２５のドレインとソー
ス間の電圧が０のとき、ｎＭＯＳＦＥＴ２５がオンにな
るように第２の抵抗３２と第２のコンデンサ３３の値が
設定される。これにより、ｎＭＯＳＦＥＴ２５のターン
オン動作に伴うエネルギー損失の発生は防止される。ｎ
ＭＯＳＦＥＴ２５がオン状態となると、インダクタン素
子３４と第３のコンデンサ３５の直列回路には０Ｖが印
加され、インダクタンス素子３４を流れる電流は減少す
る。
インダクタンス素子３４と第３のコンデンサ３５の直列
回路に電圧Ｖddが印加される。このため、インダクタン
ス素子３４の電流は増加して負の値から正の値を取るよ
うになる。時刻Ｔ2において、入力電圧が０からＶddに
変化すると、ｐＭＯＳＦＥＴ２４はターンオフする。イ
ンダクタンス素子３４の電流は連続的に流れるので、寄
生コンデンサ２３に蓄積された電荷が放電されて、出力
電圧は減少する。出力電圧が減少して時刻Ｔ3において
出力電圧が０になると、第２のダイオード２７がターン
オンして、ｎＭＯＳＦＥＴ２５のドレインとソース間の
電圧は０になる。ｎＭＯＳＦＥＴ２５のドレインとソー
ス間の電圧が０のとき、ｎＭＯＳＦＥＴ２５がオンにな
るように第２の抵抗３２と第２のコンデンサ３３の値が
設定される。これにより、ｎＭＯＳＦＥＴ２５のターン
オン動作に伴うエネルギー損失の発生は防止される。ｎ
ＭＯＳＦＥＴ２５がオン状態となると、インダクタン素
子３４と第３のコンデンサ３５の直列回路には０Ｖが印
加され、インダクタンス素子３４を流れる電流は減少す
る。
【００４０】第３のコンデンサ３５に印加される電圧Ｖ
cは、ｐＭＯＳＦＥＴ２４のオン期間をＴｐ、ｎＭＯＳ
ＦＥＴ２５のオン期間をＴｎとすると、インダクタンス
素子３４の磁束の定常条件により次の式（６）により表
される。
cは、ｐＭＯＳＦＥＴ２４のオン期間をＴｐ、ｎＭＯＳ
ＦＥＴ２５のオン期間をＴｎとすると、インダクタンス
素子３４の磁束の定常条件により次の式（６）により表
される。
【００４１】 Ｖc＝Ｖdd×｛Ｔp／（Ｔp＋Ｔn）｝ （６）
【００４２】インダクタンス素子３４を流れる電流は、
インダクタンス素子３４がコンデンサ３５と直列に接続
されているので、ゼロを中心にして正負に変化する。し
たがって、外部電源２には、正負の電流が流れ、その平
均はゼロになる。したがって、実施例２のＣＭＯＳイン
バータにおいて、スイッチングの動作周波数に関係する
エネルギー損失が発生することがなく、このため高周波
化した時にエネルギー損失が急増することがない。従っ
て、実施例２のＣＭＯＳインバータは変換効率の高い装
置となる。実施例２のＣＭＯＳインバータは、前述の実
施例１と同じ効果を奏するとともに、特にｐＭＯＳＦＥ
Ｔ２４とｎＭＯＳＦＥＴ２５のオンオフ比によりインダ
クタンス素子３４に流れる電流が変化するため、パルス
パターンが一定の場合に適している。
インダクタンス素子３４がコンデンサ３５と直列に接続
されているので、ゼロを中心にして正負に変化する。し
たがって、外部電源２には、正負の電流が流れ、その平
均はゼロになる。したがって、実施例２のＣＭＯＳイン
バータにおいて、スイッチングの動作周波数に関係する
エネルギー損失が発生することがなく、このため高周波
化した時にエネルギー損失が急増することがない。従っ
て、実施例２のＣＭＯＳインバータは変換効率の高い装
置となる。実施例２のＣＭＯＳインバータは、前述の実
施例１と同じ効果を奏するとともに、特にｐＭＯＳＦＥ
Ｔ２４とｎＭＯＳＦＥＴ２５のオンオフ比によりインダ
クタンス素子３４に流れる電流が変化するため、パルス
パターンが一定の場合に適している。
【００４３】
【発明の効果】以上、実施例について詳細に説明したと
ころから明らかなように、本発明は次の効果を有する。
本発明によれば、ＣＭＯＳＦＥＴのオンオフ動作時に発
生するエネルギー損失および熱の発生を低減すると共
に、高集積化が可能なＣＭＯＳインバータを提供するこ
とができる。また、本発明のＣＭＯＳインバータによれ
ば、スイッチング動作の動作周波数に関連するエネルギ
ー損失の発生がなく、高周波化した時にエネルギー損失
が急増することがない。従って、本発明によれば、高効
率のＣＭＯＳインバータを得ることができる。
ころから明らかなように、本発明は次の効果を有する。
本発明によれば、ＣＭＯＳＦＥＴのオンオフ動作時に発
生するエネルギー損失および熱の発生を低減すると共
に、高集積化が可能なＣＭＯＳインバータを提供するこ
とができる。また、本発明のＣＭＯＳインバータによれ
ば、スイッチング動作の動作周波数に関連するエネルギ
ー損失の発生がなく、高周波化した時にエネルギー損失
が急増することがない。従って、本発明によれば、高効
率のＣＭＯＳインバータを得ることができる。
【図１】本発明に係る実施例１のＣＭＯＳインバータの
構成を示す回路図である。
構成を示す回路図である。
【図２】実施例１におけるＣＭＯＳインバータの動作を
示す波形図である。
示す波形図である。
【図３】実施例１におけるＣＭＯＳインバータにおける
各部の動作説明する波形図である。
各部の動作説明する波形図である。
【図４】本発明に係る実施例２のＣＭＯＳインバータの
構成を示す回路図である。
構成を示す回路図である。
【図５】実施例２におけるＣＭＯＳインバータの動作を
示す波形図である。
示す波形図である。
【図６】実施例２におけるＣＭＯＳインバータにおける
各部の動作説明する波形図である。
各部の動作説明する波形図である。
【図７】従来のＣＭＯＳインバータの構成を示す回路図
である。
である。
【図８】従来のＣＭＯＳインバータの動作を示す波形図
である。
である。
１ 入力端子 ２ 外部電源 ３ 第１のｐＭＯＳＦＥＴ ４ 第１のｎＭＯＳＦＥＴ ５ 第１のダイオード ６ 第２のダイオード ７ 第１の抵抗 ８ 第１のコンデンサ ９ 第２の抵抗 １０ 第２のコンデンサ １１ 第２のｐＭＯＳＦＥＴ １２ 第２のｎＭＯＳＦＥＴ １３ 第３のダイオード １４ 第４のダイオード １５ 第３の抵抗 １６ 第５のダイオード １７ 第３のコンデンサ １８ 第６のダイオード １９ 第４の抵抗 ２０ 第４のコンデンサ ２１ インダクタンス素子 ２２ 出力端子 ２３ 寄生コンデンサ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J055 AX15 AX47 AX53 AX64 BX16 CX24 DX22 DX56 DX72 DX83 EY01 EY05 EY10 EY12 EY21 EZ07 EZ62 FX12 FX17 FX25 FX35 GX01 GX04 5J056 AA03 BB17 BB28 BB57 DD13 DD29 DD51 DD53 DD55 EE15 FF08 GG04 KK01
Claims (6)
- 【請求項１】 入力電圧の立ち下がりに同期して一定時
間オン状態となる第１のスイッチング手段、 前記入力電圧の立ち上がりに同期して一定時間オン状態
となり、前記第１のスイッチング手段との直列回路に外
部電源が接続された第２のスイッチング手段、 前記入力電圧の立ち下がりから一定時間経過後にオン状
態となり、前記入力電圧の立ち上がりに同期してオフ状
態となる第３のスイッチング手段、 前記入力電圧の立ち上がりから一定時間経過後にオン状
態となり、前記入力電圧の立ち下がりに同期してオフ状
態となり、前記第３のスイッチング手段との直列回路に
前記外部電源が接続された第４のスイッチング手段、 前記第１のスイッチング手段と前記第２のスイッチング
手段の接続点と前記第３のスイッチング手段と前記第４
のスイッチング手段の接続点との間に接続され、前記外
部電源からのエネルギーを一旦蓄積するインダクタンス
素子、及び前記第１のスイッチング手段と前記第２のス
イッチング手段と前記第３のスイッチング手段と前記第
４のスイッチング手段のそれぞれと並列に接続され、電
流の流れを一方向に規制する複数のダイオード、を具備
するＣＭＯＳインバータ。 - 【請求項２】 前記第１のスイッチング手段が入力電圧
の立ち下がり時に前記インダクタンス素子を介して外部
電源からのエネルギーを供給して出力電圧を上昇させる
よう構成され、 前記第２のスイッチング手段が前記入力電圧の立ち上が
り時に前記インダクタンス素子を介して出力電圧を減少
させ、前記インダクタンス素子に貯えられたエネルギー
を入力電圧にもどすよう構成された請求項１に記載のＣ
ＭＯＳインバータ。 - 【請求項３】 前記ダイオードが前記インダクタンス素
子に蓄積されたエネルギーを外部電源に回生するよう構
成された請求項１に記載のＣＭＯＳインバータ。 - 【請求項４】 前記第１のスイッチング手段と前記第３
のスイッチング手段がｐ型ＭＯＳＦＥＴを有し、前記第
２のスイッチング手段と前記第４のスイッチング手段が
ｎ型ＭＯＳＦＥＴを有して構成された請求項１に記載の
ＣＭＯＳインバータ。 - 【請求項５】 入力電圧の立ち下がりから一定時間経過
後にオン状態となり、前記入力電圧の立ち上がりに同期
してオフ状態となる第１のスイッチング手段、 前記入力電圧の立ち上がりから一定時間経過後にオン状
態となり、前記入力電圧の立ち下がりに同期してオフ状
態となり、前記第１のスイッチング手段との直列回路に
外部電源が接続された第２のスイッチング手段、 前記第１のスイッチング手段と前記第２のスイッチング
手段の接続点と前記外部電源との間に接続され、前記外
部電源からのエネルギーを一旦蓄積するインダクタンス
素子、及び前記第１のスイッチング手段と前記第２のス
イッチング手段のそれぞれと並列に接続され、電流の流
れを一方向に規制する複数のダイオード、を具備するＣ
ＭＯＳインバータ。 - 【請求項６】 前記第１のスイッチング手段がｐ型ＭＯ
ＳＦＥＴを有し、前記第２のスイッチング手段がｎ型Ｍ
ＯＳＦＥＴを有して構成された請求項５に記載のＣＭＯ
Ｓインバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11208104A JP2001036399A (ja) | 1999-07-22 | 1999-07-22 | Ｃｍｏｓインバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11208104A JP2001036399A (ja) | 1999-07-22 | 1999-07-22 | Ｃｍｏｓインバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001036399A true JP2001036399A (ja) | 2001-02-09 |
Family
ID=16550712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11208104A Pending JP2001036399A (ja) | 1999-07-22 | 1999-07-22 | Ｃｍｏｓインバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001036399A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020182321A (ja) * | 2019-04-25 | 2020-11-05 | 三菱電機株式会社 | ゲート駆動回路 |
| JPWO2021124382A1 (ja) * | 2019-12-16 | 2021-06-24 |
-
1999
- 1999-07-22 JP JP11208104A patent/JP2001036399A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020182321A (ja) * | 2019-04-25 | 2020-11-05 | 三菱電機株式会社 | ゲート駆動回路 |
| JP7471057B2 (ja) | 2019-04-25 | 2024-04-19 | 三菱電機株式会社 | ゲート駆動回路 |
| JPWO2021124382A1 (ja) * | 2019-12-16 | 2021-06-24 | ||
| WO2021124382A1 (ja) * | 2019-12-16 | 2021-06-24 | 株式会社日立ハイテク | 荷電粒子ビーム装置 |
| TWI783306B (zh) * | 2019-12-16 | 2022-11-11 | 日商日立全球先端科技股份有限公司 | 荷電粒子束裝置 |
| JP7280977B2 (ja) | 2019-12-16 | 2023-05-24 | 株式会社日立ハイテク | 荷電粒子ビーム装置 |
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| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040517 |
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Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20050523 |
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| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050523 |