JP2001034356A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 外部から相補クロック形式で入力される第１
および第２のクロックの位相をそれぞれ調整して所定の
位相だけ遅れた内部クロックを生成するクロック安定化
回路を有する半導体装置に関し、ダミー回路全体でクロ
ックの通過をモニタするためのモニタ時間の誤差をでき
る限り小さくすることを目的とする。 【解決手段】 ＤＬＬ回路等のクロック安定化回路１
が、相補クロックである第１および第２のクロックを受
けるクロック入力回路部２と、相補クロックである第１
および第２のフィードバッククロックを受け、クロック
入力回路部２における第１および第２のクロックの遅延
時間と同等の遅延時間を有するダミー入力回路部６４と
を含むように構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部から入力され
る相補クロックである２つの外部クロックの位相をそれ
ぞれ調整して上記外部クロックと所定の位相関係を有す
る内部クロックを生成するＤＬＬ（Delay Locked Loop
: ディレイ・ロックド・ループ）回路等のクロック安
定化回路（ＳＴＣ（Stabilized Timing Circuit ）とも
よばれる）を備えた半導体装置に関する。より詳しくい
えば、本発明は、外部から相補クロック形式（すなわ
ち、差動クロック形式）で供給される外部クロックに対
し周囲温度や電源電圧等の変動に関係なく所定の位相だ
け遅れた内部クロックを生成するシンクロナス・ダイナ
ミック・ランダム・アクセス・メモリ（以後、ＳＤＲＡ
Ｍと略記する）に関するものである。

【０００２】近年のＳＤＲＡＭは、ＣＰＵ（Central Pr
ocessing Unit : 中央処理装置）の高速化に伴い高速化
が要求されている。この要求に答えるために、クロック
サイクルタイムの縮小を測りつつ、データの有効期間を
示すデータウィンドゥを充分に確保しなければならな
い。それゆえに、ＤＬＬ回路等のクロック安定化回路を
用いてデータ出力のタイミングを正確に制御すること
や、アドレスやデータの取り込みのマージンを充分に確
保することが必要になってくる。

【０００３】

【従来の技術】一般に、高速にて動作するＳＤＲＡＭに
おいては、外部から入力される一つの外部クロックに対
し常に所定の正確な位相（例えば、クロックの一周期分
に相当する３６０°、またはその他の位相）にてデータ
の入出力を誤りなく行うことが必要である。このため、
通常は、外部から入力されるクロックの位相と内部クロ
ックの位相との差を正確に調整して上記内部クロックを
生成する機能を有するＤＬＬ回路等をＳＤＲＡＭに設
け、このＤＬＬ回路に入力される外部クロックの位相
と、ＳＤＲＡＭから出力されるデータの位相とを見かけ
上同期させるようにしている。

【０００４】従来のＳＤＲＡＭは、外部クロックの立ち
上がり（または立ち下がり）のエッジに同期してデータ
を入出力するので、データの最大の周波数は外部クロッ
クの周波数と同じにしかならない。このような不都合に
対処するために、外部から入力される第１のクロックの
立ち上がりのエッジと、この第１のクロックと相補関係
にある第２のクロック（すなわち、第１のクロックに対
して１８０°位相がずれた第２のクロック）の立ち上が
りのエッジの両方に同期してデータ信号を同期してデー
タを入出力するようにする技術（例えば、ＤＤＲ（Doub
le Data Rate）技術）が開発されている。換言すれば、
クロックの一方のエッジのみを使用した場合の２倍の転
送速度にてデータを入出力することができる。このた
め、互いに相補関係にある第１および第２のクロックを
受け、これらのクロックと同期した第１および第２の内
部クロックを生成するＤＬＬ回路、すなわち、相補クロ
ック形式で動作するＤＬＬ回路が提案されている。

【０００５】図１３は、上記のような相補クロック形式
で動作して相補内部クロックを出力する従来のクロック
安定化回路の構成を示すブロック図である。図１３のク
ロック安定化回路１００は、代表的に、互いに相補関係
にある２つの外部クロック（第１のクロックＣＬＫおよ
び第２のクロック／ＣＬＫ）の立ち上がりのエッジに同
期して互いに相補関係にある第１および第２の内部クロ
ックを出力するＤＬＬ回路により構成される。なお、説
明の都合上、外部クロックを単に「クロック」とよぶこ
ともある。

【０００６】図１３に示すＤＬＬ回路は、外部から供給
される２つの外部クロック（例えば、第１のクロックＣ
ＬＫ、および第１のクロックＣＬＫに対して１８０°位
相がずれた第２のクロック／ＣＬＫ）を相補クロック形
式で入力するクロック入力回路部２００を備えている。
このクロック入力回路部２００内の第１の入力初段回路
部２００ａおよび第２の入力初段回路部２００ｂにおい
て、第１のクロックＣＬＫおよび第２のクロック／ＣＬ
Ｋに基づき、互いに相補関係にある２つの入力クロック
（例えば、第１の入力クロックｃｌｋｚ、および第１の
入力クロックｃｌｋｚに対して１８０°位相がずれた第
２の入力クロックｃｌｋｂｚ）がそれぞれ生成される。

【０００７】さらに、図１３に示すＤＬＬ回路は、第１
および第２の入力初段回路部２００ａ、２００ｂから供
給される２つの入力クロックｃｌｋｚ、ｃｌｋｂｚを、
それぞれ所定の位相だけ遅延させる第１のディレイ素子
回路部３００ａ、第２のディレイ素子回路部３００ｂ
と、これらの第１および第２のディレイ素子回路部３０
０ａ、３００ｂの複数のディレイ段の段数を制御するこ
とによって、外部クロックに対し所定の位相遅れに相当
する遅延量（遅延時間）を設定するディレイ素子制御回
路部４００とを備えている。

【０００８】さらに、図１３に示すＤＬＬ回路は、第１
の入力クロックｃｌｋｚを分周して基準クロックｒｅｆ
ｃｌｋを生成する分周器８００と、この分周器８００か
ら供給される基準クロックｒｅｆｃｌｋの位相と、後述
のダミー回路６００から出力されるダミークロックｄｕ
ｍｃｌｋ３の位相とを比較する位相比較部９００とを備
えている。上記のディレイ素子制御回路部４００は、位
相比較部９００による基準クロックｒｅｆｃｌｋとダミ
ークロックｄｕｍｃｌｋ３との位相比較の結果として得
られる位相差信号ｐｃｃｌｋに基づき、第１および第２
のディレイ素子回路部３００ａ、３００ｂ（および、後
述のダミーディレイ回路部６３０）の遅延量を設定す
る。

【０００９】さらに、図１３に示すＤＬＬ回路は、上記
の第１および第２のディレイ素子回路部３００ａ、３０
０ｂからそれぞれ出力される２つの内部クロック（例え
ば、第１の内部クロックｃｌｋｄ、および第２の内部ク
ロックｃｌｋｂｄ）の各々の立ち上がりのエッジでデー
タＤＡＴＡを取り込み、それらを外部に出力データ（出
力信号Ｄｏｕｔ）として出力する出力回路部５００を備
えている。ここで、周囲温度や電源電圧の変動にかかわ
らず、外部クロック（ＣＬＫ、／ＣＬＫ）のそれぞれの
立ち上がりに同期して出力回路部５００からデータ（出
力信号Ｄｏｕｔ）が出力されるように第１および第２の
ディレイ素子回路部３００ａ、３００ｂによって遅延時
間を調整する。

【００１０】さらに、図１３に示すＤＬＬ回路において
は、外部クロックに対する内部クロックの位相遅れに相
当する遅延量を正確に設定するために、クロック入力回
路部２００における外部クロックの通過時間や、出力回
路部５００における内部クロックの通過時間をモニタす
るダミー回路６００が設けられている。このダミー回路
６００は、ディレイ素子制御回路部４００によって第１
および第２のディレイ素子回路部３００ａ、３００ｂの
各々の遅延量と同じ遅延量に設定されたダミーディレイ
素子回路部６３０と、クロック入力回路部２００の遅延
量と同じ遅延量を有するダミー入力回路部６４０と、出
力回路部５００の遅延量と同じ遅延量を有するダミー出
力回路部６５０とにより構成される。

【００１１】ダミーディレイ素子回路部６３０から出力
されるダミークロックｄｕｍｃｌｋ１は、ダミー出力回
路部６５０によって出力回路部５００の遅延量の分だけ
遅延されてダミークロックｄｕｍｃｌｋ２となり、さら
に、ダミー入力回路部６４０によってクロック入力回路
部６４０の遅延量の分だけ遅延されてダミークロックｄ
ｕｍｃｌｋ３となる。このようにして補正されたダミー
クロックｄｕｍｃｌｋ３は、位相比較部９００の一方の
入力部に入力される。また一方で、第１の入力初段回路
部２００から供給される第１の入力クロックｃｌｋｚ
は、分周器８００により分周され、入力ダミークロック
ｄｕｍｃｌｋ０としてダミーディレイ素子回路部６３０
に入力されると共に、入力ダミークロックｄｕｍｃｌｋ
０と逆相の関係にある基準クロックｒｅｆｃｌｋとして
位相比較部９００の他方の入力部に入力される。

【００１２】図１３のＤＬＬ回路においては、位相比較
部９００による位相比較の結果に応じてディレイ素子制
御回路部４００を動作させることで、基準クロックｒｅ
ｆｃｌｋとダミークロックｄｕｍｃｌｋ３との位相差が
零になるように第１および第２のディレイ素子回路部３
００ａ、３００ｂとダミーディレイ回路部６３０の遅延
量を変化させる。基準クロックｒｅｆｃｌｋとダミーク
ロックｄｕｍｃｌｋ３との位相差が零になった時点で、
位相比較部９００がロックオンの状態になって、最終的
に、第１および第２のクロックの各々の立ち上がりのエ
ッジに同期してデータＤＡＴＡが出力されることにな
る。

【００１３】ただし、図１３に示すＤＬＬ回路では、ダ
ミー回路６００内のダミー入力回路部６４０への入力信
号の入り方がクロック入力回路部２００のそれとは異な
っている点に注意すべきである。より具体的にいえば、
第１および第２の入力初段回路部２００ａ、２００ｂの
入力端子には相補クロックＣＬＫ、／ＣＬＫがそれぞれ
入力されているのに対し、ダミー入力回路部６４０の２
つの入力端子の一方にはダミークロックｄｕｍｃｌｋ２
が入力されるが、他方の入力端子には基準信号Ｖｒｅｆ
が入力されている。

【００１４】

【発明が解決しようとする課題】上記のとおり、第１お
よび第２の入力初段回路部２００ａ、２００ｂとダミー
入力回路６４０とは、同じ遅延時間を得るために、互い
に実質的に同一の回路構成をなしている。しかしなが
ら、上記のような従来のＤＬＬ回路では、ダミー入力回
路部の一方の入力にクロック信号の代わりにＤＣレベル
の基準信号を入力しているので、クロック入力回路部の
クロックの通過時間とダミー入力回路部のダミークロッ
クの通過時間との間に誤差が生じる。このような誤差に
よって、位相比較部９００に入力される２つのクロック
の立ち上がりのエッジもずれてくるので、外部クロック
に対してデータが出力されるタイミングにもずれが生じ
るという問題が発生する。この場合、データの有効期間
の設定の仕方によっては、データの有効期間が実質的に
減少するおそれも生じる。

【００１５】本発明は上記問題点に鑑みてなされたもの
であり、相補クロックが入力されるＤＬＬ回路等のクロ
ック安定化回路において、ダミー回路全体におけるクロ
ックの通過時間の誤差をできる限り小さくすると共に、
クロックに同期して出力されるデータの有効期間をでき
る限り広く確保することが可能な半導体装置を提供する
ことを目的とするものである。

【００１６】

【課題を解決するための手段】上記問題点を解決するた
めに、本発明の半導体装置は、相補クロックである第１
のクロックおよび第２のクロックを受け、上記第１およ
び第２のクロックと所定の位相関係を有する第１の内部
クロックおよび第２の内部クロックを生成するクロック
安定化回路を有し、このクロック安定化回路は、上記第
１および第２のクロックを受けるクロック入力回路部
と、相補クロックである第１のフィードバッククロック
および第２のフィードバッククロックを受け、上記クロ
ック入力回路部における上記第１および第２のクロック
の遅延時間と同等の遅延時間を有するダミー入力回路部
とを含む。

【００１７】好ましくは、上記クロック安定化回路は、
さらに、上記第１のクロックまたは第２のクロックを位
相調整して生成された単相フィードバッククロックに応
答して上記第１のフィードバッククロックを生成する第
１のダミー出力回路部と、上記単相フィードバッククロ
ックに応答して上記第２のフィードバッククロックを生
成する第２のダミー出力回路部とを含む。

【００１８】換言すれば、相補クロックを受けて動作す
るクロック安定化回路を有する本発明の半導体集積回路
では、クロック安定化回路内の入力回路部の第１および
第２のクロックの通過時間をより正確にモニタするた
め、第１のフィードバッククロック（図１３のダミーク
ロックｄｕｍｃｌｋ２）に対し逆相となる逆相信号（す
なわち、第２のフィードバッククロック）を生成し、こ
のような逆相信号を、ＤＣレベルの基準信号の代わりに
ダミー入力回路部に入力するようにしている。

【００１９】かくして、本発明では、クロック安定化回
路内の入力初段回路部と同じ入力形式（すなわち、相補
クロック形式）でダミー入力回路部に第１および第２の
フィードバッククロックを入力するので、従来のように
ＤＣレベルの基準信号を使用する場合よりも、ダミー回
路全体のモニタ時間の誤差を小さくすることができる。

【００２０】

【発明の実施の形態】以下、添付図面（図１〜図１２）
を参照しながら本発明の好ましい実施の形態を説明す
る。図１は、本発明の一実施例の構成を示すブロック図
である。ここでは、相補クロック形式で動作してデータ
を出力するクロック安定化回路１と出力回路部５の構成
を示す。なお、これ以降、前述した構成要素と同様のも
のについては、同一の参照番号を付して表すこととす
る。

【００２１】図１のクロック安定化回路１は、互いに相
補関係にある２つの外部クロック（第１のクロックＣＬ
Ｋ、および第１のクロックＣＬＫに対して１８０°位相
がずれた第２のクロック／ＣＬＫ）の立ち上がりのエッ
ジに同期してデータを出力するために、相補クロック形
式で入力される第１および第２のクロックＣＬＫ、／Ｃ
ＬＫの位相を調整する機能を有するＤＬＬ回路により構
成される。

【００２２】図１に示すクロック安定化回路１、好まし
くはＤＬＬ回路は、外部から供給される第１および第２
のクロックＣＬＫ、／ＣＬＫを相補クロック形式で入力
するクロック入力回路部２を備えている。このクロック
入力回路部２内の第１の入力初段回路部２ａおよび第２
の入力初段回路部２ｂにおいて、第１のクロックＣＬＫ
および第２のクロック／ＣＬＫに基づき、互いに相補関
係にある２つの入力クロック（例えば、第１の入力クロ
ックｃｌｋｚ、および第１の入力クロックｃｌｋｚに対
して１８０°位相がずれた第２の入力クロックｃｌｋｂ
ｚ）がそれぞれ生成される。上記のクロック入力回路部
２は、前述の従来例（図１３）のクロック入力回路部２
００と同様の構成を有している。

【００２３】さらに、図１に示すＤＬＬ回路は、第１お
よび第２の入力初段回路部２ａ、２ｂから供給される２
つの入力クロックｃｌｋｚ、ｃｌｋｂｚを、それぞれ所
定の位相（例えば、クロックの一周期分に相当する３６
０°）だけ遅延させる第１のディレイ素子回路部３ａ、
第２のディレイ素子回路部３ｂと、これらの第１および
第２のディレイ素子回路部３ａ、３ｂの複数のディレイ
段の段数を制御することによって、第１および第２のク
ロックＣＬＫ、／ＣＬＫに対し所定の位相遅れに相当す
る遅延量（遅延時間）を設定するディレイ素子制御回路
部４とを備えている。

【００２４】さらに、図１に示すＤＬＬ回路は、第１の
入力クロックｃｌｋｚを分周して基準クロックｒｅｆｃ
ｌｋを生成する分周器８と、この分周器８から供給され
る基準クロックｒｅｆｃｌｋの位相と、後述のダミー回
路６から出力されるダミークロックｄｕｍｃｌｋ３の位
相とを比較する位相比較部９とを備えている。この位相
比較部９は、基準クロックｒｅｆｃｌｋの位相と、ダミ
ークロックｄｕｍｃｌｋ３の位相とを比較し、両クロッ
クの位相差を位相差信号ｐｃｃｌｋとして出力するもの
である。上記のディレイ素子制御回路部４は、位相比較
部９から出力される位相差信号ｐｃｃｌｋに基づき、第
１および第２のディレイ素子回路部３ａ、３ｂ（およ
び、後述のダミーディレイ回路部６３）の遅延量を設定
する。上記第１のディレイ素子回路部３ａ、第２のディ
レイ素子回路部３ｂ、ディレイ素子制御回路部４、分周
器８、および位相比較部９は、それぞれ、前述の従来例
（図１３）の第１のディレイ素子回路部３００ａ、第２
のディレイ素子回路部３００ｂ、ディレイ素子制御回路
部４００、分周器８００、および位相比較部９００とほ
ぼ同じ構成を有している。

【００２５】図１において、さらに、上記の第１および
第２のディレイ素子回路部３ａ、３ｂからそれぞれ供給
される２つの内部クロック（例えば、第１の内部クロッ
クｃｌｋｄ、および第２の内部クロックｃｌｋｂｄ）の
各々の立ち上がりのエッジを利用してデータＤＡＴＡを
取り込む出力回路部５を備えている。この出力回路部５
により取り込まれたデータＤＡＴＡは、出力信号Ｄｏｕ
ｔ（すなわち、出力データＤＱ）としてＤＬＬ回路の外
部に出力される。ここで、第１および第２の内部クロッ
クｃｌｋｄ、ｃｌｋｂｄが、２つの外部クロックＣＬ
Ｋ、／ＣＬＫに対し（３６０°−出力回路部における遅
延時間）分の位相遅れをそれぞれ有している場合、相補
クロック形式で動作するＤＬＬ回路は、２つの外部クロ
ックの各々の立ち上がりのエッジに同期して（すなわ
ち、外部クロックの周波数と同じ周波数で）データ（Ｄ
ｏｕｔ）を出力することになる。上記の出力回路部５
は、前述の従来例（図１３）の出力回路部５００とほぼ
同じ構成を有している。

【００２６】さらに、図１に示すＤＬＬ回路において
は、クロック入力回路部２における第１および第２のク
ロックＣＬＫ、／ＣＬＫの通過時間や、出力回路部５に
おける第１および第２の内部クロックｃｌｋｄ、ｃｌｋ
ｂｄの通過時間をモニタするダミー回路６が設けられて
いる。このダミー回路６は、周囲温度や電源電圧等が変
動した場合でも、第１および第２のクロックＣＬＫ、／
ＣＬＫの時間遅れ、すなわち、外部クロックに対する内
部クロックの位相遅れに相当する遅延量を正確に設定す
る機能を有する。より具体的にいえば、上記のダミー回
路６は、ディレイ素子制御回路部６３によって第１およ
び第２のディレイ素子回路部３ａ、３ｂの各々の遅延量
と同じ遅延量に設定されたダミーディレイ素子回路部６
３と、出力回路部５の遅延量と同じ遅延量を有するダミ
ー出力回路部６５、クロック入力回路部２（特に、第１
および第２の入力初段回路部２ａ、２ｂ）の遅延量と同
じ遅延量を有するダミー入力回路部６４とを備えてい
る。さらに、ダミー入力回路部６４の入力側に、ダミー
出力回路部６５から出力されるダミークロックｄｕｍｃ
ｌｋ２と逆相の関係にある逆相信号（すなわち、逆相ダ
ミークロックｄｕｍｃｌｋ２ｘ）を生成する逆相信号生
成部７を設けている。上記のダミー出力回路部６５およ
び逆相信号生成部７は、それぞれ、本発明に係る第１の
ダミー出力回路部および第２のダミー出力回路部を構成
する。

【００２７】より詳しく説明すると、ダミーディレイ素
子回路部６３から出力されるダミークロックｄｕｍｃｌ
ｋ１（すなわち、第１のクロックを位相調整して生成さ
れた単相フィードバッククロック）は、ダミー出力回路
部６５によってリアル回路内の出力回路部２の遅延量と
同じ量だけ遅延されてダミークロックｄｕｍｃｌｋ２と
なる。さらに、ダミー出力回路部６５から出力されるダ
ミークロックｄｕｍｃｌｋ２が、ダミー入力回路部６４
の一方の入力部に供給されると共に、逆相信号生成部７
から出力されるｄｕｍｃｌｋ２ｘが、逆相信号としてダ
ミー入力回路部６４の他方の入力部に供給される。

【００２８】換言すれば、ダミー回路内のダミー入力回
路部６４の入力側には、リアル回路内の第１および第２
の入力初段回路部２ａ、２ｂの入力側と同じように、ダ
ミークロックｄｕｍｃｌｋ２および逆相ダミークロック
ｄｕｍｃｌｋ２ｘが相補クロック形式で入力される。上
記のダミークロックｄｕｍｃｌｋ２および逆相ダミーク
ロックｄｕｍｃｌｋ２ｘが、本発明に係る第１のフィー
ドバッククロックおよび第２のフィードバッククロック
にそれぞれ対応する。

【００２９】さらに、ダミー入力回路部６４は、第１お
よび第２の入力初段回路部２ａ、２ｂの各々の遅延量と
同じ量だけ遅延されたダミークロックｄｕｍｃｌｋ３を
出力する。このような構成においては、ＤＣレベルの基
準信号Ｖｒｅｆ（図１３参照）の代わりに、逆相信号生
成部７にて生成された逆相信号をダミー入力回路部６４
に入力することによって、互いに相補関係にある２つの
ダミークロック（第１および第２のフィードバッククロ
ック）が相補クロック形式でダミー入力回路部６４に入
力されることになるので、クロック入力回路部のクロッ
クの通過時間とダミー入力回路部のダミークロックの通
過時間との間の誤差を比較的小さくすることができる。

【００３０】ダミー入力回路部６４から出力されるダミ
ークロックｄｕｍｃｌｋ３は、位相比較部９の一方の入
力部に入力される。また一方で、第１の入力初段回路部
２から供給される第１の入力クロックｃｌｋｚは、分周
器８により分周され、入力ダミークロックｄｕｍｃｌｋ
０としてダミーディレイ素子回路部６３に入力されると
共に、基準クロックｒｅｆｃｌｋとして位相比較部９の
他方の入力部に入力される。それゆえに、ダミーディレ
イ素子回路部６３から出力されるダミークロックｄｕｍ
ｃｌｋ１は、分周器８により分周されたクロックの周
期、すなわち、基準クロックｒｅｆｃｌｋの周期に一致
することになり、分周されたクロックの周期にて基準ク
ロックｒｅｆｃｌｋとダミークロックｄｕｍｃｌｋ１と
の位相比較を正確に行うことができる。この位相比較に
おいては、基準クロックｒｅｆｃｌｋの立ち上がりとダ
ミークロックｄｕｍｃｌｋ３の立ち上がりとを比較する
ことによって、基準クロックｒｅｆｃｌｋとダミークロ
ックｄｕｍｃｌｋ３との位相差を求めるようにしてい
る。

【００３１】図１に示すＤＬＬ回路においては、位相比
較部９による位相比較の結果に応じてディレイ素子制御
回路部４を動作させることで、基準クロックｒｅｆｃｌ
ｋとダミークロックｄｕｍｃｌｋ３との位相差が零にな
るように第１および第２のディレイ素子回路部３ａ、３
ｂとダミーディレイ回路部６３の遅延量を変化させる。
基準クロックｒｅｆｃｌｋとダミークロックｄｕｍｃｌ
ｋ３との位相差が零になった時点で、位相比較部９がロ
ックオンの状態になって（すなわち、ＤＬＬ回路がロッ
クオンの状態になって）、最終的に、第１および第２の
クロックＣＬＫ、／ＣＬＫの各々の立ち上がりのエッジ
に同期してデータ（Ｄｏｕｔ）が出力されることにな
る。

【００３２】図１に示す実施例によれば、ＤＬＬ回路等
のクロック安定化回路内の入力初段回路部と同じ相補ク
ロック形式でダミー入力回路部にクロックを入力するの
で、従来のようにＤＣレベルの基準信号を使用する場合
よりも、入力初段回路部のクロックの通過時間とダミー
入力回路部のダミークロックの通過時間との間の誤差が
小さくなり、ダミー回路全体のモニタ時間の誤差も小さ
くなる。

【００３３】ついで、図２〜図７に基づき、本発明の一
実施例の具体的な回路構成について説明する。図２は、
図１の実施例の入力初段回路部の具体的な構成を示す回
路図である。図２に示す第１の入力初段回路部２ａおよ
び第２の入力初段回路部２ｂは、各々カレントミラー回
路を有しており、相補クロック形式で入力される第１の
クロックＣＬＫおよび第２のクロック／ＣＬＫに基づ
き、第１の入力クロックｃｌｋｚ、および第１の入力ク
ロックｃｌｋｚに対して１８０°位相がずれた第２の入
力クロックｃｌｋｂｚをそれぞれ生成する。

【００３４】より詳しく説明すると、図２の（Ａ）の第
１の入力初段回路部２ａは、差動増幅器として機能する
一対のｎＭＯＳトランジスタ２１ａ、２３ａと、回路全
体の電流源として機能するｎＭＯＳトランジスタ２４ａ
と、一対のｎＭＯＳトランジスタ２１ａ、２３ａの一方
のｎＭＯＳトランジスタ２３ａに流れる電流を調整する
ためのカレントミラー接続形式の一対のｐＭＯＳトラン
ジスタ２０ａ、２２ａ（これらのｐＭＯＳトランジスタ
２０ａ、２２ａがカレントミラー回路を構成する）とを
備えている。さらに、このカレントミラー回路を構成す
る一対のｐＭＯＳトランジスタ２０ａ、２２ａの各々の
ソースは、電源電圧Ｖｄの高電圧側の電源に接続され、
上記のｐＭＯＳトランジスタ２０ａ、２２ａのドレイン
は、一対のｎＭＯＳトランジスタ２１ａ、２３ａのドレ
インにそれぞれ接続される。さらに、一対のｎＭＯＳト
ランジスタ２１ａ、２３ａの各々のソースは、電流源の
ｎＭＯＳトランジスタ２４ａのドレインに接続される。
また一方で、ｎＭＯＳトランジスタ２４ａのソースは、
アース等の低電圧側の電源に接続される。

【００３５】図２の（Ａ）の第１の入力初段回路部２ａ
においては、第１のクロックＣＬＫが、一対のｎＭＯＳ
トランジスタ２１ａ、２３ａの他方のｎＭＯＳトランジ
スタ２１ａのゲートに入力されると共に、上記第１のク
ロックと逆相の関係にある第２のクロック／ＣＬＫが、
一対のｎＭＯＳトランジスタ２１ａ、２３ａの一方のｎ
ＭＯＳトランジスタ２３ａのゲートに入力される。他方
のｎＭＯＳトランジスタ２１ａのゲートに入力される第
１のクロックＣＬＫは、カレントミラー回路を構成する
一対のｐＭＯＳトランジスタ２０ａ、２２ａによって安
定化され、上記第１のクロックＣＬＫに対し所定の位相
遅れを有する第１の入力クロックｃｌｋｚとして、ｎＭ
ＯＳトランジスタ２３ａのドレインから出力される。

【００３６】また一方で、図２の（Ｂ）の第２の入力初
段回路部２ｂは、差動増幅器として機能する一対のｎＭ
ＯＳトランジスタ２１ｂ、２３ｂと、回路全体の電流源
として機能するｎＭＯＳトランジスタ２４ｂと、一対の
ｎＭＯＳトランジスタ２１ｂ、２３ｂの一方のｎＭＯＳ
トランジスタ２３ｂに流れる電流を調整するためのカレ
ントミラー接続形式の一対のｐＭＯＳトランジスタ２０
ｂ、２２ｂ（これらのｐＭＯＳトランジスタ２０ｂ、２
２ｂも、前述のｐＭＯＳトランジスタ２０ａ、２２ａと
同様にカレントミラー回路を構成する）とを備えてい
る。さらに、このカレントミラー回路を構成する一対の
ｐＭＯＳトランジスタ２０ｂ、２２ｂの各々のソース
は、電源電圧Ｖｄの高電圧側の電源に接続され、上記の
ｐＭＯＳトランジスタ２０ｂ、２２ｂのドレインは、一
対のｎＭＯＳトランジスタ２１ｂ、２３ｂのドレインに
それぞれ接続される。さらに、一対のｎＭＯＳトランジ
スタ２１ｂ、２３ｂの各々のソースは、電流源のｎＭＯ
Ｓトランジスタ２４ｂのドレインに接続される。また一
方で、ｎＭＯＳトランジスタ２４ｂのソースは、アース
等の低電圧側の電源に接続される。

【００３７】図２の（Ｂ）の第２の入力初段回路部２ｂ
においては、第２のクロック／ＣＬＫが、一対のｎＭＯ
Ｓトランジスタ２１ｂ、２３ｂの他方のｎＭＯＳトラン
ジスタ２１ｂのゲートに入力されると共に、第１のクロ
ックＣＬＫが、一対のｎＭＯＳトランジスタ２１ｂ、２
３ｂの一方のｎＭＯＳトランジスタ２３ｂのゲートに入
力される。他方のｎＭＯＳトランジスタ２１ｂのゲート
に入力される第２のクロック／ＣＬＫは、カレントミラ
ー回路を構成する一対のｐＭＯＳトランジスタ２０ｂ、
２２ｂによって安定化され、上記第２のクロック／ＣＬ
Ｋに対し所定の位相遅れを有する第２の入力クロックｃ
ｌｋｂｚとして、ｎＭＯＳトランジスタ２３ｂのドレイ
ンから出力される。

【００３８】図２に示したようなカレントミラー回路を
含む第１の入力初段回路部２ａおよび第２の入力初段回
路部２ｂによって、第１の入力クロックｃｌｋｚと、こ
の第１の入力クロックｃｌｋｚと逆相の関係にある第１
の入力クロックｃｌｋｂｚが安定に生成される。図３
は、図１の実施例のディレイ素子回路部およびディレイ
素子制御回路部の具体的な構成を示す回路図である。図
３においては、第１のディレイ素子回路部３ａ（図１）
および第２のディレイ素子回路部３ｂ（図１）の一方の
ディレイ素子回路部のみを示し、他方のディレイ素子回
路部は省略している。上記の第１のディレイ素子回路部
３ａおよび第２のディレイ素子回路部３ｂは同一の回路
構成を有し、ディレイ素子制御回路部４（図１）からの
制御信号によって同じ遅延量が設定されるように調整さ
れる。

【００３９】図３に示すように、第１のディレイ素子回
路部３ａ（または第２のディレイ素子回路部３ｂ）は、
複数のインバータを直列に接続したインバータ列３２
と、一方の入力端子がインバータ列３２の２段毎の出力
信号を受けるように設けられた複数のＡＮＤゲート３３
−１〜３３−ｎ（ここで、ｎは２以上の任意の正の整
数）により構成されるＡＮＤゲート列と、各々のＡＮＤ
ゲート列の出力信号がゲートに供給されるｎＭＯＳトラ
ンジスタ３４−１〜３４−ｎにより構成されるトランジ
スタ列とを備えている。これらのｎＭＯＳトランジスタ
３４−１〜３４−ｎのドレインは１本の信号線に共通に
接続され、抵抗３５を介して電源電圧Ｖｄの高電圧側の
電源に接続されており、また一方で、ｎＭＯＳトランジ
スタ３４−１〜３４−ｎのソースはアース等の低電圧側
の電源に接続されている。

【００４０】さらに、第１のディレイ素子回路部３ａ
（または第２のディレイ素子回路部３ｂ）は、上記の信
号線に接続される入力端子を有するバッファ３６を備え
ている。このバッファ３６は、第１の入力クロックｃｌ
ｋｚ（または第２の入力クロックｃｌｋｂｚ）に対して
所定の遅延量に相当する位相遅れを有する第１の内部ク
ロックｃｌｋｄ（または第２の内部クロックｃｌｋｂ
ｄ）を出力する。

【００４１】図３に示すディレイ素子制御回路部４は、
位相比較部９（図１）の位相比較結果に応じて、カウン
トアップとカウントダウンとを切り替えるアップ・ダウ
ンカウンタ４２と、このアップ・ダウンカウンタ４２の
出力信号をデコードするデコーダ４１とを備えている。
ここで、アップ・ダウンカウンタ４２は、必要に応じて
保持信号ＨＯＬＤを“Ｌ（low ）”のレベルにすること
により、カウント値を保持することができる。保持信号
ＨＯＬＤが“Ｈ（High）”のレベルになっている場合、
第１の入力クロックｃｌｋｚが立ち上がるときに、位相
比較部９が位相比較結果に基づいて出力するアップ・ダ
ウン信号ＵＰ／ＤＯＷＮ（図１に示す位相差信号ｐｃｃ
ｌｋに対応する）に応じて、カウントアップまたはカウ
ントダウンのいずれかの動作が行われる。

【００４２】デコーダ４１は、アップ・ダウンカウンタ
４２の出力信号に応じて、いずれか一つの出力端子の出
力信号を“Ｈ”にし、他の出力端子の出力信号を“Ｌ”
にする。アップ・ダウンカウンタ４２がカウントアップ
の動作を行う場合には“Ｈ”にする出力端子の位置を右
にシフトし、カウントダウンの動作を行う場合には
“Ｈ”にする出力端子の位置を左にシフトする。デコー
ダ４１の複数の出力端子は、順に各々のＡＮＤゲート３
３−１〜３３−ｎの他方の入力端子に接続されており、
デコーダ４１から“Ｈ”の出力信号が入力されるＡＮＤ
ゲートのみが活性化される。さらに、インバータ列３２
の出力信号の中で、活性化されたＡＮＤゲートに入力さ
れる出力信号が第１の内部クロックｃｌｋｄとして出力
されることになり、どのＡＮＤゲートを活性化するかに
より、インバータ列を通過する段数が変化するので、第
１の内部クロックｃｌｋｄの遅延量を適宜選択すること
ができる。

【００４３】上記のとおり、第１のディレイ素子回路部
３ａと第２のディレイ素子回路部３ｂは、ディレイ素子
制御回路部４の制御によって段階的に遅延量が設定でき
るようになっており、しかも第１のディレイ素子回路部
３ａと第２のディレイ素子回路部３ｂの遅延量は同一で
ある。位相比較部９は、第１のディレイ素子回路部３ａ
に入力される第１の入力クロックｃｌｋｚ（実際は、分
周された基準クロックｒｅｆｃｌｋ）とダミー回路６
（図１）の出力信号（実際は、分周されたダミークロッ
クｄｕｍｃｌｋ３）とを比較し、この比較結果に応じて
アップ・ダウン信号ＵＰ／ＤＯＷＮをディレイ素子制御
回路部４内のアップ・ダウンカウンタ４２に供給する。
より具体的には、第１の入力クロックｃｌｋｚの位相
が、ダミー回路６の出力信号の位相よりも遅れていると
きには、アップ・ダウン信号ＵＰ／ＤＯＷＮを“Ｈ”に
して第１のディレイ素子回路部３ａと第２のディレイ素
子回路部３ｂの各々の遅延量を増加させる。また一方
で、第１の入力クロックｃｌｋｚの位相が、ダミー回路
６の出力信号の位相よりも進んでいるときには、アップ
・ダウン信号ＵＰ／ＤＯＷＮを“Ｌ”にして第１のディ
レイ素子回路部３ａと第２のディレイ素子回路部３ｂの
各々の遅延量を減少させる。このような処理は、第１の
入力クロックｃｌｋｚの位相と、ダミー回路６の出力信
号の位相とが一致するまで繰り返される。

【００４４】図４は、図１の実施例の出力回路部の具体
的な構成を示す回路図である。ここでは、互いに逆相の
関係にある２つの内部クロックｃｌｋｄ、ｃｌｋｂｄの
立ち上がりに同期して、クロックの一周期の期間内に２
種のデータｄａｔａ１、ｄａｔａ２からなるデータＤＡ
ＴＡを取り込む場合の出力回路部５の具体的な構成およ
び動作を説明する。

【００４５】図４に示す出力回路部５は、第１の内部ク
ロックｃｌｋｄに基づいて一方のデータｄａｔａ１を通
過させるか否かを選択するためのスイッチ動作を行うト
ランスファスイッチ５１ａ、５３ａを備えている。また
一方で、出力回路部５は、第２の内部クロックｃｌｋｄ
に基づいて他方のデータｄａｔａ２を通過させるか否か
を選択するためのスイッチ動作を行うトランスファスイ
ッチ５１ｂ、５３ｂを備えている。これらの４つのトラ
ンスファスイッチ５１ａ、５１ｂ、５３ａおよび５３ｂ
の各々は、一つのｐＭＯＳトランジスタと一つのｎＭＯ
Ｓトランジスタとを並列に接続して構成される。

【００４６】この場合、第１の内部クロックｃｌｋｄ
は、トランスファスイッチ５１ａ、５３ａ内の各々のｎ
ＭＯＳトランジスタに直接供給されると共に、インバー
タ５０ａ、５２ａをそれぞれ介して上記トランスファス
イッチ５１ａ、５３ａ内の各々のｐＭＯＳトランジスタ
に供給される。また一方で、第１の内部クロックｃｌｋ
ｂｄは、トランスファスイッチ５１ｂ、５３ｂ内の各々
のｎＭＯＳトランジスタに直接供給されると共に、イン
バータ５０ｂ、５２ｂをそれぞれ介して上記トランスフ
ァスイッチ５１ｂ、５３ｂ内の各々のｐＭＯＳトランジ
スタに供給される。

【００４７】上記のような構成のトランスファスイッチ
５１ａ、５３ａは、第１の内部クロックｃｌｋｄが立ち
上がって上記トランスファスイッチ内のｐＭＯＳトラン
ジスタおよびｎＭＯＳトランジスタがオン（ＯＮ）の状
態になったときに、上記トランスファスイッチが開いて
（オンになって）一方のデータｄａｔａ１を通過させ
る。さらに、第１の内部クロックｃｌｋｄが立ち下がっ
て上記トランスファスイッチ内のｐＭＯＳトランジスタ
およびｎＭＯＳトランジスタがオフ（ＯＦＦ）の状態に
なったときに、上記トランスファスイッチが閉じて（オ
フになって）一方のデータｄａｔａ１の通過を抑止す
る。

【００４８】また一方で、上記のような構成のトランス
ファスイッチ５１ｂ、５３ｂは、第２の内部クロックｃ
ｌｋｂｄが立ち上がって上記トランスファスイッチ内の
ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオ
ンの状態になったときに、上記トランスファスイッチが
開いて他方のデータｄａｔａ２を通過させる。さらに、
第２の内部クロックｃｌｋｂｄが立ち下がって上記トラ
ンスファスイッチ内のｐＭＯＳトランジスタおよびｎＭ
ＯＳトランジスタがオフの状態になったときに、上記ト
ランスファスイッチが閉じて他方のデータｄａｔａ２の
通過を抑止する。

【００４９】さらに、図４に示す出力回路部５は、２つ
のトランスファスイッチ５１ａ、５１ｂの共通の出力端
子に接続され、かつ、上記トランスファスイッチ５１
ａ、５１ｂから送出される２種のデータｄａｔａ１、ｄ
ａｔａ２を保持する第１のラッチ回路を備えている。こ
の第１のラッチ回路は、２つのインバータ５４−１、５
４−２を有しており、一方のインバータ５４−１の入力
端子と他方のインバータ５４−２の出力端子、および、
一方のインバータ５４−１の出力端子と他方のインバー
タ５４−２の入力端子を接続することにより構成され
る。さらに、図４の出力回路部５は、入力側が第１のラ
ッチ回路の出力側に接続されるインバータ５５と、ゲー
トがインバータ５５の出力側に接続される最終段のｐＭ
ＯＳトランジスタ５８とを備えている。

【００５０】また一方で、図４の出力回路部５は、２つ
のトランスファスイッチ５３ａ、５３ｂの共通の出力端
子に接続され、かつ、上記トランスファスイッチ５３
ａ、５３ｂから送出される２種のデータｄａｔａ１、ｄ
ａｔａ２を保持する第２のラッチ回路を備えている。こ
の第２のラッチ回路は、２つのインバータ５６−１、５
６−２を有しており、一方のインバータ５６−１の入力
端子と他方のインバータ５６−２の出力端子、および、
一方のインバータ５６−１の出力端子と他方のインバー
タ５６−２の入力端子を接続することにより構成され
る。さらに、図４の出力回路部５は、入力側が第２のラ
ッチ回路の出力側に接続されるインバータ５７と、ゲー
トがインバータ５７の出力側に接続される最終段のｎＭ
ＯＳトランジスタ５９とを備えている。

【００５１】図４に示すように、最終段のｐＭＯＳトラ
ンジスタ５８のソースは電源電圧Ｖｄの高電圧側の電源
に接続され、最終段のｎＭＯＳトランジスタ５９のソー
スはアース等の低電圧側の電源に接続されている。さら
に、ｐＭＯＳトランジスタ５８のドレインは、ｎＭＯＳ
トランジスタ５９のドレインに接続されており、２種の
データｄａｔａ１、ｄａｔａ２が、上記のｐＭＯＳトラ
ンジスタおよびｎＭＯＳトランジスタの接続箇所から出
力信号Ｄｏｕｔ（出力データＤＱ）として出力される。

【００５２】図４の出力回路部５においては、第１の内
部クロックｃｌｋｄの立ち上がりおよび立ち下がりと、
第２の内部クロックｃｌｋｂｄの立ち上がりおよび立ち
下がりとが同時に行われるので、これらの第１および第
２のクロックｃｌｋｄ、ｃｌｋｂｄが立ち上がったり立
ち下がったりするときに、２つのトランスファスイッチ
５１ａ、５１ｂの両方が一瞬閉じる期間が存在する。こ
のような状態では、上記トランスファスイッチから送出
されるデータが確定しないために、インバータ５５内の
ＣＭＯＳトランジスタ回路（図示していない）を構成す
るｐＭＯＳトランジスタおよびｎＭＯＳトランジスタ間
に貫通電流が流れるので消費電流が増加する。このよう
な不都合な事態を回避するために、第１のラッチ回路を
設けることにより、２つのトランスファスイッチ５１
ａ、５１ｂの両方が一瞬閉じた状態になってもデータの
“Ｈ”レベルまたは“Ｌ”レベルを確定するようにして
いる。

【００５３】同様の理由により、他の２つのトランスフ
ァスイッチ５３ａ、５３ｂの両方が一瞬閉じる期間が存
在する。このような状態では、上記トランスファスイッ
チから送出されるデータが確定しないために、インバー
タ５７内のＣＭＯＳトランジスタ回路（図示していな
い）を構成するｐＭＯＳトランジスタおよびｎＭＯＳト
ランジスタ間に貫通電流が流れるので消費電流が増加す
る。このような不都合な事態を回避するために、第２の
ラッチ回路を設けることにより、２つのトランスファス
イッチ５３ａ、５３ｂの両方が一瞬閉じた状態になって
もデータの“Ｈ”レベルまたは“Ｌ”レベルを確定する
ようにしている。

【００５４】上記の第１のラッチ回路により保持された
データ（ｄａｔａ１またはｄａｔａ２）は、インバータ
５５を介してｐＭＯＳトランジスタ５８に入力される。
また一方で、上記の第２のラッチ回路により保持された
データ（ｄａｔａ１またはｄａｔａ２）は、インバータ
５７を介してｎＭＯＳトランジスタ５９に入力される。
これらのインバータ５５、５７の出力レベルに応じて最
終段のｐＭＯＳトランジスタ５８およびｎＭＯＳトラン
ジスタ５９のいずれか一方がオンの状態になり、“Ｈ”
レベルまたは“Ｌ”レベルの出力信号Ｄｏｕｔが最終的
に出力される。換言すれば、２つの内部クロックｃｌｋ
ｄ、ｃｌｋｂｄの各々の立ち上がりに同期して２つのデ
ータｄａｔａ１またはｄａｔａ２が出力されることにな
る。

【００５５】図５は、従来例のダミー回路の具体的な構
成を示す回路図であり、図６および図７は、それぞれ、
図１の実施例のダミー回路の具体的な構成を示す図のそ
の１およびその２である。ここでは、従来例のダミー回
路と本発明の一実施例（図１）のダミー回路とを比較し
ながら、本実施例のダミー回路の特徴となる構成を説明
する。

【００５６】図５に示す従来例のダミー出力回路部６５
０は、リアル回路内の出力回路部の第１および第２の内
部クロックの通過をモニタするために、図４に示した出
力回路部５とほぼ同じ回路構成になっている。リアル回
路内の位相比較部９（図１）においては、基準クロック
ｒｅｆｃｌｋの立ち上がりとダミー回路を通過した出力
信号（ダミークロックｄｕｍｃｌｋ３）の立ち上がりと
を比較するので、ダミー出力回路部６５０に入力される
ダミークロックｄｕｍｃｌｋ１の立ち上がりをモニタす
る必要がある。したがって、ダミー出力回路部６５０か
ら出力されるダミークロックｄｕｍｃｌｋ２は、ダミー
ディレイ素子回路部６３０から供給されるダミークロッ
クｄｕｍｃｌｋ１の立ち上がりのタイミングで“Ｈ" レ
ベルの信号を出力する。

【００５７】このままではダミークロックｄｕｍｃｌｋ
２が“Ｈ" のレベルのままであり、“Ｌ" のレベルに戻
らない。このために、ダミークロックｄｕｍｃｌｋ１の
立ち下がりのタイミングを利用し、複数個（ここでは３
つ）のインバータ６６４、６６５および６６６とＮＯＲ
ゲート６６７からなるパルス発生回路部６６３により
“Ｈ" レベルのパルスを発生させてトランスファスイッ
チ６５２ｂとトランファスイッチ６５４ｂを開くように
する。このようにしてダミークロックｄｕｍｃｌｋ２を
“Ｌ" のレベルにするように、予めデータを決めておく
ことが必要である。

【００５８】この場合は、リアル回路内の出力回路に入
力される２種のデータｄａｔａ１、ｄａｔａ２に相当す
る部分をそれぞれアースおよび電源電圧Ｖｄに吊ってお
くことによって、ｄａｔａ１＝“Ｌ" およびｄａｔａ２
＝“Ｈ" になるようにしておく。より詳しく説明する
と、図５に示すダミー出力回路部６５０は、ダミークロ
ックｄｕｍｃｌｋ１に基づいてスイッチ動作を行うトラ
ンスファスイッチ６５２ａ、６５２ｂ、６５４ａおよび
６５４ｂを備えている。これらの４つのトランスファス
イッチ６５２ａ、６５２ｂ、６５４ａおよび６５４ｂの
各々は、一つのｐＭＯＳトランジスタと一つのｎＭＯＳ
トランジスタとを並列に接続して構成される。この場
合、ダミークロックｄｕｍｃｌｋ１は、インバータを通
さずにトランスファスイッチ６５２ａ、６５２ｂ、６５
４ａおよび６５４ｂ内の各々のｎＭＯＳトランジスタに
供給されると共に、インバータ６５１ａ、６５１ｂ、６
５３ａおよび６５３ｂをそれぞれ介して上記トランスフ
ァスイッチ内の各々のｐＭＯＳトランジスタに供給され
る。

【００５９】上記のような構成のトランスファスイッチ
６５２ａ、６５４ａは、ダミークロックｄｕｍｃｌｋ１
が立ち上がって上記トランスファスイッチ内のｐＭＯＳ
トランジスタおよびｎＭＯＳトランジスタがオンの状態
になったときに、上記トランスファスイッチが開いて
（オンになって）“Ｌ" レベルの信号（データｄａｔａ
１）を通過させる。さらに、ダミークロックｄｕｍｃｌ
ｋ１が立ち下がって上記トランスファスイッチ内のｐＭ
ＯＳトランジスタおよびｎＭＯＳトランジスタがオフの
状態になったときに、上記トランスファスイッチが閉じ
て（オフになって）“Ｌ" レベルの信号の通過を抑止す
る。

【００６０】また一方で、上記のような構成のトランス
ファスイッチ６５２ｂ、６５４ｂは、ダミークロックｄ
ｕｍｃｌｋ１が立ち上がって上記トランスファスイッチ
内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタ
がオンの状態になったときに、上記トランスファスイッ
チが開いて“Ｈ" レベルの信号（データｄａｔａ２）を
通過させる。さらに、ダミークロックｄｕｍｃｌｋ１が
立ち下がって上記トランスファスイッチ内のｐＭＯＳト
ランジスタおよびｎＭＯＳトランジスタがオフの状態に
なったときに、上記トランスファスイッチが閉じて
“Ｈ" レベルの信号の通過を抑止する。

【００６１】さらに、図５に示すダミー出力回路部６５
０は、２つのトランスファスイッチ６５２ａ、６５２ｂ
の共通の出力端子に接続され、かつ、上記トランスファ
スイッチ６５２ａ、６５２ｂから送出される信号（デー
タｄａｔａ１、ｄａｔａ２）を保持する第１のラッチ回
路を備えている。この第１のラッチ回路は、２つのイン
バータ６５５、６５６により構成される。さらに、図５
のダミー出力回路部６５０は、入力側が第１のラッチ回
路の出力側に接続されるインバータ６５７と、ゲートが
インバータ６５７の出力側に接続される最終段のｐＭＯ
Ｓトランジスタ６６１とを備えている。

【００６２】また一方で、図５のダミー出力回路部６５
０は、２つのトランスファスイッチ６５４ａ、６５４ｂ
の共通の出力端子に接続され、かつ、上記トランスファ
スイッチ６５４ａ、６５４ｂから送出される信号（デー
タｄａｔａ１、ｄａｔａ２）を保持する第２のラッチ回
路を備えている。この第２のラッチ回路は、２つのイン
バータ６５８、６５９により構成される。さらに、図５
のダミー出力回路部６５０は、入力側が第２のラッチ回
路の出力側に接続されるインバータ６６０と、ゲートが
インバータ６６０の出力側に接続される最終段のｎＭＯ
Ｓトランジスタ６６２とを備えている。

【００６３】図５に示すように、最終段のｐＭＯＳトラ
ンジスタ６６１のソースは電源電圧Ｖｄの高電圧側の電
源に接続され、最終段のｎＭＯＳトランジスタ６６２の
ソースはアース等の低電圧側の電源に接続されている。
さらに、ｐＭＯＳトランジスタ６６１のドレインは、ｎ
ＭＯＳトランジスタ６６２のドレインに接続されてお
り、ダミー入力回路部６４０に供給すべきダミークロッ
クｄｕｍｃｌｋ２が、上記のｐＭＯＳトランジスタおよ
びｎＭＯＳトランジスタの接続箇所から出力される。

【００６４】ここで、ｄａｔａ２＝“Ｈ" に吊っている
側のトランスファスイッチ６５２ｂ、６５４ｂを制御す
る場合に、上記トランスファスイッチのｐＭＯＳトラン
ジスタの側では、インバータ６５１ｂ、６５３ｂをそれ
ぞれ介してダミークロックｄｕｍｃｌｋ１が供給される
ので、上記トランスファスイッチ内のｐＭＯＳトランジ
スタおよびｎＭＯＳトランジスタの両方とも開く期間が
存在する。それゆえに、ダミークロックｄｕｍｃｌｋ１
の立ち下がりのタイミングを利用し、前述のパルス発生
回路部６６３により“Ｈ" レベルの信号（パルス）を発
生させてダミークロックｄｕｍｃｌｋ２が "Ｌ" のレベ
ルになるように制御する。

【００６５】さらに、図５に示す従来例のダミー入力回
路部６４０は、リアル回路内の入力回路部の外部クロッ
クの通過をモニタするために、図２の（Ａ）に示した入
力初段回路部２ａとほぼ同じ回路構成になっている。た
だし、ダミー入力回路部６４０では、〔従来の技術〕の
項で既述したように、一つのダミークロックｄｕｍｃｌ
ｋ２のみが一方の入力部に供給されるようになってい
る。このため、ダミー入力回路部６４０の他方の入力部
にＤＣレベルの基準信号Ｖｒｅｆを供給することによっ
て、相補クロック形式で２つの外部クロックが入力され
る入力回路部の構成にできる限り近くなるようにしてい
た。

【００６６】より詳しく説明すると、図５のダミー入力
回路部６４０は、差動増幅器として機能する一対のｎＭ
ＯＳトランジスタ６４２、６４４と、回路全体の電流源
として機能するｎＭＯＳトランジスタ６４５と、一対の
ｎＭＯＳトランジスタ６４２、６４４の一方のｎＭＯＳ
トランジスタ６４４に流れる電流を調整するためのカレ
ントミラー接続形式の一対のｐＭＯＳトランジスタ６４
１、６４３（これらのｐＭＯＳトランジスタ６４１、６
４３がカレントミラー回路を構成する）とを備えてい
る。さらに、このカレントミラー回路を構成する一対の
ｐＭＯＳトランジスタ６４１、６４３の各々のソース
は、電源電圧Ｖｄの高電圧側の電源に接続され、上記の
ｐＭＯＳトランジスタ６４１、６４３のドレインは、一
対のｎＭＯＳトランジスタ６４２、６４４のドレインに
それぞれ接続される。さらに、一対のｎＭＯＳトランジ
スタ６４２、６４４の各々のソースは、電流源のｎＭＯ
Ｓトランジスタ６４５のドレインに接続される。また一
方で、ｎＭＯＳトランジスタ６４５のソースは、アース
等の低電圧側の電源に接続される。

【００６７】図５のダミー入力回路部６４０において
は、ダミークロックｄｕｍｃｌｋ２が、一対のｎＭＯＳ
トランジスタ６４２、６４４の他方のｎＭＯＳトランジ
スタ６４２のゲートに入力されると共に、ＤＣレベルの
基準信号Ｖｒｅｆが、一方のｎＭＯＳトランジスタ６４
４のゲートに入力される。さらに、上記ダミークロック
ｄｕｍｃｌｋ１に対し所定の位相遅れを有するダミーク
ロックｄｕｍｃｌｋ３が、ｎＭＯＳトランジスタ６４４
のドレインから出力される。

【００６８】ついで、図６および図７に基づき、本実施
例のダミー回路の主要部をなすダミー出力回路部６５、
ダミー入力回路部６４および逆相信号生成部７の具体的
な回路構成について説明する。図６に示す本実施例のダ
ミー出力回路部６５は、出力回路部の第１および第２の
内部クロックの通過をモニタするために、図４に示した
出力回路部５（または、図５に示したダミー出力回路部
６５０）とほぼ同じ回路構成になっている。リアル回路
内の位相比較部９（図１）においては、基準クロックｒ
ｅｆｃｌｋの立ち上がりとダミー回路を通過した出力信
号（ダミークロックｄｕｍｃｌｋ３）の立ち上がりとを
比較するので、ダミー出力回路部６５に入力されるダミ
ークロックｄｕｍｃｌｋ１の立ち上がりをモニタする必
要がある。したがって、ダミー出力回路部６５から出力
されるダミークロックｄｕｍｃｌｋ２は、ダミーディレ
イ素子回路部６３から供給されるダミークロックｄｕｍ
ｃｌｋ１の立ち上がりのタイミングで“Ｈ" レベルの信
号を出力する。このままでは、ダミークロックｄｕｍｃ
ｌｋ２が“Ｈ" のレベルのままであり、“Ｌ" のレベル
に戻らない。このために、ダミークロックｄｕｍｃｌｋ
１の立ち下がりのタイミングを利用し、直列に接続され
た複数個（ここでは３つ）のインバータ６７ａ、６７ｂ
および６７ｃとＮＯＲゲート６７ｄからなるパルス発生
回路部６７により“Ｈ" レベルのパルスを発生させ、こ
のＨ" レベルのパルスによってトランスファスイッチ８
１ｂとトランスファスイッチ８３ｂを開くようにする。
このようにしてダミークロックｄｕｍｃｌｋ２を“Ｌ"
のレベルにするように、予めデータを決めておくことが
必要である。

【００６９】本実施例の場合には、リアル回路内の出力
回路に入力される２種のデータｄａｔａ１、ｄａｔａ２
に相当する部分をそれぞれアースおよび電源電圧Ｖｄに
吊っておくことによって、ｄａｔａ１＝“Ｌ" およびｄ
ａｔａ２＝“Ｈ" になるようにしておく。より詳しく説
明すると、図６に示すダミー出力回路部６５は、ダミー
クロックｄｕｍｃｌｋ１に基づいてスイッチ動作を行う
トランスファスイッチ８１ａ、８１ｂ、８３ａおよび８
３ｂを備えている。これらの４つのトランスファスイッ
チ８１ａ、８１ｂ、８３ａおよび８３ｂの各々は、一つ
のｐＭＯＳトランジスタと一つのｎＭＯＳトランジスタ
とを並列に接続して構成される。この場合、ダミークロ
ックｄｕｍｃｌｋ１は、インバータを通さずにトランス
ファスイッチ８１ａ、８１ｂ、８３ａおよび８３ｂ内の
各々のｎＭＯＳトランジスタに供給されると共に、イン
バータ８０ａ、８０ｂ、８２ａおよび８２ｂをそれぞれ
介して上記トランスファスイッチ内の各々のｐＭＯＳト
ランジスタに供給される。上記のトランスファスイッチ
８１ａ、８１ｂ、８３ａおよび８３ｂは、それぞれ、従
来例のダミー出力回路部のトランスファスイッチ６５２
ａ、６５２ｂ、６５４ａおよび６５４ｂとほぼ同じ機能
を有する。

【００７０】上記のような構成のトランスファスイッチ
８１ａ、８３ａは、ダミークロックｄｕｍｃｌｋ１が立
ち上がって上記トランスファスイッチ内のｐＭＯＳトラ
ンジスタおよびｎＭＯＳトランジスタがオンの状態にな
ったときに、上記トランスファスイッチが開いて“Ｌ"
レベルの信号（データｄａｔａ１）を通過させる。さら
に、ダミークロックｄｕｍｃｌｋ１が立ち下がって上記
トランスファスイッチ内のｐＭＯＳトランジスタおよび
ｎＭＯＳトランジスタがオフの状態になったときに、上
記トランスファスイッチが閉じて“Ｌ”レベルの信号の
通過を抑止する。

【００７１】また一方で、上記のような構成のトランス
ファスイッチ８１ｂ、８３ｂは、ダミークロックｄｕｍ
ｃｌｋ１が立ち上がって上記トランスファスイッチ内の
ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオ
ンの状態になったときに、上記トランスファスイッチが
開いて“Ｈ”レベルの信号（データｄａｔａ２）を通過
させる。さらに、ダミークロックｄｕｍｃｌｋ１が立ち
下がって上記トランスファスイッチ内のｐＭＯＳトラン
ジスタおよびｎＭＯＳトランジスタがオフの状態になっ
たときに、上記トランスファスイッチが閉じて“Ｈ" レ
ベルの信号の通過を抑止する。

【００７２】さらに、図６に示すダミー出力回路部６５
は、２つのトランスファスイッチ８１ａ、８３ａの共通
の出力端子に接続され、かつ、上記トランスファスイッ
チ８１ａ、８３ａから送出される信号（データｄａｔａ
１、ｄａｔａ２）を保持する第１のラッチ回路を備えて
いる。この第１のラッチ回路は、２つのインバータ８４
−１、８４−２により構成される。さらに、図６のダミ
ー出力回路部６５は、入力側が第１のラッチ回路の出力
側に接続されるインバータ８５と、ゲートがインバータ
８５の出力側に接続される最終段のｐＭＯＳトランジス
タ８８とを備えている。

【００７３】また一方で、図６のダミー出力回路部６５
は、２つのトランスファスイッチ８１ｂ、８３ｂの共通
の出力端子に接続され、かつ、上記トランスファスイッ
チ８１ｂ、８３ｂから送出される信号（データｄａｔａ
１、ｄａｔａ２）を保持する第２のラッチ回路を備えて
いる。この第２のラッチ回路は、２つのインバータ８６
−１、８６−２により構成される。さらに、図６のダミ
ー出力回路部６５は、入力側が第２のラッチ回路の出力
側に接続されるインバータ８７と、ゲートがインバータ
８７の出力側に接続される最終段のｎＭＯＳトランジス
タ８９とを備えている。

【００７４】図６に示すように、最終段のｐＭＯＳトラ
ンジスタ８８のソースは電源電圧Ｖｄの高電圧側の電源
に接続され、最終段のｎＭＯＳトランジスタ８８のソー
スはアース等の低電圧側の電源に接続されている。さら
に、ｐＭＯＳトランジスタ８８のドレインは、ｎＭＯＳ
トランジスタ８９のドレインに接続されており、ダミー
入力回路部６４に供給すべきダミークロックｄｕｍｃｌ
ｋ２が、上記のｐＭＯＳトランジスタおよびｎＭＯＳト
ランジスタの接続箇所から出力される。上記の第１のラ
ッチ回路、第２のラッチ回路、インバータ８５、インバ
ータ８７、ｐＭＯＳトランジスタ８８、およびｎＭＯＳ
トランジスタ８９は、それぞれ、従来例のダミー出力回
路部の第１のラッチ回路、第２のラッチ回路、インバー
タ６５７、インバータ６６０、ｐＭＯＳトランジスタ６
６１、およびｎＭＯＳトランジスタ６６２とほぼ同じ機
能を有する。

【００７５】ここで、ｄａｔａ２＝“Ｈ”に吊っている
側のトランスファスイッチ８１ｂ、８３ｂを制御する場
合に、上記トランスファスイッチのｐＭＯＳトランジス
タの側では、インバータ８０ｂ、８２ｂをそれぞれ介し
てダミークロックｄｕｍｃｌｋ１が供給されるので、上
記トランスファスイッチ内のｐＭＯＳトランジスタおよ
びｎＭＯＳトランジスタの両方とも開く期間が存在す
る。それゆえに、ダミークロックｄｕｍｃｌｋ１の立ち
下がりのタイミングを利用し、前述のパルス発生回路部
６７により“Ｈ”レベルの信号を発生させてダミークロ
ックｄｕｍｃｌｋ２が "Ｌ”のレベルになるように制御
する。

【００７６】さらに、図６に示す本実施例のダミー入力
回路部６４は、リアル回路内の入力回路部の外部クロッ
クの通過をモニタするために、図２の（Ａ）に示した入
力初段回路部２ａとほぼ同じ回路構成になっている。こ
こでは、従来例のダミー入力回路部６４０（図５）の場
合と異なり、ダミークロックｄｕｍｃｌｋ２を一方の入
力部に供給すると共に、上記ダミークロックｄｕｍｃｌ
ｋ２と逆相の関係にある逆相ダミークロックｄｕｍｃｌ
ｋ２ｘを他方の入力部に供給するようになっている。こ
のため、ダミー入力回路部の構成が入力回路部の構成に
より近くなるので、従来例のようにＤＣレベルの基準信
号Ｖｒｅｆを使用する場合よりも、ダミー回路全体のモ
ニタ時間の誤差を小さくすることができる。

【００７７】より詳しく説明すると、図６のダミー入力
回路部６４は、差動増幅器として機能する一対のｎＭＯ
Ｓトランジスタ２６、２８と、回路全体の電流源として
機能するｎＭＯＳトランジスタ２９と、一対のｎＭＯＳ
トランジスタ２６、２８の一方のｎＭＯＳトランジスタ
２６に流れる電流を調整するためのカレントミラー接続
形式の一対のｐＭＯＳトランジスタ２５、２７（これら
のｐＭＯＳトランジスタ２５、２７がカレントミラー回
路を構成する）とを備えている。さらに、このカレント
ミラー回路を構成する一対のｐＭＯＳトランジスタ２
５、２７の各々のソースは、電源電圧Ｖｄの高電圧側の
電源に接続され、上記のｐＭＯＳトランジスタ２５、２
７のドレインは、一対のｎＭＯＳトランジスタ２６、２
８のドレインにそれぞれ接続される。さらに、一対のｎ
ＭＯＳトランジスタ２６、２８の各々のソースは、電流
源のｎＭＯＳトランジスタ２９のドレインに接続され
る。また一方で、ｎＭＯＳトランジスタ２９のソース
は、アース等の低電圧側の電源に接続される。

【００７８】図６のダミー入力回路部６４においては、
ダミー出力回路部６５から供給されるダミークロックｄ
ｕｍｃｌｋ２が、一対のｎＭＯＳトランジスタ２６、２
８の他方のｎＭＯＳトランジスタ２６のゲートに入力さ
れると共に、逆相信号生成部７から供給される逆相ダミ
ークロックｄｕｍｃｌｋ２ｘが、一方のｎＭＯＳトラン
ジスタ２８のゲートに入力される。さらに、上記ダミー
クロックｄｕｍｃｌｋ１に対し所定の位相遅れを有する
ダミークロックｄｕｍｃｌｋ３が、ｎＭＯＳトランジス
タ２８のドレインから出力される。

【００７９】また一方で、図７に示す逆相信号生成部７
においては、ダミークロックｄｕｍｃｌｋ１から分岐し
た信号が入力される。この逆相信号生成部７は、前述の
図６のダミー出力回路部６５と実質的に同じ構成を有す
る。ただし、逆相信号生成部７は、ダミークロックｄｕ
ｍｃｌｋ２と逆相の関係にある信号（逆相ダミークロッ
クｄｕｍｃｌｋ２ｘ）を出力することが必要なので、前
述の図６のダミー出力回路部６５とは逆に、ｄａｔａ１
＝“Ｈ”、ｄａｔａ２＝“Ｌ”に吊っている。

【００８０】図７の逆相信号生成部７から出力される逆
相ダミークロックｄｕｍｃｌｋ２ｘは、ダミーディレイ
素子回路部６３から供給されるダミークロックｄｕｍｃ
ｌｋ１の立ち上がりのタイミングで“Ｌ" レベルの信号
を出力する。このままではダミークロックｄｕｍｃｌｋ
２が“Ｌ" のレベルのままであり、“Ｈ" のレベルに戻
らない。このために、ダミークロックｄｕｍｃｌｋ１の
立ち下がりのタイミングを利用し、直列に接続された複
数個（ここでは３つ）のインバータ１７ａ、１７ｂおよ
び１７ｃとＮＯＲゲート１７ｄからなるパルス発生回路
部１７により“Ｈ" レベルのパルスを発生させ、この
Ｈ" レベルのパルスによってトランスファスイッチ７１
ｂとトランファスイッチ７３ｂを開くようにする。この
ようにしてダミークロックｄｕｍｃｌｋ２を“Ｈ" のレ
ベルにするように、予めデータを決めておくことが必要
である。

【００８１】この場合には、前述のダミー出力回路部６
５の場合とは逆に、２種のデータｄａｔａ１、ｄａｔａ
２に相当する部分をそれぞれ電源電圧Ｖｄおよびアース
に吊っておくことによって、ｄａｔａ１＝“Ｈ" および
ｄａｔａ２＝“Ｌ" になるようにしておく。より詳しく
説明すると、図７に示す逆相信号生成部７は、ダミーク
ロックｄｕｍｃｌｋ１に基づいてスイッチ動作を行うト
ランスファスイッチ７１ａ、７１ｂ、７３ａおよび７３
ｂを備えている。これらの４つのトランスファスイッチ
７１ａ、７１ｂ、７３ａおよび７３ｂの各々は、一つの
ｐＭＯＳトランジスタと一つのｎＭＯＳトランジスタと
を並列に接続して構成される。この場合、ダミークロッ
クｄｕｍｃｌｋ１は、インバータを通さずにトランスフ
ァスイッチ７１ａ、７１ｂ、７３ａおよび７３ｂ内の各
々のｎＭＯＳトランジスタに供給されると共に、インバ
ータ７０ａ、７０ｂ、７２ａおよび７２ｂをそれぞれ介
して上記トランスファスイッチ内の各々のｐＭＯＳトラ
ンジスタに供給される。

【００８２】上記のような構成のトランスファスイッチ
７１ａ、７３ａは、ダミークロックｄｕｍｃｌｋ１が立
ち上がって上記トランスファスイッチ内のｐＭＯＳトラ
ンジスタおよびｎＭＯＳトランジスタがオンの状態にな
ったときに、上記トランスファスイッチが開いて“Ｈ"
レベルの信号（データｄａｔａ１）を通過させる。さら
に、ダミークロックｄｕｍｃｌｋ１が立ち下がって上記
トランスファスイッチ内のｐＭＯＳトランジスタおよび
ｎＭＯＳトランジスタがオフの状態になったときに、上
記トランスファスイッチが閉じて“Ｈ”レベルの信号の
通過を抑止する。

【００８３】また一方で、上記のような構成のトランス
ファスイッチ７１ｂ、７３ｂは、ダミークロックｄｕｍ
ｃｌｋ１が立ち上がって上記トランスファスイッチ内の
ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオ
ンの状態になったときに、上記トランスファスイッチが
開いて“Ｌ”レベルの信号（データｄａｔａ２）を通過
させる。さらに、ダミークロックｄｕｍｃｌｋ１が立ち
下がって上記トランスファスイッチ内のｐＭＯＳトラン
ジスタおよびｎＭＯＳトランジスタがオフの状態になっ
たときに、上記トランスファスイッチが閉じて“Ｌ" レ
ベルの信号の通過を抑止する。

【００８４】さらに、図７に示す逆相信号生成部７は、
２つのトランスファスイッチ７１ａ、７３ａの共通の出
力端子に接続され、かつ、上記トランスファスイッチ７
１ａ、７３ａから送出される信号（データｄａｔａ１、
ｄａｔａ２）を保持する第１のラッチ回路を備えてい
る。この第１のラッチ回路は、２つのインバータ７４−
１、７４−２により構成される。さらに、図７の逆相信
号生成部７は、入力側が第１のラッチ回路の出力側に接
続されるインバータ７５と、ゲートがインバータ７５の
出力側に接続される最終段のｐＭＯＳトランジスタ７８
とを備えている。

【００８５】また一方で、図７の逆相信号生成部７は、
２つのトランスファスイッチ７１ｂ、７３ｂの共通の出
力端子に接続され、かつ、上記トランスファスイッチ７
１ｂ、７３ｂから送出される信号（データｄａｔａ１、
ｄａｔａ２）を保持する第２のラッチ回路を備えてい
る。この第２のラッチ回路は、２つのインバータ７６−
１、７６−２により構成される。さらに、図７の逆相信
号生成部７は、入力側が第２のラッチ回路の出力側に接
続されるインバータ７７と、ゲートがインバータ７７の
出力側に接続される最終段のｎＭＯＳトランジスタ７９
とを備えている。

【００８６】図７に示すように、最終段のｐＭＯＳトラ
ンジスタ７７のソースは電源電圧Ｖｄの高電圧側の電源
に接続され、最終段のｎＭＯＳトランジスタ７７のソー
スはアース等の低電圧側の電源に接続されている。さら
に、ｐＭＯＳトランジスタ７７のドレインは、ｎＭＯＳ
トランジスタ７９のドレインに接続されており、ダミー
入力回路部６４に供給すべき逆相ダミークロックｄｕｍ
ｃｌｋ２ｘが、上記のｐＭＯＳトランジスタおよびｎＭ
ＯＳトランジスタの接続箇所から出力される。

【００８７】ここで、ｄａｔａ２＝“Ｌ”に吊っている
側のトランスファスイッチ７１ｂ、７３ｂを制御する場
合に、上記トランスファスイッチのｐＭＯＳトランジス
タの側では、インバータ７０ｂ、７２ｂをそれぞれ介し
てダミークロックｄｕｍｃｌｋ１が供給されるので、上
記トランスファスイッチ内のｐＭＯＳトランジスタおよ
びｎＭＯＳトランジスタの両方とも開く期間が存在す
る。それゆえに、ダミークロックｄｕｍｃｌｋ１の立ち
下がりのタイミングを利用し、前述のパルス発生回路部
１７により“Ｈ”レベルの信号を発生させてダミークロ
ックｄｕｍｃｌｋ２が "Ｈ”のレベルになるように制御
する。

【００８８】図８および図９は、それぞれ、図１の実施
例および従来例の動作を説明するためのタイミングチャ
ートのその１およびその２である。ただし、ここでは、
位相比較部に入力される基準クロックｒｅｆｃｌｋとダ
ミークロックｄｕｍｃｌｋ３との位相差が零になってＤ
ＬＬ回路がロックオンの状態になっているときに、２種
のデータｄａｔａ１（“Ｌ”レベル）、ｄａｔａ２
（“Ｈ”レベル）を読み出し続けている場合の時間
（ｔ）に対する各部の信号波形の変化を説明することと
する。

【００８９】図８のタイミングチャートに示すように、
第１のクロックＣＬＫ（図８の（ａ））と、この第１の
クロックＣＬＫに対して１８０°位相がずれた第２のク
ロック／ＣＬＫ（図８の（ｂ））は、ＤＬＬ回路のリア
ル回路内の入力回路部に供給される。これらの第１のク
ロックＣＬＫおよび第２のクロック／ＣＬＫに対し同じ
遅延量ｔ１の時間遅れでもって、第１の入力クロックｃ
ｌｋｚおよび第２の入力クロックｃｌｋｂｚが入力回路
部から出力される（図８の（ｃ）、（ｄ））。さらに、
第１の入力クロックｃｌｋｚおよび第２の入力クロック
ｃｌｋｂｚに対し同じ遅延量ｔｄの時間遅れでもって、
第１の内部クロックｃｌｋｄおよび第２の内部クロック
ｃｌｋｂｄが、第１および第２のディレイ素子回路部か
らそれぞれ出力される（図８の（ｄ）、（ｅ））。

【００９０】さらに、図８のタイミングチャートに示す
ように、第１の内部クロックｃｌｋｄおよび第２の内部
クロックｃｌｋｂｄの立ち上がりに同期して、２種のデ
ータｄａｔａ１（“Ｌ”レベル）、ｄａｔａ２（“Ｈ”
レベル）が、出力信号Ｄｏｕｔ（出力データＤＱ）とし
て出力回路部から出力される（図８の（ｇ）、（ｈ）お
よび（ｉ））。より厳密にいえば、第１の内部クロック
ｃｌｋｄおよび第２の内部クロックｃｌｋｂｄに対し同
じ遅延量ｔ２の時間遅れでもって、クロックの一周期の
半分の期間毎に２種のデータｄａｔａ１、ｄａｔａ２が
交互に出力される。

【００９１】また一方で、図９のタイミングチャートに
示すように、第１の入力クロックｃｌｋｚおよび第２の
入力クロックｃｌｋｂｚと同じ時間遅れを有する入力ダ
ミークロックｄｕｍｃｌｋ０が、ダミー回路内のダミー
ディレイ素子回路部に供給される（図９の（ｊ））。こ
れと同時に、入力ダミークロックｄｕｍｃｌｋ１と逆相
の関係にある基準クロックｒｅｆｃｌｋが位相比較部に
供給される（図９の（ｋ））。さらに、入力ダミークロ
ックｄｕｍｃｌｋ０に対し遅延量ｔｄの時間遅れでもっ
て、ダミークロックｄｕｍｃｌｋ１がダミーディレイ素
子回路部から出力される（図９の（ｌ））。

【００９２】本実施例の場合、ダミークロックｄｕｍｃ
ｌｋ１に対し遅延量ｔ２の時間遅れを有するダミークロ
ックｄｕｍｃｌｋ２が、ダミー出力回路部からダミー入
力回路部へ供給されると共に（図９の（ｍ））、ダミー
クロックｄｕｍｃｌｋ２と逆相の関係にある逆相ダミー
クロックｄｕｍｃｌｋ２ｘが、逆相信号生成部からダミ
ー入力回路部へ供給される（図９の（ｎ））。

【００９３】これに対して、従来例の場合、ダミークロ
ックｄｕｍｃｌｋ１に対し遅延量ｔ２の時間遅れを有す
るダミークロックｄｕｍｃｌｋ２が、ダミー出力回路部
からダミー入力回路部へ供給されると共に（図９の
（ｐ））、ＤＣレベルの基準電圧Ｖｒｅｆがダミー入力
回路部へ供給される（図９の（ｑ））。換言すれば、本
実施例の場合、ダミー回路内のダミー入力回路部の入力
側には、リアル回路内の入力回路部の入力側と同じよう
に、ダミークロックｄｕｍｃｌｋ２および逆相ダミーク
ロックｄｕｍｃｌｋ２ｘが相補クロック形式で入力され
る。上記のような構成においては、従来例のＤＣレベル
の基準信号Ｖｒｅｆの代わりに、逆相信号生成部にて生
成された逆相信号をダミー入力回路部に入力することに
よって、互いに相補関係にある２つのダミークロックが
入力されることになるので、入力回路部のクロックの通
過時間とダミー入力回路部のダミークロックの通過時間
との間の誤差を比較的小さくすることができる。

【００９４】それゆえに、本実施例においては、ダミー
クロックｄｕｍｃｌｋ２に対して入力回路部の遅延量と
ほぼ同じ遅延量ｔ１でもって、ダミークロックｄｕｍｃ
ｌｋ３が出力される（図９の（ｏ））。これに対し、従
来例の場合、ダミークロックｄｕｍｃｌｋ２に対して入
力回路部の遅延量より多い遅延量ｔ１＋αでもって、ダ
ミークロックｄｕｍｃｌｋ３が出力される（図９の
（ｒ））。

【００９５】図１０は、図１の実施例および従来例にお
いてクロックがＤＬＬ回路を通過する様子を示すタイミ
ングチャートである。ここでは、第１のクロックＣＬＫ
および第２のクロック／ＣＬＫがリアル回路内の入力回
路部を通過する様子を実線で示し、ダミークロックがダ
ミー回路内のダミー入力回路部（すなわち、差動入力
側）を通過するときの様子を破線で示す。

【００９６】図１０の上部に示す従来例の場合、第１の
クロックＣＬＫがリアル回路内の入力回路部を通過する
時間と、ダミークロックがダミー回路内のダミー入力回
路部を通過する時間との差はａとなる。これに対し、図
１０の下部に示す本実施例の場合、第１のクロックＣＬ
Ｋがリアル回路内の入力回路部を通過する時間と、ダミ
ークロックがダミー回路内のダミー入力回路部を通過す
る時間との差はｂとなり、従来例の場合の時間ａよりも
αだけ小さくなる（ａ−ｂ＝α）。換言すれば、ａ−ｂ
＝αの分だけ、本実施例の場合のダミー回路内のダミー
入力回路部の通過時間が、リアル回路内の入力回路部を
通過する時間により近くなり、入力回路部のクロックの
通過時間とダミー入力回路部のダミークロックの通過時
間との間の誤差を比較的小さくすることができる。

【００９７】図１１は、従来例のクロックと出力データ
との関係を示すタイミングチャートであり、図１２は、
図１の実施例におけるクロックと出力データとの関係を
示すタイミングチャートである。図１１に示す従来例に
おいては、前述のように、入力回路部のクロックの通過
時間とダミー入力回路部のダミークロックの通過時間と
の間の誤差が本実施例よりもα分だけ大きいので、デー
タの不確定期間も、第１および第２のクロックＣＬＫ、
／ＣＬＫの各々に対してα分だけ位相が早い側にずれ
る。ここで、データの不確定期間を図１１の破線のよう
に規定した場合、データがアクセス可能であることを示
すデータの有効期間がα分ずれるために、実効的なデー
タの有効期間が実質的に減少することになる。

【００９８】これに対し、図１２に示す本実施例におい
ては、入力回路部のクロックの通過時間とダミー入力回
路部のダミークロックの通過時間との間の誤差が従来例
よりもα分小さくなるので、データの不確定期間もその
分小さくなる。それゆえに、従来例に比べて、データの
有効期間を広く確保することが可能になる。なお、これ
までは、ダミー出力回路部とほぼ同じ構成の逆相信号生
成部を設けることによって、ダミークロックと逆相の関
係にある逆相信号を生成しているが、本発明では、この
ような構成に限定されるものではない。例えば、上記の
逆相信号生成部の代わりに、周囲温度や電源電圧等の変
動に関係なくダミークロックと正確に逆相の関係にある
逆相信号を生成する機能を有する回路を、任意のトラン
ジスタやインバータ等により構成してもよい。

【００９９】

【発明の効果】以上説明したように、本発明によれば、
クロック安定化回路内の入力初段回路部と同じ相補クロ
ック形式で、第１のフィードバッククロックと、この第
１のフィードバッククロックに対し逆相の関係にある第
２のフィードバッククロックとを同時にダミー入力回路
部に入力するので、従来のようにＤＣレベルの基準信号
を使用する場合よりも、ダミー回路全体のモニタ時間の
誤差を小さくすることが可能になる。さらに、データが
アクセス可能であることを示すデータの有効期間をより
広く確保することが可能になる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】図１の実施例の入力初段回路部の具体的な構成
を示す回路図である。

【図３】図１の実施例のディレイ素子回路部およびディ
レイ素子制御回路部の具体的な構成を示す回路図であ
る。

【図４】図１の実施例の出力回路部の具体的な構成を示
す回路図である。

【図５】従来例のダミー回路の具体的な構成を示す回路
図である。

【図６】図１の実施例のダミー回路の具体的な構成を示
す図（その１）である。

【図７】図１の実施例のダミー回路の具体的な構成を示
す図（その２）である。

【図８】図１の実施例および従来例の動作を説明するた
めのタイミングチャート（その１）である。

【図９】図１の実施例および従来例の動作を説明するた
めのタイミングチャート（その２）である。

【図１０】図１の実施例および従来例においてクロック
がＤＬＬ回路を通過する様子を示すタイミングチャート
である。

【図１１】従来例のクロックと出力データとの関係を示
すタイミングチャートである。

【図１２】図１の実施例におけるクロックと出力データ
との関係を示すタイミングチャートである。

【図１３】従来のクロック安定化回路の構成を示すブロ
ック図である。

【符号の説明】

１…クロック安定化回路 ２…クロック入力回路部 ２ａ…第１の入力初段回路部 ２ｂ…第２の入力初段回路部 ３ａ…第１のディレイ素子回路部 ３ｂ…第２のディレイ素子回路部 ４…ディレイ素子制御回路部 ５…出力回路部 ６…ダミー回路 ７…逆相信号生成部 ８…分周器 ９…位相比較部 ２０ａ、２２ａ…ｐＭＯＳトランジスタ ２１ａ、２３ａ…ｎＭＯＳトランジスタ ２０ｂ、２２ｂ…ｐＭＯＳトランジスタ ２１ｂ、２３ｂ…ｎＭＯＳトランジスタ ３２…インバータ列 ３３−１〜３３−ｎ…ＡＮＤゲート ３４−１〜３４−ｎ…ｎＭＯＳトランジスタ ４１…デコーダ ４２…アップ・ダウンカウンタ ５０ａ、５０ｂ、５２ａおよび５２ｂ…インバータ ５１ａ、５１ｂ、５３ａおよび５３ｂ…トランスファス
イッチ ６３…ダミーディレイ素子回路部 ６４…ダミー入力回路部 ６５…ダミー出力回路部 ７０ａ、７０ｂ、７２ａおよび７２ｂ…インバータ ７１ａ、７１ｂ、７３ａおよび７３ｂ…トランスファス
イッチ ８０ａ、８０ｂ、８２ａおよび８２ｂ…インバータ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B024 AA04 BA21 BA29 CA07 5B079 BC03 CC02 DD03 DD05 DD06 DD20 5J001 AA05 BB00 BB02 BB08 BB11 BB12 BB14 BB15 BB22 BB24 BB25 CC00 DD02 DD03 DD04

Claims (2)

【特許請求の範囲】
1. 【請求項１】 相補クロックである第１のクロックおよ
   び第２のクロックを受け、該第１および第２のクロック
   と所定の位相関係を有する第１の内部クロックおよび第
   ２の内部クロックを生成するクロック安定化回路を有す
   る半導体装置において、前記クロック安定化回路は、 前記第１および第２のクロックを受けるクロック入力回
   路部と、 相補クロックである第１のフィードバッククロックおよ
   び第２のフィードバッククロックを受け、前記クロック
   入力回路部における前記第１および第２のクロックの遅
   延時間と同等の遅延時間を有するダミー入力回路部とを
   含むことを特徴とする半導体装置。
2. 【請求項２】 前記クロック安定化回路は、さらに、 前記第１のクロックまたは第２のクロックを位相調整し
   て生成された単相フィードバッククロックに応答して前
   記第１のフィードバッククロックを生成する第１のダミ
   ー出力回路部と、 前記単相フィードバッククロックに応答して前記第２の
   フィードバッククロックを生成する第２のダミー出力回
   路部とを含むことを特徴とする請求項１記載の半導体装
   置。