JP2001024452A - マルチプル差分ペア回路 - Google Patents
マルチプル差分ペア回路Info
- Publication number
- JP2001024452A JP2001024452A JP2000153337A JP2000153337A JP2001024452A JP 2001024452 A JP2001024452 A JP 2001024452A JP 2000153337 A JP2000153337 A JP 2000153337A JP 2000153337 A JP2000153337 A JP 2000153337A JP 2001024452 A JP2001024452 A JP 2001024452A
- Authority
- JP
- Japan
- Prior art keywords
- pair circuit
- transistor
- differential
- circuit
- transconductance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
- H03F3/45085—Long tailed pairs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
- Networks Using Active Elements (AREA)
Abstract
を有する、トランジスタの対からなるマルチプル差分ペ
ア回路を提供すること。 【解決手段】 バイアス電流I0に対し、線形に変化す
るトランスコンダクタンスgmを有する、マルチプル差
分ペア回路において、前記回路は、並列に接続された複
数の差分トランジスタペア回路を有し、前記差分トラン
ジスタペア回路は、指数関数的でない電圧−電流(V−
I)特性を有するトランジスタから構成されることを特
徴とする。
Description
分トランジスタペア回路に関する。
適宜の入力オフセット電圧を有する、並列に動作するト
ランジスタからなるN個の差分ペアからなる。このマル
チプル差分ペア回路は、公知であり、多くのアプリケー
ション、たとえば、増幅器、ミキサ、フィルタ、あるい
は他の活性素子に使用されている。バイポーラテクノロ
ジーを用いて、実現した従来の複数の差分ペア回路の詳
細な議論は、B. Gilbert, 著の“The Multi-Tanh Princ
iple:A Tutorial Overview,”IEEE J. of Solid-State
Circuits, Vol. 33, 2-17 (Jan. 1998)を参照のこ
と。
ジスタペア回路201−1〜200−5からなる、5個
の差分対からなるマルチプル差分ペア回路100が示さ
れている。代表的な差分トランジスタペア回路200
を、図2を参照して次に説明する。5個の差分トランジ
スタペア回路のうち、4個の差分トランジスタペア回路
200−1、200−2、200−4、200−5につ
いて、それぞれ図1に示すように、オフセット電圧Δ−
1、Δ−2、Δ−3、Δ−4を有する。マルチプル差分
ペア回路の中央部にある、差分トランジスタペア回路2
00−3は、オフセット電圧を有さないが、他の差分ト
ランジスタペア回路200−1、200−2、200−
4、200−5は、それぞれ対応するオフセット電圧Δ
を有する。差分トランジスタペア回路200−Nは、中
央部の差分トランジスタペア回路200−3から離れる
につれて、オフセット電圧Δは、累進的に増加し、すな
わち±Δ、±2Δ等の値をとる。このように構成した回
路は、等距離オフセットマルチプル差分ペア回路と称す
る。
路200のブロック図である。差分トランジスタペア回
路200を含む、2個のトランジスタデバイス210−
1、210−2は同一(すなわち完全にマッチングして
いる)である。ある電圧VINがあると、所望の出力電流
I1、I2が、バイアス電流IOを変えることにより、差
分トランジスタペア回路200から得られる。
ラトランジスタにより構成されたバイポーラ差分トラン
ジスタペア回路200は、明確に規定された電圧−電流
(V−I)特性を有する。差分トランジスタペア回路2
00は、バイポーラトランジスタ(あるいは、バイポー
ラトランジスタのように動作する、サブしきい値範囲で
動作するCMOSトランジスタ)を用いて、実現できる
が、電圧−電流(V−I)特性は、指数関数的である。
図3は、差分トランジスタペア回路200の電圧−電流
(V−I)特性300を示す。指数関数的な電圧−電流
(V−I)特性を有するトランジスタは、バイアス電流
に線形に比例するトランスコンダクタンスgmを有する
マルチプル差分ペア回路100を得るために必要である
と考えられている。
ペア回路の上記の欠点を改善するために、指数関数的で
ない電圧−電流(V−I)特性を有する、トランジスタ
の対からなるマルチプル差分ペア回路が必要とされてい
る。さらにまた、トランジスタの技術とは別に、線形機
能と線形同調機能の両方を提供するマルチプル差分ペア
回路が必要とされている。
ペア回路は、バイアス電流I0に比例した、トランスコ
ンダクタンスgmを有する。本発明の一態様によれば、
差分トランジスタペア回路を構成するために、指数関数
的でない電圧−電流(V−I)特性を有するトランジス
タが用いられる。本発明の一実施例においては、トラン
ジスタは、MOSトランジスタで具体化される。かくし
て、本発明によれば、どのようなトランジスタ技術でも
構成でき、バイアス電流に比例するトランスコンダクタ
ンスgmを有する、マルチプル差分ペア回路を得ること
ができる。
と、有効トランスコンダクタンスgmは、(i)バイア
ス電流に線形に依存し、(ii)使用されるデバイスの
電圧−電流(V−I)特性に無関係となる。かくして本
発明によれば、、バイアス電流に線形に依存するトラン
スコンダクタンスgmを有することになるマルチプル差
分ペア回路は、どのようなトランジスタ技術を用いても
形成することができる。かくして、指数関数的な電圧−
電流(V−I)特性を有するトランジスタは必要とされ
ない。かくして、本発明によれば、マルチプル差分ペア
回路の動作に大きな影響を与えることなく、ある技術か
ら別の技術にマルチプル差分ペア回路が移行できる。
スタは指数関数的でない電圧−電流(V−I)特性を有
するトランジスタの差分ペアを用いて、バイアス電流I
0に対し線形なトランスコンダクタンスgmを与えること
ができる。
は、図1に示した従来のマルチプル差分ペア回路100
と同様に構成されるが、本発明の特徴と機能を与えるよ
う、部分的に変更されている。本発明の特徴によれば、
差分トランジスタペア回路200−Nのそれぞれのトラ
ンジスタデバイス210−1、210−2は、MOSト
ランジスタのような指数関数的でない電圧−電流(V−
I)特性を有する。かくして、本発明のマルチプル差分
ペア回路100は、使用するトランジスタの種類を考慮
することなく、構成することができる。
ス電流に比例するトランスコンダクタンスgmを有す
る。このような線形性の同調性は、バイポーラ、あるい
は疑似(すなわち、指数関数的な電圧−電流(V−I)
特性を有する)バイポーラのトランジスタ技術からのみ
形成できると考えられていた。差分トランジスタペア回
路200のトランスコンダクタンスgmの特性400を
図4に示す。一般的に、トランスコンダクタンスg
mは、差分トランジスタペア回路200の出力電流I1、
I2の、バイアス電流I0が一定に維持したときに、入力
電圧VINの増分変化に対する変化の比率である。
のトランジスタデバイス210−1、210−2がある
時に、差分トランジスタペア回路200の増分トランス
コンダクタンスgmは次式で表される。
スgm特性400は、Vinの左右対称関数である。トラ
ンスコンダクタンスgm特性400の形状は、差分トラ
ンジスタペア回路200内のトランジスタデバイス21
0−1、210−2内の電圧−電流(V−I)特性に大
きく依存する。しかし、本発明は、トランスコンダクタ
ンスgm特性400の領域は、デバイスの特性とは完全
に独立していることを見いだした。トランスコンダクタ
ンスgm特性400の領域では、出力電流I1、I2の絶
対変化に等しい。
対変化は、バイアス電流I0に等しい。かくして以下の
式が得られる。
ランスコンダクタンスgm特性400の領域の一定性
は、本発明により見いだされた2つの特性である。
00からなる、仮説的なマルチプル差分ペア回路100
を考えてみる。図5は、マルチプル差分ペア回路100
のトランスコンダクタンスgmmdpを同一のΔ−離間し
たgm関数の和として表している。図5に示すように、
この回路のトランスコンダクタンスgmは、無限の同一
のΔ離間したgmdpの関数の和である。言い換えると、
次式で表すことができる。
期的偶関数(周期はΔ)である。かくして、トランスコ
ンダクタンスgmは、次式で表すことができる。
すべての高次の係数(a k、k≧1)は、そのリップル
を決定する。
域±Δ/2内にのみあることになる。図6は、Δ領域内
のマルチプル差分ペア回路100のトランスコンダクタ
ンスgmmdpを「スライスし、重ね合わせた」gmdpの
関数として示す。言い換えると、図6に示すように、領
域±Δ/2内のgmmdpは、1つのgmdp関数を、Δの
ピースにスライスし、それらを互いにその上に重ね合わ
せた結果と見ることができる。かくして、領域±Δ/2
内のgmmdpの領域は、1個のgmdpのカーブの領域
と、全領域と等しくなる、すなわち、次式で表される。
タのバイアス(I0とΔ)にのみ依存し、電圧−電流
(V−I)特性には依存しない。高い線形性(小さなR
(Vin))は、オフセット電圧Δを適宜選択することに
より達成できる。
なる。
線形化されると、有効トランスコンダクタンスgmは、
(i)バイアス電流に線形に依存し、(ii)使用され
るデバイストランジスタデバイス210の電圧−電流
(V−I)特性には無関係となることを示している。さ
らにまた、数9は、トランスコンダクタンスgmが、I0
とΔを温度と電源とプロセスに無関係にすることによ
り、トランスコンダクタンスgmは、温度と電圧とプロ
セスに無関係にすることができることを示している。こ
れは、公知のバンドギャップベースのバイアス技術を用
いた技術で達成できる。
用いた、マルチプル差分ペア回路100のトランスコン
ダクタンスgmは、3つの異なる領域を有する。すなわ
ち、中央領域と2つの端領域である。この中央領域は、
次式が得られる、入力電圧V inの範囲である。
ルチプル差分ペア回路100の動作と特性は、上記した
ように、無限のペア回路、マルチプル差分ペア回路10
0のそれと同一となる。(i)マルチプル差分ペア回路
100内で使用されるペアの数と、(ii)選択された
技術と、(iii)オフセット電圧Δに依存して中央領
域が存在することもあり、あるいは存在しないこともあ
る。
の差分トランジスタペア回路200を有する効果は、端
部の領域で観測できる。端領域においては、次式が当て
はまる。
な値を有する。バイポーラ回路の端部領域は、I0では
変化しないが、MOS回路の端部領域は、I0で大きく
なる。この差は、バイポーラ差分トランジスタペア回路
200のgmdpの拡散は、I0では変化しないが、MO
S差分トランジスタペア回路200のgmdpの拡散は、
I0 2で増加するという事実から、直接導き出された結論
である。
オフセットのマルチプル差分ペア回路のトランスコンダ
クタンスgmの特性700を示す。図7に示すように、
MOSマルチプル差分ペア回路100の端部領域71
0、730の増加は、利用可能な中央領域720の現象
を引き起こす。しかし、MOS技術で実現された、マル
チプル差分ペア回路100は、合理的な入力線形範囲を
提供し、電流チューニングによる線形の10倍(decad
e)を示す。
図。
(V−I)特性を表す図。
ンダクタンスgmを表す図。
て、マルチプル差分ペア回路のトランスコンダクタンス
gmmdpを表す図。
て、Δ領域内のマルチプル差分ペア回路のトランスコン
ダクタンスgmmdpを表す図。
オフセットのマルチプル差分ペア回路のトランスコンダ
クタンスgmを表す図。
Claims (14)
- 【請求項1】 バイアス電流I0に対し、線形に変化す
るトランスコンダクタンスgmを有する、マルチプル差
分ペア回路において、 前記回路は、並列に接続された複数の差分トランジスタ
ペア回路を有し、 前記差分トランジスタペア回路は、指数関数的でない電
圧−電流(V−I)特性を有するトランジスタから構成
されることを特徴とするマルチプル差分ペア回路。 - 【請求項2】 前記トランジスタは、MOSトランジス
タであることを特徴とする請求項1記載のマルチプル差
分ペア回路。 - 【請求項3】 前記差分トランジスタペア回路の各制御
端末は、結合されていることを特徴とする請求項1記載
のマルチプル差分ペア回路。 - 【請求項4】 前記差分トランジスタペア回路の各出力
端末は、結合されていることを特徴とする請求項1記載
のマルチプル差分ペア回路。 - 【請求項5】 前記トランスコンダクタンスgmは、印
加電圧Vinが変化しても一定であることを特徴とする請
求項1記載のマルチプル差分ペア回路。 - 【請求項6】 前記トランスコンダクタンスgmは、バ
イアス電流I0が変化すると、線形に変化することを特
徴とする請求項1記載のマルチプル差分ペア回路。 - 【請求項7】 バイアス電流I0に対し、マルチプル差
分ペア回路のトランスコンダクタンスgmを線形に変化
させる方法において、 (A)複数の差分トランジスタペア回路を並列に接続す
るステップと、 前記差分トランジスタペア回路は、指数関数的でない電
圧−電流(V−I)特性を有するトランジスタから構成
され、 (B)バイアス電流I0を、各差分対に流すことによ
り、前記マルチプル差分ペア回路のトランスコンダクタ
ンスgmを変化させるステップを有することを特徴とす
るマルチプル差分ペア回路のトランスコンダクタンスg
mを線形に変化させる方法。 - 【請求項8】 前記トランジスタは、MOSトランジス
タであることを特徴とする請求項7記載の方法。 - 【請求項9】 (C)前記差分トランジスタペア回路の
制御端末を接続するステップをさらに有することを特徴
とする請求項7記載の方法。 - 【請求項10】 (C)前記差分トランジスタペア回路
の出力端末を接続するステップことを特徴とする請求項
7記載の方法。 - 【請求項11】 バイアス電流I0に対し、線形に変化
するトランスコンダクタンスgmを有する、マルチプル
差分ペア回路において、 並列に接続された複数の差分トランジスタペア回路と、 前記差分トランジスタペア回路は、指数関数的でない電
圧−電流(V−I)特性を有するトランジスタから構成
され、 オフセット電圧Δを、前記差分トランジスタペア回路の
それぞれに加える、電圧ソースとバイアス電圧I0を、
前記差分トランジスタペア回路のそれぞれに加える、電
流ソースとを有することを特徴とするマルチプル差分ペ
ア回路。 - 【請求項12】 ゲイン制御回路において、 バイアス電流I0に対し、線形に変化するトランスコン
ダクタンスgmを有する、マルチプル差分ペア回路を有
し、 前記マルチプル差分ペア回路は、並列に接続された、複
数の差分トランジスタペア回路からなり、 前記差分トランジスタペア回路は、指数関数的でない電
圧−電流(V−I)特性を有するトランジスタから構成
されることを特徴とするゲイン制御回路。 - 【請求項13】 アナログマルチプライヤにおいて、 バイアス電流I0に対し、線形に変化するトランスコン
ダクタンスgmを有する、マルチプル差分ペア回路を有
し、 前記マルチプル差分ペア回路は、並列に接続された、複
数の差分トランジスタペア回路からなり、 前記差分トランジスタペア回路は、指数関数的でない電
圧−電流(V−I)特性を有するトランジスタから構成
されることを特徴とするアナログマルチプライヤ。 - 【請求項14】 フィルタ回路において、 バイアス電流I0に対し、線形に変化するトランスコン
ダクタンスgmを有する、マルチプル差分ペア回路を有
し、 前記マルチプル差分ペア回路は、並列に接続された、複
数の差分トランジスタペア回路からなり、 前記差分トランジスタペア回路は、指数関数的でない電
圧−電流(V−I)特性を有するトランジスタから構成
されることを特徴とするフィルタ回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/322961 | 1999-05-28 | ||
US09/322,961 US6211717B1 (en) | 1999-05-28 | 1999-05-28 | Multiple differential pair transistor architecture having transconductance proportional to bias current for any transistor technology |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001024452A true JP2001024452A (ja) | 2001-01-26 |
JP3664946B2 JP3664946B2 (ja) | 2005-06-29 |
Family
ID=23257205
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000153337A Expired - Fee Related JP3664946B2 (ja) | 1999-05-28 | 2000-05-24 | マルチプル差分ペア回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6211717B1 (ja) |
EP (1) | EP1056195B1 (ja) |
JP (1) | JP3664946B2 (ja) |
KR (1) | KR20010029754A (ja) |
DE (1) | DE60044961D1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20050026668A (ko) | 2003-09-09 | 2005-03-15 | 한국전자통신연구원 | 트라이오드영역형 트랜스컨덕터의 고선형과 저왜곡화 방법및 이를 적용한 트라이오드영역형 트랜스컨덕터 회로 |
US7960436B2 (en) * | 2006-06-05 | 2011-06-14 | Valeant Pharmaceuticals International | Substituted arylamino-1,2,3,4-tetrahydro naphthalenes and-2,3-dihydro-1H-indenes as potassium channel modulators |
KR100768091B1 (ko) | 2006-08-25 | 2007-10-17 | 한국전자통신연구원 | 넓은 선형 범위를 갖는 트라이오드 영역형 트랜스컨덕터회로 |
US9024387B2 (en) | 2012-06-25 | 2015-05-05 | International Business Machines Corporation | FinFET with body contact |
US9018713B2 (en) | 2012-06-25 | 2015-04-28 | International Business Machines Corporation | Plural differential pair employing FinFET structure |
RU199328U1 (ru) * | 2020-03-11 | 2020-08-28 | Максим Игоревич Кузьменко | Составной транзистор |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2687713B2 (ja) * | 1990-10-30 | 1997-12-08 | 日本電気株式会社 | 対数増幅回路 |
JPH088457B2 (ja) * | 1992-12-08 | 1996-01-29 | 日本電気株式会社 | 差動増幅回路 |
US5602504A (en) * | 1995-09-15 | 1997-02-11 | National Science Council | Four-quadrant three-input multiplier |
-
1999
- 1999-05-28 US US09/322,961 patent/US6211717B1/en not_active Expired - Lifetime
-
2000
- 2000-05-15 EP EP00304051A patent/EP1056195B1/en not_active Expired - Lifetime
- 2000-05-15 DE DE60044961T patent/DE60044961D1/de not_active Expired - Lifetime
- 2000-05-24 JP JP2000153337A patent/JP3664946B2/ja not_active Expired - Fee Related
- 2000-05-27 KR KR1020000028842A patent/KR20010029754A/ko active Search and Examination
Also Published As
Publication number | Publication date |
---|---|
EP1056195A2 (en) | 2000-11-29 |
US6211717B1 (en) | 2001-04-03 |
KR20010029754A (ko) | 2001-04-16 |
EP1056195A3 (en) | 2004-07-28 |
DE60044961D1 (de) | 2010-10-28 |
EP1056195B1 (en) | 2010-09-15 |
JP3664946B2 (ja) | 2005-06-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Kuo et al. | A linear MOS transconductor using source degeneration and adaptive biasing | |
JP3361021B2 (ja) | フィルタ回路 | |
Roh | High-gain class-AB OTA with low quiescent current | |
EP0561099B1 (en) | Circuit device for suppressing the dependence from temperature and production process variables of the transconductance of a differential transconductor stage | |
CN1112764C (zh) | 连续时间电路及其制造方法 | |
Gupta et al. | Low-voltage low-power FGMOS based VDIBA and its application as universal filter | |
US7271647B2 (en) | Active polyphase filter | |
US6538491B1 (en) | Method and circuits for compensating the effect of switch resistance on settling time of high speed switched capacitor circuits | |
Singh et al. | Realization of current mode universal shadow filter | |
Minch | Multiple-input translinear element log-domain filters | |
US6466090B1 (en) | Digitally programmable continuous-time modules for signal processing | |
JP3664946B2 (ja) | マルチプル差分ペア回路 | |
El-Masry et al. | CMOS micropower universal log-domain biquad | |
EP1811662B1 (en) | A lowpass biquad VGA filter | |
JPS63136707A (ja) | フィルタ回路およびそれを用いたフィルタ装置 | |
Chaichana et al. | Current-mode MISO filter using CCCDTAs and grounded capacitors | |
Leuciuc et al. | A highly linear low-voltage MOS transconductor | |
WO2008023530A1 (en) | Transconductance amplifier | |
EP1213724B1 (en) | Process-insensitive, highly-linear constant transconductance circuit | |
Groenewold et al. | Micro-power analog-filter design | |
JPH10322143A (ja) | Ac結合回路 | |
Mehrmanesh et al. | An ultra low-voltage Gm-C filter for video applications | |
JP2003124751A (ja) | 半導体集積回路 | |
JP2006157376A (ja) | 差動増幅回路 | |
Ramirez-Angulo et al. | Large f/sub 0/Q second order filters using multiple output OTAs |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050307 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050330 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090408 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090408 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100408 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110408 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120408 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130408 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130408 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140408 Year of fee payment: 9 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |