【発明の詳細な説明】
ガロア体における乗算回路およびエラー訂正デコーダにおけるこの種の回路の使
用
技術分野
本発明は、ガロア体における乗算回路およびエラー訂正デコーダにおける上記
回路の使用に関する。
背景技術
ガロア体における四則演算は、若干の用途において有用である。重要な用途は
ＢＣＨタイプ、特に、リード・ソロモン・タイプのサイクリッド・コードに依拠
する伝送エラーを訂正するコーダおよびデコーダの構成にある（Ｂｅｒｌｅｋａ
ｍｐ，“Ａｌｇｅｂｒａｉｃ Ｃｏｄｉｎｇ Ｔｈｅｏｒｙ”，Ｍｃ Ｇｒａｗ
−Ｈｉｌｌ社（１９６８）参照）。他の使用例は、暗号化装置の構成にある。こ
のような計算を実行する場合、乗算回路のコンセプトが、システムの複雑性およ
び実行速度の観点における中心問題である。上記回路は、超大規模集積回路（Ｖ
ＬＳＩ）の制約を受け、妥当なコストで多量の数値情報量を処理できなければな
らない。
基数２m（ｍは、１よりも大きい整数を表す）のガロア体ＧＦ（２m）に関心が
持たれている。ガロア体ＧＦ（２m）の構成に使用するｍ次の母多項式ｆ（ｘ）
＝ｘm＋ｆm-1ｘm-1＋ｆm-2ｘm-2＋．．．＋ｆ1ｘ＋ｆ0を挙げる。ここで、係数
ｆi（０≦ｉ＜２m−１）は、ガロア体ＧＦ（２m）（ｆi＝０または１）ではｆo
＝１であり、αは、多項式ｆ（ｘ）の根であるＧＦ（２m）の原始要素である。
αの連続冪αi（０≦ｉ＜２m−１）は、ＧＦ（２m）のゼロでない２m−１の要素
を定義する。
原始要素αに関連するガロア体ＧＦ（２m）の、いわゆる標準ベースは、要素
α0＝１，α1＝α，α2，．．．．．，αm-1から構成される。ガロア体ＧＦ（２m
）のすべての要素Ａは、標準ベース（１，α，．．．，αm-1）におけるＡの座
標を構成するビット（ａ0，ａ1，．．，．，ａm-1）の特異のｍヶ組によって表
現できる： 他のベースは、ガロア体ＧＦ（２m）で定義される。事実、ガロア体ＧＦ（２m
）は、更に、ガロア体ＧＦ（２m）上のｍ次元のベクトル空間として考え得るの
で、ＧＦ（２m）の独立の線形要素のすべてのｍヶ組は、ベースを構成する。特
に、ＧＦ（２m）のすべての要素ｘについて下式で定義される、いわゆる“トレ
ース”関数Ｔｒ（，）の特性から、標準ベース（１，α，．．．，αm-1）の、
いわゆる、デュアルベース（βo，βl，，．．．，βm-1）を定義できる：
この関数Ｔｒは、線形であり、ＧＦ（２）内にその数値を取る。標準ベース（
１，α，．．．，αm-1）のデュアルベースは、ＧＦ（２m）の要素の特異なｍ組
（βo,βl，，．．．，βm-1）である。例えば、０≦ｉ，ｋ≦ｍ−１およびｉ≠
ｋの場合、Ｔｒ（αiβi）＝１，Ｔｒ（αiβk）＝０である。ガロア体ＧＦ（２m
）のすべての要素Ｂは、デュアルベース（βo，βl，，．．．，βm-1）におけ
るその座標を構成するビット（ｂ’o，ｂ’l，，．．．，ｂ’m-1）の特異なｍ
組によって表現できる：
ここで、ｂ’1＝Ｔｒ（Ｂαi）である。
Ｂｅｒｌｅｋａｍｐの論文“Ｂｉｔ−Ｓｅｒｉａｌ Ｒｅｅｄ−Ｓｏｌｏｍｏ
ｎ Ｅｎｃｏｒｄｅｒｓ）”（ＩＥＥＥ Ｔｒａｎｓ．ｏｎ Ｉｎｆｏｒｍａｔ
ｉｏｎ Ｔｈｅｏｒｙ，Ｖｏｌ．ＩＴ−２８，Ｎｏ．６，１９８２年１１月）に
は、リード・ソロモン・コーダに使用できる乗算回路が記載されており、この場
合、オペランドＡの１つは、標準ベースで表され（関係式（１））、他のオペラ
ンドＢは、デュアルベースで表され（関係式（２））、結果Ｃ＝ＡＢは、デュア
ルベースとして形成される： デュアルベースの上記乗算回路は、ビットがサイクル毎に重さ最小のビットで
始まることにもとづき、ｍのクロックサイクルにおいて２つのオペランドの積Ｃ
＝ＡＢのデュアルベースからなる座標を連続的に供給する。
デュアルベースのこの種の乗算器は、リード・ソロモン・コーダの構成に使用
されている。リード・ソロモン・コーダによって実行される乗算の場合、オペラ
ンドの１つは固定される。即ち、これは、コードの生成多項式の係数に対応する
。上記係数を標準ベース（オペランドＡ）で表現するのは容易である。かくして
、必要な論理ゲート数を減少できる。この構成モードは、Ｂｅｒｌｅｋａｍｐの
上記論文に記載されている（ヨーロッパ特許００６６６１８も参照）。オペラン
ドＡを１つの乗算から他の乗算に変更できる事例は、Ｈｓｕらの論文“Ａ ｃｏ
ｍｐａｒｉｓｏｎ ｏｆ ＶＬＳＩ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ Ｆｉ
ｎｉｔｅ Ｆｉｅｌｄｓ Ｍｕｌｔｉｐｌｉｅｒｓ Ｕｓｉｎｇ Ｄｕａｌ，Ｎ
ｏｒｍａｌ，ｏｒ Ｓｔａｎｄａｒｄ Ｂａｓｅｓ”， ＩＥＥＥ Ｔｒａｎｓ
．ｏｎ Ｃｏｍｐｕｔｅｒｓ，Ｖｏｌ．３７，ｎｏ．６（１９８８年６月）に記
載されている。
公知の乗算回路のうち、デュアルベースの乗算器は、構成に必要な論理ゲート
数および処理サイクルに関して最も高性能である。乗算器のレジスタの始動の直
後に、第１出力ビットが得られる。更に、結果を連続的に形成できるという利点
が得られ、かくして、パイプラインを編成する系における実行が容易となる。
発明の開示
本発明は、特に、リード・ソロモン・デコーダに適用される。ガロア体ＧＦ（
２m）上で定義されるリード・ソロモンＲＳのコード（Ｎ，Ｎ−２ｔ，ｔ）が注
目される。リード・ソロモンのコードは、ブロックからなるサイクリックコード
であり、ＧＦ（２m）内に係数を有するその２ｔ次の生成多項式は、根について
、ガロア体ＧＦ（２m）の原始元Ψの順次の２ｔ幕を有する。Ψは、αに等しく
てよく、更に一般的には、ガロア体の生成多項式ｆ（ｘ）のすべての根に等しく
てよい：
ここで、Ｉは、整数の定数である。コードの各ワードは、独立情報のＮ−２ｔの
記号を表すガロア体ＧＦ（２m）のＮの記号（Ｎ＜２m）からなる。数ｔは、コー
ドによって代数的に訂正できる間違った記号の最大数である。デコーダに受信さ
れる各ブロックは、多項式を定義するＧＦ（２m）のＮの記号ｒ0，ｒ1，，．．
．，ｒN-1からなる：
Ｒ（ｘ）＝ｒN-1ＸN-1＋．．．＋ｒ1ｘ＋ｒ0
受信した記号にエラーがない場合は、コードｇ（ｘ）の生成多項式は、上記多
項式Ｒ（ｘ）の因数である。
デコーディング法の場合、一般に、エラー・シンドロームの計算を行う。シン
ドロームは、ガロア体の所与の要素の多項式Ｒ（ｘ）の数値である。概ね、コー
ドの生成多項式の２ｔの根についてのシンドロームの計算に制限される：０≦ｉ
≦２ｔ−１についてｓi＝Ｒ（ΨI+1）である。受信したブロックが、Ｖの間違っ
た記号ｒh(0)，ｒh(1)，．．，ｒh(V-1)を含む場合（Ｖ≦ｔ）０≦ｖ≦Ｖ−１に
ついて０≦ｈ（ｖ）≦Ｎ＋１）、各シンドロームＳiが成立する：
ここで、ｅh(v)は、記号ｒh(v)のエラーの振幅を表す。
シンドロームＳiを計算する好適な方法の場合、本質的に、乗算器と、加算器
と、反復式を利用するためのレジスタとからなる回路を利用する：
初期条件Ｓi (0)＝ｒN-1によって、シンドロームＳiを記号ｒN-1-nの（重さ増
加の順序の）到着に応じて計算し、ブロックの最後の記号ｒ0が到着すると直ち
に、Ｓ1＝Ｓi (N-1)が得られる。
２ｔの関係式（４）は、２Ｖの未知数、即ち、エラーの位置ｈ（ｖ）および振
幅ｅh(v)を有する。上式を解くため、大半のデコーディング・アルゴリズムは、
Ｖ次のエラー位置決め多項式σ（ｘ）の計算を前提とする。この多項式の根は、
Ψ-h(v)の形のガロア体の要素である：
式中、κ＝σ0は、ガロア体ＧＦ（２m）の任意の要素であり、ｕ＞Ｖの場合、σu
＝０である。上記多項式の係数は、下記線形系を満足する：
線形系（６）を解くため、各種のアルゴリズム、特に、ユークリッドのアルゴ
リズムおよびＢｅｒｌｅｋａｍｐ−Ｍａｓｓｅｙタイプのアルゴリズムが存在す
る。ユークリッドのアルゴリズムは、コンセプト的に簡単であるが、ＶＬＳＩ回
路におけるその実行が、（論理ゲートの数に関して）Ｂｅｒｌｅｋａｍｐ−Ｍａ
ｓｓｅｙタイプのアルゴリズムの場合よりも多くの複合性を必要とする。Ｂｅｒ
ｌｅｋａｍｐ−Ｍａｓｓｅｙタイプのアルゴリズムの場合、系（６）をモデル化
する線形演算子を含むシフトレジスタのリカーシブ構造として伝統的に解釈され
ている２ｔの逐次イタレーションによって式（６）を解く。Ｂｅｒｌｅｋａｍｐ
−Ｍａｓｓｅｙのアルゴリズムの慣用のバージョンの場合（Ｂｌａｈｕｔら“Ｔ
ｈｅｏｒｙ ａｎｄ Ｐｒａｃｔｉｃｅ ｏｆ Ｅｒｒｏｒ Ｃｏｎｔｒｏｌ
Ｃｏｄｅｓ”，Ａｄｄｉｓ：ｏｎ−Ｗｅｓｌｅｙ，Ｒｅａｄｉｎｇ，ＭＡ，（１
９９３）参照）、下記変数を使用する：
−２ｔイタレーションに関してσ（ｘ）に等しい位置決め多項式σ(k)（ｘ）（
初期には、 σ(o)（ｘ）＝（１）；
−イタレーションにおいて位置決め多項式の形成に役立つ中間多項式λ(k)（ｘ
）（初期 には、λ(o)（ｘ）＝１）；
−Ｌk：σ(k)（ｘ）の次数を表す整数の変数（初期には、Ｌo＝０）；
−ガロア体ＧＦ（２m）の数値に対する予測偏差（“ｄｉｓｃｒｅｐａｎｃｙ”
）
△k；
−δk：２進変数。
各イタレーションｋ（１≦ｋ≦２ｔ）において実行する計算を以下に示す：
Ｂｅｒｌｅｋａｍｐ−Ｍａｓｓｅｙのアルゴリズムの各変数は、そのインプレ
メンテーションの簡単化のために提案されている。例えば、これに関して、Ｃｈ
ｏｏｍｃｈｕａｙらの論文“Ｔｉｍｅ Ｄｏｍａｉｎ Ａｌｇｏｒｉｔｈｍ ａ
ｎｄ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ Ｒｅｅｄ−Ｓｏｌｏｍｏｎ Ｄｅｄ
ｏｄｉｎｇ”，ＩＥＥＥ．Ｐｒｏｃｅｅｄｉｎｇｓ−Ｉ，Ｖｏｌ．１４０，ｎｏ
．３，１９９３年６月，ｐ１８９−１９６または公報ＷＯ９５／１２８５０を参
照できる。Ｒｅｅｄらの論文“ＶＬＳＩ Ｄｅｓｉｇｎ ｏｆ Ｉｎｖｅｒｓｅ
−Ｆｒｅｅ Ｂｅｒｌｅｋａｍｐ−Ｍａｓｓｅｙ Ａｌｇｏｒｉｔｈｍ”には、
予測偏差（（７．５）式参照）の逆数△k -1の計算が不要である限りにおいて興
味ある変数が提案されている。この変数は、上述の慣用バージョンのκ＝１の代
わりに、係数κ＝σoについてＧＦ（２m）の任意のアプリオリの数値を考慮する
ことに帰する。
エラーの位置決め多項式を計算した場合、エラーの位置ｈ（ｖ）を得るため上
記多項式の根を求める。このための汎用の方法（いわゆる“Ｃｈｉｅｎのサーチ
”）
の場合、ガロア体ＧＦ（２m）の各要素について多項式σ（ｘ）を計算する。エ
ラーは、σ（ｘ）＝０毎に特定される（Ｃｈｉｅｎ“Ｃｙｃｌｉｃ Ｄｅｃｏｒ
ｄｉｎｇ Ｐｒｏｃｅｄｕｒｅ ｆｏｒ ｔｈｅ Ｂｏｓｅ−Ｃｈａｕｄｈｕｒ
ｉ−Ｈｏｃｑｕｅｎｇｈｅｍ Ｃｏｄｅｓ”ＩＥＥＥ Ｔｒａｎｓ．ｏｎ Ｉｎ
ｆｏｒｍａｔｉｏｎ Ｔｈｅｏｒｙ，Ｖｏｌ．１０，１９６４，ｐ３５７−３６
３参照）。この方法は、下式にもとづきｎ＝０，１，．．．Ｎ−１について数値
σ（Ψ1-N+n）のリカーシブ計算からなる：
この場合、ζu o＝σuΨu(1-N)によってイニシャライズした下記の復帰式を使用
する：
エラーの振幅は、例えば、Ｆｏｒｎｅｙのアルゴリズムにもとづき評価する（
Ｆｏｒｎｅｙ“Ｏｎ Ｄｅｃｏｒｄｉｎｇ ＢＣＨ Ｃｏｄｅｓ”，ＩＥＥＥ
Ｔｒａｎｓ．ｏｎＩｎｆｏｒｍａｔｉｏｎ Ｔｈｅｏｒｙ，Ｖｏｌ．１１，１９
６５，ｐ５４９−５５７参照）。エラーの評価多項式ω（ｘ）は、下記のキー式
によって定義される：
Ｓ（ｘ）は、下記のシンドローム多項式を表す：
かくして、エラーの振幅は、下式によって得られる：ここで、σ’（ｘ）は、エラーの位置決め多項式の導関数を表す。ｎ＝０，１，
．．．Ｎ−１について分母Ψ1-N+nσ’（Ψ1-N+n）の数値は、Ｃｈｉｅｎのサー
チにおいて簡単に得られる（例えば、（８）における合算によって；この場合、
ｕの奇数項のみを合算する）。分子Ψ(I-1)(1-N+n)ω（Ψ1-N+n）の数値は、ｎ
＝０，１，．．．Ｎ−１について、Ｃｈｉｅｎのサーチと類似の方法によって下
式にもとづき得られる。
この場合、ξu (o)=ωu・Ψ(u+I-1)(1-N)によってイニシャライズした下記の復帰
式を使用する：
Ｂｅｒｌｅｋａｍｐ−Ｍａｓｓｅｙタイプのアルゴリズムにもとづきキー式を
解いた場合、評価多項式ω（ｘ）の係数は、上記アルゴリズムの２ｔのイタレー
ションにおいて計算できる。上述のアルゴリズムの慣用のバージョンの場合、評
価多項式ω(k)（ｘ）は、ω(o)（ｘ）＝１によってイニシャライズされ、他の中
間多項式μ(k)（ｘ）は、μ(o)（ｘ）＝１によってイニシャライズされ、各イタ
レーションｋ（１≦ｋ≦２ｔ）は、（７．１）〜（７．５）の計算以外に、（７
．４）および（７．５）に類似な関係にもとづきω(2t)（ｘ）＝ω（ｘ）を導く
ための多項式ω(k)（ｘ）およびμ(k)（ｘ）の形成を含む：
概要を上述したデコーディング法は、デコーディング時間および必要な緩衝記
憶装置の容量を減らすためにパイプラインを編成するのに好適である。即ち、デ
コーダ回路の一部が、現行ブロックに関してキー式を解いてる間、回路の他の部
分は、次のブロックのシンドロームを解き、更に、先行ブロックの訂正を行う。
実際のデコーダは、数メガビット／秒（Ｍｂｉｔ／ｓ）に達する極めて多量の
情報を処理できなければならない。公共用ＶＬＳＩ回路によるこの種の処理リズ
ムの達成は、デコーダの設計者にとって主要な挑戦である。シンドロームの計算
およびＣｈｉｅｎのアルゴリズムにもとづく根の追求は、流量に関して主要な２
つの段階であり、１つは、処理すべき入力量に関し、他の１つは、エラーを評価
すべき流量に関する。これに関連して、乗算回路は、制限因子をなす。即ち、乗
算回路は、クロックサイクル当り最大でも１つのビットを形成するに過ぎず、ク
ロック周波数は、技術的に制限されるので、並列の計算を実行するには、コンポ
ーネントの数を実質的に増加しなければならない。この種の並列回路には、複雑
さの増加以外に、シンドローム計算のための（５）式によってまたは根の計算の
ための（８），（９）（１２）および（１３）によって表現される如き最適なリ
カーシブ・アルゴリズムに対する適合性が悪いという欠点がある。
本発明の目的は、ガロア体上に乗算結果を形成するのに必要な時間を短縮でき
るデュアルベースの乗算回路を提案することにある。
従って、本発明にもとづき、基数２m（ｍは、１よりも大きい整数を表す）の
ガロア体上の第１オペランドおよび第２オペランドの積を供給する乗算回路を提
案する。ここで、第１オペランドＡは、ガロア体の標準ベース｛１，α，．．．
，αm-1｝において、ｍの２進座標ａ0，ａ1，．．．，ａm-1によって表される。
例えば、Ａ＝ａ0＋ａ1α＋．．．.ａm-1αm-1であり、ここで、αは、ガロア体
の生成多項式ｆ（ｘ）＝ｘm＋ｆm-1ｘm-1＋．．．＋ｆ1ｘ＋ｆ0の根を表し、そ
の係数ｆ0，ｆ1，．．．，ｆm-1は、所定数値のビットである。第２オペランド
Ｂは、上記標準ベースのデュアルベースであるガロア体のベース｛β0，β1，．
．．，βm-1｝において、ｍの２進座標ｃ’0，ｃ’1，．．．，ｃ’m-1で表され
る。例えば、Ｂ＝ｃ’0β0＋ｃ’1β1＋．．．ｃ’m-1βm-1である。本発明にも
とづき、乗算回路は下記を含む：
ｊ個シフトレジスタＲ0，Ｒ1，．．．，Ｒj-1（ここで、ｊは、ｍで徐した１
よりも大きい整数を表す）：各シフトレジスタＲq（０≦ｑ≦ｊ−１）は、０≦
ｐ＜（ｍ／ｊ）−１について各記憶素子Ｍp，qの入力が、０≦ｐ＜（ｍ／ｊ）−
１について記憶素子Ｍp，qの出力にあるビットを示す記憶素子Ｍp+1，q’ｚp，q
の出力に接続されるよう構成されたｍ／ｊ個の記憶素子Ｍ0，q，Ｍ1，q，．．．
，Ｍ(m/j)-1，qを有し、ｚm/j，qは、記憶素子Ｍ(m/j)-1，qの入力にあるビット
を表す；
各シフトレジスタＲｒ（０≦ｒ≦ｊ−１）の記憶素子Ｍ(m/j)-1，rの入力に、
２進加算によって得られる下記の各ビットｘ’r（ここで、０≦ｒ≦ｑの場合は
、ｘp，q，r＝ｆpj+q-r・ｚp，qであり、ｑ＋１≦ｒ≦ｊ−１の場合は、ｘp，q
，r＝ｆ(p+1)j+q-r・ｚp+1，qである）
をアドレスするための第１組合せ論理手段；
乗算回路のｊ個の出力Ｗ0，Ｗ1，．．．，Ｗj-1のうちの各出力Ｗr（０≦ｒ≦
ｊ−１）に２進加算によって得られる下記の各ビットｙ’r（ここで、０≦ｒ≦
ｑの場合は、ｙp，q，r＝ａpj+q-r・ｚp，qであり、ｑ＋１≦ｒ≦ｊ−１の場合
は、ｙp，q，r＝ａ(p+1)j+q-r・ｚp+1，qである）
をアドレスするための第２組合せ論理手段。
かくして、初期サイクルｋ＝０において、０≦ｐ≦（ｍ／ｊ）−１および０≦
ｑ≦ｊ−１についてｚp，q＝ｂ’pj+qにもとづき第２オペランドＢのデュアルベ
ースの２進座標をシフトレジスタに入力し、レジスタＲqにおいて（ｍ／ｊ）−
１のシフトサイクルｋ＝１，．．．．，（ｍ／ｊ）−１を実行することによって
、サイクルｋ（０≦ｋ≦（ｍ／ｊ）−１）において、出力Ｗ0，Ｗ1，．．．，Ｗ1-1
に積Ｃのデュアルベースの２進座標ｃ’kj，ｃ’kj+1，．．．， ｃ’kj+(j -1)
が、それぞれ、得られる。
本発明は、更に、シンドローム計算回路およびＣｈｉｅｎのサーチ回路におけ
るこの種の乗算回路の使用に関する。上記回路は、リード・ソロモン・デコーダ
に、更に一般的に言えば、ＢＣＨデコーダに使用できる。
従って、本発明にもとづき、Ｎ個の連続段（ｎ＝０，１，．．．，Ｎ−１）で
機能するシンドローム計算回路を提案する。この場合、上記段において、受信し
た信号のブロックのシンボルｒN-1，ｒN-2，．．．，ｒ0をそれぞれ受信する。
各シンボルは、位数２mのガロア体の要素であり、この場合、上記ガロア体は、
下記を含む：
−第１オペランドとして、エラーのシンドロームを計算すべきガロア体の一定要
素を有する、上述のような乗算回路；
−各段（ｎ≦１）において漸増する重さのｊ個の２進座標のｍ／ｊ個の連続群の
形のシンボルｒN-1-nのジュアルベースの座標を受信する、ｊ個のビットの第１
入力と、乗算回路のｊ個の出力Ｗ0，．．．，Ｗj-1にあるｊ個のビットを受信す
る、ｊ個のビットの第２入力とを有する、ｊのビットの並列加算器；
−Ｎ個の連続段の各々について乗算回路に第２オペランドを供給する手段；上記
第２オペランドは、段１についてブロックの第１シンボルｒN-1に等しく、第２
オペランドは、各段ｎ＋１≧２について、先行段ｎにおいてシンボルrN-1-nのｊ
個の２進座標のｍ／ｊ個の群の受信時に並列加算器によってそれぞれ供給される
ｊ個のビットのｍ／ｊの群に対応するデュアルベースの座標を有する。
本発明にもとづき、更に、Ｎ個の連続段（ｎ＝０，１，．．．，Ｎ−１）にお
いて位数２mのガロア体のＮ個の連続要素について、ｘK・Ｑ（ｘ）（式中、Ｋは
、整数を表し、Ｑは、上記ガロア体の係数のｔ以下の次数の多項式を表す）の形
の関数の数値を計算する下記を含むＣｈｉｅｎのサーチ回路を提案する。上記の
Ｎ個の連続要素は、ガロア体の原始元Ψの逐次幕Ψ1-N，Ψ2-N，．．．，Ψ0で
ある：
各列０，１，．．．，ｔのｔ＋１の計算ユニット；列ｕ（０≦ｕ≦ｔ）の各計
算ユニットは、段ｎにおいて、ガロア体の要素Ｑu・Ψ(u+K)(1-N+n)（式中、Ｑu
は、上記多項式のｕ次の係数を表す）のデュアルベースの座標を表すｊ個のビッ
トのｍ／ｊ個の連続群を供給するよう構成されている；
要素Ψ1-N+nについて上記関数によって決定される数値のデュアルベースの座
標を各段ｎにおいて供給するよう、上記の各計算ユニットから供給されるビット
を受信するｊのビットの並列の加算手段；
この場合、列ｕ≠Ｋの各計算ユニットは、第１オペランドとして、少なくとも
各段ｎ≧１についてガロア体の要素Ψu+Kを有し、かつ第２オペランドとして、
段ｎ＝１についてガロア体のΨ(u+K)(1-N)と上記多項式のｕ次の係数との積を有
する乗算回路を含み、各段ｎ≧２について、段ｎ−１において、上記乗算回路か
ら積が供給される。
更に、段ｎ−１において各乗算回路から供給される積は、並列の加算手段のｊ
個のビットの並列の各入力にアドレスされる。
本発明は、図面を参照した実行例の下記の説明を読めばより良く理解されよう
。
第１図は、本発明の乗算回路の概略図であり、
第２図は、第１図の回路の要素の概略図であり、
第３，４図は、ガロア体ＧＦ（２8）上の乗算回路の２つの実行例の概略図で
あり、
第５図は、本発明を実行するリード・ソロモン・デコーダに使用できるレジス
タの概略図であり、
第６図は、本発明を実行するリード・ソロモン・デコーダの概略図であり、
第７図は、第６図のデコーダのシンドローム計算回路の概略図であり、
第８図は、第７図の回路を示すクロノグラフであり、
第９図は、第６図のデコーダのキー式の解法回路の概略図であり、
第１０図は、第９図の回路の計算素子の概略図であり、
第１１図は、第１０図に示したタイプの計算素子と共働する第９図の回路の計
算ロジックの概略図であり、
第１２図は、第９〜１１図の回路の機能を示すクロノグラフであり、
第１３，１４図は、キー式の解法回路の変更例を示す第１０，１１図と同様の
概略図であり、
第１５，１６図は、第６図のデコーダのＣｈｉｅｎのサーチ回路の概略図であ
り、
第１７図は、第１５，１６図の回路の機能を示すクロノグラフであり、第１８
図は、Ｃｈｉｅｎのサーチ回路の変更例の略図である。
発明を実行するための最良の形態
第１図の回路は、ガロア体GF（２m）（ｍ＞１）上で乗算を実行する。１より
も大きい整数ｊは、ｍの除数を表す。乗算回路は、ｊのシフトレジスタＲ0，Ｒ1
,...,Ｒj-1を含む。
上記の各レジスタＲqは、ｍ／ｊの記憶素子Ｍ0，q，Ｍ1，q，．．．，Ｍ(m/j) -1
，q
からなる。第１図に、レジスタＲqの記憶素子Ｍ0，q，Ｍ1，q，．．．，Ｍ(m/j) -1
，qをそれぞれ含む素子３０p，qを示した。このような素子３０p，qの概略図
を第２図に示した。記憶素子Ｍp，q（０≦ｐ≦ｍ／ｊ−１，０≦ｑ≦ｊ−１）は
、典型的に、出力に当該ビットｚp，qを含み入力をマルチプレクサ３３p，qの出
力に接続したマルチバイブレータＤからなる。このマルチバイブレータは、共通
のクロックによって作動される。マルチプレクサ３３p，qは、オペランドＢのデ
ュアルベースの座標ｂ’pj+q（（２）式）を受信する乗算回路の入力に接続され
た第１入力と、ｐ＜ｍ／ｊ−１の場合はマルチバイブレータ３３p+1，qの出力に
接続され、ｐ＝ｍ／ｊ−１の場合はシフトレジスタＲqの直列入力に接続される
第２入力とを有する。マルチプレクサ３３p，qは、ＳＬＢ＝１の場合に第１入力
をアクティブにし（並列チャージモード）、ＳＬＢ＝０の場合に第２入力をアク
ティブにする（直列シフトモード）共通の２進信号ＳＬＢによって制御される。
シフトレジスタＲq（０≦ｑ≦ｊ−１）の直列入力にあるビットをｚm/j，qと呼
ぶ。
素子３０p，qは、ｊ組を形成するｊ個のビツトｘp，q，1，．．．，ｘp，q，j -1
またはｊのビットのベクトルＸp，qを供給する。０≦ｒ≦ｑについて、ビット
ｘp，q，rは、ｆpj+q-r・ｚp，qに対応し、一方、ｑ＋１≦ｒ≦ｊ−１の場合、
ビットｘp，q，rは、ｆp(+1)j+q-r・ｚp+1，qに対応する。ゼロでないビットｆi
の位置は、ガロア体ＧＦ（２m）を形成するため保持される原始多項式にもとづ
き既知であるので、素子３０p，qは、生成多項式の係数１に対応するビットｘp
，q，r、即ち、ｘp，q，r＝ｚp，q（０≦ｒ≦ｑおよびｆpj+q-r≠０の場合）お
よびｘp，q，r＝ｚp+1，q（ｑ＋１≦ｒ≦ｊ−１およびｆ(p+1)j+q-r≠０の場合
）のみを供給するだけでよい。
第１図に示したようにｉ，ｊ個の並列加算器を形成する組合せロジック３２は
、ｊ個のビットＸ’＝（ｘ’0,．ｘ’1，．．．，ｘ'j-1）のベクトルを供給す
るためベクトルｘp，q
（０≦ｐ≦ｍ／ｊ−１，０≦ｑ≦ｊ−１）の和を形成する。ロジック３２は、単
に、排他的論理和ゲート群からなり、列ｒ（０≦ｒ≦ｊ−１）の加算器は、下記
の２進加算を実行する：
上記ビットｘ’rは、レジスタＲrの入力にアドレスされ、従って、次のシフト
サイクルにおいてマルチバイブレータｚm/j-1，rにロードされる上述のビットｚm/j
，rに対応する。
乗算開始のため、オペランドＢのデュアルベースの座標（ｂ’0，ｂ’1，．．
．，ｂ’m-1）をレジスタＲqにロードし、クロックサイクルｋ＝０において信号
ＳＬＢを１にセットする。レジスタＲqの内容を以下に示す：０≦ｐ≦ｍ／ｊ−
１，０≦ｑ≦ｊ−１について
ｚp，q (0)＝ｂ’pj+q＝Ｔｒ（Ｂαpj+q）。
更に、上記初期サイクルｋ＝０について下記関係が得られる： さて、０≦ｑ≦ｒ−１≦ｊ−１についてｚm/j，q (0)＝Ｔｒ（Ｂαm+q）と仮定
する。これは、既述の如く、ｒ−１＝０について真である。この場合、下記が得
られる：
かくして、再帰的に、ｐ＝ｍ／ｊおよび０≦ｑ≦ｒ−１について、ｚp，q (0)
＝Ｔｒ（Ｂαpj+q）が得られることが証明される。
レジスタＲqの初期化後、レジスタＲqにおけるｍ／ｊ−１個の連続シフトサイ
クルに進む（ＳＬＢ＝０）。サイクルｋ−１において、０≦ｐ≦ｍ／ｊおよび０
≦ｑ≦ｊ−１についてｚp，q (k-1)＝Ｔｒ（Ｂα(p+k-1)j+q）と仮定する（これ
は、ｋ−１＝０について真である）。０≦ｐ≦ｍ／ｊ−１および０≦ｑ≦ｊ−１
について下記が得られる：
他方、下記が得られる： さて、上述の再帰理由から、０≦ｑ≦ｊ−１についてｚm/j,q (k)＝Ｔｒ（Ｂαm+kj+q
）が得られることが示される。
従って、各クロックサイクルｋ（ｋ＝０，１，．．．）において、０≦ｐ≦ｍ
／ｊおよび０≦ｑ≦ｊ−１についてｚp，q (k)＝Ｔｒ（Ｂα(p+k)j+q）が得られ
る。
第２図を参照して説明する。同図において、素子３０p，qは、ｊ個のＡＮＤゲ
ート３４p，q，o，３４p，q，1，．．．，３４p，q，j-1を含む。０≦ｒ≦ｑに
つ
いて、ＡＮＤゲート３４p，q，rは、マルチバイブレータＭp，qの出力に制御さ
れた入力と、レジスタ（図示してない）にあらかじめロードされたビットａpj+q -r
を受信する入力と、ビットｙp，q，rを受信する出力とを有する。ｑ＋１≦ｒ
≦ｊ−１について、ＡＫＤゲート３４p，q，rは、マルチプレクサ３３p，qの第
２入力（ＳＬＢ＝０）に接続された入力と、ビットａ(p+1)j+q-rを受信する入力
と、ビットｙp，q，rを供給する出力とを有する。ビツトｙp，q，0，ｙp，q，1
，．．．，yp，q，j-1は、素子３０p，qから供給されるｊ個のビットＹp，qのｊ
組またはベクトルを形成する。
第１図に示したように、ｊ個の並列加算器を形成する組合せロジック３６は、
ｊ個のビットＹ’＝（ｙ’0，ｙ’1，．．．，ｙ’j-1）の出力ベクトルを供給
するためベクトルＹp，q（０≦ｐ≦ｍ／ｊ−１，０≦ｑ≦ｊ−１）の和を形成す
る。ロジック３６は、単に、排他的論理和ゲート群からなり、列ｒ（０≦ｒ≦ｊ
−１）の加算器は、下記の２進加算を実行する：
上記ビットｙ’rは、乗算器の出力Ｗrにアドレスされる。シフトサイクルｋに
おいて、この数値は下式で示される：
従って、乗算回路は、直／並混成モードで、当該レジスタへのオペランドＡ，
Ｂの座標の並列ロードのための１つのサイクルとレジスタＲqにおけるｍ／ｊ−
１のシフトサイクルとからなるｍ／ｊ個のクロックサイクルのみにおいて、積Ｃ
＝ＡＢのデュアルベースの座標を供給する。
ｊ＝１の場合について記述した乗算器の構成に拡張すれば、１クロックサイク
ル当り１ビットを供給するデュアルベースの乗算器の通常の構造が生ずるという
ことが認められる。第３図に、ｍ＝８，ｊ＝２の場合の本発明の乗算回路の特定
のケースを示した。この場合、ガロア体ＧＦ（２8）は、原始元としてα＝（０
２）Hexを仮定する生成多項式ｆ（ｘ）＝ｘ8＋ｘ4＋ｘ3＋ｘ2＋１から構成され
る。ここで、指標Ｈｅｘは、１６進法の記号である。標準ベース（１，α，α2
，．．．，α7）のデュアルベースは、｛β0，．．．，β7｝＝｛（ＡＤ）Hex，
（Ｄ８）Hex,（Ｃ１）Hex，（４３）Hex，（０２）Hex，（０１）Hex，（８Ｅ）Hex
，（４７）Hex｝である。
第１，２図に使用した参照記号Ｒq，ｚp，q，ｘ’r，３２，３４p，q，r，３
６，Ｗrは、同様の要素を示すために再使用した。この場合、０≦ｐ≦ｍ／ｊ−
１＝３，０≦ｑ，ｒ≦ｊ−１＝１である。第３図を見やすいよう、チャージ・マ
ルチプレクサ３３p，qは示してない。オペランドＡの標準ベースの座標は、８ビ
ット並列レジスタ３８にファイルされている。生成多項式を選択すれば、組合せ
ロジック３２は、２つの入力を有する２段の６つの排他的論理和ゲートからなる
。この場合、第１段は、４つのゲート３２０−３２３を含み、第２段は、２つの
ゲート３２４，３２５を含む。ゲート３２０，３２２，３２４は、２進加算ｘ’0
＝ｚ0，0＋ｚ1，0＋ｚ2，0＋ｚ1，1を実行し、一方、ゲート３２１，３２３，
３２５は、２進加算ｘ’1＝ｚ2，0＋ｚ0，1＋ｚ1，1＋ｚ2，1を実行する。換言
すれば、レジスタＲrの直列入力に出力を接続したロジック３２の列ｒ＝０また
は１の２進加算器は、記憶素子Ｍp，q（ここで、０≦ｐ≦ｍ／ｊ−１＝３，ｒ≦
ｑ≦ｊ−１＝１およびｆ2p+q-r＝１）の出力および記憶素子Ｍp，q（ここで、０
≦ｐ≦３，０≦ｑ≦ｊ−１およびｆ2(p+1)+q-r＝１）の入力にそれぞれ接続され
た３つの入力を有する。
乗算回路の出力Ｓ0，Ｓ1に論理積ゲート３４p，q，rを接続する組合せロジッ
ク３６は、３段に構成された１４の排他的論理和ゲート３６０−３７３からなり
、第１段は、８つのゲート３６０−３６７を含み、第２段は、４つのゲート３６
８−３７１を含み、第３段は、２つのゲート３７２，３７３を含む。ゲート３６
０，３６２，３６５，３６７，３６８，３７１，３７２は、２進加算ｙ’0＝ｙ0
，0，0＋ｙ1，0，0＋ｙ2，0，0＋ｙ3，0，0＋ｙ0，1，0＋ｙ1，1，0＋ｙ2，1，0
＋ｙ3，1,
0
を実行し、一方、ゲート３６１，３６３，３６４，３６６，３６９，３７０，
３７３は、２進加算ｙ’1＝ｙ0，0，1＋ｙ1，0，1＋ｙ2，0，1＋ｙ3，0，1＋ｙ0
，1，1＋ｙ1，1，1＋ｙ2，1，1＋ｙ3，1，1を実行する。
上記回路は、従来のデュアルベースの乗算器の場合のｍ＝８の代わりに、ｍ／
ｊ＝４のクロックサイクルにおいて乗算を実行する。この増速に起因する複雑さ
の増加は、極めて僅かである。即ち、２入力ゲートの基本構造の場合、上記実施
例において、６つの論理和ゲートおよび１０の排他的論理和ゲートを付加するだ
けでよく、これは、回路のシリコンの表面積の１５％を意味するに過ぎない。
標準ベースで表現されたオペランドＡが固定であれば、乗算回路を簡単化でき
る。レジスタ３８およびｍｊ個の論理積ゲート３４p，q，rは不要であり、組合
せロジック３６は、一般に、少数の排他的論理和ゲートを必要とするに過ぎない
。ロジック３６のｊ個の２進加算器の各々は、回路の出力Ｗrの１つを構成する
出力と、記憶素子Ｍp，q（ここで、０≦ｐ≦ｍ／ｊ−１，ｒ≦ｑ≦ｊ−１および
ａpj+q-r＝１）の出力および記憶素子Ｍp，q（ここで、０≦ｐ≦ｍ／ｊ−１，０
≦ｑ≦ｊ−１およびａ(p+1)j+q-r＝１）の入力に接続された入力とを有する。第
４図に、更に、ｍ＝８，ｊ＝２の事例について、ｍ／ｊ＝４のクロックサイクル
において、固定オペランドＡ＝（４２）Hexによってデュアルベースに表現され
た任意のオペランドＢの乗算を実行する回路を示した。第４図において、同一の
要素は、第３図の参照記号で示した。この特殊事例の場合、組合せロジック３６
は、演算ｙ’1＝ｙ0，1，0＋ｙ3，0，0＝ｚ0，1＋ｚ3，0およびｙ’1＝ｙ0，0，1
＋ｙ3，1，1＝ｚ1，0＋ｚ3，1をそれぞれ実行する２つの排他的論理和ゲート３
７４，３７５からなるに過ぎない。
第５図に、第１〜４図を参照して説明したタイプの１つまたは複数の乗算回路
を使用するアーキテクチャＶＬＳＩに適したｍ個のビットのレジスタの構造を示
した。乗算器と同様、上記レジスタは、ｊ個のビットまたはｍ個のビットに関し
て並列の入力／出力を有する。第５図の基本図において、レジスタは、ｊ個のシ
フトレジスタ１０0，．．．，１０j-1からなる。各シフトレジスタ１０qは、マ
ルチバイブレータ１２p，q（ｐ＜ｍ／ｊ−１）の入力Ｄがマルチバイブレータ１
２p+1，qの出力Ｑに接続されるよう直列に設置されたｍ／ｊ個のマルチバイブレ
ータ
Ｄ１２0，q，．．．，１２m/j-1，qからなる。レジスタのｊ個のビットの並列入
力は、マルチバイブレータ１２m/j-1，qのｊ個の入力Ｄに対応し、最下位ビット
（ＬＳＢ）は、マルチバイブレータ１２m/j-1，0の入力Ｄにアドレスされ、最上
位ビット（ＭＳＢ）は、マルチバイブレータ１２m/j-1，j-1の入力Ｄにアドレス
される。マルチバイブレータ１２0，qの出力は、レジスタのｊのビット１６の並
列出力を形成し、最下位ビットは、マルチバイブレータ１２0，0から供給され、
最上位ビットは、マルチバイブレータ１２0，j-1から供給される。各マルチバイ
ブレータＤ１２p，qは、上述の乗算回路にシフトサイクルを生ずるものと同一の
クロック信号ＣＬＫjによって作動される。各マルチバイブレータＤは、更に、
イネーブル入力Ｅにあるイネーブル信号ＥＮが論理１のレベルにある際にクロッ
クの各立上りエッジＣＬＫjにおいてレジスタ１０qのシフトを可能とするイネー
ブル入力Ｅと、リセット入力Ｒにあるリセット信号ＲＥＳが論理１のレベルにあ
る際にクロックの各立上りエッジＣＬＫjにおいてマルチバイブレータの内容を
ゼロにセットするリセット入力Ｒとを有する。第５図に示したレジスタは、ｍ個
のビットの２つの並列出力１８，２０（以下では、それぞれ、タイプ１の出力お
よびタイプ２の出力と呼ぶ）を有する６タイプ１の出力１８に供給される重さｐ
ｊ＋ｑのビットは、マルチバイブレータ１２p，qの出力Ｑに存在するビットであ
る。タイプ２の出力２０に供給されるｐｊ＋ｑのオーダのビットは、マルチバイ
ブレータ１２p，qの入力Ｄに存在するビットである。
第５図に示したｍ個ビットのレジスタを使用する場合は、３つのタイプの出力
１６，１８，２０のうちの１つまたは２つが結線されないよう、上記３つの出力
のうち１つまたは複数を必要とする。タイプ２の並列出力２０のみが必要である
場合は、マルチバイブレータ１２0，0，１２0，1，．．．，１２0，j-1は設けな
くともよい。
第６図に、本発明を含むリード・ソロモン・デコーダの概略図を示した。受信
した信号のシンボルは、デコーダのｍ個ビットの並列入力に達する。各ブロック
のシンボルは、ｒN-1，ｒN-2，．．．，ｒ1，ｒ0の順序で受信され、各シンボル
は、標準ベースにおいてｍ個の２進座標（１，α，．．．，αm-1）で表現され
ると仮定する。変換回路４０は、連続のシンボルの２進座標のｍ組を受信し、変
換して、
シンボルのデュアルベースの座標を供給する。各シンボルについて、デュアルベ
ースの座標は、重さ漸増のｊ個の２進座標のｍ／ｊ個の連続群として供給される
。各クロックサイクルＣＬＫj毎に１つの群が形成される。回路４０は、簡単に
、連続シンボルの標準ベースの座標がシンボルのクロックサイクルＣＬＫmで書
込まれる１つのレジスタと、ベース（１，α，．．．，αm-1）とベース（β0，
β1，．．．，βm-1）との間の関係を考慮して、（シンボルのクロックＣＬＫm
よりもｍ／ｊ倍高速の）各クロックサイクルＣＬＫjにおいてｊ個のデュアルベ
ースの座標の群を供給するよう構成された論理ゲートとから構成できる。
ｍ＝８，ｊ＝２，ｆ（ｘ）=ｘ8＋ｘ4＋ｘ3＋ｘ2＋１およびα=（０２）Hexの
上述の実施例の場合、標準ベースの座標（ａ0，．．．，ａ7）を有するガロア体
の要素Ａのデュアルベースの座標（ａ’0，．．．，a’7）が、下記の態様で、
ｍ／ｊ＝４のクロックサイクルＣＬＫjにおいて変換回路４０から供給される：
第１サイクルではａ’0＝ａ5およびａ’1＝ａ4，第２サイクルではａ’2＝ａ3＋
ａ7およびａ’3＝ａ2＋ａ6＋ａ7，第３サイクルではａ’4＝ａ1＋ａ5＋ａ6＋ａ7
およびａ’5＝ａ0＋ａ4＋ａ5＋ａ6，第４サイクルではａ’6＝ａ3＋ａ4＋ａ5お
よびａ’7＝ａ2＋ａ3＋ａ4。
モジュール４２は、変換回路４０から供給され受信したシンボルのデュアルベ
ースの座標のベースの２ｔのシンドロームＳ0，．．．，Ｓ2t-1を計算する。次
いで、エラーの位置決め多項式σ（ｘ）の係数σ0，．．．，σtおよびエラーの
評価多項式ω（ｘ）の係数ω0，．．．，ωtを供給するキー式の解法回路４４に
よって上記シンドロームを処理する。訂正計算モジュール４６は、ｉ＝Ｎ−１，
Ｎ−２，．．．，１，０の順序でエラーの振幅ｅiを求める。上記振幅ｅiは、ｍ
ビットの並列加算器４８によって対応するシンボルｒiに加えられる。振幅ｅiの
形成のためにモジュール４０，４２，４４，４６で要する時間を考慮するため、
第１入力−第１出力メモリ（ＦＩＦＯ）から構成できる回路５０が、加算器４８
の入力においてシンボルｒiをシンボルのクロックサイクルＣＬＫmの適切な数だ
け遅延する。
クロック信号ＣＬＫj、ＣＬＫmおよび以下に説明する各種の制御信号は、デコ
ーダの時間ベース（示してない）によって供給される。
モジュール４２は、シンドロームＳi＝Ｒ（ΨI+i）（０≦ｉ≦２ｔ−１）の計
算のための第７図に示した如き２ｔ個のシンドローム計算回路からなる。第７図
の回路は、標準ベースで表現されたオペランドＡが固定でありΨI+iに等しいデ
ュアルベース乗算器５２と、ｊ個ビットの並列加算器５４とを含み、上記乗算器
のｊ個ビットの第１入力は、シンボルｒN-1-nのｊ個の２進座標の群を受信し、
ｊ個ビットの他の入力は、乗算器５２の出力Ｗ0，．．．，Ｗj-1に接続されてい
る。
加算器５４は、乗算器の各出力Ｗqから供給されるビットと第１入力に受信した
オーダｑのビットとを合算する。デュアルベースで表現されたオペランドＢを乗
算器５２に供給するため、回路は、２進信号Ｍ１によって制御されるマルチプレ
クサ５６とレジスタ５８とを含む。レジスタ５８は、第５図を参照して説明した
タイプであり、ｊ個ビットの並列入力とタイプ２のｍビットの並列出力とを有す
る。
第８図のタイミング図を参照して、第７図のシンドローム計算回路の動作を説
明する。第１列に、シンボルのクロックサイクルＣＬＫmにおけるブロックＢＬ
の連続のシンボル
ｒN-1，ｒN-2，．．．，ｒ1，r0の到着を示した。制御信号Ｍ１は、ブロックの
周期を有する。制御信号は、各ブロックの最終シンボルの到着時、シンボルのク
ロックサイクルＣＬＫmの周期に等しい期間の論理レベル１のパルスを有する。
Ｍ１＝１の場合、マルチプレクサ５６は、レジスタ５８の並列入力に、０に等し
いｊ個ビットをアドレスする。Ｍ１＝０の場合、マルチプレクサ５６は、レジス
タ５８の並列入力に、加算器５４から供給されるｊ個ビットをアドレスする。乗
算器５２のオペランドＢのロード信号ＳＬＢは、シンボルの周期を有する。上記
信号は、レベル１およびクロックＣＬＫjの周期に等しい期間のパルスを有し、
かくして、ＳＬＢ＝１の場合、クロックＣＬＫmの各立上リエッジが現れる。か
くして、オペランドＢ＝０が、各、ブロックの第１シンボルｒN-1+n＝ｒN-1の到
着に対応する段ｎ＝０について乗算器、５２にロードされ、次の段ｎ＝１の開始
時に乗算器５２にロードされたオペランドＢは、Ｂ＝Ｓi (0)＝ｒN-1である（各
段の期間は、１クロックサイクルＣＬＫmである）。各段ｎ（０≦ｎ≦Ｎ−１）
において、シンボルｒN-1+nが、加算器５４に達し、量Ｓi (n)（上記（５）参照
）が、加算器５４から供給される。この量Ｓi (n)は、次段ｎ＋１（ｎ＝Ｎ−１の
場合は除く）の開始時
に乗算器５２にオペランドＢとして供給される。最終段ｎ＝Ｎ−１において、加
算器５４は、第８図の最終列に示したように、デュアルベースのｊ個の２進座標
のｍ／ｊ個の群にシンドロームの数値Ｓi＝Ｓi (N-1)を供給する。
シンドロームＳiは、最終シンボルｒ0の到着時に、即ち、当該時点θ1に乗算
器５４の出力に得られる。ブロックの第１シンボルｒN-1が現れる時点をθ0で表
せば、待ち時間θ1−θ0は可能な最小値、即ち、ブロックの周期に対応する。
デュアルベース（ｊ≧２）、の乗算器を使用すれば、クロックＣＬＫjの所与
の周波数について、シンボルの周波数（ｊ／ｍ）ｆj、即ち、通常の乗算器（ｊ
＝１）のｊ倍のシンボルの周波数に対応する入力量を処理できるという利点が得
られる。換言すれば、シンボル周波数ｆmを固定すれば、デュアルベース（ｊ≧
２）の乗算器は、通常の乗算器の場合に必要な周波数のｊ倍の周波数のクロック
ＣＬＫjをＶＬＳＩ回路に使用することによって、最小の待ち時間でシンドロー
ムを計算できる。かくして、リードソロモン・デコーダのコンセプトに課せられ
る技術的制約がかなり減る。
Ψ＝αおよびＩ＝０の通常の場合、コードの生成多項式の根ΨI+iのαの冪数
は小さく、大半は、デュアルベースのゼロではないが小さい座標を有する。従っ
て、シンドローム計算回路の乗算器５２は、簡単な構造を有し、従って、ｊ≧２
（典型的にはｊ＝２）の場合に起因して増加する複雑さは、極めて僅かである。
このような例は、特に、ディジタルテレビの分野のコードチャンネルに関する規
格ＤＶＢに見られる（ｍ＝８，ｔ＝８，Ｎ＝２０４）。
第９図に、第６図のデコーダのキー式の解法回路４４のアーキテクチャを示し
た。回路４４は、クロックＣＬＫjによって作動されイネーブル信号として信号
ＥＮＴを受信するｍ個ビットの２ｔ個のレジスタ６０0，．．．，６０u，．．．
，６０2t-1を含む。これら２ｔ個のレジスタ６０uの各々は、第５図を参照して
説明したタイプであり、ｊ個、ビットの並列入力と、ｊ個ビットの並列出力と、
タイプ１のｍ個ビットの並列出力とを有する。レジスタ６０uは、信号Ｍ１によ
って制御される各マルチプレクサ６２uに結合されている。マルチプレクサ６２u
（１≦ｕ≦２ｔ−１）は、レジスタ６０uのｊ個ビットの並列入力を、Ｍ１＝０
の場合、レジスタ６０u-1のｊ個ビットの並列出力に接続し、Ｍ１＝０の場合、
シンドローム
Ｓ2t-uの計算回路の加算器５４の出力に接続する。マルチプレクサ６２uは、レ
ジスタ６０0のｊ個ビットの並列入力を、Ｍ１＝０の場合、レジスタ６０2t-1の
ｊ個ビットの並列出力に接続し、Ｍ１＝０の場合、シンドロームＳ0の計算回路
の加算器５４の出力に接続する。加算器５４は、Ｍ１＝１の間にシンドロームを
供給するので（第８図）、上記シンドロームは、Ｍ１＝１の間、レジスタ６０u
にロードされた状態にとどまり、Ｍ１＝０の間、シンドロームの数値は、ループ
として接続されたレジスタ６０uに移行する。
エラーの位置決め多項式σ（ｘ）の各係数σu（０≦ｕ≦ｔ）について、回路
４４は、それぞれ、計算素子６４uと、信号Ｍ２によって制御されるマルチプレ
クサ６６uと、変換回路６８uとを含む。各変換回路６８uは、レジスタ６０uのｍ
ビットの並列出力に存在しシンドロームを表すデュアルベースのｍ個の２進座標
を受信し、変換して、ベース（１，α，．．．，αm-1）とベース（β0，β1，
．．．，βm-1）との間の関係を考慮して、上記シンドロームの標準ベースのｍ
個の２進座標を供給する論理ゲードから構成される。 ｍ＝８，ｊ=２，ｆ（
ｘ）＝ｘ8＋ｘ4＋ｘ3＋ｘ2＋１およびα（０２）Hexの上述の実施例の場合、デ
ュアルベースの座標（ｂ’0，．．，．，ｂ’7）を有するガロア体の要素Ｂの標
準ベースの座標（ｂ0，．．．，ｂ7）が、下記の態様で、変換回路６８uから供
給される：ｂ0＝ｂ’0＋ｂ’2＋ｂ’3＋b’5＋ｂ’7，ｂ1＝ｂ’3＋ｂ’4＋ｂ’6
＋ｂ’7，ｂ2＝ｂ’0＋ｂ’6＋ｂ’7，ｂ4＝ｂ’1，ｂ5＝ｂ’0，ｂ6＝ｂ’1＋
ｂ’2＋ｂ’3＋ｂ’7およびｂ7＝ｂ’0＋ｂ’1+ｂ’2＋ｂ’6。
第９〜１１図の実施例の場合、キー式の解法回路は、Ｒｅｅｄらの上記論文に
記載のＢｅｒｌｅｋａｍｐ−Ｍａｓｓｅｙのアルゴリズムにもとづき機能するよ
う構成されている。このアルゴリズムの場合、２ｔの連続イタレーションｋ＝１
，．．．，２ｔを実施し、ガロア体のパラメータγk-1に依拠し、Ｂｅｒｌｅｋ
ａｍｐ−Ｍａｓｓｅｙのアルゴリズムの通常のバージョンに必要な逆計算（（７
．５）式参照）は行わなくてもよい。リードのアルゴリズムは、下記の如く表現
できる：
初期条件：σ(0)（ｘ）＝１，λ(0)（ｘ）＝１，Ｌ0＝１，γ0＝１，
ω(0)（ｘ）＝１，μ(0)（ｘ）＝０
各イタレーションｋについて： エラーの位置決め多項式およびエラーの評価多項式は、下記の２ｔのイタレー
ションにもとづき得られる：σ（ｘ）＝σ(2t)（ｘ）およびω（ｘ）＝ω(2t)（
ｘ）：ここで，
第９，１０図を参照して説明する。同図において、各素子６４u（０≦ｕ≦ｔ
）は、５つの入力１−５および４つの出力６−９を含む。入力１−３は、ｍビッ
トの並列入力であり、入力４は、ｊビットの並列入力であり、入力５は、２進入
力
である。出力６，７，９は、ｊビットの並列出力であり、出力８は、ｍビットの
並列出力である。各素子６４uは、デュアルベースの２つの乗算器７０，７２と
、ｍビットの２つのレジスタ７４，７６とを含み、上記レジスタは、第５図を参
照して説明したタイプのレジスタであり、それぞれ、ｊビットの並列入力と、ｊ
ビットの並列出力と、タイプ１のｍビットの並列出力とを有する。これら２つの
レジスタ７４，７６は、リセット信号としての信号Ｍ１およびイネーブル信号と
しての信号ＥＮＴを受信する。乗算器７２の標準ベースのオペランドＡは、素子
の入力１にあるｍビットに対応する。乗算器７０のデュアルベースのオペランド
Ａは、素子の入力２にあるｍビットに対応する。乗算器７０のデュアルベースの
オペランドＢは、ｍビットの並列出力を介してレジスタ７４から読取られる。各
素子６４uは、更に、乗算器７０から供給されたｊビットを１つの入力に受信し
且つ乗算器７２から供給されたｊビットを他の入力に受信するｊビットの並列加
算器７８を含む。加算器７８のｊビットの出力は、レジスタ７４のｊビットの並
列入力に接続されている。各素子６４uは、更に、２進入力５に受信したビット
によって制御されるマルチプレクサ８０を含み、上記ビットは、イタレーション
ｋにおいて、δkに等しい。マルチ、プレクサ８０は、レジスタ７６のｊビット
の並列入力を、δk＝１の場合には、レジスタ７４のｊビットの並列出力に接続
し、δk＝０の場合には、素子の入力４に接続する。レジスタ７６のｊビットの
並列出力は、素子６４u+1（０≦ｕ≦ｔ）の入力４に接続された素子６４uの出力
７を構成する。レジスタ７６のｍビットの並列出力は、素子６４u+1（０≦ｕ≦
ｔ）の入力３に接続された素子６４uの出力８を構成する。素子６４0の入力３，
４は、レベル０のビットを受信する。乗算器７２のデュアルベースのオペランド
Ｂは、素子の入力３にあるｍのビットに対応する。素子の出力９は、その加算器
７８の出力から構成される。
以下に説明する計算ロジック８２は、各イタレーションｋにおいて、（標準ベ
ースとして表現された）ガロア体のパラメータγk-1，△kの数値および上記イタ
レーションのための多項式σ、λ（（１４．３）式、（１４．４）式）の形成に
使用される線形パラメータδkの数値を供給する。パラメータ△k、δkは、それ
ぞれ、ロジック８２によって素子６４uの入力１，５に供給される。パラメータ
γk -1
は、各マルチプレクサ６６uのｍビットの第１入力にある。マルチプレクサ６
６u他の入力は、変換回路６８uから供給されるｍのビットを受信する。マルチプ
レクサ６６uは、各イタレーションを２つの段階、即ち、（１４．１）式にもと
づき予想偏差△kの計算のための第１段階（Ｍ２＝１：シンドロームＳk-u-1は素
子６４uの入力２にアドレスされる）および（１４．３）式、（１４．４）式に
もとづき係数を形成するための第２段階（Ｍ２＝０：パラメータγk-1は各素子
６４u
の入力２にアドレスされる）に分割する共通の信号Ｍ２によって制御される。
各イタレーションｋにおいて、係数σu (k)およびλu (k)の２進座標の新しい数
値を計算し、素子６４uのレジスタ７４，７６にファイルする。アルゴリズムに
もとづきレジスタ７４，７６のイニシャライズのため、レジスタ７４，７６に供
給されるリイニシャライズ信号（第５図のＲＥＳ）は、信号Ｍ１から構成できる
。しかしながら、素子６４0のレジスタ７４，７６は、（デュアルベースで表現
された）１ではリイニシャライズされなければならず、０ではリイニシャライズ
されてはならい（上述の数値例の場合、１＝β5、従って、素子６４0のレジスタ
７４，７６のマルチバイブレータ１２2，1は、１においてリイニシャライズされ
る）。
各イタレーションｋの第１段階において、素子６４uの乗算器７０は、出力６
のｍ／ｊ個の連続群からなる量σ(k-1)Ｓk-u-1のデュアルベースの座標を供給す
る。
ｊビットの並列加算器８４は、素子６４uの出力６にそれぞれ接続されたｔ＋１
個の入力を有する。加算器８４のｊビットの出力は、ｍビットのレジスタ８６の
ｊビットの並列入力に接続されている。レジスタ８６は、第５図を参照して説明
したタイプであり、タイプ１のｍビットの並列出力を有する。このレジスタは、
イネーブル信号として信号ＥＮ△を受信する。かくして、イタレーションｋの第
１段階にもとづき、デュアルベースで表現された予想偏差△kは、レジスタ８６
にファイルされる、
第１１図に、イタレーションの第１段階で計算した予想偏差△kを処理するロ
ジック８２の概略図を示した。変換回路６８uと同一の変換回路８８は、予想偏
差△kの標準ベースの座標を形成し、上記予想偏差のデュアルベースの座標は、
レジスタ８６に得られる。かくして得られた△kの標準ベースのｍ個の座標は、
素子６４uの入力１にアドレスされる。ロジック８２は、進行中のイタレーショ
ンのナンバ
ー値ｋを供給するＪビットのカウンタ９０を含む。ここで、Ｊは、ｌｏｇ2（２
ｔ）以上の整数である。カウンタ９０は、信号Ｍ１によってゼロにセットされ、
イタレーションの逓増を行う、信号Ｍ２の立上りエッジ毎に１単位だけ増加され
る。ｊビットの並列レジスタ９２は、整数の変数Ｌkの数値を含むよう構成され
ている。このレジスタ９２は、０において信号Ｍ１によってイニシャライズされ
、信号ＥＮＬの立上りエッジ毎に、レジスタ入力にあるビットを記録する。比較
器９４は、カウンタ９０およびレジスタ９２にあるｋおよびＬkの数値を比較し
、ｋ＞２Ｌk-1（即ち、２Ｌk-1≦ｋ−１）の場合には１のビットを供給し、ｋ≦
２Ｌk-1の場合には０のビットを供給する。上記ビットは、ｍ個の入力を有する
ＯＲ回路９８の出力に１つの入力を接続したＡＮＤゲート９６の他の入力にアド
レスされる。ＯＲ回路９８のｍ個の入力は、レジスタ８６内にある偏差△kのデ
ュアルベースのｍ個の２進座標を受信する。信号ＥＮδによって作動されるマル
チバイブレータＤ１００は、２進パラメータδkの現在値を記憶するよう構成さ
れている。このマルチバイブレータ１００の入力Ｄは、ＡＮＤゲート９６の出力
に接続され、その出力Ｑは、素子６４uの入力５に接続される。ＡＮＤゲート９
６の出力は、△k≠０および２Ｌk-1≦ｋ−１の場合には１にあり、さもない場合
には０にあり、かくして、（１４．２）式にもとづきδkが形成される。
ロジック８２は、イタレーションｋにおいて、パラメータγk-1の標準ベース
の座標を含むのに役立つｍビットの並列レジスタ１０２を含む。このレジスタ１
０２の出力は、マルチプレクサ、６６uの第１入力およびロジック８２のマルチ
プレクサ１０４の入力に接続されている。このマルチプレクサ１０４の他の入力
は、偏差△kの標準ベースのｍ個の座標を受信するため変換回路８８の出力に接
続され、その出力は、レジスタ１０２の入力に接続されている。レジスタ１０２
は、１（＝αo、標準ベースで表現した場合）において信号Ｍ１によってイニシ
ャライズされ、信号ＥＮＬの立上りエッジ毎にマルチプレクサ１０４から供給さ
れる数値を記録する。マルチプレクサ１０４は、マルチバイブレータ１００の出
力にあるビットδkと信号Ｍ２の補数との間でロジックＥＴを操作するＡＮＤゲ
ート１０６の出力のビットによって制御され、かくして、δk＝１の場合には、
γk＝△kとなり、δk＝０の場合には、γk＝γk-1となる（（１４．８）式）。
ＡＮＤゲート１
０６は、レジスタ９２の入力に送信する他のマルチプレクサ１０８を制御する。
このマルチプレクサ１０８は、Ｊビットの２つの入力を有し、この場合、１つの
入力は、レジスタ９２の出力に接続され、他の入力は、減算器１１０の出力に接
続される。減算器１１０は、カウンタ９０の出力に接続された正の入力と、レジ
スタ９２の出力に接続された負の入力とを有し、かくして、数ｋ−Ｌk−１が形
成される。マルチプレクサ１０８は、ゲート１０６のレベル０の信号によって制
御された場合、レジスタ９２の入力をレジスタ９２の出力に接続し、さもない場
合は、レジスタ９２の入力を減算器１１０の出力に接続し、かくして、（１４．
７）式にもとづき、δk＝１の場合には、Ｌk＝ｋ−Ｌk-1となり、δk＝０の場合
には、Ｌk＝Ｌk-1となる。
エラー評価多項式ω（ｘ）の計算のため、キー式の解法回路４４は、更に、ｔ
＋１の計算素子１１２o，．．．，１１２tを含む。上記計算素子は、素子１１２o
ｋレジスタ７６が０においてイニシャライズされるが１ではイニシャライズさ
れないという相違点を除いて、上述の素子６４uと同一である。素子１１２uのレ
ジスタ７４，７６は、それぞれ、評価多項式ω（ｘ）の係数ωuおよび関連の中
間多項式μ（ｘ）の係数μuのデュアルベースの座標を含む。
キー式の解法回路の作動サイクルは、例えば、ｍ／ｊ＝４の事例について作成
した第１２図のタイミング図にもとづく。各イタレーションｋは、２（ｍ／ｊ＋
１）のクロックサイクルＣＬＫjに対応し、第１段階および第２段階は、それぞ
れ、ｍ／ｊ＋１のクロックサイクルＣＬＫjだけ続く。ＳＬσは、オペランドＢ
のチャージのため素子のマルチプレクサ７０，７２に供給される信号を表す。こ
の信号ＳＬσは、各イタレーションの各段階の開始時に、１クロックサイクルＣ
ＬＫjだけ続くレベル１のパルスを有する。イタレーションの期間、即ち、クロ
ックＣＬＫjの２（ｍ／ｊ＋１）の周期に等しい期間の信号Ｍ２は、各イタレー
ションの第１段階の開始後のＣＬＫjの周期の立上りエッジと、各イタレーショ
ンの第２段階の開始後のＣＬＫjの周期の立下りエッジとを有する。イネーブル
信号ＥＮＬ，ＥＮδ，ＥＮＴ，ＥＮ△は、論理操作の結果ＥＮＬ＝ＳＬσ ＥＴ
Ｍ２，ＥＮδ＝ＳＬσ ＥＴ Ｍ２，ＥＮＴ＝ＳＬσ ＥＴ Ｍ２およびＥＮ
△＝ＳＬσＥＴ Ｍ２に対応する。
各イタレーションｋ（１≦）ｋ≦２ｔ）の第１段階において、レジスタ６０u
（０≦ｕ≦ｋ−１）は、シンドロームＴu (k)＝Ｓk-u-1を含む。各イタレーショ
ンｋの第１段階の第１クロックサイクルＣＬＫjは、素子６４uの乗算器７０への
デュアルベースのオペランドσu (k-1)のロード(ＳＬσ＝１）および第１２図の
列“Ｒｅｇ．９２，１００”に示した如くレジスタ９２，１００への数値Ｌk-1
およびγk-1のファイルに使用される。次いで、カウンタ９０は、イタレーショ
ンの指数ｋを含むよう、Ｍ２の立上りエッジによって増加される。イタレーショ
ンｋの第１段階の最新のｍ／ｊのサイクルにおいて、素子６４uの乗算器７０か
ら供給される積σu (k-1)Ｓk-u-1の和は、レジスタ８６にロードされ、かくして
、（１４．１）式にもとづき、デュアルベースの偏差△kを計算する（ｕ≧ｋの
場合、σu (k-1)＝０である）。イタレーションｋの第２段階の第１サイクルは、
素子６４u，１１２uの乗算器へのデュアルベースのオペランドσu (k-1)、λu-1 ( k-1)
、ωu (k-1)、μu (k-1)のロード（ＳＬσ＝１）および第１２図の列“Ｆ／Ｆ
１００”に示した如くマルチバイブレータ１００へのδkの記憶（ＥＮδ＝１）
に使用される。パラメータγk-1および△kは、イタレーションｋの第２段階中、
当該の各レジスタ１０２，８６内に保持される。イタレーションｋの第２段階の
最新のｍ／ｊのサイクルにおいて、素子６４u、１１２uのレジスタ７４，７６に
は、（１４．３）〜（１４．６）式にもとづき多項式σ，λ，ω，μを形成する
ため、加算器７８およびマルチプレクサ８０から供給されるビットがロードされ
る（ＥＮＴ＝１）。同時に、次のイタレーションに使用されるシンドロームＴu ( k+1)
＝Ｓk-uのロードのために、レジスタ６０uにおいてＴｍ／ｊのシフトサイク
ルが実行される。
位置決め多項式の係数σu＝σu (2t)および評価多項式の係数ωu＝ωu (2t)は、
イタレーション２ｔの最新のｍ／ｊのサイクルにおいて、（デュアルベースで表
現されて）素子
６４u，１１２uの出力９に供給される。上記係数は、第１２図にθ2で示した時
点に完全に得られる。この場合，θ2−θ1は、クロックＣＬＫjの４ｔ（１＋ｍ
／ｊ）の周期に対応する。
キー式の解法回路４４のアーキテクチャは、標準化素子６４u，１１２uの使用
にもとづき、優れた規則性を有する。かくして、ＶＬＳＩのインプレメンテーシ
ョンの枠内において大きな利点が得られる。素子６４uの乗算器７０が、予想偏
差の計算（第１段階）にもマルチプレクサ６６uによる係数形成（第２段階）に
も役立つという事実にもとづき、回路の高速性を低下することなく必要な乗算回
路の数を減らすことができる。回路は、ｊビットの群毎にモジュール４２からシ
ンドロームを受信し、同じくｊビットの群毎に係数σuおよびωuを供給する。こ
れは、デコーダのパイプラインの構成に好適である。
キー式の解法回路のこのようなアーキテクチャは、Ｂｅｒｌｅｋａｍｐ−Ｍａ
ｓｓｅｙのアルゴリズムの各種のバリエーションおよび、特に、上述のＲｅｅｄ
らの有利なバージョンに容易に適合される。第１３，１４図に、（７．１）〜（
７．７）式によって示されるＢｅｒｌｅｋａｍｐ−Ｍａｓｓｅｙのアルゴリズム
の通常のバージョンに適するアーキテクチャを示した。第１３図の素子１６４u
は、第９図の素子６４u（および１１２u）に代わるものであり、他方、第１４図
のロジック１８２は、ロジック８２に代わるものである。ロジック１８２は、第
１１図に示したロジック８２とほぼ同一の構造を有し、従って、同一のコンポー
ネントは、同一の参照記号で示した。パラメータγk-1は、変換回路１０３で形
成される予想偏差の逆数△k -1で置換えてある。この回路１０３は、例えば、ｍ
個ビットの２mのスペースのメモリＲＯＭのパネルから構成される。このパネル
へのアドレスは、例えば、レジスタ８６にあるｍ個ビットに対応し△kのデュア
ルベースの座標を示すｍ個ビットのアドレスにもとづき行われる。パネルの所与
のアドレスには、このアドレスのｍ個、ビットによってデュアルベースで表され
たガロア体の要素の標準ベースで表現された逆数が含まれる。
第１３図に示した素子１６４は、同じく、第１０図を参照して説明した素子６
４uに著しく類似している。第１３図において、第１０図の７０，７２，７４，
７６，７８，８０と同一の要素を参照記号７０’，７２’，７４’，７６’，７
８’，８０’で示した。素子１６４uは、下記の点に関して素子６４uと異なる：
−乗算器７０’の出力は、マルチプレクサ８０’の入力（δk＝１）に接続さ
れ、加算器 ７８’の入力には接続されていない；
−レジスタ７４’のｊビットの並列出力は、加算器７８’の入力に接続され、
マルチプ レクサ８０’の入力には接続されていない。
第９，１３，１４図の場合、キー式の解法回路のサイクルは、第９，１０，１
１図のそれに極めて類似する。これは、特に、第１２図のタイミング図のように
示すことができる。 σo，σt，ωo，ωtの計算素子の若干のコンポーネントは
無くともよい。その例は、素子６４o、１１２o（または１６４o）の乗算器７２
（または７２’）である。なぜなちば、これらは、常に、そのオペランドＢにつ
いて数値ゼロを有するからである。他方、素子６４o、１１２oは、その乗算器７
０およびレジスタ７４を共有できる。なぜならば、アルゴリズムにもとづき、ｋ
＝０，１，．．．，２ｔについてσo (k)＝ωo (k)であるからである。（第１３，
１４図の例のように）κ＝１についてキー式を解いた場合、更に、素子１６４o
の乗算器７０’およびレジスタ７４’も不要である。なぜならば、ｋ＝０，１，
．．．，２ｔについてσo (k)＝ωo (k)＝１であるからである。素子６４t，１１
２t（または１６４t）のレジスタ７６（または７６’）およびマルチプレクサ８
０（または８０’）は、同じく不要である。
第６図を参照すると、訂正計算モジュール４６は、ガロア体の要素Ψ-i（ｉ＝
Ｎ−１，Ｎ−２，．．．，１，０）について関数値を順次に計算する２つの回路
１２０，１２２を含む。回路１２０は、多項式σ（ｘ）およびｘσ’（ｘ）の数
値を得るためＣｈｉｅｎのサーチを実行し、他方、回路１２２は、関数ｘ1-1ω
（ｘ）の数値を得るため、同じく、Ｃｈｉｅｎのサーチを実行する。
訂正値ｅiの計算のため、モジュール４６によってＦｏｒｎｅｙのアルゴリズ
ムを実行する。反転回路１２４は、量Ψ-iσ’Ψ-iのデュアルベースの座標を受
信し、標準ベースで表現された上記量の逆数を供給する。回路１２４は、例えば
、第１４図を参照して説明したパネル１０３と類似のメモリＲＯＭのパネルから
なる。回路１２４の出力のｍのビットは、乗算回路１２６の標準ベースで表現さ
れたオペランドＡを構成する。乗算器１２６にロードされたデュアルベースのオ
ペランドＢは、回路１２２から供給され、反転回路１２４の応答時間を考慮する
ためレジスタ１２８において遅延される。変換回路１３０は、ｊビットの連続群
毎に乗算器１２６から供給ざれるデュアルベースの座標を受信し、標準ベースに
変換する。変換回路から供給されσ（Ψ-i）＝０の場合に訂正値ｅi（（１１）
式）を示す標準ベースのｍ個の座標は、マルチプレクサ１３２の入力にアドレス
され
る。マルチプレクサ１３２の他の入力は、レベル０のｍのビットを受信する。Ｏ
Ｒ回路１３４は、反転回路１２４，乗算器１２６および変換回路１３０によって
誘起される遅延を考慮するためレジスタ１３６において遅延された量σ（Ψ- ｉ
）のデュアルベースのｍ個の２進座標を受信する。ＯＲ回路１３４の出力のビッ
ト（σ（Ψ- ｉ）＝０では０）は、σ（Ψ-i）＝０の場合に（さもなければｅi＝
０）訂正値ｅiが変換回路１３０から加算器４８に供給されるよう、マルチプレ
クサ１３２を制御する。
第６図のデコーダは、パイプラインの構成を有する。即ち、１つのブロックに
ついて回路４４によってキー式を解く間に、モジュール４２が、次のブロックに
ついてシンドロームを計算し、モジュール４６が、先行ブロックについて訂正を
行う。メモリＦＩＦＯによって導入される総合遅延は、シンドローム供給のため
モジュール４２で消費される時間θ1−θ0と、多項式σ（ｘ）およびω（ｘ）の
係数の供給のため回路４４で消費される時間θ2−θ1と、訂正値の形成のためモ
ジュール４６で消費される時間θ3−θ2との和である。デコーダの応答時間を与
えるこの総合遅延を減らし、モジュール４６における緩衝記憶装置の必要性を避
けるため、Ｃｈｉｅｎのサーチ回路１２０，１２２が、大きな処理量および最小
応答時間で多項式の数値を形成することが重要である。これに関連して、上記回
路１２０，１２２において且つ乗算器１３０のために、ｊ≧２のデュアルベース
の乗算器を使用すれば、大きな利点が得られる。
第１５図に、Ｃｈｉｅｎのサーチ回路１２０の構造を示した。回路１２０は、
ｔ＋１個の計算ユニット１３８o，１３８ｌ，．．．，１３８tを含む。列ｕの計
算ユニット１３８uは、ξu (n)＝σu・Ψu(1+N-n)（ｎ＝０，１，．．．，Ｎ−１
）（（９）式）の連続の数値を供給するよう構成されている。各ユニット１３８u
（ｕ≧１）は、デュアルベースの乗算器１４０uと、ｍビットのレジスタ１４２u
と、２つのマルチプレクサ１４４u，１４６uとを含む。レジスタ１４２u（ｕ≧
１）は、第５図を参照して説明したタイプであり、それぞれ、ｊビットの並列入
力と、乗算器１４０uにデュアルベースのオペランドＢを供給するタイプ２のｍ
ビットの並列出力とを有する。マルチプレクサ１４６uは、キー式の解法回路４
４の素子６４u
の出力９に接続されたｊ、ビットの入力を有する。マルチプレクサ１４６uの上
記入力は、時間θ2−θ1だけ遅延された信号Ｍ１（第１２図）に対応する信号Ｍ
３によって活性化され、かくして、レジスタ１４２uは、素子６４uの出力９に供
給された係数σuのデュアルベースの座標をｊビットのｍ／ｊの連続群として受
信する。マルチプレクサ１４６uの他のｊビットの入力は、乗算器１４０uのｊ個
の出力Ｗo，．．．，Ｗj-1に接続され、Ｍ３＝０の場合に活性化される。回路１
２０は、係数σuが得られた時点θ2からＮ個の連続段ｎ＝０，１，．．．，Ｎ−
１で機能する。この場合、各段は、シンボルクロックＣＬＫmの周期にわたって
続く。マルチプレクサ１４４uは、乗算器１４０uの標準ベースで表現されるオペ
ランドＡを供給するため信号Ｍ４（第１７図）によって制御され、かくして、オ
ペランドＡは、１つのブロックに関する第１段ｎ＝０ではΨu(1-N)となり、以降
の各段ｎ＝１，２，．．．，Ｎ−１ではΨuとなる。Ｎ＝２m−１の場合、マルチ
プレクサ１４４uは不要である。なぜならば、Ψu(1-N)＝Ψuであるからである。
ｕ＝０ではΨu＝Ψu(1-N)＝１であるので、乗算器１４０uおよびマルチプレクサ
１４４uは、第１５図に示したような計算素子１３８oには不要である。レジスタ
１４２oが、ｊ個ビットの並列出力を有していれば十分であり（第５図）、レジ
スタ１４２oは、マルチプレクサ１４６uと同様に構成されたマルチプレクサ１４
６oから送信を受ける。
各段ｎ（０≦ｎ≦Ｎ−１）において、乗算器１４０u（１≦ｕ≦ｔ）は、（９
）式で定義される量ζu (n)のデュアルベースの座標を供給し、上記座標は、レジ
スタ１４２uにロードされる。上記座標は、次の段ｎ＋１の開始時、オペランド
Ｂとして乗算器１４０uにロードされる。レジスタ１４２oおよび乗算器１４０u
から各段ｎに供給される量ζu (n)を合算するため加算手段が設けてある。第１５
図に示した回路１２０の実施例の場合、上記加算手段は、３つのｊビットの並列
加算器１５２，１５４，１５６を含む。加算器１５２は、乗算器１４０u（ｕ：
奇数）から供給される量ζu (n)の対応する列のビットの和を形成する。かくして
、加算器１５２のｊビットの出力は、ｊビットの連続群毎に、多項式ｘσ’（ｘ
）（ここで、ｘ＝Ψ- ｉ＝Ψ1-N+n）の数値のデュアルベースの座標を供給する。
加算器１５６は、レジスタ１４２oおよび乗算器１４０u（ｕ：偶数）から供給さ
れる量ζu (n)
の対応する列のビットの和を形成し、その出力のｊビットは、加算器１５６によ
って加算器１５２のｊビットに加えられる。かくして、加算器１５６のｊビット
の出力は、ｊビットの連続群毎に、多項式σ（ｘ）（ここで、ｘ＝Ψ-i＝Ψl-N+ n
）の数値のデュアルベースの座標を供給する。多項式σ（ｘ）、ｘσ’（ｘ）
の第１数値のすべての座標を供給するのに要する時間は、シンボルクロックＣＬ
Ｋm
の１つのサイクルに対応する（第１７図）。
第１５図の回路は、ｘk・Ｑ（ｘ）の形のすべての関数の点Ψ1-N，Ψ2-N，．
．，Ψ-1，Ψ0の数値の計算に一般化できる。この場合、Ｋは、（正または負の
）任意の整数であり、Ｑ（ｘ）は、ガロア体ＧＦ（２m）の係数Ｑo，Ｑl，．．
．，Ｑtを有しｔ以下の次数の多項式である。多項式Ｑ（ｘ）の係数Ｑuは、Ｍ３
＝１において計算開始のためマルチプレクサ１４６uの入力にアドレスされる。
要素Ψ(u+K)(1-N)は、マルチプレクサ１４４uの入力Ｍ４＝１に供給され、要素
Ψu+Kは、マルチプレクサ１４４uの入力Ｍ４＝０に供給され、従って、乗算器１
４０uおよびマルチプレクサ１４４uは、ｕ＝−Ｋの場合、不要である。第１５図
の実施例の場合、更に、ｘk+1・Ｑ’（ｘ）の数値を計算でき、Ｋ＝０およびＱ
（ｘ）＝σ（ｘ）が得られる。
第１６図に、Ψ1-N，，．．，Ψ-1，Ψoについて関数ｘl-1ω（ｘ）の数値の
計算に使用するＣｈｉｅｎのサーチ回路１２２を示した。この回路１２２は、Ｋ
＝Ｉ−１では、Ｑ（ｘ）＝ω（ｘ）に対応する。導関数の計算は不要であるので
、加算手段は、計算ユニット１３８uから供給される量ξu (n)のデュアルベース
の座標の和を形成するｊビットの並列加算器１５０のみを含む（（１２）式）。
第１５，１６図の実施例の場合、乗算器１４０uの標準ベースのオペランドは
、Ｎ＜２m−１の場合、変化する。上記オペランドを一定とし、かくして、乗算
器の構造を簡単化するため、Ｃｈｉｅｎのサーチ回路の計算ユニットは、第１８
図に示したユニット２３８uと同一でよい。このユニット２３８uは、Ψu+Kに等
しく一定の標準ベースのオペランドＡを有する乗算器２４０uと、段ｎにおいて
量ζu (n)（またはξu (n))を受信して段ｎ＋１の開始時にオペランドＢとして乗
算器２４０uに供給するためレジスタ１４２uと同一のレジスタ２４２uと、マル
チプレクサ２４６uとを含む。マルチプレクサ２４６uは、シンボルクロックＣＬ
Ｋmの１つの
サイクルだけ遅延された信号Ｍ３に対応する信号Ｍ’３によって制御される。Ｍ
’３＝０の場合、乗算器２４０uから供給される積は、レジスタ２４２uのｊビッ
トの並列入力にアドレスされる。Ｍ’３＝１の場合、レジスタ２４２uのｊビッ
トの並列入力は、デュアルベースのｊビットのｊ個の２進座標のｍ／ｊの連続群
として量Ｑu・Ψ(u+K)(1-N)を受信する。更に、乗算器２４６uのｊビットの出力
は、加算手段１５０（または１５２，１５４）の各入力に接続される。ｕ＝−Ｋ
の場合、計算ユニットは、乗算器を含んでおらず、レジスタ２４２uは、マルチ
プレクサ２４６uの入力（Ｍ３’＝０）に接続されたｊビットの並列出力を有す
る。段ｎ＝０において、量ζu (o)＝Ｑu・Ψ(u+K)(1-N)は、加算手段に直接に供
給される。各段ｎ≧１において、乗算器２４０uは、第１オペランドとしてζu (n -1)
を有し、ζu (n)を加算手段に供給する。
マルチプレクサ２４６uの入力にσuΨu(1-N)を得るため、マルチプレクサ６６u
には、Ψu(1-N)の標準ベースのｍの座標を受信し、Ｍ３’＝１において活性化
される第３入力が設けてある。素子６４uの乗算器７０は、マルチプレクサ２４
６uの入力に必要なように、Ｍ３’＝１においてデュアルベースのｊ個の座標の
ｍ／ｊの連続群としてσuΨu(1-N)を供給する。更に、ωuΨ(I-1+u)(1-N)を供給
するため、Ｍ３’＝０の場合はγk-1を伝送し、Ｍ３’＝１の場合は定数Ψ(I-1+ u)(1-N)
を供給するマルチプレクサを素子１１２uの入力２に設ければ十分であり
、この場合、素子１１２uの乗算器７０は、必要とされるようにＭ３’＝１では
、ωuΨ(I-1+u)(1-N)を供給する。
Ψ＝αの場合、ｊ≧２のデュアルベースの乗算器を使用しても、第１８図に示
したＣｈｉｅｎのサーチ回路１２０は、殆ど複雑化することはない。更に、Ｉが
小さい整数である場合（例えば、Ｉ＝０），Ｃｈｉｅｎのサーチ回路１２２は、
同じく、著しく簡単化される。