JP2000502204A

JP2000502204A - 遅延回路および遅延回路を使用するメモリ

Info

Publication number: JP2000502204A
Application number: JP09522890A
Authority: JP
Inventors: ローテンベルガー，ローランド・ディ; サリバン，グレーグ・ティ; トゥン，ケニー・ワイ
Original assignee: ユニシス・コーポレイション
Priority date: 1995-12-15
Filing date: 1996-12-13
Publication date: 2000-02-22
Also published as: EP0867068A1; WO1997023042A1

Abstract

(57)【要約】集積回路チップ内の精密遅延回路は、制御回路（３０）および補償回路（４０）と組合せられるトランジスタスイッチング回路（２０）を含む。このトランジスタスイッチング回路（２０）は、入力信号（Ｖ_i）を受取り、それに応じて、トランジスタ（２０ａ、２０ｂ）は予測できない速度でオンおよびオフに切換って、大きい公差を有する遅延を伴って出力信号（２０）を生成する。制御回路（３０）は、トランジスタが切換る予測できない速度を評価して、その評価速度を識別する制御信号（ＳＬ、ＭＥＤ、ＦＡ）を生成する。補償回路は制御回路から制御信号を受取り、それに応じて、（４１〜４６を介して）補償コンポーネントをトランジスタスイッチング回路に選択的に結合して、そのトランジスタおよび選択的に結合されたコンポーネントの組合せが正確な遅延を有して出力信号を生成するようにする。

Description

【発明の詳細な説明】遅延回路および遅延回路を使用するメモリ発明の背景この発明は、集積回路チップ内の精密遅延回路の構造および動作に関し、またこの発明は、集積回路メモリ内で精密遅延回路を使用して、高い動作速度および低い電力消費を達成することに関する。先行技術においては、遅延回路は従来から、直列接続された複数のインバータゲートとして、集積回路チップ内に構築されてきた。これを、直列接続されたＮ個のインバータ１０−１から１０−Ｎとして、図１に示す。これらインバータの各々は、Ｐチャネルトランジスタ１０ａとＮチャネルトランジスタ１０ｂから構成されており、図１においては図面を簡略化する目的で、最初のインバータ１０ −１についてのみこれら２つのトランジスタが示されている。動作において、デジタル入力信号ｖ_iが第１のインバータ１０−１の入力端子１０ｃに印加される。信号ｖ_iがハイである場合、トランジスタ１０ａはオフとなりかつトランジスタ１０ｂはオンとなる。これに対し、信号ｖ_iがローの場合には、トランジスタ１０ａがオンとなりトランジスタ１０ｂがオフとなる。したがって、信号ｖ_iにおけるローからハイへの遷移（ハイからローへの遷移）はいずれも結果的にインバータの各々内のトランジスタ１０ａおよび１０ｂのオン／オフ状態を切換えて、それにより、入力信号ｖ_iの遅延された複製である出力信号ｖ_iを生成する。入力信号ｖ_iと出力信号ｖ_iとの間の遅延を増すためにはインバータの合計数Ｎが増加されるが、この反対も成立つ。先行技術においてはまた、上述の直列のインバータゲートが従来からＡＮＤゲート１１とともに使用されて、パルス信号ｖ_iが生成される。インバータの合計数Ｎが奇数の場合、パルスｖ_iはデジタル入力信号ｖ_iがローからハイへの遷移を行なうときに開始し、そのパルスｖ_iは、入力信号の遷移が最後のインバータ１０−Ｎを通じて伝搬するまで続く。しかしながら、図１の回路における主要な問題は、出力信号ｖ_oにおける遅延およびパルス信号ｖ_pの幅が大きな公差を有することである。このように大きな公差が生じるのは、いかなる特定の集積回路チップ上においても、インバータ１０−１から１０−Ｎ内のトランジスタ１０ａおよび１０ｂが予測できない速度でオンおよびオフに切換るためである。これを、図２のグラフに示す。図２において、切換速度の範囲が水平軸上に与えられ、トランジスタ１０ａおよび１０ｂ内で特定の切換速度が発生する対応する確率が、曲線１２によって与えられる。曲線１２を観察することにより、どの特定のチップ上のトランジスタ１０ａおよび１０ｂも、最低速度１３ａと最高速度１３ｂとの間のどの速度でもあり得る、予測できない切換速度を有することがわかる。換言すれば、トランジスタ１０ａおよび１０ｂの切換速度は、最低速度１３ａと最高速度１３ｂとの中間に位置する平均速度１３ｃのまわりに生じる公差Δ₁を有する。この切換速度の公差Δ₁ は、トランジスタ１０ａおよび１０ｂを製造するプロセスにおける避けられない何らかのぱらつきによって生じる。そのようなプロセスの２つのばらつきを図２に参照番号１４を付して示す。これらは、トランジスタのゲート長のばらつき、および、トランジスタのゲート酸化物の厚さのばらつきである。図２に示した切換速度の大きな公差Δ₁により、遅延された出力信号ｖ_oおよびパルス出力信号ｖ_pは、比例して大きい公差ｋΔ₁を有して生成される。これを図３に示す。信号ｖ_oは最小遅延１５ａ、最大遅延１５ｂ、および平均遅延１５ｃで生じるが、これらはそれぞれ切換速度１３ａ、１３ｂ、および１３ｃに対応する。同様に、出力パルスｖ_pは、それぞれが１３ａ、１３ｂおよび１３ｃの切換速度に対応する、最小幅１６ａ、最大幅１６ｂ、および平均幅１６ｃで発生する。遅延された出力信号ｖ_oが正確に発生するようにするためには、ｋΔ₁の遅延公差は平均遅延１５ｃと比較して小さくなくてはならない。同様に、パルス出力信号v,が正確な幅を有するためには、ｋΔ₁の幅の公差が平均幅１６ｃと比較して小さくなければならない。しかし残念なことに、トランジスタ１０ａおよび１０ｂの物理的なサイズが小さくなればなるほど、プロセスのばらつき１４はますます大きくなる。０．５０ｍｍの平均サイズを有するサブミクロントランジスタについては、遅延公差ｋΔ₁は平均１５ｃの約９０％である。したがって、この発明の１つの目的は、従来よりも実質的に小さい遅延公差を有して、出力信号を入力信号の遅延された複製として生成する、新規の集積回路を提供するすることである。この発明の別の目的は、従来よりも実質的に小さいパルス公差を有して、入力信号に応答して出力信号を生成する、新規の集積回路を提供することである。この発明のまた別の目的は、新規の遅延／パルス発生回路を組込んで、従来よりも高速の動作速度を達成する、集積回路メモリを提供することである。この発明のまた別の目的は、新規の遅延／パルス発生回路を組込んで、従来よりも小さい電力消費を達成する、集積回路メモリを提供することである。発明の概要この発明に従って、トランジスタスイッチング回路を制御回路および補償回路と組合せて提供することにより、精密遅延回路が集積回路チップ内に構築される。トランジスタスイッチング回路は入力信号を受取り、それに応じてトランジスタが予測できない速度でオンおよびオフに切換って、大きな公差を有する遅延を伴って出力信号を発生する。制御回路はトランジスタが切換る予測できない速度を評価して、その評価速度を識別する制御信号を生成する。補償回路はトランジスタスイッチング回路のための複数の補償コンポーネントを含む。この補償回路は制御回路から制御信号を受取り、それに応じて補償コンポーネントをトランジスタスイッチング回路に選択的に結合することにより、トランジスタおよび選択的に結合されたコンポーネントの組合せが公差の小さい正確な遅延を伴って出力信号を発生できるようにする。好ましくは、制御回路は、トランジスタが切換る予測できない速度に比例する周波数で発振する発振信号を生成する１つのモジュールと、発振信号のサイクルをカウントすることによって制御信号を生成する別のモジュールとを含む。好ましくは補償回路は、制御信号が遅い切換速度を評価したときにはトランジスタスイッチング回路に小さいキャパシタンスを結合し、かつ、制御信号がより高速を評価したときには、トランジスタスイッチング回路により大きいキャパシタンスを結合する。さらに、この発明に従って、メモリが集積回路チップ内に以下のように構築される。まず、メモリセルのアレイおよび読出／書込回路が設けられて、その読出／書込回路がパルス信号の幅によって設定された時間間隔の間、アレイ上で予め定められた動作を行なうようにする。さらに、パルス発生器が設けられるが、これは読出／書込回路に結合され、かつこれは、予測できない速度でオンおよびオフに切換ってパルス信号の幅が大きな公差を有するようにパルス信号を生成するトランジスタを含む。さらに、補償回路が設けられ、これは、パルス発生器回路のための複数の補償コンポーネントを含む。この補償回路は、補償コンポーネントをパルス発生器に選択的に結合して、その選択的に結合されたコンポーネントがパルス発生器のトランジスタとともに、公差の小さい正確な幅を有するパルス信号を発生するようにする。読出／書込回路は好ましくは、メモリセルを相互接続するビット線を含み、補償コンポーネントと組合せられたトランジスタによって設定された正確な時間間隔の間、上記予め定められた動作がビット線をプリチャージする。読出／書込回路は好ましくはさらに、ビット線に結合されたセンスアンプを含み、上記予め定められた動作がそのセンスアンプを能動化して、補償コンポーネントと組合せられたトランジスタによって設定された正確な時間間隔の間、データを読出しかつ電力を消費するようにする。図面の簡単な説明図１は、先行技術の遅延／パルス発生回路の回路図である。図２は、図１の回路内のトランジスタに関して、切換速度の範囲を示すグラフである。図３は、図１の回路内で発生する、信号の波形の組を示す。図４は、この発明を組込む、精密遅延／パルス発生回路の好ましい一実施例を示す回路図である。図５は、図４の回路内で発生する、１組の信号の波形を示す。図６は、図４の回路内の任意の補償コンポーネントがいかにして図４の回路内のトランジスタの切換速度に応じて使用されるかを示すグラフである。図７は、図４の回路内のトランジスタが広い範囲の切換速度を有しながらも、図４の回路からの出力信号がいかに正確な遅延を有するかを示す図である。図８は、この発明を組込む精密な遅延／パルス発生回路の、好ましい第２の実施例を示す回路図である。図９は、図８の回路内のトランジスタの切換速度に応じて、いかにさまざまな補償コンポーネントが図８の回路内で使用されるかを示すグラフである。図１０は、この発明を組込む精密遅延／パルス発生回路の、第３の好ましい実施例を示す回路図である。図１１は、プリチャージ信号、ワード線信号、およびセンス信号がこの発明によってその中で正確に生成される、スタティックメモリの回路図である。図１２は、図１１のメモリ内の、プリチャージ信号、ワード線信号、およびセンス信号を示す。図１３は、この発明に従って図１２に示すプリチャージ信号、ワード線信号、およびセンス信号を生成する、回路である。図１４は、プリチャージ信号、ワード線信号、およびセンス信号がこの発明によってその中で正確に生成される、ダイナミックメモリの回路図である。図１５は、図１１および図１４のメモリのためにプリチャージ信号、ワード線信号、およびセンス信号を生成するための図１３の回路の代替案である回路である。図１６ａは、図１５の回路のために制御信号を生成するのに使用される回路を示す。図１６ｂは、図１６ａの回路の代替例である回路を示す。詳細な説明ここで、図４を参照して、この発明を組込む、精密遅延回路の一実施例を詳細に説明する。この図４の実施例は、参照番号２０、３０および４０によって識別される３つのモジュールから構成されており、３つすべてのモジュールが、単一の集積回路チップ内にある。モジュール２０は、トランジスタスイッチング回路であって、これは図１の、先に説明した先行技術による回路と同じである。このモジュール２０内に含まれるのが直列接続された３つのインバータ２０−１、２０−２、および２０−３であって、それらのインバータはそれぞれ、図１のインバータ１０−１、１０−２および１０−３に対応する。モジュール２０にはさらに、ＡＮＤゲート２１が含まれるが、これは、図１における先に説明したΛＮＤゲート１１に対応する。モジュール２０が先行技術による図１の回路と同じであるため、モジュール２０が他の２つのモジュール３０および４０とは分離して動作した場合には、出力信号ｖ_oの遅延および出力パルスｖ_pの幅は、やはり、大きな公差を有するようになる。この大きな公差は、インバータ２０−１から２０−３におけるトランジスタ２０ａおよび２０ｂが、図２および図３に関連して説明したように、予測できない速度でオンおよびオフに切換ることによって生じる。これに対し、モジュール２０が他の２つのモジュール３０および４０と相互作用する場合には、そのような大きな公差は格段に減じられる。モジュール３０は、インバータ２０−１から２０−３内のトランジスタ２０ａおよび２０ｂがオンおよびオフに切換る速度を評価する、制御回路である。モジュール３０は出力として、その評価された切換速度を識別する制御信号を生成する。図４の実施例においては、評価切換速度は低速、中速および高速の、３つの量子化された値を有する。切換速度が低速であると評価されると、信号ＳＬが出力３０ａ上でハイになる。切換速度が中速であると評価された場合、信号ＭＥＤが出力３０ｂ上でハイになる。切換速度が高速であると評価された場合には、信号ＦＡが出力３０ｃ上でハイになる。モジュール３０内において、これら３つの制御信号ＳＬ、ＭＥＤおよびＦＡが、リングオシレータ３１、Ｎ分周回路３２、アップカウンタ３３、およびデコーダ３４によって生成される。これらのコンポーネントのすべては、図示されるように互いに相互接続されている。リングオシレータ３１は、１つのＮＡＮＤゲート３１−１と、２つのインバータ３１−２および３１−３で構成されている。ＮＡＮＤゲート３１−１へのイネーブル信号ＥＮがローの場合、リングオシレータ３１は発振することが禁じられて、ハイの出力信号ＯＳＣを生成する。これに対し、信号ＥＮがハイである場合、リングオシレータ３１からの出力信号ＯＳＣは、ＮＡＮＤゲート３１−１ならびに２つのインバータ３１−２および３１−３内でトランジスタ３１ａおよび３１ｂの切換速度に比例する周波数で発振する。リングオシレータ３１内のこれらのトランジスタ３１ａおよび３１ｂは、モジュール２０のインバータ２０−１から２０−３内のトランジスタ２０ａおよび２０ｂと実質的に同じ速度でオンおよびオフに切換る。このように切換速度が対応するのは、モジュール２０、３０および４０内のトランジスタのすべてが同時に同じ集積回路チップ上に製造されるためであり、このため、それらのトランジスタが有する特定の物理的な公差は、互いに追随する。たとえば、もしインバータ２０−１から２０−３内のトランジスタ２０ａおよび２０ｂが平均よりも薄いゲート酸化物厚さを有する場合、リングオシレータ内のトランジスタ３１ａおよび３１ｂもまた、実質的に同じ、薄いゲート酸化物を有する。同様に、インバータ２０−１から２０−３内のトランジスタ２０ａおよび２０ｂが平均よりも短いゲート長を有する場合には、リングオシレータ内のトランジスタ３１ａおよび３１ｂもまた、実質的に同じ、短いゲート長を有する。リングオシレータ３１からの信号ＯＳＣはＮ分周回路３２に送られ、それに応じて、その回路が出力信号ＯＳＣＮを生成する。信号ＯＳＣＮは、その周波数がＮ分の１に減じられていることを除けば、信号ＯＳＣと同じである。信号ＯＳＣＮはアップカウンタ３３上のクロック入力ＣＫに送られ、このカウンタはまた、リセット入力Ｒ上にリセット信号ＲＥＳを受取る。信号ＲＥＳがハイの場合、カウンタ３３はリセットされてカウントがゼロになる。これに対し、信号ＲＥＳがローの場合には、カウンタ３３は信号ＯＳＣＮ内で生じるローからハイへの遷移ごとに、１ずつカウントを増す。したがって、カウンタ３３をリセットしてその後リングオシレータ３０を予め定められた時間間隔の間イネーブルすることにより、トランジスタ２０ａおよび２０ｂがオンおよびオフに切換る速度を示すカウントが、アップカウンタ３３内に生成されることになる。それらトランジスタ２０ａおよび２０ｂの切換速度が増すにつれ、アップカウンタ３３内の対応するカウントもまた増加し、この逆もまた成り立つ。アップカウンタ３３から、カウント信号ＣＮＴがデコーダ３４に送られる。デコーダ３４において、カウントが「小さい」範囲か「中程度の」範囲か「大きい」範囲のいずれに入るかが判定されて、そのカウントは量子化される。小さいカウント（ＳＬ＝１）は、トランジスタが低速で切換ることを示し、中程度のカウント（ＭＥＤ＝１）は、トランジスタが中速で切換ることを示す。大きいカウント（ＦＡ＝１）は、トランジスタが高速で切換ることを示す。モジュール３０からの出力信号ＳＬ、ＭＥＤおよびＦＡの各々は、モジュール４０への入力として送られる。モジュール４０は補償回路である。この補償回路は、３つの小さいキャパシタＣ_Sと、３つの中程度のキャパシタＣ_Mと、３つの大きいキャパシタＣ_Lと、３組のパスゲート４１〜４３と、３つのインバータ４４〜４６とを含む。各パスゲートは、１つのＮチャネルトランジスタおよび１つのＰチャネルトランジスタを含む。これらすべてのコンポーネントは、図示されるように相互接続されている。信号ＳＬがハイの場合、モジュール４０は小さいキャパシタＣ_Sをパスゲート４１を介して直列のインバータ２０−１から２０−３に結合する。信号ＭＥＤがハイの場合には、モジュール４０は中程度のキャパシタＣ_Mをパスゲート４２を介して直列のインバータ２０−１から２０−３に結合する。制御信号ＦＡがハイである場合には、モジュール４０は大きいキャパシタＣ_Lをパスゲート４３を介して直列のインバータ２０−１から２０−３に結合する。小さいキャパシタＣ_Sをインバータ２０−１から２０−３に結合することによって、小さい遅延が出力信号ｖ_oに付加される。なぜなら、小さいキャパシタの充放電は短時間間隔であるためである。同様に、中程度のキャパシタＣ_Mをインバータ２０−１から２０−３に結合することにより、中程度の遅延が出力信号ｖ_O に付加される。同様に、大きいキャパシタＣ_Lをインバータ２０−１から２０− ３に結合することによって、大きい遅延が出力信号ｖ_Oに付加される。これらの付加された遅延は、出力信号ｖ_Oの合計遅延内の公差を格段に減じる。なぜなら、これら付加された遅延がトランジスタ２０ａおよび２０ｂの切換速度におけるばらつきを補償するためである。もしそれらのトランジスタが高速の範囲で切換る場合、大きい遅延が付加され、中速の範囲で切換る場合には中程度の遅延が付加され、低速の範囲で切換る場合には、小さい遅延が付加される。制御モジュール３０および補償モジュール４０の動作を説明するタイミング図を、図５に示す。ここで、アップカウンタ３３は、時間間隔ΔＴ_Rの間ハイであるリセット信号ＲＥＳによってゼロカウントにリセットされる。その後、時間ｔ₁ においてイネーブル信号ＥＮがハイになり、それに応じて、リングオシレータ３１からの信号ＯＳＣが発振を始める。リングオシレータ信号ＯＳＣがローからハイへと遷移するたびに、アップカウンタ３３はカウント信号ＣＮＴを１だけインクリメントする。そのカウントが予め定められた数Ｎ₁を超えない限り、デコーダ３４からの制御信号ＳＬはハイである。これは、図５においては時間t₂までを指す。時間t₂においてカウントは数Ｎ₁を超え、したがって、制御信号ＳＬがローとなり制御信号ＭＥＤがハイとなる。信号ＭＥＤは、アップカウンタ３３内のカウントが別の予め定められた数Ｎ₂ を超えない限りハイに留まる。図５においては、カウントＮ₂は時問ｔ₃で超過するものと示される。この事態が起こると、制御信号ＭＥＤがローとなり、制御信号ＦＡがハイとなる。イネーブル信号ＥＮは予め定められた時間間隔ΔＴ_Eの間ハイであるが、その後、イネーブル信号ＥＮはローになる。これにより、リングオシレータが発振を停止する。このため、カウント信号ＣＮＴならびに制御信号ＳＬ，ＭＥＤ、およびＦＡは、時間間隔ΔＴ_Eの終端における状態を維持する。ここで図６および図７を検討する。これらの図は、出力信号ｖ_Oおよびｖ_pの公差が、制御信号ＳＬ、ＭＥＤ、およびＦＡを補償モジュール４０に与えることによって減じられる程度を示す。図６において、図２のグラフが繰返されるが、ここで、トランジスタ２０ａおよび２０ｂの切換速度の範囲が水平軸上に与えられ、特定の切換速度が発生する対応の確率が、曲線１２で与えられる。図６においてはさらに、水平軸上の切換速度の範囲は、低速、中速および高速の、３つの等しい幅を有するサブ範囲に分割される。制御信号ＳＬは、切換速度が低速のサブ範囲内にあるときにハイであり、制御信号ＭＥＤは切換速度が中速のサブ範囲にあるときにハイである。制御信号ＦＡは、切換速度が高速のサブ範囲にあるときにハイとなる。キャパシタンスＣ_sは、トランジスタ２０ａおよび２０ｂの切換速度が低速のサブ範囲の中央にある場合に、モジュール２０からの出力信号ｖ₀が予め定められた理想的な遅延５１ａを有するように選択される。しかし、そのような低速のサブ範囲内においては、トランジスタ２０ａおよび２０ｂの速度は、図６に示すように公差Δ₂を有する。したがって、トランジスタ２０ａおよび２０ｂの切換速度が低速の切換速度のサブ範囲の中でも高い方の端部にある場合、モジュール２０からの出力信号ｖ₀は図７に参照番号５１ｂで示すように、公差ｋΔ₂を有するようになる。同様に、トランジスタ２０ａおよび２０ｂの切換速度が低速の切換速度のサブ範囲内の低い方の端部にある場合、モジュール２０からの出力信号ｖ_Oは、図７において参照番号５１ｃによって示されるように、公差ｋΔ₂を有するようになる。キャパシタンスＣ_Mは、トランジスタ２０ａおよび２０ｂの切換速度が中速のサブ範囲の中央にある場合に、モジュール２０からの出力信号ｖ_Oがやはり予め定められた理想的な遅延５１ａを有するように、選択される。同様に、キャパシタンスＣ_Lは、トランジスタ２０ａおよび２０ｂの切換速度が高速のサブ範囲の中央にある場合に、モジュール２０からの出力信号ｖ_oがやはり予め定められた理想的な遅延５１ａを有するように、選択される。しかしながら、中速および高速のサブ範囲において、トランジスタ２０ａおよび２０ｂの速度は図６に示すように公差Δ₂を有する。したがって、トランジスタ２０ａおよび２０ｂの切換速度が中速または高速のサブ範囲内の高い方の端部または低い方の端部にある場合に、モジュール２０からの出力信号ｖ_Oは図７に示すように公差ｋΔ₂を有するようになる。（低速、中速および高速の）速度の各々のサブ範囲において生じる切換速度の公差Δ₂を図２に示される全体的な切換速度の公差Δ₁と比較することによって、サブ範囲の公差Δ₂が全体の公差Δ₁の１／３であることがわかる。このため、図７の遅延された出力信号ｖ_Oにおいて生じる対応の公差ｋΔ₂は、図３の出力信号ｖ_Oにおいて生じる公差ｋΔ₁のわずか１／３である。このことは、図４の制御モジュール３０および補償モジュール４０が、モジュール２０からの遅延された出力信号ｖ_Oおよびパルス信号ｖ_pにおける公差を、３００％減じることを意味する! 以上のように、図４の精密遅延回路の構造および動作の双方を詳細に述べたが、この特定の実施例の詳細にはさらに、多くの変更および修正が可能である。たとえば、図４に示すような直列接続された３つのインバータ２０−１から２０− ３は、いかなる数のインバータの直列接続された列にも置き換えることが可能である。そのような直列のインバータの各々に対しては、キャパシタＣ_S、Ｃ_MおよびＣ_Lが、それぞれのパスゲート４１、４２、および４３を介して、インバータの出力に結合される必要がある。別の修正案として、図４の回路内のデコーダ３４は、カウンタ３３からのカウントをいかなる数のサブ範囲にも量子化するよう、修正することが可能である。そのようなサブ範囲の各々に対しては、デコーダの出力から別個の制御信号が生成されねばならず、そのような制御信号の各々については、別個のグループの補償キャパシタおよびパスゲートが提供されなければならない。たとえば、デコーダ３４は、カウンタ３３からのカウントを等しい幅を有する８個のサブ範囲に分割することができる。この場合、デコーダ３４は８個の制御信号を生成し、キャパシタＣ_S、Ｃ_MおよびＣ_Lの３組は、異なる大きさを有する８組のキャパシタによって置き換えられる。制御信号がカウントが最小のサブ範囲内にあることを示したときには、最小の大きさを有するキャパシタの組がパスゲートによって選択され、カウントが２番目に小さいサブ範囲内にあることを制御信号が示した場合には、２番目に小さい大きさを有するキャパシタの組がパスゲートによって選択される、等である。別の修正案として、制御モジュール３０への入力信号であるリセット信号ＲＥＳおよびイネーブル信号ＥＮは、いかなる所望の回路によっても生成することが可能であり、また、その回路はモジュール２０〜４０を保持する同じチップ内に集積されてもよく、または、チップの外部に置かれてもよい。同様に、図５に示すリセットおよびイネーブル信号のシーケンスは、いかなる所望の事象によっても開始することが可能である。たとえば、図５に示す信号のシーケンスは、技術者によって手動で開始されてもよく、または、マイクロプロセッサもしくは連続する状態マシンからの論理信号によって、自動的に開始することもできる。また別の修正案として、図４の実施例は、図８に示すように変更することが可能である。図８における構成要素のうち、図４におけるものと同一の構成要素はすべて、同じ参照番号を有し、図４の構成要素を修正したものである図８内の構成要素はすべて、プライム符号を付した同一の参照番号を有する。たとえば、図８において、先に説明した制御モジュール３０は、制御モジュール３０´に修正されている。制御モジュール３０´に加えられた修正内容の１つは、アップカウンタ３３´ が補償モジュール４０´に直接結合された３ビットカウンタであることである。換言すれば、図８の実施例においては、アップカウンタ３３´の出力には補償モジュール４０´に送られる制御信号を生成するデコーダが存在しない。代わりに、それらの制御信号は３ビットカウンタ３３から直接、ＢＩＴ２⁰、ＢＩＴ２¹、およびＢＩＴ２²として出力される。ここで、ＢＩＴ２⁰はカウントの最下位ビットであり、ＢＩＴ２²はカウントの最上位ビットである。また、補償モジュール４０´にも修正が加えられて、パスゲート４１、４２、および４３によって選択されるキャパシタが、互いの２倍である大きさを有するようにされる。特定的には、パスゲート４１の各々は大きさがＣ₁のキャパシタに接続され、パスゲート４２の各々は大きさが２Ｃ₁のキャパシタに接続される。パスゲート４３は各々、４Ｃ₁の大きさのキャパシタに接続される。図８の実施例がいかに動作するかを図９に示す。ここで、図６のグラフが繰返されて、トランジスタ２０ａおよび２０ｂの切換速度の全範囲が水平軸上に与えられ、特定の切換速度が起こる対応する確率が曲線１２によって与えられる。図９においてはまた、水平軸上の切換速度の範囲が同じ幅を有する７つのサブ範囲に分割されている。これら７つのサブ範囲は、アップカウンタ３３´内の１から７のカウントに対応する。アップカウンタ３３´内の１のカウントは、トランジスタ２０ａおよび２０ｂの切換速度が図９に示す最も低速のサブ範囲内にあるときに生じる。アップカウンタ３３´における２のカウントは、トランジスタ２０ａおよび２０ｂの切換速度が図９のに２番目に低速のサブ範囲にある場合に生じる、等である。アップカウンタ３３´が特定のカウントを保持するとき、そのカウンタ内のハイである各ビットが補償モジュール４０´におけるキャパシタをインバータ２０ −１から２０−３に結合する。たとえば、アップカウンタ３３´が３のカウントを保持する場合、ＢＩＴ２⁰およびＢＩＴ２¹は双方ともハイとなる。したがって、キャパシタＣ₁は、パスゲート４１によってインバータ２０−１から２０−３に結合され、同様に、キャパシタ２Ｃ₁はパスゲート４２によってインバータ２０−１から２０−３に結合される。同じように、アップカウンタ３３´が５のカウントを保持する場合、ＢＩＴ２⁰およびＢＩＴ２²は双方ともハイとなり、したがって、キャパシタＣ₁および４Ｃ₁がパスゲート４１および４３によって、インバータ２０−１から２０−３に結合される。補償回路４０´内においては、パスゲートによって選択されるキャパシタＣ₁ 、２Ｃ₁、および４Ｃ₂は並列に相互接続され、したがって、それらは互いに合計される。このため、アップカウンタ３３´のカウントが１から７に増加するにつれて、インバータ２０−１から２０−３に結合される合計キャパシタンスもまたＣ₁から７Ｃ₁へと増加する。このカウントとキャパシタンスとの相関関係を、図９に示す。図９の水平軸上の全体的な切換速度の範囲が７つのサブ範囲に分割されているため、各サブ範囲の幅は、合計の切換速度範囲のわずか１／７である。したがって、各サブ範囲における中央からの公差Δ₃は、全体の速度範囲の中央からの公差Δ₁のわずか１／７である。このため、図８の制御モジュール３０´および補償モジュール４０´は、モジュール２０からの遅延された出力信号ｖ_oおよびパルス信号ｖ_pの公差を、７００％減じる。また別の修正案として、図４の実施例における補償モジュール４０は、図１０のモジュール４０″によって示すように変更することも可能である。モジュール４０″内の構成要素のうち、図４のモジュール４０内の構成要素と同一のものはすべて、同じ参照番号を有する。モジュール４０″に加えられる変更のうちの１つは、パスゲートの各々がそれぞれのキャパシタではなくそれぞれの抵抗器に接続されることである。小さい抵抗器Ｒ。が、パスゲート４１の各々に接続され、中程度の抵抗器Ｒ_Mがパスゲート４２の各々に接続される。大きい抵抗器Ｒ_Lが、パスゲート４３の各々に接続される。さらに、モジュール４０″を直列に接続されたインバータ２０−１から２０−３に接続する導線の各々内に、共通のキャパシタＣが挿入される。信号ＳＬがハイの場合、モジュール４０″は小さい抵抗器Ｒ_sをパスゲート４１を介してキャパシタＣに結合する。信号ＭＥＤがハイの場合には、モジュール４０″は中程度の抵抗器Ｒ_MをキャパシタＣに結合する。制御信号ＦＡがハイの場合には、モジュール４０″は大きい抵抗器Ｒ_LをキャパシタＣに結合する。小さい抵抗器Ｒ_SをキャパシタＣに結合することによって、直列のインバータ２０ −１から２０−３の出力信号ｖ_oには小さい遅延が付加される。なぜなら、キャパシタＣは短い時間間隔で充放電するためである。同様に、中程度の抵抗器Ｒ_M をキャパシタＣに結合することによって、中程度の遅延が出力信号ｖ_Oに付加される。同じように、大きい抵抗器Ｒ_LをキャパシタＣに結合することによって、出力信号ｖ_oには大きい遅延が付加される。これら付加された遅延はトランジスタ２０ａおよび２０ｂの切換速度におけるばらつきを補償するため、出力信号ｖ_O の合計遅延の公差が、格段に減じられる。この詳細な説明においてこの時点までは、精密遅延／パルス発生回路の構造および動作自体に焦点をおいていたが、この発明に従えば、図４から図１０に示した精密／遅延パルス発生回路は、いくつかの種類の集積回路メモリ内に組込むことが可能であり、それにより、先行技術に比べて動作速度を増しかつ消費電力を減じることが可能である。このような高速・低電カスタティックメモリの好ましい一実施例を図１１に示し、そのメモリの動作を図１２に示す。図１１のメモリ内には、複数のスタティックメモリセルが含まれる。それらのうち１つを、参照番号６０で示す。各メモリセルは交差接続されたインバータ６１および６２の対と、トランジスタ６３および６４の対とを含む。このメモリセル６０は、列内では点６５の組によって示されるように繰返され、行内では点６６の組によって示すように繰返される。図１１に示す残りの構成要素のすべてが、メモリセルのための読出／書込回路を構成する。この読出／書込回路は、メモリセルの各列に対して１対のビット線７１および７２と、メモリセルの各列に対して１つのプリチャージ回路７３と、メモリセルの各列につき１つのセンスアンプ７４と、メモリセルの各列につき１対の書込データトランジスタ７５ａおよび７５ｂとを含む。さらに、読出／書込回路は、メモリセルの各行に対してそれぞれ１本のワード線を含む。そのうちの１本を参照番号７６ｉによって示す。プリチャージ回路７３は、３つのトランジスタ７３ａ、７３ｂ、および７３ｃからなる。センスアンプ７４は、５つのトランジスタ７４ａ、７４ｂ、７４ｃ、７４ｄ、および７４ｅからなる。プリチャージ回路およびセンスアンプならびにメモリセル内の構成要素はすべて、図１１に示すように相互接続されている。メモリセルのｉ番目の行からデータを読出すために、プリチャージ信号ＰＣとワード線信号ＷＬ_i,とセンスアンプ信号ＳＥＮＳＥとが、図１２に示す特定のシーケンスで図１１のメモリに送られる。まず、プリチャージ信号ＰＣが幅Ｗ₁を有するパルスとしてプリチャージ回路７３に送られる。次に、プリチャージパルスＰＣの終端から、ワード線信号ＷＬ_i,がハイになる。その後、遅延Ｄ₁の後に、センスアンプ信号ＳＥＮＳＥがハイになる。このＳＥＮＳＥＮ信号は、幅Ｗ₂ を有するパルスであり、そのパルスの間に、ワード線信号ＷＬ_i,がローになる。センスパルスが終了した後に、全体の信号のシーケンスが繰返され得る。プリチャージ信号ＰＣの目的は、ビット線７１および７２を高い電圧レベルに設定することであり、このレベルはどちらのビット線についても同じである。これを達成するために、トランジスタ７３ａおよび７３ｂがそれらのビット線を電源電圧＋Ｖに結合し、トランジスタ７３ｃがビット線を互いに結合する。これにより、プリチャージパルスＰＣが開始すると、ビット線７１および７２上の電圧ＢおよびＢ｀が、電源電圧＋Ｖよりも１トランジスタ分降下した電圧に、イコライズし始める。これを、図１２に、参照番号８０で示す。もしプリチャージパルスＰＣの幅Ｗ₁が小さすぎる場合には、ビット線７１および７２上の電圧ＢおよびＢ´がイコライズする時間がなく、したがってメモリの読出エラーが生じるおそれがある。逆に、もしプリチャージパルスの幅Ｗ₁が長すぎれば、そのメモリの全体的な読出サイクル時間が遅くなりすぎる。完璧なプリチャージおよび高速のサイクル時間を双方とも達成するには、プリチャージパルスの幅Ｗ₁は正確に制御されねばならない。そして、このことは、この発明に従って、図４から図１０の回路でプリチャージパルスＰＣを生成することによって達成される。プリチャージ動作が終了すると、ワード線信号ＷＬ_iがハイとなって、データがメモリセルの１行上からビット線へと転送される。この事態が生じると、ビット線のうち１本の線上の電圧がそのプリチャージレベルから降下し始め、これに対して、他方のビット線上の電圧は変化しないままである。これを、図１２に、参照番号８１によって示す。遅延Ｄ₁の目的は、ビット線のうち一方上の電圧をプリチャージレベルから十分な量だけ降下させるようにして、２本のビット線間の電圧の差をセンスアンプ７４が感知できるようにすることである。もし遅延Ｄ₁が小さすぎる場合、ビット線の電圧間の差が小さくなりすぎて正しく感知することができなくなり、したがって、メモリの読出エラーが生じる。逆に、遅延Ｄ₁が長すぎる場合には、メモリの全体的な読出サイクル時間が遅くなりすぎる。センス動作に先立つビット線電圧における差を十分に取り、かつ、高速の読出サイクル時間を維持するためには、遅延Ｄ₁の長さは正確に制御されねばならない。そして、この発明に従えば、このことは図４から図１０に示した回路で遅延Ｄ₁を生成することによって達成される。遅延Ｄ₁の後に、ＳＥＮＳＥ信号はハイとなって、センスアンプがビット線間の電圧差を完全な１レベルまたは完全な０レベルに増幅して、それにより、データ出力信号ＤＯＵＴを生成できるようにする。このセンスアンプからのＤＯＵＴ信号は、（図１１には図示しない）フリップフロップ内にラッチされるのに十分な長さで維持されなくてはならず、そうすれば、感知されたメモリデータは完全な１メモリサイクルの間利用ができるようになる。その後、そのセンスパルスは終了し、次のサイクルのためのプリチャージパルスが開始可能となる。もしセンスパルスの幅Ｗ₂が短すぎる場合、データ出力信号ＤＯＵＴはフリップフロップ内にラッチされるのに十分な長さだけ持続することはなく、したがって、メモリの読出エラーが生じるおそれがある。逆に、もしセンスパルスの幅Ｗ₂ が長すぎれば、メモリの全体的な読出サイクル時間が遅くなりすぎる。加えて、もしセンスパルスのＷ₂が長すぎる場合、図１１のメモリにおける電力消費が高くなりすぎる。これは、センスパルスの間、ルストランジスタ７４ｅがオン状態にあり、したがって３つのトランジスタ７４ａ、７４ｃ、および７４ｅ、または３つのトランジスタ７４ｂ、７４ｄ、および７４ｅを介して、電源電圧＋Ｖから接地への電流経路が形成されるためである。したがって、ラッチされるためには十分に長くかつ高速の低電力サイクル時間のためには十分に短いデータ出力信号ＤＯＵＴを提供するために、ＳＥＮＳＥパルスの幅Ｗ₂は正確に制御されねばならない。そして、この発明に従えば、このことは図４から図１０の回路でＳＥＮＳＥパルスを生成することによって達成される。上述の読出シーケンスを通じて、トランジスタ７５ａおよび７５ｂへの書込データ信号ＷＤ１およびＷＤ０はローである。図１１のメモリ内にデータを書込むために、図１２の信号のシーケンスが次の修正を加えて繰返される。すなわち、ワード線信号ＷＬ_iがハイであるときに高電圧として信号ＷＤ１を生成することによって、「１」がｉ番目の行のメモリセルに書込まれる。ワード線信号ＷＬ_i がハイのときに、高電圧としてＷＤ０を生成することによって、i番目の行のメモリセルに「０」が書込まれる。ここで図１３を参照する。図１３は、この発明に従ってプリチャージ信号ＰＣとワード線信号ＷＬ_iとＳＥＮＳＥ信号とを生成する、回路の構造の詳細を示す。この図１３の回路は、直列接続されたＮ個のインバータ８０−１から８０−Ｎと、制御／補償回路８１と、複数のＡＮＤゲート８２から８５とを含む。これらの構成要素のすべては、図１３に示すように相互接続されている。制御／補償回路８１は、先に説明した図４のモジュール３０および４０、図８の３０´および４０´、または図１０の４０″のいずれかと同じ内部構造を有する。もし図４のモジュール４０が回路８１内で使用された場合には、インバータ８０−１から８０−Ｎの各々に、それぞれのキャパシタＣ_s、Ｃ_M、Ｃ_Lならびにそれぞれのパスゲート４Ｌ、４２および４３が備えられる。同様に、もし図８のモジュール４０´が回路８１内で使用された場合には、インバータ８０−１から８０−Ｎの各々に、それぞれのキャパシタＣ₁、２Ｃ₁、４Ｃ₁、ならびにそれぞれのパスゲート４１、４２および４３が設けられる。同じように、図１０のモジュール４０″が回路８１内で使用される場合には、それぞれの構成要素Ｒ_S、Ｒ_M 、Ｒ_L、Ｃ，４１，４２、および４３が、インバータ８０−１から８０−Ｎの各々に設けられる。プリチャージ信号ＰＣを形成するために、第１のインバータ８０−１への入力信号ｖ_iとインバータ８０−Ｎ₁からの出力信号とが合わせて、ΛＮＤゲート８３によってＡＮＤ処理される。ワード線信号ＷＬ_iを形成するために、インバータ８０−Ｎ₁および８０−Ｎ₃からの出力信号が合わせてＡＮＤゲート８３によってＡＮＤ処理される。その後、ΛＮＤゲート８３からの出力信号が各ワード線のためのそれぞれのＡＮＤゲート、たとえばＡＮＤゲート８４ｉに送られ、そこで、アドレス信号Ａ_iでゲート処理されて、ワード線信号ＷＬ_iが形成される。ＳＥＮＳＥ信号を形成するには、インバータ８０−N。およびインバータ８０−Ｎからの出力信号が合わせて、ＡＮＤゲート８５によってＡＮＤ処理される。図１３の回路において、インバータＮ₁の数は、インバータのサブストリング８０−１から８０−Ｎ₁自体内で生じる時間遅延と、制御／補償回路８１によって加算される遅延との合計が、プリチャージ信号ＰＣの所望の幅Ｗ₁に等しくなるように、選択される。同様に、インバータ８０−Ｎ₁の後の、インバータ８０ −Ｎ₂までの（８０−Ｎ₂を含む）インバータの数は、それらのインバータ自体からの遅延と、制御／補償回路８１によって加えられる遅延との合計が、ワード線信号ＷＬ_iの開始からＳＥＮＳＥ信号の開始までの間の所望の遅延Ｄ₁に等しくなるように、選択される。やはり同様に、インバータ８０−Ｎ₂の後からインバータ８０−Ｎまでの（８０−Ｎを含む）インバータの数は、それらのインバータからの遅延と制御／補償回路８１によって付加される遅延との合計が、ＳＥＮＳＥ信号の所望の幅Ｗ₂に等しくなるように、選択される。図１３の回路によって図１１のメモリにおける性能が改善される限界を示す数値の例は、以下のとおりである。図１１のメモリおよび図１３の制御回路が、実際の０．３５ミクロン製造プロセスのための設計ルールを使用して設計されかつＳＰＩＣＥコンピュータプログラム上でシミュレートされた。このシミュレーションにおいて、図１１のメモリは、プリチャージ、ワード線、およびセンス信号のパラメータＷ₁、Ｄ₁、およびＷ₁がそれぞれ１．０ナノ秒、０．９ナノ秒、および３．０ナノ秒の場合にデータを正確に読出す。図１３における制御／補償回路８１の動作により、これらのパラメータＷ₁、Ｄ₁，およびＷ₂の各々が有する公差は、ごくわずかである。これに比して、もし制御／補償回路８１が取除かれた場合には、パラメータＷ₁ 、Ｄ₁、およびＷ₂の各々は、トランジスタ８０−１から８０−Ｎがオンおよびオフになる速度の範囲により、大きい公差を有するようになる。特定的には、使用された実際の０．３５ミクロン製造プロセスについては、パラメータＷ₁は１．０ナノ秒から２．７８ナノ秒の間で変動し、パラメータＤ₁は０．９ナノ秒から２．５０ナノ秒までの間で、パラメータＷ₂は３．０ナノ秒から８．３４ナノ秒までの間で変動した。したがって、インバータ８０−１から８０−Ｎが高速の切換速度を有するか低速の切換速度を有するかにかかわらずメモリが常に正しく読出できるようにするには、２．７８＋２．５０＋８．３４ナノ秒の最大サイクル時間を使用しなくてはならない。この１３．６２ナノ秒のサイクル時間は、制御／補償回路８１とともに達成される４．９ナノ秒のサイクル時間よりも２７０％遅い。上述の図１１のメモリにおいて、読出／書込回路はトランジスタ７３ｃを排除するよう修正することが可能である。この変更により、ビット線７１および７２は、プリチャージトランジスタ７３ａおよび７３ｂを介してのみ、イコライズされるようになる。これに代えて、読出／書込回路を、プリチャージトランジスタ７３ａおよび７３ｂのゲートを固定された基準電圧に接続するよう修正することも可能である。この変更により、ビット線７１および７２は、イコライズ用トランジスタ７３ｃによってのみイコライズされるようになる。次に図１４を参照する。図１４は、従来の技術よりも動作速度を増しかつ電力消費を低減するように、この発明が好ましくは組込まれる、別の集積回路メモリの構造を示す。上述の図１１のメモリがスタティックメモリであったのに対し、この図１４のメモリはダイナミックメモリである。この図１４のメモリ内には、複数のダイナミックメモリセルが含まれ、そのうちの１つを参照番号９０によって示す。各メモリセルは、単一のトランジスタ９１および単一のキャパシタ９２からなる。このメモリセル９０は、列内で点９３の組によって繰返され、かつ、行内において点９４の組によって繰返される。図１４に示される残りの構成要素のすべては、メモリセルのための読出−書込回路を構成する。メモリセルの各列に対して、この読出／書込回路は１つの単一ビット線１０１、１つのプリチャージ回路１０２、１つのセンスアンプ１０３、および１つの書込データトランジスタ１０４を含む。この読出／書込回路はさらに、セルの各行につき、それぞれ１本のワード線を含み、その内の１本を参照番号１０５ｉによって示す。プリチャージ回路１０２は単一のトランジスタ１０２ａからなる。センスアンプ１０３は、５つのトランジスタ１０３ａから１０３ｅを含む。プリチャージ回路およびセンスアンプならびにメモリセル内のすべての構成要素は、図１４に示されるように相互接続されている。図１４のメモリセルからデータを読出すには、プリチャージ信号ＰＣとワード線信号ＷＬ_iとＳＥＮＳＥ信号とが図１２に関連して上に記載したのと同じシーケンスでメモリに送られる。さらに、パルス幅Ｗ₁、信号の遅延Ｄ₁、およびパルス幅Ｗ₂を正確に制御する必要性に関して上に述べたことはすべて、この図１４のメモリにも当てはまる。したがって、図１４のメモリのためにプリチャージ信号ＰＣとワード線信号ＷＬ_iとＳＥＮＳＥ信号とを正確に生成するには、図１３の上述の回路が好ましくは使用される。１修正案として、図１１のスタティックメモリおよび図１４のダイナミックメモリのためのプリチャージ信号ＰＣとワード線信号ＷＬ_iとセンスアンプ信号ＳＥＮＳＥ信号とは、図１５の回路によって生成されてもよい。この図１５の回路は、上述の図１３の回路を修正したものであり、図１５および図１３における同一の構成要素は、同じ参照番号を有する。たとえば、図１５および図１３における直列のインバータ８０−１から８０−Ｎは同一である。図１５において、主要な修正が、直列のインバータ８０−１から８０−Ｎのための制御および補償モジュール８１´において行なわれる。特定的には、モジュール８０´は先に説明した補償回路、図４の４０、図８の４０´または図１０の４０″のうちいずれか１つを含むが、それらの補償回路のための制御信号ＳＬ／ＭＥＤ／ＦＡまたはＢＩＴ２⁰／ＢＩＴ２¹／ＢＩＴ２²は図１６Ａの制御回路１１０または図１６Ｂの１２０のうちいくつかによって生成される。図１６Ａの制御回路１１０は、抵抗器１１１と、トランジスタ１１２と、ヒューズ１１３とからなる。これらの構成要素１１１から１１３のすべては、図示したように相互接続されている。トランジスタ１１２は通常は開路である入力端子１１２ａを有する。端子１１２ａが開路である限り、回路１１０からの出力制御信号ＣＴＬ_iは低電圧である。しかし、端子１１２ａが一時的に接地されると、電流がトランジスタ１１２およびヒューズ１１３を介して流れて、ヒューズが開路となり、したがって、制御信号ＣＴＬ_iが高電圧となる。図１６Ｂの制御回路１２０は、抵抗器１２１およびアンチヒューズ１２２からなる。好ましくは、アンチヒューズ１２２は、本発明の譲渡人に譲渡された、「半導体基板上に積重ねられた電気的に変更可能な抵抗コンポーネントを製造する方法（“Method of Fabricating An Electrically Alterab1e ResistiveCompone nt Stacked Above A Semiconductor Substrate”）」と題された、米国特許第５，４０７，８５１号に記載されたように構築される。アンチヒューズ１２２は、通常はアンチヒューズのしきい値電圧よりも低い電圧＋Ｖを受取る、入力端子１２２ａを有する。端子１２２ａ上の電圧＋Ｖがしきい値電圧を下回っている限り、回路１２０からの出力制御信号ＣＴＬ_iは低電圧である。しかし、端子１２２ａ上の電圧＋Ｖが一時的にアンチヒューズのしきい値電圧よりも高められると、アンチヒューズ１２２を通じる抵抗が、高抵抗から低抵抗へと切換って、それにより、制御信号ＣＴＬ_iが高電圧となる。補償回路４０、４０´または４０″によって必要とされる各制御信号ＣＴＬ_i のために、制御回路１１０または１２０のそれぞれ１つが使用される。たとえば、もし制御回路１１０が使用されて図４の補償回路４０のために制御回路が生成される場合、制御回路１１０の３つが使用される。そのうち１つの制御回路１１０はＳＬ制御信号を生成し、第２の制御回路１１０がＭＥＤ制御信号を、第３の制御回路１１０がＦＡ制御信号を生成する。同様に、もし制御回路１２０を使用して図８の補償回路４０´のための制御信号が生成される場合には、制御回路１２０の３つが使用される。１つの制御回路１２０がＢＩＴ２⁰制御信号を生成し、第２の制御回路１２０がＢＩＴ２¹制御信号を、第３の制御回路１２０がＢＩＴ２²制御信号を生成する。どの制御信号ＣＴＬ_iが高電圧レベルとして生成されねばならないかを判定するために、図１５の回路を含むチップには入力端子８０−１ａおよび出力端子８０−Ｎａが設けられる。制御信号ＣＴＬ_iのすべてがローである間にローからハイへの電圧遷移を端子８０−１ａ上に与え、かつ、端子８０−Ｎａ上に生じる出力信号を監視することによって、補償されていない直列のインバータ８０−１… ８０−Ｎを通じる遅延を測定することができる。その後、一旦その遅延がわかると、制御回路１１０および１２０からの制御信号ＣＴＬ_iを、上述のようにヒューズ１１３を選択的に開路にするかまたはアンチヒューズ１２２を短絡させることによって、高電圧レベルとして選択的に生成することができる。好ましくは、端子８０−１ａ上にローからハイへの電圧遷移を加え、端子８０ −Ｎａ上の出力信号における遅延を測定し、かつ、選択的にヒューズ１１３を開路にするかまたはアンチヒューズ１２２を短絡させるという上述のステップは、チップを製造する工場の技術者によって、１メモリチップにつき一度のみ行なわれる。その後、そのメモリチップが販売されて顧客によって使用される際には、制御回路１１０の入力端子１１２ａは常に開放に保たれ、かつ、制御回路１２０の入力端子１２２ａは常にアンチヒューズのしきい値電圧よりも低く保たれる。以上に、この発明のいくつかの好ましい実施例ならびにそれらの特徴および利点を詳細に述べた。したがって、この発明がいずれか１つの特定の実施例の詳細に限定されるものではなく、添付の請求の範囲に記載される構造およびそれらの均等物によって規定されることを理解されたい。

【手続補正書】特許法第１８４条の８第１項【提出日】１９９７年７月１４日（１９９９７．７．１４）【補正内容】請求の範囲１．集積回路チップ内のメモリ（図１１）であって、前記チップ上の読出／書込回路（図１１の７１〜７５）に結合された、前記チップ上のメモリセル（図１１の６０および６５）のアレイを含み、前記読出／書込回路は、パルス信号の幅によって設定される時間間隔の間に前記アレイ上で予め定められた動作を実行し、さらに、前記読出／書込回路に結合された、前記チップ上のパルス発生器（図１３または図１５）を含み、前記パルス発生器は予測できない速度でオンおよびオフに切換って前記幅が大きい公差を有するように前記パルス信号を生成するトランジスタを含み、さらに、前記予測できない速度を評価する制御信号を生成する前記チップ上の制御モジュール（図４、図１６Ａまたは図１６Ｂ）と、複数の補償コンポーネントを含む前記チップ上の補償回路（図４、図８または図１０）とを含み、前記補償コンポーネントは前記制御信号に応答して前記補償コンポーネントを前記パルス発生器に選択的に結合して、前記選択的に結合されたコンポーネントが前記トランジスタと併せて前記大きい公差よりも実質的に小さい公差を有する幅を有して前記パルス信号を発生するようにする、メモリ。２．前記制御モジュールは、前記予測できない速度に比例する周波数で発振する発振信号を生成するリングオシレータと、予め定められた時間間隔中の前記発振信号のサイクルを数えることによって前記制御信号を生成する計数モジュールとを含む、請求項１に記載のメモリ。３．前記リングオシレータは前記パルス発生器内の前記トランジスタと物理的に合致するトランジスタからなる、請求項２に記載のメモリ。４．前記読出／書込回路は前記メモリセルを相互結合する相補的な対のビット線を含み、前記予め定められた動作は前記ビット線の双方をプリチャージする、請求項２に記載のメモリ。５．前記読出／書込回路はセンスアンプに結合された相補的な対のビット線を含み、前記予め定められた動作は前記センスアンプを能動化して前記ビット線上の前記セルからのデータを感知できるようにする、請求項２に記載のメモリ。６．前記読出／書込回路は前記メモリセルを相互結合する単一のビット線を含み、前記予め定められた動作は前記単一のビット線をプリチャージする、請求項２に記載のメモリ。７．前記読出／書込回路はセンスアンプに結合された単一のビット線を含み、前記予め定められた動作は、前記ビット線上の前記セルからデータを感知するよう前記センスアンプを能動化する、請求項２に記載のメモリ。８．前記メモリセルはスタティックセルである、請求項２に記載のメモリ。９．前記メモリセルはダイナミックセルである、請求項２に記載のメモリ。１０．前記制御モジュールは電気的にプログラム可能であり、かつ、前記予測できない速度を評価する前記制御信号を生成するようプログラムされる、請求項１に記載のメモリ。１１．前記制御モジュールは、前記制御信号を生成するよう選択的に開路とされるヒューズを含む、請求項１０に記載のメモリ。１２．前記制御モジュールは、前記制御信号を生成するよう選択的に短絡されるアンチヒューズを含む、請求項１０に記載のメモリ。【手続補正書】特許法第１８４条の８第１項【提出日】１９９７年１１月５日（１９９７．１１．５）【補正内容】およびパルス信号ｖ_pの幅が大きな公差を有することである。このように大きな公差が生じるのは、いかなる特定の集積回路チップ上においても、インバータ１０−１から１０−Ｎ内のトランジスタ１０ａおよび１０ｂが予測できない速度でオンおよびオフに切換るためである。これを、図２のグラフに示す。図２において、切換速度の範囲が水平軸上に与えられ、トランジスタ１０ａおよび１０ｂ内で特定の切換速度が発生する対応する確率が、曲線１２によって与えられる。曲線１２を観察することにより、どの特定のチップ上のトランジスタ１０ａおよび１０ｂも、最低速度１３ａと最高速度１３ｂとの間のどの速度でもあり得る、予測できない切換速度を有することがわかる。換言すれば、トランジスタ１０ａおよび１０ｂの切換速度は、最低速度１３ａと最高速度１３ｂとの中間に位置する平均速度１３ｃのまわりに生じる公差Δ₁を有する。この切換速度の公差Δ₁ は、トランジスタ１０ａおよび１０ｂを製造するプロセスにおける避けられない何らかのばらつきによって生じる。そのようなプロセスの２つのばらつきを図２に参照番号１４を付して示す。これらは、トランジスタのゲート長のばらつき、および、トランジスタのゲート酸化物の厚さのばらつきである。図２に示した切換速度の大きな公差Δ₁により、遅延された出力信号ｖ_oおよびパルス出力信号ｖ_pは、比例して大きい公差ｋΔ₁を有して生成される。これを図３に示す。信号ｖ_oは最小遅延１５ａ、最大遅延１５ｂ、および平均遅延１５ｃで生じるが、これらはそれぞれ切換速度１３ａ、１３ｂ、および１３ｃに対応する。同様に、出力パルスｖ_pは、それぞれが１３ａ、１３ｂおよび１３ｃの切換速度に対応する、最小幅１６ａ、最大幅１６ｂ、および平均幅１６ｃで発生する。遅延された出力信号ｖ_oが正確に発生するようにするためには、ｋΔ₁の遅延公差は平均遅延１５ｃと比較して小さくなくてはならない。同様に、パルス出力信号ｖ_pが正確な幅を有するためには、ｋΔ₁の幅の公差が平均幅１６ｃと比較して小さくなければならない。しかし残念なことに、トランジスタ１０ａおよび１０ｂの物理的なサイズが小さくなればなるほど、プロセスのばらつき１４はますます大きくなる。０．５０ｍｍの平均サイズを有するサブミクロントランジスタについては、遅延公差ｋΔ₁は平均１５ｃの約９０％である。ＵＳ−Ａ−４−８９４７９１号は、チップ上のトランジスタ内の切換速度のばらつきを補償する、５つのステップを含むプロセスを開示する。このプロセスは、遅延を測定するステップと、平均時間を計算するステップと、減算するステップと、どのリンクを開放するかを判定するステップと、選択されたリンクをレーザで開放するステップとを含む。しかし、これらのステップは、チップの外部に位置付けられた複雑な器具によって、切換速度のばらつきを有しながら行なわれなければならず、またこれは、本来的に非常に高くつく。ＵＳ−Ａ−５３１９２５３号は、最も関連のある最新技術を表わすものと考えられるが、これは、パルス発生器（図６）内で生成されたパルス信号間の遅延によって設定されるさまざまな時問間隔で（プリチャージ、センシングの）動作を行なうＲ／Ｗ回路に結合されたメモリセルのアレイを有する、集積メモリを開示する。それらの遅延は、長すぎずまた短すぎることのないように、注意深く選択されなければならない。第２段、第６〜２０行を参照。このメモリは、保持信号を利用してそれらの遅延を判定するが、この保持信号は、２つの信号（ＣＡＳ＊、ＲＡＳ＊）の間の遅延が予め定められた値（ｔ₂）を超えたときに生成される。第３段、第２４〜２７行参照。ＵＳ−Ａ−５０８７８４２号は、以下のものを含む構成を開示する。すなわち、そのパラメータが大きな公差を受けやすいトランジスタを有するパルス発生器と、パルス発生器のトランジスタと合致するトランジスタを有するリングオシレータ（４８）と、リングオシレータの周波数を判定しかつパルス発生器およびリングオシレータの双方によって使用される制御信号（CONTR0L DATA WORD）を生成してパラメータの公差を補償するためのカウンタを含む制御モジュール（２４）とを含む、構成である。しかしながら、入手可能な先行技術においては、メモリ内の、メモリが予め定められた動作を行なう時間間隔におけるばらつきを補償する制御回路を開発するよう促進するものはない。したがって、この発明の１つの目的は、従来よりも実質的に小さい遅延公差を６．前記読出／書込回路は前記メモリセルを相互結合する単一のビット線を含み、前記予め定められた動作は前記単一のビット線をプリチャージする、請求項２に記載のメモリ。７．前記読出／書込回路はセンスアンプに結合された単一のビット線を含み、前記予め定められた動作は、前記ビット線上の前記セルからデータを感知するよう前記センスアンプを能動化する、請求項２に記載のメモリ。８．前記メモリセルはスタティックセルである、請求項２に記載のメモリ。９．前記メモリセルはダイナミックセルである、請求項２に記載のメモリ。１０．前記制御モジュールは電気的にブログラム可能であり、かつ、前記予測できない速度を評価する前記制御信号を生成するようプログラムされる、請求項１に記載のメモリ。１１．前記制御モジュールは、前記制御信号を生成するよう選択的に開路とされるヒューズを含む、請求項１０に記載のメモリ。１２．前記制御モジュールは、前記制御信号を生成するよう選択的に短絡されるアンチヒューズを含む、請求項１０に記載のメモリ。【手続補正書】特許法第１８４条の８第１項【提出日】１９９８年１月９日（１９９８．１．９）【補正内容】およびパルス信号ｖ_pの幅が大きな公差を有することである。このように大きな公差が生じるのは、いかなる特定の集積回路チップ上においても、インバータ１０−１から１０−Ｎ内のトランジスタ１０ａおよび１０ｂが予測できない速度でオンおよびオフに切換るためである。これを、図２のグラフに示す。図２において、切換速度の範囲が水平軸上に与えられ、トランジスタ１０ａおよび１０ｂ内で特定の切換速度が発生する対応する確率が、曲線１２によって与えられる。曲線１２を観察することにより、どの特定のチップ上のトランジスタ１０ａおよび１０ｂも、最低速度１３ａと最高速度１３ｂとの間のどの速度でもあり得る、予測できない切換速度を有することがわかる。換言すれば、トランジスタ１０ａおよび１０ｂの切換速度は、最低速度１３ａと最高速度１３ｂとの中間に位置する平均速度１３ｃのまわりに生じる公差Δ₁を有する。この切換速度の公差Δ₁ は、トランジスタ１０ａおよび１０ｂを製造するプロセスにおける避けられない何らかのばらつきによって生じる。そのようなプロセスの２つのばらつきを図２に参照番号１４を付して示す。これらは、トランジスタのゲート長のばらつき、および、トランジスタのゲート酸化物の厚さのばらつきである。図２に示した切換速度の大きな公差Δ₁により、遅延された出力信号ｖ_Oおよびパルス出力信号ｖ_pは、比例して大きい公差ｋΔ₁を有して生成される。これを図３に示す。信号ｖ_oは最小遅延１５ａ、最大遅延１５ｂ、および平均遅延１５ｃで生じるが、これらはそれぞれ切換速度１３ａ、１３ｂ、および１３ｃに対応する。同様に、出力パルスｖ_pは、それぞれが１３ａ、１３ｂおよび１３ｃの切換速度に対応する、最小幅１６ａ、最大幅１６ｂ、および平均幅１６ｃで発生する。遅延された出力信号ｖ_oが正確に発生するようにするためには、ｋΔ₁の遅延公差は平均遅延１５ｃと比較して小さくなくてはならない。同様に、パルス出力信号ｖ_pが正確な幅を有するためには、ｋΔ₁の幅の公差が平均幅１６ｃと比較して小さくなければならない。しかし残念なことに、トランジスタ１０ａおよび１０ｂの物理的なサイズが小さくなればなるほど、プロセスのばらつき１４はますます大きくなる。０．５０ｍｍの平均サイズを有するサブミクロントランジスタについては、遅延公差ｋΔ₁は平均１５ｃの約９０％である。ＵＳ−Ａ−４−８９４７９１号は、チップ上のトランジスタ内の切換速度のばらつきを補償する、５つのステップを含むプロセスを開示する。このプロセスは、遅延を測定するステップと、平均時間を計算するステップと、減算するステップと、どのリンクを開放するかを判定するステップと、選択されたリンクをレーザで開放するステップとを含む。しかし、これらのステップは、チップの外部に位置付けられた複雑な器具によって、切換速度のばらつきを有しながら行なわれなければならず、またこれは、本来的に非常に高くつく。ＵＳ−Ａ−５３１９２５３号は、最も関連のある最新技術を表わすものと考えられるが、これは、パルス発生器（図６）内で生成されたパルス信号間の遅延によって設定されるさまざまな時間間隔で（プリチャージ、センシングの）動作を行なうＲ／Ｗ回路に結合されたメモリセルのアレイを有する、集積メモリを開示する。それらの遅延は、長すぎずまた短すぎることのないように、注意深く選択されなければならない。第２段、第６〜２０行を参照。このメモリは、保持信号を利用してそれらの遅延を判定するが、この保持信号は、２つの信号（ＣＡＳ＊、ＲＡＳ＊）の間の遅延が予め定められた値（ｔ₂）を超えたときに生成される。第３段、第２４〜２７行参照。ＵＳ−Ａ−５０８７８４２号は、以下のものを含む構成を開示する。すなわち、そのパラメータが大きな公差を受けやすいトランジスタを有するパルス発生器と、パルス発生器のトランジスタと合致するトランジスタを有するリングオシレータ（４８）と、リングオシレータの周波数を判定しかつパルス発生器およびリングオシレータの双方によって使用される制御信号（CONTROL DATA WORD）を生成してパラメータの公差を補償するためのカウンタを含む制御モジュール（２４）とを含む、構成である。しかしながら、入手可能な先行技術においては、メモリ内の、メモリが予め定められた動作を行なう時間間隔におけるばらつきを補償する制御回路を開発するよう促進するものはない。したがって、この発明の１つの目的は、従来よりも実質的に小さい遅延公差を請求の範囲１．集積回路チップ内のメモリ（図１１）であって、前記チップ上の読出／書込回路（図１１の７１〜７５）に結合された、前記チップ上のメモリセル（図１１の６０および６５）のアレイを含み、前記読出／書込回路は、パルス信号の幅によって設定される時間間隔の間に前記アレイ上で予め定められた動作を実行し、さらに、前記読出／書込回路に結合された、前記チップ上のパルス発生器（図１３または図１５）を含み、前記パルス発生器は予測できない速度でオンおよびオフに切換って前記幅が大きい公差を有するように前記パルス信号を生成するトランジスタを含み、さらに、前記予測できない速度を評価する制御信号を生成する前記チップ上の制御モジュール（図４、図１６Ａまたは図１６Ｂ）と、複数の補償コンポーネントを含む前記チップ上の補償回路（図４、図８または図１０）とを含み、前記補償コンポーネントは前記制御信号に応答して前記補償コンポーネントを前記パルス発生器に選択的に結合して、前記選択的に結合されたコンポーネントが前記トランジスタと併せて前記大きい公差よりも実質的に小さい公差を有する幅を有して前記パルス信号を発生するようにする、メモリ。２．前記制御モジュールは、前記予測できない速度に比例する周波数で発振する発振信号を生成するリングオシレータと、予め定められた時間間隔中の前記発振信号のサイクルを数えることによって前記制御信号を生成する計数モジュールとを含む、請求項１に記載のメモリ。３．前記リングオシレータは前記パルス発生器内の前記トランジスタと物理的に合致するトランジスタからなる、請求項２に記載のメモリ。４．前記読出／書込回路は前記メモリセルを相互結合する相補的な対のビット線を含み、前記予め定められた動作は前記ビット線の双方をプリチャージする、請求項２に記載のメモリ。５．前記読出／書込回路はセンスアンプに結合された相補的な対のビット線を含み、前記予め定められた動作は前記センスアンプを能動化して前記ビット線上の前記セルからのデータを感知できるようにする、請求項２に記載のメモリ。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ (72)発明者サリバン，グレーグ・ティアメリカ合衆国、92029 カリフォルニア州、エスコンディード、エヌ・マンモス・プレイス、2152 (72)発明者トゥン，ケニー・ワイアメリカ合衆国、92029 カリフォルニア州、エスコンディード、パートリッジ・グレン、1336

Claims

【特許請求の範囲】１．集積回路チップ上の精密遅延回路であって、入力信号を受取り、かつ、予測できない速度でオンおよびオフに切換って大きい公差を有する遅延を伴って出力信号を発生するトランジスタを含むスイッチング回路と、前記チップ内の、前記予測できない速度を評価しかつその評価速度を識別する制御信号を生成する制御回路と、複数の補償コンポーネントを含んで、前記制御回路から前記制御信号を受取り、応じて、前記補償コンポーネントを前記スイッチング回路に選択的に結合して、前記トランジスタおよび前記選択的に結合されたコンポーネントの組合せが前記大きい公差よりも実質的に小さい公差を有する遅延を伴って前記出力信号を生成するようにする補償回路とからなる、精密遅延回路。２．前記制御回路は、前記予測できない速度と比例する周波数において発振する発振信号を生成する第１のモジュールと、前記発振信号内のサイクルを数えることによって前記制御信号を生成する第２のモジュールとを含む、請求項１に記載の遅延回路。３．前記第１のモジュールはリングオシレータである、請求項２に記載の遅延回路。４．前記リングオシレータは、前記スイッチング回路内の前記トランジスタと物理的に合致するトランジスタからなる、請求項３に記載の遅延回路。５．前記補償コンポーネントはキャパシタを含む、請求項１に記載の遅延回路。６．前記補償コンポーネントは抵抗器を含む、請求項１に記載の遅延回路。７．前記補償回路は、前記制御回路が低速を評価した場合には小さいキャパシタを前記スイッチング回路に結合し、かつ、前記制御信号が高速を評価した場合には前記スイッチング回路に大きいキャパシタを結合する、請求項１に記載の遅延回路。８．前記補償回路は前記制御信号が低速を評価した場合には前記スイッチング回路に小さい抵抗器を結合し、かつ、前記制御信号が高速を評価したときには前記スイッチング回路に大きい抵抗器を結合する、請求項１に記載の遅延回路。９．前記遅延回路は、前記遅延回路と併せてパルスを生成する論理ゲートに結合される、請求項１に記載の遅延回路。１０．前記大きい公差は前記実質的に小さい公差よりも少なくとも５０％大きい、請求項１に記載の遅延回路。１１．前記制御回路は、前記予測できない速度を少なくとも３つの量子化された速度のうちの１つとして評価して、その評価された１つの量子化された速度を識別するように前記制御信号を生成する、請求項１に記載の遅延回路。１２．前記補償コンポーネントは前記チップ上に少なくとも３つのグループで配置され、かつ、前記補償回路は前記補償コンポーネントを前記スイッチング回路に、一度につき１グループずつ選択的に結合する、請求項１に記載の遅延回路。１３．前記補償コンポーネントは前記チップ上に少なくとも３つのグループで配置され、かつ、前記補償回路は前記補償コンポーネントを前記スイッチング回路に、前記グループの組合せとして選択的に結合する、請求項１に記載の遅延回路。１４．集積回路チップ内のメモリであって、パルス信号の幅によって設定された時間間隔の間、前記アレイ上で予め定められた動作を実行する読出／書込回路に結合された、メモリセルのアレイと、前記読出／書込回路に結合されて、予測できない速度でオンおよびオフに切換って前記幅が大きい公差を有するように前記パルス信号を生成するトランジスタを含むパルス発生器と、前記予測できない速度に比例する周波数で発振する発振信号を生成する第１のモジュール、および、前記発振信号内のサイクルを数えることによって前記制御信号を生成する第２のモジュールと、複数の補償コンポーネントを含んで、前記制御信号に応答して前記補償コンポーネントを前記パルス発生器に選択的に結合して、その選択的に結合されたコンポーネントが前記トランジスタと併せて、前記大きい公差よりも実質的に公差が小さい幅を有する前記パルス信号を生成するようにする補償回路とからなる、メモリ。１５．前記第１のモジュールはリングオシレータである、請求項１４に記載のメモリ。１６．前記リングオシレータは前記パルス発生器内の前記トランジスタに物理的に合致するトランジスタからなる、請求項１５に記載のメモリ。１７．前記読出／書込回路は、前記メモリセルを相互結合する相補的な対のビット線を含み、かつ、前記予め定められた動作は前記ビット線の両方をプリチャージする、請求項１５に記載のメモリ。１８．前記読出／書込回路はセンスアンプに結合された相補的な対のビット線を含み、かつ、前記予め定められた動作は前記センスアンプを能動化して前記ビット線上の前記セルからのデータを感知できるようにする、請求項１５に記載のメモリ。１９．前記読出／書込回路は前記メモリセルを相互結合する単一のビット線を含み、かつ、前記予め定められた動作は前記単一のビット線をプリチャージする、請求項１５に記載のメモリ。２０．前記読出／書込回路はセンスアンプに結合された単一のビット線を含み、かつ、前記予め定められた動作は前記センスアンプを能動化して、前記ビット線上の前記セルからのデータを感知できるようにする、請求項１５に記載のメモリ。２１．前記メモリセルはスタティックセルである、請求項１５に記載のメモリ。２２．前記メモリセルはダイナミックセルである、請求項１５に記載のメモリ。２３．集積回路チップ内のメモリであって、パルス信号の幅によって設定された時間間隔の間に前記アレイ上で予め定められた動作を実行する読出／書込回路に結合された、メモリセルのアレイと、前記読出／書込回路に結合されて、予測できない速度でオンおよびオフに切換って前記幅が大きい公差を有するように前記パルス信号を生成するトランジスタを含むパルス発生器と、前記予測できない速度を評価する制御信号を生成するようプログラムされた電気的にプログラム可能なモジュールと、複数の補償コンポーネントを含んで、前記制御信号に応答して前記補償コンポーネントを前記パルス発生器に選択的に結合して、前記選択的に結合されたコンポーネントが前記トランジスタと併せて、前記大きい公差よりも実質的に小さい公差を有する幅を有して前記パルス信号を生成するようにする補償回路とからなる、メモリ。２４．前記電子的にプログラム可能なモジュールは、選択的に開路となって前記制御信号を生成するヒューズを含む、請求項２３に記載のメモリ。２５．前記電子的にプログラム可能なモジュールは、選択的に短絡して前記制御信号を生成するアンチヒューズを含む、請求項２３に記載のメモリ。２６．前記読出／書込回路は、前記メモリセルを相互結合する相補的な対のビット線を含み、かつ、前記予め定められた動作は前記ビット線の両方をプリチャージする、請求項２５に記載のメモリ。２７．前記読出／書込回路は、センスアンプに結合された相補的な対のビット線を含み、かつ、前記予め定められた動作は、前記センスアンプを能動化して前記ビット線上の前記セルからのデータを感知できるようにする、請求項２５に記載のメモリ。２８．前記読出／書込回路は、前記メモリセルを相互結合する単一のビット線を含み、かつ、前記予め定められた動作は前記単一のビット線をプリチャージする、請求項２５に記載のメモリ。２９．前記読出／書込回路は、センスアンプに結合された単一のビット線を含み、かつ、前記予め定められた動作は、前記ビット線上の前記セルからデータを感知できるよう前記センスアンプを能動化する、請求項２５に記載のメモリ。３０．前記メモリセルはスタティックセルである、請求項２５に記載のメモリ。３１．前記メモリセルはダイナミックセルである、請求項２５に記載のメモリ。