JP2000357735A - 半導体装置、電気光学装置及び半導体装置の製造方法 - Google Patents
半導体装置、電気光学装置及び半導体装置の製造方法Info
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- JP2000357735A JP2000357735A JP11166945A JP16694599A JP2000357735A JP 2000357735 A JP2000357735 A JP 2000357735A JP 11166945 A JP11166945 A JP 11166945A JP 16694599 A JP16694599 A JP 16694599A JP 2000357735 A JP2000357735 A JP 2000357735A
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Abstract
(57)【要約】
【課題】 半導体層のソース領域又はドレイン領域と導
通するために必要なコンタクトホールの数を減らし、最
密充填配置をすること。 【解決手段】 層間絶縁膜９及びゲート絶縁膜６を貫通
するひとつのコンタクトホール１１を介してゲート電極
７と半導体層２のソース領域４と配線１０とを導通部３
１０により一体的に導通するように構成したので、半導
体層２のソース領域４と導通するために必要なコンタク
トホール１１の数を１つにし、最密充填配置をすること
が可能なる。
通するために必要なコンタクトホールの数を減らし、最
密充填配置をすること。 【解決手段】 層間絶縁膜９及びゲート絶縁膜６を貫通
するひとつのコンタクトホール１１を介してゲート電極
７と半導体層２のソース領域４と配線１０とを導通部３
１０により一体的に導通するように構成したので、半導
体層２のソース領域４と導通するために必要なコンタク
トホール１１の数を１つにし、最密充填配置をすること
が可能なる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置や液晶
装置の駆動回路、ＥＬ（エレクトロルミネッセンス）素
子のスイッチング手段等に使われる半導体装置、ＥＬ素
子等を搭載する電気光学装置及び半導体装置の製造方法
の技術分野に属する。本発明は、特に半導体層とその上
に形成される２つの配線とを１つのコンタクトホールを
通じて一体的に導通するように構成した半導体装置、電
気光学装置及び半導体装置の製造方法に関する。
装置の駆動回路、ＥＬ（エレクトロルミネッセンス）素
子のスイッチング手段等に使われる半導体装置、ＥＬ素
子等を搭載する電気光学装置及び半導体装置の製造方法
の技術分野に属する。本発明は、特に半導体層とその上
に形成される２つの配線とを１つのコンタクトホールを
通じて一体的に導通するように構成した半導体装置、電
気光学装置及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】一般に、半導体装置として例えば薄膜ト
ランジスタ（以下、ＴＦＴと称す。）を使ってダイオー
ドを構成する場合、図１１に示すように、薄膜トランジ
スタ１０１のゲート電極１０２とソース領域１０３とを
短絡させて構成している。この場合、ＴＦＴがｎ型なら
ば、ソース領域１０３側が陽極でドレイン領域１０４側
が陰極となる。
ランジスタ（以下、ＴＦＴと称す。）を使ってダイオー
ドを構成する場合、図１１に示すように、薄膜トランジ
スタ１０１のゲート電極１０２とソース領域１０３とを
短絡させて構成している。この場合、ＴＦＴがｎ型なら
ば、ソース領域１０３側が陽極でドレイン領域１０４側
が陰極となる。
【０００３】このような薄膜トランジスタ１０１の一般
的な構造を図１２及び図１３に示す。ここで、図１２は
薄膜トランジスタ１０１の一般的な構造を示す平面図、
図１３は図１２のＡ−Ａ断面図である。
的な構造を図１２及び図１３に示す。ここで、図１２は
薄膜トランジスタ１０１の一般的な構造を示す平面図、
図１３は図１２のＡ−Ａ断面図である。
【０００４】これらの図に示すように、基板１０５上に
は半導体層１０６が形成されている。
は半導体層１０６が形成されている。
【０００５】この半導体層１０６上にはゲート絶縁膜１
０７が形成されており、このゲート絶縁膜１０７を介し
て半導体層１０６のチャネル領域１０６ａと交差するよ
うにゲート電極１０８が形成されている。ゲート電極１
０８の一端は延設され、その先端が層間絶縁膜１０９上
に形成されたソース配線１１０と層間絶縁膜１０９を貫
通する第１のコンタクトホール１１１を介して接続され
ている。このソース配線１１０は半導体層１０６のソー
ス領域１０３に向けて延設されており、そしてその先端
が層間絶縁膜１０９及びゲート絶縁膜１０７を貫通する
第２のコンタクトホール１１２を介して半導体層１０６
のソース領域１０３と接続されている。なお、半導体層
１０６のドレイン領域１０４は第３のコンタクトホール
１１３を介して図示を省略した配線に接続されている。
０７が形成されており、このゲート絶縁膜１０７を介し
て半導体層１０６のチャネル領域１０６ａと交差するよ
うにゲート電極１０８が形成されている。ゲート電極１
０８の一端は延設され、その先端が層間絶縁膜１０９上
に形成されたソース配線１１０と層間絶縁膜１０９を貫
通する第１のコンタクトホール１１１を介して接続され
ている。このソース配線１１０は半導体層１０６のソー
ス領域１０３に向けて延設されており、そしてその先端
が層間絶縁膜１０９及びゲート絶縁膜１０７を貫通する
第２のコンタクトホール１１２を介して半導体層１０６
のソース領域１０３と接続されている。なお、半導体層
１０６のドレイン領域１０４は第３のコンタクトホール
１１３を介して図示を省略した配線に接続されている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
ように構成された薄膜トランジスタ１０１においては、
ゲート領域１０２とソース領域１０３とを導通させるた
めに２つのコンタクトホール１１１、１１２を形成する
必要があり、しかもこれらのコンタクトホール１１１、
１１２におけるアライメントずれを考慮して各コンタク
トホール１１１、１１２においてある程度余裕をもって
配置する必要があるため、最密充填配置をするための障
害になる、という課題がある。
ように構成された薄膜トランジスタ１０１においては、
ゲート領域１０２とソース領域１０３とを導通させるた
めに２つのコンタクトホール１１１、１１２を形成する
必要があり、しかもこれらのコンタクトホール１１１、
１１２におけるアライメントずれを考慮して各コンタク
トホール１１１、１１２においてある程度余裕をもって
配置する必要があるため、最密充填配置をするための障
害になる、という課題がある。
【０００７】本発明はかかる課題に基づきなされたもの
であり、半導体層のソース領域又はドレイン領域と導通
するために必要なコンタクトホールの数を減らし、最密
充填配置をすることが可能な半導体装置、電気光学装置
及び半導体装置の製造方法を提供することを目的として
いる。
であり、半導体層のソース領域又はドレイン領域と導通
するために必要なコンタクトホールの数を減らし、最密
充填配置をすることが可能な半導体装置、電気光学装置
及び半導体装置の製造方法を提供することを目的として
いる。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体装置は、半導体層と、前記半導体層
上を覆うように形成された第１の絶縁膜と、前記第１の
絶縁膜上に形成された第１の配線と、前記第１の配線を
覆うように前記第１の絶縁膜上に形成された第２の絶縁
膜と、前記第２の絶縁膜上に形成された第２の配線と、
前記半導体層のソース領域又はドレイン領域と前記第１
の配線と前記第２の配線とを前記第１及び第２の絶縁膜
を貫通するひとつのコンタクトホールを介して導通する
導通部とを具備することを特徴とする。
に、本発明の半導体装置は、半導体層と、前記半導体層
上を覆うように形成された第１の絶縁膜と、前記第１の
絶縁膜上に形成された第１の配線と、前記第１の配線を
覆うように前記第１の絶縁膜上に形成された第２の絶縁
膜と、前記第２の絶縁膜上に形成された第２の配線と、
前記半導体層のソース領域又はドレイン領域と前記第１
の配線と前記第２の配線とを前記第１及び第２の絶縁膜
を貫通するひとつのコンタクトホールを介して導通する
導通部とを具備することを特徴とする。
【０００９】本発明のかかる構成によれば、第１及び第
２の絶縁膜を貫通する１つのコンタクトホールによって
半導体層のソース領域又はドレイン領域と第１の配線と
第２の配線とを一体的に導通するように構成したので、
半導体層のソース領域又はドレイン領域と導通するため
に必要なコンタクトホールの数を１つにし、最密充填配
置をすることが可能なる、という効果がある。
２の絶縁膜を貫通する１つのコンタクトホールによって
半導体層のソース領域又はドレイン領域と第１の配線と
第２の配線とを一体的に導通するように構成したので、
半導体層のソース領域又はドレイン領域と導通するため
に必要なコンタクトホールの数を１つにし、最密充填配
置をすることが可能なる、という効果がある。
【００１０】本発明の一の態様によれば、前記第２の配
線と前記導通部とが一体的に形成されていることを特徴
とする。かかる構成によれば、導通部を第２の配線と一
体的に形成しているので、導通部を形成するための工数
を減らすことができる、という効果がある。
線と前記導通部とが一体的に形成されていることを特徴
とする。かかる構成によれば、導通部を第２の配線と一
体的に形成しているので、導通部を形成するための工数
を減らすことができる、という効果がある。
【００１１】本発明の一の態様によれば、前記導通部が
前記第１の配線の上面との接続面を有することを特徴と
する。かかる構成によれば、導通部が第１の配線と平面
的に接続されるので、これらの間の接続を確実に行うこ
とができる。従って、コンタクトホールのアライメント
ずれをそれ程考慮しなくてもよくなり、これにより更な
る最密充填配置をすることが可能になる、という効果が
ある。
前記第１の配線の上面との接続面を有することを特徴と
する。かかる構成によれば、導通部が第１の配線と平面
的に接続されるので、これらの間の接続を確実に行うこ
とができる。従って、コンタクトホールのアライメント
ずれをそれ程考慮しなくてもよくなり、これにより更な
る最密充填配置をすることが可能になる、という効果が
ある。
【００１２】本発明の一の態様によれば、前記導通部が
前記半導体層のソース領域又はドレイン領域の上面との
接続面を有することを特徴とする。かかる構成によれ
ば、導通部が半導体層のソース領域又はドレイン領域と
平面的に接続されるので、これらの間の接続を確実に行
うことができる。従って、コンタクトホールのアライメ
ントずれをそれ程考慮しなくてもよくなり、これによっ
ても更なる最密充填配置をすることが可能になる、とい
う効果がある。
前記半導体層のソース領域又はドレイン領域の上面との
接続面を有することを特徴とする。かかる構成によれ
ば、導通部が半導体層のソース領域又はドレイン領域と
平面的に接続されるので、これらの間の接続を確実に行
うことができる。従って、コンタクトホールのアライメ
ントずれをそれ程考慮しなくてもよくなり、これによっ
ても更なる最密充填配置をすることが可能になる、とい
う効果がある。
【００１３】本発明の一の態様によれば、前記第１の配
線が前記半導体層のチャネル領域と交差するゲート電極
を有することを特徴とする。かかる構成によれば、例え
ばダイオードをＴＦＴによって構成したような場合に最
密充填配置をすることが可能なる、という効果がある。
線が前記半導体層のチャネル領域と交差するゲート電極
を有することを特徴とする。かかる構成によれば、例え
ばダイオードをＴＦＴによって構成したような場合に最
密充填配置をすることが可能なる、という効果がある。
【００１４】本発明の電気光学装置は、基板上に、複数
の走査線と、該走査線の延設方向に対して交差する方向
に延設された複数のデータ線と、該データ線に並列する
複数の共通給電線と、前記データ線と前記走査線とによ
りマトリクス状に形成された画素領域とを有し、該画素
領域の各々には、前記走査線を介して走査信号が第1の
ゲート電極に供給される第１の薄膜トランジスタと、該
第１の薄膜トランジスタを介して前記データ線から供給
される画像信号が第２のゲート電極に供給される第２の
薄膜トランジスタと、前記画素領域毎に形成された画素
電極と前記走査線と前記データ線を跨いで複数の前記画
素電極に対応する対向電極との層間において前記画素電
極が前記第２の薄膜トラジスタを介して前記共通給電線
に電気的に接続したときに前記画素電極と前記対向電極
との間に流れる駆動電流によって発光する有機半導体膜
を具備する発光素子とを有する電気光学装置であって、
前記第１の薄膜トランジスタの半導体層上を覆うように
形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成
された前記第２のゲート電極と導通する第１の配線と、
前記第１の配線を覆うように前記ゲート絶縁膜上に形成
された層間絶縁膜と、前記層間絶縁膜上に形成された第
２の配線と、前記半導体層のソース領域又はドレイン領
域と前記第１の配線と前記第２の配線とを前記ゲート絶
縁膜及び前記層間絶縁膜を貫通するひとつのコンタクト
ホールを介して導通する導通部とを具備することを特徴
とする。
の走査線と、該走査線の延設方向に対して交差する方向
に延設された複数のデータ線と、該データ線に並列する
複数の共通給電線と、前記データ線と前記走査線とによ
りマトリクス状に形成された画素領域とを有し、該画素
領域の各々には、前記走査線を介して走査信号が第1の
ゲート電極に供給される第１の薄膜トランジスタと、該
第１の薄膜トランジスタを介して前記データ線から供給
される画像信号が第２のゲート電極に供給される第２の
薄膜トランジスタと、前記画素領域毎に形成された画素
電極と前記走査線と前記データ線を跨いで複数の前記画
素電極に対応する対向電極との層間において前記画素電
極が前記第２の薄膜トラジスタを介して前記共通給電線
に電気的に接続したときに前記画素電極と前記対向電極
との間に流れる駆動電流によって発光する有機半導体膜
を具備する発光素子とを有する電気光学装置であって、
前記第１の薄膜トランジスタの半導体層上を覆うように
形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成
された前記第２のゲート電極と導通する第１の配線と、
前記第１の配線を覆うように前記ゲート絶縁膜上に形成
された層間絶縁膜と、前記層間絶縁膜上に形成された第
２の配線と、前記半導体層のソース領域又はドレイン領
域と前記第１の配線と前記第２の配線とを前記ゲート絶
縁膜及び前記層間絶縁膜を貫通するひとつのコンタクト
ホールを介して導通する導通部とを具備することを特徴
とする。
【００１５】上記のように構成された電気光学装置にお
いては各画素ごとにスイッチング素子として２つのＴＦ
Ｔが必要とされるため、各画素ごとに１つのＴＦＴで構
成できる液晶装置等と比べて画素領域が狭くなる。そこ
で、本発明では、かかる構成の電気光学装置においてゲ
ート絶縁膜及び層間絶縁膜を貫通する１つのコンタクト
ホールによって第１の半導体装置の半導体層のソース領
域又はドレイン領域と第１の配線と第２の配線とを一体
的に導通するように構成したので、第１の半導体装置の
半導体層のソース領域又はドレイン領域と導通するため
に必要なコンタクトホールの数を１つにし、最密充填配
置をすることが可能なる。従って、画素領域を広げるこ
とが可能となる。
いては各画素ごとにスイッチング素子として２つのＴＦ
Ｔが必要とされるため、各画素ごとに１つのＴＦＴで構
成できる液晶装置等と比べて画素領域が狭くなる。そこ
で、本発明では、かかる構成の電気光学装置においてゲ
ート絶縁膜及び層間絶縁膜を貫通する１つのコンタクト
ホールによって第１の半導体装置の半導体層のソース領
域又はドレイン領域と第１の配線と第２の配線とを一体
的に導通するように構成したので、第１の半導体装置の
半導体層のソース領域又はドレイン領域と導通するため
に必要なコンタクトホールの数を１つにし、最密充填配
置をすることが可能なる。従って、画素領域を広げるこ
とが可能となる。
【００１６】本発明の半導体装置の製造方法は、半導体
層を形成する工程と、前記半導体層上を覆うように第１
の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１
の配線を形成する工程と、前記第１の配線を覆うように
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第１及び第２の絶縁膜を貫通し、前記半導体層のソ
ース領域又はドレイン領域と前記第１の配線とが露出す
るようにコンタクトホールを形成する工程と、前記コン
タクトホール内に導通部を形成すると共に前記導通部に
導通する第２の配線を前記第２に絶縁膜上に形成する工
程とを具備することを特徴とする。
層を形成する工程と、前記半導体層上を覆うように第１
の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１
の配線を形成する工程と、前記第１の配線を覆うように
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第１及び第２の絶縁膜を貫通し、前記半導体層のソ
ース領域又はドレイン領域と前記第１の配線とが露出す
るようにコンタクトホールを形成する工程と、前記コン
タクトホール内に導通部を形成すると共に前記導通部に
導通する第２の配線を前記第２に絶縁膜上に形成する工
程とを具備することを特徴とする。
【００１７】本発明のかかる構成によれば、半導体層の
ソース領域又はドレイン領域と第１の配線とが露出する
ようにコンタクトホールを形成し、コンタクトホール内
に導通部を形成すると共に導通部に導通する第２の配線
を第２に絶縁膜上に形成するようにしたので、半導体層
のソース領域又はドレイン領域と導通するために必要な
コンタクトホールの数を１つにし、最密充填配置のされ
た半導体装置を製造することが可能なる、という効果が
ある。
ソース領域又はドレイン領域と第１の配線とが露出する
ようにコンタクトホールを形成し、コンタクトホール内
に導通部を形成すると共に導通部に導通する第２の配線
を第２に絶縁膜上に形成するようにしたので、半導体層
のソース領域又はドレイン領域と導通するために必要な
コンタクトホールの数を１つにし、最密充填配置のされ
た半導体装置を製造することが可能なる、という効果が
ある。
【００１８】本発明の一の形態によれば、前記コンタク
トホールがドライエッチングにより形成されることを特
徴とする。かかる構成によれば、コンタクトホールをド
ライエッチングにより形成するようにしたので、コンタ
クトホールが半導体層を突き抜けて形成されるようなこ
とはなくなり、コンタクトホールと半導体層のソース領
域又はドレイン領域とが平面的に接続され、これらの接
続を確実に行うことができる、という効果がある。
トホールがドライエッチングにより形成されることを特
徴とする。かかる構成によれば、コンタクトホールをド
ライエッチングにより形成するようにしたので、コンタ
クトホールが半導体層を突き抜けて形成されるようなこ
とはなくなり、コンタクトホールと半導体層のソース領
域又はドレイン領域とが平面的に接続され、これらの接
続を確実に行うことができる、という効果がある。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づき説明する。
に基づき説明する。
【００２０】（半導体装置の構造）図１は本発明の一実
施形態に係る半導体装置として、ＴＦＴの平面図、図２
は図１に示したＴＦＴのＡ−Ａ断面図である。なお、こ
の実施形態に係るＴＦＴは図１１に示した回路に本発明
を適用したものである。
施形態に係る半導体装置として、ＴＦＴの平面図、図２
は図１に示したＴＦＴのＡ−Ａ断面図である。なお、こ
の実施形態に係るＴＦＴは図１１に示した回路に本発明
を適用したものである。
【００２１】これらの図に示すように、ａ−Ｓｉ膜から
なる基板１上には例えばｐ−Ｓｉからなる半導体層２が
形成されている。この半導体層２ではチャネル領域３の
両側にソース領域４及びドレイン領域５が設けられてい
る。
なる基板１上には例えばｐ−Ｓｉからなる半導体層２が
形成されている。この半導体層２ではチャネル領域３の
両側にソース領域４及びドレイン領域５が設けられてい
る。
【００２２】この半導体層２上にはゲート絶縁膜６が形
成されており、このゲート絶縁膜６を介して半導体層２
のチャネル領域３と交差するようにゲート電極７が形成
されている。このゲート電極７の一端は延設し、更にＵ
ターンして半導体層２のソース領域４と重なる位置まで
延設している。
成されており、このゲート絶縁膜６を介して半導体層２
のチャネル領域３と交差するようにゲート電極７が形成
されている。このゲート電極７の一端は延設し、更にＵ
ターンして半導体層２のソース領域４と重なる位置まで
延設している。
【００２３】また、ゲート絶縁膜６上にはゲート電極７
を覆うように層間絶縁膜９が形成されており、この層間
絶縁膜９上には配線１０が形成されている。この配線１
０は上述したようにゲート電極７と半導体層２のソース
領域４とが重なる位置まで延設している。
を覆うように層間絶縁膜９が形成されており、この層間
絶縁膜９上には配線１０が形成されている。この配線１
０は上述したようにゲート電極７と半導体層２のソース
領域４とが重なる位置まで延設している。
【００２４】そして、ゲート電極７と半導体層２のソー
ス領域４と配線１０とがゲート絶縁膜を介して重なら
れ、層間絶縁膜９及びゲート絶縁膜６を貫通したコンタ
クトホール１１内には導通部３１０が形成され、この導
通部は例えば配線１０と一体的に設けられている。この
ように１つのコンタクトホール１１内で配線１０と導通
部３１０とが一体的に設けられているので、導通部３１
０をコンタクトホールに形成するための工数を低減する
ことができる。
ス領域４と配線１０とがゲート絶縁膜を介して重なら
れ、層間絶縁膜９及びゲート絶縁膜６を貫通したコンタ
クトホール１１内には導通部３１０が形成され、この導
通部は例えば配線１０と一体的に設けられている。この
ように１つのコンタクトホール１１内で配線１０と導通
部３１０とが一体的に設けられているので、導通部３１
０をコンタクトホールに形成するための工数を低減する
ことができる。
【００２５】このコンタクトホール１１はゲート電極７
の上部平面（上面）との接続面１２を有し、更に半導体
層２のソース領域４の上部平面との接続面１３を有す
る。このようにコンタクトホール１１とゲート電極７及
び半導体層２のソース領域４とが平面的に接続している
部分を有するので、より確実に電気的な接続を行うこと
ができる。そのためには例えば接続面１２の面積として
は、４μｍ２以上が好ましく、接続面１３の面積として
は、４μｍ２以上が好ましい。
の上部平面（上面）との接続面１２を有し、更に半導体
層２のソース領域４の上部平面との接続面１３を有す
る。このようにコンタクトホール１１とゲート電極７及
び半導体層２のソース領域４とが平面的に接続している
部分を有するので、より確実に電気的な接続を行うこと
ができる。そのためには例えば接続面１２の面積として
は、４μｍ２以上が好ましく、接続面１３の面積として
は、４μｍ２以上が好ましい。
【００２６】なお、半導体層２のドレイン電極５はコン
タクトホール１４を介して図示を省略した配線に接続さ
れている。
タクトホール１４を介して図示を省略した配線に接続さ
れている。
【００２７】このように本実施形態においては、層間絶
縁膜９及びゲート絶縁膜６を貫通するコンタクトホール
１１を介して導通部３１０がゲート電極７と半導体層２
のソース領域４と配線１０とを一体的に導通するように
構成したので、半導体層２のソース領域４と導通するた
めに必要なコンタクトホール１１の数を１つにし、最密
充填配置をすることが可能なる。
縁膜９及びゲート絶縁膜６を貫通するコンタクトホール
１１を介して導通部３１０がゲート電極７と半導体層２
のソース領域４と配線１０とを一体的に導通するように
構成したので、半導体層２のソース領域４と導通するた
めに必要なコンタクトホール１１の数を１つにし、最密
充填配置をすることが可能なる。
【００２８】また、図２に示す構造で配線１０側のＲ１
の部分で断線が生じた場合でも図１に示すＲ２のパスに
よりゲート電極７と配線１０の接続が得られ、確実な接
続となる点で好ましい。
の部分で断線が生じた場合でも図１に示すＲ２のパスに
よりゲート電極７と配線１０の接続が得られ、確実な接
続となる点で好ましい。
【００２９】なお、この実施形態では、コンタクトホー
ル１１を介して半導体層２のソース領域４をゲート電極
７及び配線１０と一体的に導通していたが、半導体層の
ゲート領域についても１つのコンタクトホールによって
ゲート電極及び配線と一体的に導通するように構成して
もよい。
ル１１を介して半導体層２のソース領域４をゲート電極
７及び配線１０と一体的に導通していたが、半導体層の
ゲート領域についても１つのコンタクトホールによって
ゲート電極及び配線と一体的に導通するように構成して
もよい。
【００３０】（半導体装置の製造方法）次に、図１及び
図２に示したＴＦＴの製造方法を説明する。
図２に示したＴＦＴの製造方法を説明する。
【００３１】図３から図５はこの実施形態に係るＴＦＴ
の製造工程を説明するための図である。
の製造工程を説明するための図である。
【００３２】まず図３（ａ）に示すように、ａ−Ｓｉ膜
からなる基板１上に例えばＫｒＦまたはＸｅＣｌなどの
エキシマレーザ光を３００〜６００ｍＪ／ｃｍ２照射す
ることにより、ａ−Ｓｉ膜を結晶化させ、厚さ２０ｎｍ
〜１００ｎｍのｐ−Ｓｉ膜３０１を得る。
からなる基板１上に例えばＫｒＦまたはＸｅＣｌなどの
エキシマレーザ光を３００〜６００ｍＪ／ｃｍ２照射す
ることにより、ａ−Ｓｉ膜を結晶化させ、厚さ２０ｎｍ
〜１００ｎｍのｐ−Ｓｉ膜３０１を得る。
【００３３】次に、図３（ｂ）に示すように、レジスト
塗布、露光処理及び現像処理を経てｐ−Ｓｉ膜３０１上
に半導体層２に相当する形状のフォトレジストマスク３
０２を形成する。
塗布、露光処理及び現像処理を経てｐ−Ｓｉ膜３０１上
に半導体層２に相当する形状のフォトレジストマスク３
０２を形成する。
【００３４】次に、図３（ｃ）に示すように、フォトレ
ジストマスク３０２をマスクとして、ｐ−Ｓｉ膜３０１
を例えば塩素系ガスを用いてＲＩＥ(reactive ion et
ching)により、エッチングし、半導体層２に相当する形
状のｐ−Ｓｉ層３０３を形成する。なお、ＲＩＥのよう
なドライエッチング以外に、弗硝酸を用いてエッチング
するなど薬液を用いるウエットエッチングを使用するこ
ともできる。
ジストマスク３０２をマスクとして、ｐ−Ｓｉ膜３０１
を例えば塩素系ガスを用いてＲＩＥ(reactive ion et
ching)により、エッチングし、半導体層２に相当する形
状のｐ−Ｓｉ層３０３を形成する。なお、ＲＩＥのよう
なドライエッチング以外に、弗硝酸を用いてエッチング
するなど薬液を用いるウエットエッチングを使用するこ
ともできる。
【００３５】次に、図３（ｄ）に示すように、フォトレ
ジストマスク３０２を剥離後、ＰＥＣＶＤ法により、Ｔ
ＥＯＳ（テトラエチルオルソシリケート）と酸素ガスと
を原料ガスとして、５０〜１２０ｎｍの膜厚のゲート絶
縁膜６を形成する。ここで、原料ガスとしては、ＳｉＨ
４と酸素ガスとを用いても良い。
ジストマスク３０２を剥離後、ＰＥＣＶＤ法により、Ｔ
ＥＯＳ（テトラエチルオルソシリケート）と酸素ガスと
を原料ガスとして、５０〜１２０ｎｍの膜厚のゲート絶
縁膜６を形成する。ここで、原料ガスとしては、ＳｉＨ
４と酸素ガスとを用いても良い。
【００３６】次に、図３（ｅ）に示すように、ｐ−Ｓｉ
層３０３上の半導体層２のチャネル領域３に相当する位
置にトレジストマスク３０４を形成する。そして、この
フォトレジストマスク３０４をマスクにし、イオン注入
法により、例えば不純物イオンとして１×１０１３〜２
×１０１４個／ｃｍ２のドーズ量にてリンイオンをｐ−
Ｓｉ層３０３に注入し、ソース領域４及びドレイン領域
５を形成する。
層３０３上の半導体層２のチャネル領域３に相当する位
置にトレジストマスク３０４を形成する。そして、この
フォトレジストマスク３０４をマスクにし、イオン注入
法により、例えば不純物イオンとして１×１０１３〜２
×１０１４個／ｃｍ２のドーズ量にてリンイオンをｐ−
Ｓｉ層３０３に注入し、ソース領域４及びドレイン領域
５を形成する。
【００３７】次に、図４（ｆ）に示すように、フォトレ
ジストマスク３０４を除去した後、ゲート絶縁膜６上
に、ＰＶＤ（physical vapour deposition）法によ
り、２００〜６００ｎｍの膜厚、ここでは５００ｎｍの
アルミニウム膜３０５を形成する。
ジストマスク３０４を除去した後、ゲート絶縁膜６上
に、ＰＶＤ（physical vapour deposition）法によ
り、２００〜６００ｎｍの膜厚、ここでは５００ｎｍの
アルミニウム膜３０５を形成する。
【００３８】次に、図４（ｇ）に示すように、ゲート電
極７に相当する形状のフォトレジストマスク３０６を形
成する。そして、フォトレジストマスク３０６をマスク
として、弗素系または塩素系ガスを用いてＲＩＥ法によ
り、アルミニウム膜３０５をエッチング後、フォトレジ
スタパターン３０６を剥離して、図４（ｈ）に示すよう
なゲート電極７を形成する。
極７に相当する形状のフォトレジストマスク３０６を形
成する。そして、フォトレジストマスク３０６をマスク
として、弗素系または塩素系ガスを用いてＲＩＥ法によ
り、アルミニウム膜３０５をエッチング後、フォトレジ
スタパターン３０６を剥離して、図４（ｈ）に示すよう
なゲート電極７を形成する。
【００３９】次に、図４（ｉ）に示すように、ゲート電
極７を覆うように、ＴＥＯＳと酸素ガスとを原料ガスと
してＰＥＣＶＤ法により、３００〜１５００ｎｍ、ここ
では１２００ｎｍの厚みの層間絶縁膜９を形成する。
極７を覆うように、ＴＥＯＳと酸素ガスとを原料ガスと
してＰＥＣＶＤ法により、３００〜１５００ｎｍ、ここ
では１２００ｎｍの厚みの層間絶縁膜９を形成する。
【００４０】次に、図４（ｊ）に示すように、コンタク
トホール１１に相当する形状にパターニングされたフォ
トレジストマスク３０７を形成する。
トホール１１に相当する形状にパターニングされたフォ
トレジストマスク３０７を形成する。
【００４１】そして、図５（ｋ）に示すように、フォト
レジストマスク３０７をマスクとして弗素系、例えばＣ
２ＨＦ５やＣＨＦ３を用いた反応性イオンエッチング法
（ＲＩＥ法）により層間絶縁膜９及びゲート絶縁膜６を
貫通するコンタクトホール１１を形成し、フォトレジス
トマスク３０７を剥離する。このようにコンタクトホー
ル１１をドライエッチングにより形成することによっ
て、コンタクトホール１１が半導体層２を突き抜けて形
成されるようなことはなくなる。
レジストマスク３０７をマスクとして弗素系、例えばＣ
２ＨＦ５やＣＨＦ３を用いた反応性イオンエッチング法
（ＲＩＥ法）により層間絶縁膜９及びゲート絶縁膜６を
貫通するコンタクトホール１１を形成し、フォトレジス
トマスク３０７を剥離する。このようにコンタクトホー
ル１１をドライエッチングにより形成することによっ
て、コンタクトホール１１が半導体層２を突き抜けて形
成されるようなことはなくなる。
【００４２】次に、図５（ｌ）に示すように、層間絶縁
膜９上に、ＰＶＤ（physical vapour deposition）法
により、３００〜１０００ｎｍの膜厚のアルミニウム膜
３０８を形成する。
膜９上に、ＰＶＤ（physical vapour deposition）法
により、３００〜１０００ｎｍの膜厚のアルミニウム膜
３０８を形成する。
【００４３】次に、図５（ｍ）に示すように、アルミニ
ウム膜３０８上に、配線１０に相当する箇所以外が除去
された形状のフォトレジストマスク３０９を形成する。
フォトレジストマスク３０９をマスクとしてアルミニウ
ム膜３０８を塩素系ガスを用いてＲＩＥ法によりエッチ
ング後、フォトレジストマスク３０９を剥離する。これ
により、図５（ｎ）に示すように、配線１０が形成され
ると共にこれに導通する導通部３１０がコンタクトホー
ル１１内に形成される。
ウム膜３０８上に、配線１０に相当する箇所以外が除去
された形状のフォトレジストマスク３０９を形成する。
フォトレジストマスク３０９をマスクとしてアルミニウ
ム膜３０８を塩素系ガスを用いてＲＩＥ法によりエッチ
ング後、フォトレジストマスク３０９を剥離する。これ
により、図５（ｎ）に示すように、配線１０が形成され
ると共にこれに導通する導通部３１０がコンタクトホー
ル１１内に形成される。
【００４４】以上のように本実施形態によれば、半導体
層２のソース領域又はドレイン領域とゲート電極７と配
線１０とを導通するために必要なコンタクトホール１１
の数を１つにし、最密充填配置のされた半導体装置を製
造することが可能である。
層２のソース領域又はドレイン領域とゲート電極７と配
線１０とを導通するために必要なコンタクトホール１１
の数を１つにし、最密充填配置のされた半導体装置を製
造することが可能である。
【００４５】（電気光学装置の第１の実施形態）次に、
本発明の電気光学装置の第１の実施形態として、電荷注
入型の有機薄膜ＥＬ素子を用いたアクティブマトリクス
型表示装置について説明する。
本発明の電気光学装置の第１の実施形態として、電荷注
入型の有機薄膜ＥＬ素子を用いたアクティブマトリクス
型表示装置について説明する。
【００４６】図６はこのようなアクティブマトリクス型
表示装置の構成を示すブロック図である。
表示装置の構成を示すブロック図である。
【００４７】図６に示す表示装置６０１では、透明基板
６００上に、複数の走査線gateと、該走査線gateの延設
方向に対して交差する方向に延設された複数のデータ線
sigと、該データ線sigに並列する複数の共通給電線com
と、データ線sigと走査線gateとの交差点に対応する画
素領域６０７とが構成されている。データ線sigに対し
ては、シフトレジスタ、レベルシフタ、ビデオライン、
アナログスイッチを備えるデータ側駆動回路６０３が構
成されている。走査線に対しては、シフトレジスタおよ
びレベルシフタを備える走査側駆動回路６０４が構成さ
れている。
６００上に、複数の走査線gateと、該走査線gateの延設
方向に対して交差する方向に延設された複数のデータ線
sigと、該データ線sigに並列する複数の共通給電線com
と、データ線sigと走査線gateとの交差点に対応する画
素領域６０７とが構成されている。データ線sigに対し
ては、シフトレジスタ、レベルシフタ、ビデオライン、
アナログスイッチを備えるデータ側駆動回路６０３が構
成されている。走査線に対しては、シフトレジスタおよ
びレベルシフタを備える走査側駆動回路６０４が構成さ
れている。
【００４８】また、画素領域６０７の各々には、走査線
を介して走査信号がゲート電極に供給される第１のＴＦ
Ｔ６２０と、この第１のＴＦＴ６２０を介してデータ線
sigから供給される画像信号を保持する保持容量capと、
該保持容量capによって保持された画像信号がゲート電
極に供給される第２のＴＦＴ６３０と、第２のＴＦＴ６
３０を介して共通給電線comに電気的に接続したときに
共通給電線comから駆動電流が流れ込む発光素子６４０
とが構成されている。
を介して走査信号がゲート電極に供給される第１のＴＦ
Ｔ６２０と、この第１のＴＦＴ６２０を介してデータ線
sigから供給される画像信号を保持する保持容量capと、
該保持容量capによって保持された画像信号がゲート電
極に供給される第２のＴＦＴ６３０と、第２のＴＦＴ６
３０を介して共通給電線comに電気的に接続したときに
共通給電線comから駆動電流が流れ込む発光素子６４０
とが構成されている。
【００４９】図７は上記の画素領域６０７の構成を示す
平面図、図８は図７のＡ−Ａ断面図、図９は図７のＢ−
Ｂ断面図である。
平面図、図８は図７のＡ−Ａ断面図、図９は図７のＢ−
Ｂ断面図である。
【００５０】図７及び図８に示すように、いずれの画素
領域においても、島状の2つの半導体膜を利用して第１
のＴＦＴ６２０を構成する第1の半導体層７２０及び第
２のＴＦＴ６３０を構成する第2の半導体層７３０が形
成され、第2の半導体層７３０のドレイン領域には、第1
層間絶縁膜７５１のコンタクホール７６１を介して中継
電極７３５が電気的に接続し、該中継電極７３５には第
２層間絶縁膜７５２のコンタクホール７６２を介して画
素電極７４１が電気的に接続している。この画素電極７
４１の上層側には、正孔注入層７４２、有機半導体材料
等からなる発光層７４３、対向電極OPが積層されてい
る。ここで、対向電極OPは、データ線sigなどを跨いで
複数の画素領域６０7にわたって形成されている。第2の
半導体層７３０のソース領域には、コンタクトホール７
６３を介して共通給電線comが電気的に接続している。
領域においても、島状の2つの半導体膜を利用して第１
のＴＦＴ６２０を構成する第1の半導体層７２０及び第
２のＴＦＴ６３０を構成する第2の半導体層７３０が形
成され、第2の半導体層７３０のドレイン領域には、第1
層間絶縁膜７５１のコンタクホール７６１を介して中継
電極７３５が電気的に接続し、該中継電極７３５には第
２層間絶縁膜７５２のコンタクホール７６２を介して画
素電極７４１が電気的に接続している。この画素電極７
４１の上層側には、正孔注入層７４２、有機半導体材料
等からなる発光層７４３、対向電極OPが積層されてい
る。ここで、対向電極OPは、データ線sigなどを跨いで
複数の画素領域６０7にわたって形成されている。第2の
半導体層７３０のソース領域には、コンタクトホール７
６３を介して共通給電線comが電気的に接続している。
【００５１】第2の半導体層７３０のチャネル領域上に
はゲート絶縁膜７５０を介してゲート電極７３１が形成
されている。ここで、図９に示すように、このゲート電
極７３１は第１の半導体層７２０のドレイン領域にまで
延設している。更に、その上にはゲート電極７３１上に
形成された第1層間絶縁膜７５１を介して配線７１０が
形成されている。従って、配線７１０は延設されたゲー
ト電極７３１と第１の半導体層７２０のドレイン領域と
平面的に重なるように配置されている。
はゲート絶縁膜７５０を介してゲート電極７３１が形成
されている。ここで、図９に示すように、このゲート電
極７３１は第１の半導体層７２０のドレイン領域にまで
延設している。更に、その上にはゲート電極７３１上に
形成された第1層間絶縁膜７５１を介して配線７１０が
形成されている。従って、配線７１０は延設されたゲー
ト電極７３１と第１の半導体層７２０のドレイン領域と
平面的に重なるように配置されている。
【００５２】そして、延設されたゲート電極７３１と第
１の半導体層７２０のドレイン領域と配線７１０とが重
なる位置には、第１層間絶縁膜７５１及びゲート絶縁膜
７５０を貫通し導通部７０９が形成されたコンタクトホ
ール７１１が例えば配線７１０と一体的に設けられてい
る。このコンタクトホール７１１は延設されたゲート電
極７３１の上部平面との接続面７１２を有し、更に第１
の半導体層７２０のドレイン領域の上部平面との接続面
７１３を有する。
１の半導体層７２０のドレイン領域と配線７１０とが重
なる位置には、第１層間絶縁膜７５１及びゲート絶縁膜
７５０を貫通し導通部７０９が形成されたコンタクトホ
ール７１１が例えば配線７１０と一体的に設けられてい
る。このコンタクトホール７１１は延設されたゲート電
極７３１の上部平面との接続面７１２を有し、更に第１
の半導体層７２０のドレイン領域の上部平面との接続面
７１３を有する。
【００５３】また第１の半導体層７２０のソース領域は
第１層間絶縁膜７５１及びゲート絶縁膜７５０を貫通す
るコンタクトホール７６４を介してデータ線sigと電気
的に接続されている。更に第１の半導体層７２０ではチ
ャネル領域上にはゲート絶縁膜７５０を介して走査線ga
teから突出したゲート電極７２１が該チャネル領域と交
差するように形成されている。
第１層間絶縁膜７５１及びゲート絶縁膜７５０を貫通す
るコンタクトホール７６４を介してデータ線sigと電気
的に接続されている。更に第１の半導体層７２０ではチ
ャネル領域上にはゲート絶縁膜７５０を介して走査線ga
teから突出したゲート電極７２１が該チャネル領域と交
差するように形成されている。
【００５４】以上のように本実施形態では、第１の半導
体層７２０のドレイン領域と延設されたゲート電極７３
１及び配線７１０とを導通するために必要なコンタクト
ホールの数を１つにしたので、最密充填配置をすること
が可能なる。従って、画素領域６０７を広げることが可
能となり、画素電極の面積を大きくすることができる。
体層７２０のドレイン領域と延設されたゲート電極７３
１及び配線７１０とを導通するために必要なコンタクト
ホールの数を１つにしたので、最密充填配置をすること
が可能なる。従って、画素領域６０７を広げることが可
能となり、画素電極の面積を大きくすることができる。
【００５５】かかる図６乃至図９の配線、画素構造を有
する表示装置では、走査線gateを介して走査信号が第１
のＴＦＴ６２０のゲート電極７２１に供給されると、Ｔ
ＦＴ６２０がオン状態になり、データ線sigを介して画
像信号が当該ＴＦＴのドレイン側に供給され、保持容量
capに保持される。そして、この保持容量に保持された
画像信号が第２のＴＦＴ６３０のゲート電極７３１に供
給されＴＦＴ６３０がオン状態になると、給電線com側
（ＴＦＴ６３０のソース側）から駆動電流が供給され
る。この電流はＴＦＴ６３０のドレイン側に供給され、
画素において、画素電極７４１から正孔注入層７４２を
経て正孔が注入され対向電極opから電子が注入され発光
層７４３で正孔及び電子が再結合し発光を生じる。
する表示装置では、走査線gateを介して走査信号が第１
のＴＦＴ６２０のゲート電極７２１に供給されると、Ｔ
ＦＴ６２０がオン状態になり、データ線sigを介して画
像信号が当該ＴＦＴのドレイン側に供給され、保持容量
capに保持される。そして、この保持容量に保持された
画像信号が第２のＴＦＴ６３０のゲート電極７３１に供
給されＴＦＴ６３０がオン状態になると、給電線com側
（ＴＦＴ６３０のソース側）から駆動電流が供給され
る。この電流はＴＦＴ６３０のドレイン側に供給され、
画素において、画素電極７４１から正孔注入層７４２を
経て正孔が注入され対向電極opから電子が注入され発光
層７４３で正孔及び電子が再結合し発光を生じる。
【００５６】（電気光学装置の第２の実施形態）次に、
本発明の電気光学装置の第２の実施形態として、上記の
電気光学装置とは形態の異なる電荷注入型の有機薄膜Ｅ
Ｌ素子を用いたアクティブマトリクス型表示装置につい
て説明する。
本発明の電気光学装置の第２の実施形態として、上記の
電気光学装置とは形態の異なる電荷注入型の有機薄膜Ｅ
Ｌ素子を用いたアクティブマトリクス型表示装置につい
て説明する。
【００５７】この実施形態に係る表示装置は基本的には
図６に示した表示装置と同様の構成であるが、各画素領
域の形態が異なる。ただし、この実施形態では、データ
線sigが２本ずつ設けられ、これらデータ線sigに沿って
それぞれ隣接する画素領域には異なるデータ線sigから
信号が供給されるようになっている。
図６に示した表示装置と同様の構成であるが、各画素領
域の形態が異なる。ただし、この実施形態では、データ
線sigが２本ずつ設けられ、これらデータ線sigに沿って
それぞれ隣接する画素領域には異なるデータ線sigから
信号が供給されるようになっている。
【００５８】図１０はこの実施形態に係る表示装置にお
ける画素領域８０７の構成を示す平面図である。
ける画素領域８０７の構成を示す平面図である。
【００５９】図１０に示すように、いずれの画素領域８
０７においても、走査線gateに沿って、走査線gateの近
傍に第１のＴＦＴ８２０が形成され、画素領域８０７の
ほぼ中央に第２のＴＦＴ８３０が形成されている。
０７においても、走査線gateに沿って、走査線gateの近
傍に第１のＴＦＴ８２０が形成され、画素領域８０７の
ほぼ中央に第２のＴＦＴ８３０が形成されている。
【００６０】第２のＴＦＴ８３０を構成する第2の半導
体層９３０のドレイン領域には、第1層間絶縁膜のコン
タクホール９６１を介して第１の中継電極９３５が電気
的に接続し、該第１の中継電極９３５には第２層間絶縁
膜のコンタクホール９６２を介して第２の中継電極９３
６に電気的に接続している。第２の中継電極９３６は画
素領域８０７の中央付近からデータ線sigに沿って両側
に分岐しており、画素領域８０７を２分したそれぞれの
ほぼ中央に配置された円形の画素電極９４１、９４２に
電気的に接続している。
体層９３０のドレイン領域には、第1層間絶縁膜のコン
タクホール９６１を介して第１の中継電極９３５が電気
的に接続し、該第１の中継電極９３５には第２層間絶縁
膜のコンタクホール９６２を介して第２の中継電極９３
６に電気的に接続している。第２の中継電極９３６は画
素領域８０７の中央付近からデータ線sigに沿って両側
に分岐しており、画素領域８０７を２分したそれぞれの
ほぼ中央に配置された円形の画素電極９４１、９４２に
電気的に接続している。
【００６１】この画素電極９４１の上層側には、正孔注
入層、有機半導体膜、対向電極が積層されている。ここ
で、対向電極は、データ線sigなどを跨いで複数の画素
領域８０7にわたって形成されている。第2の半導体層９
３０のソース領域には、コンタクトホール９６３を介し
て共通給電線comが電気的に接続している。
入層、有機半導体膜、対向電極が積層されている。ここ
で、対向電極は、データ線sigなどを跨いで複数の画素
領域８０7にわたって形成されている。第2の半導体層９
３０のソース領域には、コンタクトホール９６３を介し
て共通給電線comが電気的に接続している。
【００６２】第2の半導体層９３０のチャネル領域上に
はゲート絶縁膜を介してゲート電極９３１が形成されて
いる。ゲート電極９３１は共通給電線comの下まで延設
され、これによりゲート電極９３１と共通給電線comと
が対向することによる第２のＴＦＴ８３０に対する保持
容量部９９０が形成されている。
はゲート絶縁膜を介してゲート電極９３１が形成されて
いる。ゲート電極９３１は共通給電線comの下まで延設
され、これによりゲート電極９３１と共通給電線comと
が対向することによる第２のＴＦＴ８３０に対する保持
容量部９９０が形成されている。
【００６３】更に、このゲート電極９３１は第１のＴＦ
Ｔ８２０を構成する第１の半導体層９２０のドレイン領
域にまで延設している。更に、その上にはゲート電極９
３１上に形成された第1層間絶縁膜を介して配線９１０
が形成されている。従って、配線９１０は延設されたゲ
ート電極９３１と第１の半導体層９２０のドレイン領域
と平面的に重なるように配置されている。
Ｔ８２０を構成する第１の半導体層９２０のドレイン領
域にまで延設している。更に、その上にはゲート電極９
３１上に形成された第1層間絶縁膜を介して配線９１０
が形成されている。従って、配線９１０は延設されたゲ
ート電極９３１と第１の半導体層９２０のドレイン領域
と平面的に重なるように配置されている。
【００６４】そして、延設されたゲート電極９３１と第
１の半導体層９２０のドレイン領域と配線９１０とが重
なる位置には、第１層間絶縁膜及びゲート絶縁膜を貫通
する導通部が形成されたコンタクトホール９１１が例え
ば配線９１０と一体的に設けられている。このような構
造については図９に示したものと同様である。
１の半導体層９２０のドレイン領域と配線９１０とが重
なる位置には、第１層間絶縁膜及びゲート絶縁膜を貫通
する導通部が形成されたコンタクトホール９１１が例え
ば配線９１０と一体的に設けられている。このような構
造については図９に示したものと同様である。
【００６５】また第１の半導体層９２０のソース領域は
第１層間絶縁膜及びゲート絶縁膜を貫通するコンタクト
ホール９６４を介してデータ線sigと電気的に接続され
ている。更に第１の半導体層９２０ではチャネル領域上
にはゲート絶縁膜を介して走査線gateから突出した３本
のゲート電極９２１が該チャネル領域と交差するように
形成されている。
第１層間絶縁膜及びゲート絶縁膜を貫通するコンタクト
ホール９６４を介してデータ線sigと電気的に接続され
ている。更に第１の半導体層９２０ではチャネル領域上
にはゲート絶縁膜を介して走査線gateから突出した３本
のゲート電極９２１が該チャネル領域と交差するように
形成されている。
【００６６】この実施形態においても、第１の半導体層
９２０のドレイン領域と延設されたゲート電極９３１及
び配線９１０とを導通するために必要なコンタクトホー
ルの数を１つにしたので、最密充填配置をすることが可
能なる。従って、画素領域８０７を広げることが可能と
なり、画素電極の面積を大きくすることができる。
９２０のドレイン領域と延設されたゲート電極９３１及
び配線９１０とを導通するために必要なコンタクトホー
ルの数を１つにしたので、最密充填配置をすることが可
能なる。従って、画素領域８０７を広げることが可能と
なり、画素電極の面積を大きくすることができる。
【００６７】上記の実施形態では、ＴＦＴを用いて説明
したが、これに限らず、シリコン基板にトランジスタを
形成する構造においても適用可能である。
したが、これに限らず、シリコン基板にトランジスタを
形成する構造においても適用可能である。
【図１】本発明の一実施形態に係る薄膜トランジスタの
平面図である。
平面図である。
【図２】図１に示した薄膜トランジスタのＡ−Ａ断面図
である。
である。
【図３】本発明の一実施形態に係る薄膜トランジスタの
製造プロセスを順を追って示す工程図（その１）であ
る。
製造プロセスを順を追って示す工程図（その１）であ
る。
【図４】本発明の一実施形態に係る薄膜トランジスタの
製造プロセスを順を追って示す工程図（その２）であ
る。
製造プロセスを順を追って示す工程図（その２）であ
る。
【図５】本発明の一実施形態に係る薄膜トランジスタの
製造プロセスを順を追って示す工程図（その３）であ
る。
製造プロセスを順を追って示す工程図（その３）であ
る。
【図６】本発明の電気光学装置の第１の実施形態に係る
電荷注入型の有機薄膜ＥＬ素子を用いたアクティブマト
リクス型表示装置の構成を示すブロック図である。
電荷注入型の有機薄膜ＥＬ素子を用いたアクティブマト
リクス型表示装置の構成を示すブロック図である。
【図７】図６に示した表示装置における画素領域の構成
を示す平面図である。
を示す平面図である。
【図８】図７に示した画素領域のＡ−Ａ断面図である。
【図９】図７に示した画素領域のＢ−Ｂ断面図である。
【図１０】本発明の電気光学装置の第２の実施形態に係
る電荷注入型の有機薄膜ＥＬ素子を用いたアクティブマ
トリクス型表示装置における表示領域の構成を示す平面
図である。
る電荷注入型の有機薄膜ＥＬ素子を用いたアクティブマ
トリクス型表示装置における表示領域の構成を示す平面
図である。
【図１１】半導体装置を使ってダイオードを構成した場
合の回路図である。
合の回路図である。
【図１２】図１１の回路に係る半導体装置の一般的な構
造を示す平面図である。
造を示す平面図である。
【図１３】図１２におけるＡ−Ａ断面図である。
２ 半導体層 ３ チャネル領域 ４ ソース領域 ５ ドレイン領域 ６ ゲート絶縁膜 ７ ゲート電極 ９ 層間絶縁膜 １０ 配線 １１ コンタクトホール １２、１３ 接続面 ３１０ 導通部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/28 Ｇ０２Ｆ 1/136 ５００ 29/786 Ｈ０１Ｌ 29/78 ６１２Ｄ 21/336 ６２２ 29/861 29/91 Ｌ (72)発明者 前田 浩 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 Ｆターム(参考） 2H092 JA46 KA04 KA07 MA03 MA18 MA30 NA27 RA10 4M104 AA01 BB02 CC01 CC05 DD08 DD16 DD33 DD63 FF26 GG20 HH20 5C094 AA05 BA03 BA29 BA43 CA19 DA13 DB04 EA04 EA05 EA07 EA10 FA01 FA02 GB10 5F033 JJ01 JJ08 KK04 KK08 MM00 NN39 PP14 QQ08 QQ09 QQ13 QQ58 QQ65 QQ73 QQ83 RR04 SS02 SS04 VV06 VV15 XX00 5F110 AA04 AA16 BB02 BB20 CC01 CC02 DD05 EE03 EE42 FF02 FF29 GG02 GG13 HJ01 HJ04 HJ13 HL03 HM13 HM17 NN02 NN04 NN23 NN35 PP03
Claims (8)
- 【請求項１】 半導体層と、 前記半導体層上を覆うように形成された第１の絶縁膜
と、 前記第１の絶縁膜上に形成された第１の配線と、 前記第１の配線を覆うように前記第１の絶縁膜上に形成
された第２の絶縁膜と、 前記第２の絶縁膜上に形成された第２の配線と、 前記半導体層のソース領域又はドレイン領域と前記第１
の配線と前記第２の配線とを前記第１及び第２の絶縁膜
を貫通するひとつのコンタクトホールを介して導通する
導通部とを具備することを特徴とする半導体装置。 - 【請求項２】 前記第２の配線と前記導通部とが一体的
に形成されていることを特徴とする請求項１に記載の半
導体装置。 - 【請求項３】 前記導通部が前記第１の配線の上面との
接続面を有することを特徴とする請求項１又は請求項２
に記載の半導体装置。 - 【請求項４】 前記導通部が前記半導体層のソース領域
又はドレイン領域の上面との接続面を有することを特徴
とする請求項１から請求項３のうちいずれか１項に記載
の半導体装置。 - 【請求項５】 前記第１の配線が前記半導体層のチャネ
ル領域と交差するゲート電極を有することを特徴とする
請求項１から請求項４のうちいずれか１項に記載の半導
体装置。 - 【請求項６】 基板上に、複数の走査線と、該走査線の
延設方向に対して交差する方向に延設された複数のデー
タ線と、該データ線に並列する複数の共通給電線と、前
記データ線と前記走査線とによりマトリクス状に形成さ
れた画素領域とを有し、 該画素領域の各々には、前記走査線を介して走査信号が
第1のゲート電極に供給される第１の薄膜トランジスタ
と、該第1の薄膜トランジスタを介して前記データ線か
ら供給される画像信号が第２のゲート電極に供給される
第２の薄膜トランジスタと、前記画素領域毎に形成され
た画素電極と前記走査線と前記データ線を跨いで複数の
前記画素電極に対応する対向電極との層間において前記
画素電極が前記第２の薄膜トラジスタを介して前記共通
給電線に電気的に接続したときに前記画素電極と前記対
向電極との間に流れる駆動電流によって発光する発光層
を具備する発光素子とを有する電気光学装置であって、 前記第１の薄膜トランジスタの半導体層上を覆うように
形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成された前記第２のゲート電極
と導通する第１の配線と、 前記第１の配線を覆うように前記ゲート絶縁膜上に形成
された層間絶縁膜と、 前記層間絶縁膜上に形成された第２の配線と、 前記半導体層のソース領域又はドレイン領域と前記第１
の配線と前記第２の配線とを前記ゲート絶縁膜及び前記
層間絶縁膜を貫通するひとつのコンタクトホールを介し
て導通する導通部とを具備することを特徴とする電気光
学装置。 - 【請求項７】 半導体層を形成する工程と、 前記半導体層上を覆うように第１の絶縁膜を形成する工
程と、 前記第１の絶縁膜上に第１の配線を形成する工程と、 前記第１の配線を覆うように前記第１の絶縁膜上に第２
の絶縁膜を形成する工程と、 前記第１及び第２の絶縁膜を貫通し、前記半導体層のソ
ース領域又はドレイン領域と前記第１の配線とが露出す
るようにコンタクトホールを形成する工程と、 前記コンタクトホール内に導通部を形成すると共に前記
導通部に導通する第２の配線を前記第２に絶縁膜上に形
成する工程とを具備することを特徴とするの製造方法。 - 【請求項８】 前記コンタクトホールがドライエッチン
グにより形成されることを特徴とする請求項７に記載の
半導体装置の製造方法。
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| JP16694599A JP3666305B2 (ja) | 1999-06-14 | 1999-06-14 | 半導体装置、電気光学装置及び半導体装置の製造方法 |
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|---|---|
| JP2000357735A true JP2000357735A (ja) | 2000-12-26 |
| JP3666305B2 JP3666305B2 (ja) | 2005-06-29 |
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ID=15840553
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Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6909487B2 (en) | 2002-05-22 | 2005-06-21 | Seiko Epson Corporation | Electro-optical device and semiconductor device |
| US7166923B2 (en) | 2003-03-26 | 2007-01-23 | Seiko Epson Corporation | Semiconductor device, electro-optical unit, and electronic apparatus |
| JP2007201399A (ja) * | 2005-06-28 | 2007-08-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2009037115A (ja) * | 2007-08-03 | 2009-02-19 | Sony Corp | 半導体装置およびその製造方法、並びに表示装置 |
| JP2012231148A (ja) * | 2012-06-04 | 2012-11-22 | Sony Corp | 半導体装置およびその製造方法、並びに表示装置 |
| US8362487B2 (en) | 2002-06-11 | 2013-01-29 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device comprising film having hygroscopic property and transparency |
| KR101272064B1 (ko) * | 2005-06-28 | 2013-06-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US8822982B2 (en) | 2001-06-20 | 2014-09-02 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and electronic apparatus |
| US9105855B2 (en) | 2004-05-20 | 2015-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting element and display device |
| US9166180B2 (en) | 2001-06-20 | 2015-10-20 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device having an organic light emitting diode that emits white light |
| US9293482B2 (en) | 2013-08-21 | 2016-03-22 | Samsung Dislay Co., Ltd. | Thin-film transistor array substrate, display apparatus including same, and method of manufacturing thin-film transistor array substrate |
| KR20180043434A (ko) * | 2016-10-19 | 2018-04-30 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 |
| JP2018072537A (ja) * | 2016-10-28 | 2018-05-10 | 株式会社ジャパンディスプレイ | 表示装置及び配線基板 |
| JP2018109787A (ja) * | 2012-08-24 | 2018-07-12 | 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． | Ｔｆｔアレイ基板 |
-
1999
- 1999-06-14 JP JP16694599A patent/JP3666305B2/ja not_active Expired - Lifetime
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9276224B2 (en) | 2001-06-20 | 2016-03-01 | Semiconductor Energy Laboratory Co., Ltd. | Organic light emitting device having dual flexible substrates |
| US9178168B2 (en) | 2001-06-20 | 2015-11-03 | Semiconductor Energy Laboratory Co., Ltd. | White light emitting device |
| US9166180B2 (en) | 2001-06-20 | 2015-10-20 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device having an organic light emitting diode that emits white light |
| US8822982B2 (en) | 2001-06-20 | 2014-09-02 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and electronic apparatus |
| US6909487B2 (en) | 2002-05-22 | 2005-06-21 | Seiko Epson Corporation | Electro-optical device and semiconductor device |
| US8362487B2 (en) | 2002-06-11 | 2013-01-29 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device comprising film having hygroscopic property and transparency |
| US7166923B2 (en) | 2003-03-26 | 2007-01-23 | Seiko Epson Corporation | Semiconductor device, electro-optical unit, and electronic apparatus |
| US9614012B2 (en) | 2004-05-20 | 2017-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting element and display device |
| US11683952B2 (en) | 2004-05-20 | 2023-06-20 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting element and display device |
| US11063236B2 (en) | 2004-05-20 | 2021-07-13 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting element and display device |
| US9105855B2 (en) | 2004-05-20 | 2015-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting element and display device |
| US10784465B2 (en) | 2004-05-20 | 2020-09-22 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device having white light emission |
| US9349775B2 (en) | 2004-05-20 | 2016-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting element and display device |
| KR101272064B1 (ko) * | 2005-06-28 | 2013-06-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| JP2007201399A (ja) * | 2005-06-28 | 2007-08-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2009037115A (ja) * | 2007-08-03 | 2009-02-19 | Sony Corp | 半導体装置およびその製造方法、並びに表示装置 |
| US9053985B2 (en) | 2007-08-03 | 2015-06-09 | Sony Corporation | Semiconductor device having a contact pattern electrically connecting at least three conductive layers |
| JP2012231148A (ja) * | 2012-06-04 | 2012-11-22 | Sony Corp | 半導体装置およびその製造方法、並びに表示装置 |
| JP2018109787A (ja) * | 2012-08-24 | 2018-07-12 | 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． | Ｔｆｔアレイ基板 |
| US9293482B2 (en) | 2013-08-21 | 2016-03-22 | Samsung Dislay Co., Ltd. | Thin-film transistor array substrate, display apparatus including same, and method of manufacturing thin-film transistor array substrate |
| KR20180043434A (ko) * | 2016-10-19 | 2018-04-30 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 |
| KR102591549B1 (ko) * | 2016-10-19 | 2023-10-20 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 |
| JP2018072537A (ja) * | 2016-10-28 | 2018-05-10 | 株式会社ジャパンディスプレイ | 表示装置及び配線基板 |
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