JP2000350446A - 同期整流回路のドライブ回路 - Google Patents

同期整流回路のドライブ回路

Info

Publication number
JP2000350446A
JP2000350446A JP11158022A JP15802299A JP2000350446A JP 2000350446 A JP2000350446 A JP 2000350446A JP 11158022 A JP11158022 A JP 11158022A JP 15802299 A JP15802299 A JP 15802299A JP 2000350446 A JP2000350446 A JP 2000350446A
Authority
JP
Japan
Prior art keywords
switch element
circuit
turned
gate signal
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11158022A
Other languages
English (en)
Other versions
JP3483501B2 (ja
Inventor
Yoshifumi Shimizu
芳文 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Lambda Corp
Original Assignee
TDK Lambda Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TDK Lambda Corp filed Critical TDK Lambda Corp
Priority to JP15802299A priority Critical patent/JP3483501B2/ja
Publication of JP2000350446A publication Critical patent/JP2000350446A/ja
Application granted granted Critical
Publication of JP3483501B2 publication Critical patent/JP3483501B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Dc-Dc Converters (AREA)

Abstract

(57)【要約】 【課題】 制御用ドライブ電力を減少させると共に、ド
ライブ・トランスの飽和対策を容易にする。 【解決手段】 整流用スイッチ素子２と還流用スイッチ
素子３より成る同期整流回路において、還流用スイッチ
素子３のゲート回路にダイオード６を挿入して主トラン
ス７のフライバック電圧を利用して還流用スイッチ素子
３をオンとし、整流用スイッチ素子２がオンとなる前に
ドライブ回路を構成する第１のスイッチ素子４、パルス
トランス８、第２のスイッチ素子５を介して還流用スイ
ッチ素子３をオフさせる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】スイッチング電源における２
次出力回路を構成する整流回路であって、特に同期整流
方式の整流回路に関する。
【０００２】
【従来の技術】従来技術による同期整流方式の整流回路
を備えたフォワード・コンバータの回路構成を図３に示
す。図３において、主トランス１０４の１次コイルには
主スイッチング素子１０３が直列接続してあり、並列コ
ンデンサ１０２と直流電源１０１によって１次回路を構
成している。主トランス１０４の２次側は、整流用スイ
ッチ素子１０５と還流用スイッチ素子１０６によって同
期整流回路を構成しており、出力端にはリアクタ１０７
とコンデンサ１０８より成る平滑回路が設けてある。
【０００３】
【発明が解決しようとする課題】制御回路１１０から出
力されるゲート信号Ｑは、主スイッチ素子１０３のゲー
ト端子に入力し、主スイッチ素子１０３をオン・オフ制
御する。また、制御回路から出力されるゲート信号Ｑ″
は、ゲート信号Ｑと反位相であってドライブ・トランス
１０９の１次コイルにオン・オフ信号を供給する。ドラ
イブ・トランス１０９の２次コイルの両端は還流用スイ
ッチ素子１０６のゲート端子とソース端子に接続してあ
るので、還流用スイッチ素子１０６はゲート信号Ｑ″に
よってオン・オフ制御される。通常、ゲート信号Ｑと反
位相であるゲート信号Ｑ″によってドライブ・トランス
１０９を動作させているので、ゲート信号Ｑのパルス幅
が狭くなるとゲート信号Ｑ″のパルス幅は相反して広く
なる。還流用スイッチ素子がオンとなっている期間中は
ドライブ・トランスはオン状態にあるので、ドライブ・
トランス１０９の飽和に対する対策が必要になる。ま
た、ゲート信号Ｑ″のパルス幅に応じて、制御回路１１
０からのドライブ電力も多くなる。
【０００４】
【課題を解決するための手段】本発明は、上述した従来
技術の欠点を解消するためになされたものであって、還
流用スイッチ素子を主トランスのフライバック電圧によ
ってオンさせ、還流用スイッチ素子をオフとするため
に、第１のスイッチ素子、パルストランス、第２のスイ
ッチ素子より成るドライブ回路によって還流用スイッチ
素子のゲート端子に蓄積されたエネルギーを放電させ
て、オフとする。この時、パルストランスのドライブは
ゲート信号Ｑ′によって行うが、このゲート信号Ｑ′が
出力された後で、主スイッチ素子を制御するゲート信号
Ｑを出力させる。
【０００５】
【発明の実施の形態】以下、本発明の実施例を図面を参
照しながら説明する。図１は本発明による同期整流回路
のドライブ回路の回路構成を示すブロック図であり、図
２はゲート信号Ｑとゲート信号Ｑ′、主スイッチ素子Ｖ
DS、整流用スイッチ素子と還流用スイッチ素子ＶGSの信
号波形図である。
【０００６】図１において、主トランス７の１次側は、
１次コイルに直列接続した主スイッチ素子１と並列コン
デンサ１２および直流電源１１とによって構成してい
る。主トランス７の２次側は、整流用スイッチ素子２と
還流用スイッチ素子３より成る同期整流回路が設けてあ
り、さらに、出力端にはリアクタ１３とコンデンサ１４
より成る平滑回路が設けてある。
【０００７】主トランス７の１次コイルに設けた主スイ
ッチ素子１は、ゲート信号Ｑを送出する制御回路１０に
よって制御されるが、制御回路１０と主スイッチ素子１
との間には遅延回路９が設けてある。また、遅延回路９
と制御回路１０との中間から取り出した信号線は第１の
スイッチ素子４のゲート端子に接続してあり、第１のス
イッチ素子４に一端を接続したパルストランス８の他端
には制御電圧ＶCCが接続してある。
【０００８】パルストランス８の２次コイルの両端に
は、抵抗１７とダイオード１８より成る直列回路と、２
つの抵抗１５と１６より成る直列回路が並列接続してあ
り、さらに、２つの抵抗１５と１６の中間接続点にゲー
ト端子を接続すると共にドレイン端子を還流用スイッチ
素子３のゲート端子に接続し、ソース端子を還流用スイ
ッチ素子３のドレイン端子と抵抗１６の一端との接続点
に接続した第２のスイッチ素子５が設けてある。また、
還流用スイッチ素子３のゲート端子にカソード端子を接
続し、アノード端子を主トランス７の２次コイルの一端
と整流用スイッチ素子２との間に接続したダイオード６
が設けてあり、同期整流回路のドライブ回路を形成して
いる。
【０００９】次に、本発明による同期整流回路のドライ
ブ回路の動作を図２に示す波形図を参照して説明する。
図２（ａ）に示すゲート信号Ｑは主スイッチ素子１をオ
ン・オフ制御する駆動信号であり、図２（ｂ）に示すゲ
ート信号Ｑ′は第１のスイッチ素子４をオン・オフ制御
する駆動信号である。図２（ａ）と（ｂ）から明らかな
ように、２つのゲート信号ＱとＱ′は同相であるが、ゲ
ート信号Ｑ′の方がパルス幅が広く、かつ、ゲート信号
Ｑよりも早くオンとなり、遅くオフとなる。
【００１０】主スイッチ素子１のドレイン−ソース間電
圧ＶDSは図２（ｃ）に示す通りであり、整流用スイッチ
素子２と還流用スイッチ素子３のゲート−ソース間電圧
ＶGSは図２（ｄ）と図２（ｅ）に示す通りである。整流
用スイッチ素子２のＶGSはゲート信号Ｑに同期してオン
・オフする。一方、還流用スイッチ素子３のＶGSはゲー
ト信号Ｑのオフに伴う主トランス７のフライバック電圧
によってオンとなり、ゲート信号Ｑ′の立上りに伴う第
２のスイッチ素子のオンによってオフとなり、整流用ス
イッチ素子２がオンとなる前にオフとなることが判る。
【００１１】
【発明の効果】以上説明したように、本発明による同期
整流回路のドライブ回路では、主トランスのフライバッ
ク電圧を利用して還流用スイッチ素子をオンとさせ、パ
ルストランスを介して還流用スイッチ素子をオフとさせ
るので、制御用のドライブ電力を小さくできるばかりで
なく、１次側のスナバ回路も小型化できる。また、パル
ストランスの１次コイルに設けられた第１のスイッチ素
子は主スイッチ素子と同位相のゲート信号でオン・オフ
制御されるものであるから、最大パルス幅を規定でき、
パルストランスの飽和対策は容易である。
【図面の簡単な説明】
【図１】本発明による同期整流回路のドライブ回路の回
路構成を示すブロック図。
【図２】波形図。
【図３】従来技術による同期整流回路のドライブ回路の
回路構成を示すブロック図。
【符号の説明】
１〜５ スイッチ素子 ６，１８ ダイオード ７，８ トランス ９ 遅延回路 １０ 制御回路 １１ 直流電源 １２，１４ コンデンサ １３ リアクタ １５〜１７ 抵抗

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 整流用スイッチ素子と還流用スイッチ素
    子より成る同期整流回路を２次出力回路に設けたフォワ
    ード・コンバータにおいて、 主トランスの１次コイルに接続した主スイッチ素子と制
    御回路との間に設けた遅延回路と、 遅延回路と制御回路との間に設けた信号線を介してゲー
    ト信号を入力してオン・オフ制御される第１のスイッチ
    素子と、 第１のスイッチ素子を１次コイルの一端に接続すると共
    に他端を制御電圧ＶCCに接続したパルストランスと、 パルストランスの２次コイルを介してゲート端子とソー
    ス端子を接続すると共にドレイン端子を還流用スイッチ
    素子のゲート端子に接続した第２のスイッチ素子と、 還流用スイッチ素子のゲート端子にカソード端子を接続
    すると共にアノード端子を主トランスの２次コイルの一
    端と整流用スイッチ素子との間に接続したダイオード
    と、 によって同期整流回路のドライブ回路を構成し、主スイ
    ッチ素子のオフに伴って生成される主トランスのフライ
    バック電圧をダイオードを介してゲート端子に入力して
    オンとなる還流用スイッチ素子のゲート端子に蓄積され
    たエネルギーを、ドライブ回路を構成する第２のスイッ
    チ素子のオンに伴って放電させ、還流用スイッチ素子を
    オフとするように制御することを特徴とする同期整流回
    路のドライブ回路。
  2. 【請求項２】 制御回路から出力されるゲート信号を、
    遅延回路を介して主スイッチ素子をオン・オフ制御する
    ゲート信号Ｑと、前記ゲート信号Ｑと同相であってパル
    ス幅の異なるゲート信号Ｑ′とによって構成し、 ゲート信号Ｑに同期してオン・オフ制御される整流用ス
    イッチ素子がオンとなる前に、ゲート信号Ｑ′を入力し
    てオンとなる第１のスイッチ素子を介して還流用スイッ
    チ素子をオフとするようにしたことを特徴とする請求項
    １に記載の同期整流器のドライブ回路。
JP15802299A 1999-06-04 1999-06-04 同期整流回路のドライブ回路 Expired - Fee Related JP3483501B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP15802299A JP3483501B2 (ja) 1999-06-04 1999-06-04 同期整流回路のドライブ回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP15802299A JP3483501B2 (ja) 1999-06-04 1999-06-04 同期整流回路のドライブ回路

Publications (2)

Publication Number Publication Date
JP2000350446A true JP2000350446A (ja) 2000-12-15
JP3483501B2 JP3483501B2 (ja) 2004-01-06

Family

ID=15662573

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15802299A Expired - Fee Related JP3483501B2 (ja) 1999-06-04 1999-06-04 同期整流回路のドライブ回路

Country Status (1)

Country Link
JP (1) JP3483501B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002330590A (ja) * 2001-05-08 2002-11-15 Shindengen Electric Mfg Co Ltd Ｍｏｓｆｅｔ駆動回路
CN102185483A (zh) * 2011-05-09 2011-09-14 广州金升阳科技有限公司 一种反激变换器的同步整流驱动电路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002330590A (ja) * 2001-05-08 2002-11-15 Shindengen Electric Mfg Co Ltd Ｍｏｓｆｅｔ駆動回路
CN102185483A (zh) * 2011-05-09 2011-09-14 广州金升阳科技有限公司 一种反激变换器的同步整流驱动电路

Also Published As

Publication number Publication date
JP3483501B2 (ja) 2004-01-06

Similar Documents

Publication Publication Date Title
EP1055280B1 (en) Self-drive synchronous rectification scheme
EP2421137A1 (en) Switching power supply unit
US6819574B2 (en) Self-driven circuit for synchronous rectifier DC/DC converter
JP2004015886A (ja) 同期整流の駆動回路
US9490717B2 (en) Switching power supply circuit
US6859372B2 (en) Bridge-buck converter with self-driven synchronous rectifiers
JP2596142Y2 (ja) フライバック型コンバータ
JP3483501B2 (ja) 同期整流回路のドライブ回路
JP3478693B2 (ja) スイッチング電源
JP2002084756A (ja) スイッチング電源装置の同期整流回路
JP2002305876A (ja) スイッチング電源装置
JPH1118426A (ja) スイッチング電源回路
JP3400425B2 (ja) チョッパ型スイッチング電源装置
JPH10136646A (ja) 同期整流器
JP4845285B2 (ja) Ｍｏｓｆｅｔ駆動回路
JPH09271167A (ja) 同期整流回路
JP2000341943A (ja) アクティブクランプ回路を備えたフォワード・コンバータのリセット回路
JP3619116B2 (ja) フライバック・コンバータにおける同期整流器の駆動回路
JP3770863B2 (ja) スイッチング電源用同期整流回路
JP4214293B2 (ja) スイッチング電源装置
JP2606997Y2 (ja) スイッチング電源装置
JP2001204171A (ja) 同期整流型コンバータ
JPH05300735A (ja) 電圧共振型スイッチング電源
JP2001178131A (ja) 高力率フライバックコンバータ
JPH0636386U (ja) 昇圧コンバータのスナバ回路

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20030916

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081017

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081017

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091017

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091017

Year of fee payment: 6

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091017

Year of fee payment: 6

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091017

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101017

Year of fee payment: 7

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101017

Year of fee payment: 7

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101017

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111017

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111017

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121017

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121017

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131017

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees