JP2000340747A - パワートランジスタの保護回路 - Google Patents
パワートランジスタの保護回路Info
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Abstract
を高める。 【解決手段】パワートランジスタQ1に検出用抵抗Rが
直列接続される。保護用MOSFETQ3は検出用抵抗
Rの両端電圧がゲート・ソースに印加される。ダイオー
ドD1のアノードはパワートランジスタQ1のソースと
検出用抵抗Rの一端との接続点に接続され、カソードは
保護用MOSFETQ3のゲートに接続される。保護用
MOSFETQ3のドレインはパワートランジスタQ1
のゲートに接続され、ソースは検出用抵抗Rの他端に接
続される。パワートランジスタQ1のドレイン電圧が過
大になると、保護用MOSFETQ3が導通してパワー
トランジスタQ1の通過電流が抑制される。このとき、
検出用抵抗Rの両端電圧が低下するが、MOSFETQ
3のゲート・ソースの蓄積電荷はダイオードD1によっ
て放電が阻止されているから、電流抑制期間t2が延長
される。
Description
タを過電圧から保護するパワートランジスタの保護回路
に関するものである。
た半導体リレーが提供されている。この半導体リレー
は、発光ダイオードよりなる発光素子P1と、発光素子
P1に光結合され光起電力を発生する受光素子P2とを
備え、受光素子P2の起電力に応答してMOSFETよ
りなるパワートランジスタQ1をオンオフさせるように
構成されている。受光素子P2とパワートランジスタQ
1との間には、発光素子P1への入力信号に対するパワ
ートランジスタQ1のオンオフの応答性を高めるために
制御回路Coが挿入されている。
から負荷への電源供給経路にパワートランジスタQ1を
挿入する形で用いる場合に、負荷の短絡などによって電
源電圧がパワートランジスタQ1に印加され、パワート
ランジスタQ1のドレイン電圧が過大になることがあ
る。このような過電圧からパワートランジスタQ1を保
護するための回路として、パワートランジスタQ1のソ
ースに検出用抵抗Rを接続し、検出用抵抗Rの両端間に
ベース・エミッタを接続したバイポーラトランジスタよ
りなる保護用トランジスタQ4のコレクタをパワートラ
ンジスタQ1のゲートに接続した構成を採用している。
入力信号によってパワートランジスタQ1が導通してい
るときには、パワートランジスタQ1のドレイン・ソー
スの通過電流に応じた電圧が検出用抵抗Rの両端に発生
する。したがって、パワートランジスタQ1のドレイン
に過電圧が印加されると検出用抵抗Rの両端電圧が上昇
して保護用トランジスタQ4が導通し、パワートランジ
スタQ1のゲート電位を引き下げる。こうしてパワート
ランジスタQ1の通過電流が抑制されると、検出用抵抗
Rの両端電圧が低下するから保護用トランジスタQ4が
再びオフになる。このような2状態が短時間で交互に繰
り返され、結果的にパワートランジスタQ1の通過電流
が抑制されることになる。
ン電圧が過大になると、微視的には図4(b)のよう
に、パワートランジスタQ1には高低2段階の電流Id
1,Id2が交互に流れ、パワートランジスタQ1の通
過電流は全体としては抑制されることになる。このよう
に、検出用抵抗Rと保護用トランジスタQ4とを設ける
ことによって、設けていない場合に比較すると発熱量が
低減し、スイッチングQ1のドレイン電圧耐量(熱的に
破壊しない最大のドレイン電圧)を高めることができ
る。
P1を設けたチップ1と、受光素子P2と制御回路Co
と保護用トランジスタQ4と検出用抵抗Rとを設けたチ
ップ2と、パワートランジスタQ1を設けたチップ3と
の3個のチップを用いて構成されている。半導体リレー
は、チップ1〜3を1つのパッケージ10に実装して構
成されている。
路では、検出用抵抗Rと保護用トランジスタQ4とから
なる保護回路を設けているから、保護回路を設けていな
い場合よりもドレイン電圧耐量を高くすることができ
る。しかしながら、この回路には保護用トランジスタQ
4の導通状態を保持する構成が存在しないから、パワー
トランジスタQ1の通過電流がId2に減少した後に短
時間で保護用トランジスタQ4がオフし、パワートラン
ジスタQ1の通過電流がId1に増加する。つまり、パ
ワートランジスタQ1の通過電流が抑制される電流抑制
期間t1が短くなる。パワートランジスタQ1における
消費電力は、ドレイン・ソースに印加される電圧とドレ
イン電流との積であるから、通過電流の減少している電
流抑制期間t1が短いと、パワートランジスタQ1での
消費電力が比較的大きくなる。要するに、上述した保護
回路では、パワートランジスタQ1のドレイン電圧耐量
を十分に高めることはできないのである。
は、一般には半導体基板表面に不純物を注入することに
より形成した拡散抵抗が用いられるから、検出用抵抗R
は負の温度係数を持つ。つまり、パワートランジスタQ
1が発熱すると、検出用抵抗Rの温度が上昇して抵抗値
が小さくなるので、検出用抵抗Rの両端電圧は小さくな
り、保護用トランジスタQ4が導通しにくくなる。その
結果、パワートランジスタQ1の通過電流が抑制される
電流抑制期間t1が一層短くなり、結果的にパワートラ
ンジスタQ1の消費電力がさらに増加して破壊しやすく
なる。
あり、その目的は、過電圧に対するパワートランジスタ
の過電圧に対する保護効果を従来構成よりもさらに高め
るパワートランジスタの保護回路を提供することにあ
る。
端子に印加される電圧に応じて通過電流を制御する電圧
応答型のパワートランジスタの保護回路であって、上記
パワートランジスタに直列接続された検出用抵抗と、上
記検出用抵抗の両端電圧がゲート・ソースに印加される
とともに上記制御端子にドレインが接続され上記検出用
抵抗の両端電圧が規定電圧を越えると上記パワートラン
ジスタの通過電流を低減させる方向に上記制御端子に印
加される電圧を変化させる保護用MOSFETと、上記
パワートランジスタと上記検出用抵抗との接続点と上記
保護用MOSFETのゲートとの間に挿入され上記保護
用MOSFETのゲート・ソースの蓄積電荷が上記検出
用抵抗を通して放電されるのを阻止する極性とされたダ
イオードとを備えるものである。この構成によれば、パ
ワートランジスタに過電圧が印加されたときに、検出用
抵抗の両端電圧をダイオードを介して保護用MOSFE
Tのゲート・ソースに印加することで保護用MOSFE
Tを導通させてパワートランジスタの通過電流を抑制す
ることができる。しかも、保護用MOSFETのゲート
・ソースの蓄積電荷が漏れるのをダイオードによって阻
止しているので、パワートランジスタの通過電流が抑制
されたことによって検出用抵抗の両端電圧が低下しても
保護用MOSFETを導通した状態に維持することがで
き、パワートランジスタの通過電流を抑制する期間を延
長することができる。その結果、パワートランジスタに
過電圧が印加されたときの消費電力の増加の増加を抑制
することができ、過電圧に対するパワートランジスタの
保護効果を従来構成よりも高めることができる。
て、上記保護用MOSFETのゲート・ソースにコンデ
ンサが並列接続されているものである。この構成によれ
ば、コンデンサを設けていない場合よりも保護用MOS
FETの導通期間をさらに延長することができるから、
パワートランジスタの通過電流を抑制する期間を延長す
ることになり、コンデンサを設けない場合よりもパワー
トランジスタの過電圧に対する保護効果をさらに高める
ことができる。
2の発明において、上記パワートランジスタと上記検出
用抵抗との直列回路に並列接続するとともに制御端子を
共通接続した別のパワートランジスタを付加したもので
ある。この構成によれば、2つのパワートランジスタに
分流して電流を流すことができるから、1つのパワート
ランジスタのみを用いている場合と比較すると、全体と
しての通過電流が同じであれば、検出用抵抗を接続して
いないパワートランジスタの通過電流を低減することが
でき、結果的に検出用抵抗の抵抗値を大きくとることが
可能になる。すなわち、検出用抵抗が高抵抗になれば、
それだけゲート・ソースの蓄積電荷が放電されにくくな
るから、通過電流を抑制する期間を一層長くとることが
可能になる。
3の発明において、上記検出用抵抗は正の温度係数を持
つものである。この構成によれば、パワートランジスタ
の通過電流が流れる端子間に過電圧が印加されてパワー
トランジスタの温度が上昇しても、検出用抵抗が正の温
度係数を持っているから、検出用抵抗の温度上昇により
抵抗値が増加して検出用抵抗に直列接続されたパワート
ランジスタに流れる電流を抑制することができ、このこ
とによってもパワートランジスタの過電圧に対する保護
効果を高めることができる。
に基づいて説明する。
に示すように、図4に示した従来構成の保護用トランジ
スタQ4に代えて、検出用抵抗Rの両端電圧がゲート・
ソースに印加される保護用MOSFETQ3を用い、さ
らにパワートランジスタQ1のソースと検出用抵抗Rと
の接続点にアノードを接続したダイオードD1のカソー
ドを保護用MOSFETQ3のゲートに接続した構成を
有する。他の構成は従来構成と同様であって、本実施形
態においても半導体リレーを構成した例を示してある。
ートランジスタQ1のゲートに接続され、ソースは検出
用抵抗Rの他端に接続される。検出用抵抗Rはパワート
ランジスタQ1のドレイン電圧が規定電圧以上になると
保護用MOSFETQ3を導通させるように設定されて
おり、保護用MOSFETQ3が導通すると、パワート
ランジスタQ1のゲート電位が低下して通過電流が減少
するようにしてある。
大なドレイン電圧が印加されると、保護用MOSFET
Q3のゲート・ソースにはダイオードD1を介して電荷
が蓄積され、保護用MOSFETQ3の導通に伴ってパ
ワートランジスタQ1のゲート電位が引き下げられてパ
ワートランジスタQ1の通過電流が抑制される。保護用
MOSFETQ3が完全にオンなればパワートランジス
タQ1の通過電流は図1(b)のように所定電流Id2
まで低減する。パワートランジスタQ1の通過電流が低
減すると、検出用抵抗Rの両端電圧が低下するが、ダイ
オードD1が存在することによって、保護用MOSFE
TQ3のゲート・ソースの蓄積電荷の放電が抑制され、
保護用MOSFETQ3の導通状態が維持される。つま
り、パワートランジスタQ1の通過電流は抑制された状
態に保たれる。
に伴って保護用MOSFETQ3のゲート電位が閾値よ
りも低くなると、保護用MOSFETQ3がオフするか
ら、パワートランジスタQ1の通過電流は再びId1ま
で増加するが、パワートランジスタQ1の通過電流がI
d1まで増加すれば、再びId2まで低減するように動
作するから、パワートランジスタQ1の通過電流はId
1,Id2との2段階で交互に変化することになる。こ
こに、上述のように保護用MOSFETQ3の蓄積電荷
の放電を抑制していることによって、保護用MOSFE
TQ3の導通期間(つまり、電流抑制期間t2)を従来
構成よりも延長しているから、パワートランジスタQ1
を通過する平均電流を従来構成よりも低減することがで
き、結果的に過電圧が印加されたときのパワートランジ
スタQ1での消費電力を低減することができ、ドレイン
電圧耐量を従来構成よりも高めることが可能になる。
に示すように、実施形態1の構成に対して、保護用MO
SFETQ3のゲート・ソースにコンデンサC1を並列
接続したものである。この構成では、パワートランジス
タQ1のドレイン電圧が過大になると、ダイオードD1
を介して保護用MOSFETQ3のゲート・ソースに電
荷が蓄積されるとともにコンデンサC1に電荷が蓄積さ
れることになる。つまり、保護用MOSFETQ3を導
通状態に維持するための電荷を実施形態1よりも多く蓄
積することができ、図2(b)のように、電流抑制期間
t3を実施形態1よりもさらに延長することができる。
その結果、パワートランジスタQ1への過電圧に対して
実施形態1よりもさらにパワートランジスタQ1の消費
電力を低減することができ、パワートランジスタQ1の
ドレイン電圧耐量をさらに高めることが可能になる。他
の構成および動作は実施形態1と同様である。
に示すように、実施形態2の構成に対して、パワートラ
ンジスタQ1と検出用抵抗Rとの直列回路にMOSFE
TからなるパワートランジスタQ2を並列接続し、両パ
ワートランジスタQ1,Q2のゲートを共通接続したも
のである。つまり、検出用抵抗Rは一方のパワートラン
ジスタQ1にのみ接続される。
1,Q2の通過電流の合計を実施形態2と同じに設定し
ているとすれば、パワートランジスタQ1の通過電流を
実施形態2よりも小さくすることができる。したがっ
て、検出用抵抗Rの抵抗値を実施形態1よりも高めるこ
とができる。ここで、保護用MOSFETQ3、ダイオ
ードD1、コンデンサC1として実施形態2と同仕様の
ものを用いているとすれば、検出用抵抗Rの抵抗値が高
くなったことによって、ダイオードD1の逆方向漏れ電
流が減少し、結果的に図3(b)のように、電流抑制期
間t4を実施形態2の構成よりもさらに延長することが
可能になる。つまり、パワートランジスタQ1,Q2の
全体としてのドレイン電圧耐量を実施形態2の構成より
もさらに高めることが可能になる。
検出用抵抗Rに正の温度係数を持つ抵抗材料(例えば、
半導体プロセスで用いられるアルミニウム、銅、タング
ステン、モリブデン、チタンなどの金属材料)を用いる
と、パワートランジスタQ1のドレイン電圧が過大にな
ってパワートランジスタQ1の温度が上昇したときに検
出用抵抗Rの抵抗値が増加するから、このことによって
もパワートランジスタQ1の通過電流が抑制されること
になる。しかも、検出用抵抗Rの増加によって電流抑制
期間も延長されるから、パワートランジスタQ1のドレ
イン電圧耐量をより一層高めることが可能になる。
タとしてMOSFETを用いた例を示したが、電圧応答
型のパワートランジスタであればIGBTなどにも本発
明の技術思想を適用することが可能である。
る電圧に応じて通過電流を制御する電圧応答型のパワー
トランジスタの保護回路であって、パワートランジスタ
に直列接続された検出用抵抗と、検出用抵抗の両端電圧
がゲート・ソースに印加されるとともに制御端子にドレ
インが接続され検出用抵抗の両端電圧が規定電圧を越え
るとパワートランジスタの通過電流を低減させる方向に
制御端子に印加される電圧を変化させる保護用MOSF
ETと、パワートランジスタと検出用抵抗との接続点と
保護用MOSFETのゲートとの間に挿入され保護用M
OSFETのゲート・ソースの蓄積電荷が検出用抵抗を
通して放電されるのを阻止する極性とされたダイオード
とを備えるものであり、パワートランジスタに過電圧が
印加されたときに、検出用抵抗の両端電圧をダイオード
を介して保護用MOSFETのゲート・ソースに印加す
ることで保護用MOSFETを導通させてパワートラン
ジスタの通過電流を抑制することができる。しかも、保
護用MOSFETのゲート・ソースの蓄積電荷が漏れる
のをダイオードによって阻止しているので、パワートラ
ンジスタの通過電流が抑制されたことによって検出用抵
抗の両端電圧が低下しても保護用MOSFETを導通し
た状態に維持することができ、パワートランジスタの通
過電流を抑制する期間を延長することができる。その結
果、パワートランジスタに過電圧が印加されたときの消
費電力の増加の増加を抑制することができ、過電圧に対
するパワートランジスタの保護効果を高めることができ
るという利点を有する。
て、保護用MOSFETのゲート・ソースにコンデンサ
が並列接続されているものであり、コンデンサを設けて
いない場合よりも保護用MOSFETの導通期間をさら
に延長することができるから、パワートランジスタの通
過電流を抑制する期間を延長することになり、コンデン
サを設けない場合よりも過電圧に対するパワートランジ
スタの保護効果をさらに高めることができるという利点
がある。
2の発明において、パワートランジスタと検出用抵抗と
の直列回路に並列接続するとともに制御端子を共通接続
した別のパワートランジスタを付加したものであり、2
つのパワートランジスタに分流して電流を流すことがで
きるから、1つのパワートランジスタのみを用いている
場合と比較すると、全体としての通過電流が同じであれ
ば、検出用抵抗を接続していないパワートランジスタの
通過電流を低減することができ、結果的に検出用抵抗の
抵抗値を大きくとることが可能になる。すなわち、検出
用抵抗が高抵抗になれば、それだけゲート・ソースの蓄
積電荷が放電されにくくなるから、通過電流を抑制する
期間を一層長くとることが可能になって、パワートラン
ジスタの過電圧に対する保護効果を一層高める効果があ
る。
3の発明において、検出用抵抗が正の温度係数を持つも
のであり、パワートランジスタの通過電流が流れる端子
間に過電圧が印加されてパワートランジスタの温度が上
昇しても、検出用抵抗が正の温度係数を持っているか
ら、検出用抵抗の温度上昇により抵抗値が増加して検出
用抵抗に直列接続されたパワートランジスタに流れる電
流を抑制することができ、このことによっても過電圧に
対するパワートランジスタの保護効果を高めることがで
きる。
(b)は動作説明図である。
(b)は動作説明図である。
(b)は動作説明図である。
説明図である。
Claims (4)
- 【請求項1】 制御端子に印加される電圧に応じて通過
電流を制御する電圧応答型のパワートランジスタの保護
回路であって、上記パワートランジスタに直列接続され
た検出用抵抗と、上記検出用抵抗の両端電圧がゲート・
ソースに印加されるとともに上記制御端子にドレインが
接続され上記検出用抵抗の両端電圧が規定電圧を越える
と上記パワートランジスタの通過電流を低減させる方向
に上記制御端子に印加される電圧を変化させる保護用M
OSFETと、上記パワートランジスタと上記検出用抵
抗との接続点と上記保護用MOSFETのゲートとの間
に挿入され上記保護用MOSFETのゲート・ソースの
蓄積電荷が上記検出用抵抗を通して放電されるのを阻止
する極性とされたダイオードとを備えることを特徴とす
るパワートランジスタの保護回路。 - 【請求項2】 上記保護用MOSFETのゲート・ソー
スにコンデンサが並列接続されていることを特徴とする
請求項1記載のパワートランジスタの保護回路。 - 【請求項3】 上記パワートランジスタと上記検出用抵
抗との直列回路に並列接続するとともに制御端子を共通
接続した別のパワートランジスタを付加したことを特徴
とする請求項1または請求項2記載のパワートランジス
タの保護回路。 - 【請求項4】 上記検出用抵抗は正の温度係数を持つこ
とを特徴とする請求項1ないし請求項3のいずれかに記
載のパワートランジスタの保護回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14733899A JP2000340747A (ja) | 1999-05-26 | 1999-05-26 | パワートランジスタの保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14733899A JP2000340747A (ja) | 1999-05-26 | 1999-05-26 | パワートランジスタの保護回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000340747A true JP2000340747A (ja) | 2000-12-08 |
Family
ID=15427930
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14733899A Pending JP2000340747A (ja) | 1999-05-26 | 1999-05-26 | パワートランジスタの保護回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000340747A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010515406A (ja) * | 2006-12-22 | 2010-05-06 | ボルボ テクノロジー コーポレイション | 電気エネルギ用エネルギ貯蔵システムを放電させる方法および装置 |
-
1999
- 1999-05-26 JP JP14733899A patent/JP2000340747A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010515406A (ja) * | 2006-12-22 | 2010-05-06 | ボルボ テクノロジー コーポレイション | 電気エネルギ用エネルギ貯蔵システムを放電させる方法および装置 |
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