JP2000340732A - Lead frame for semiconductor device and semiconductor device using the same - Google Patents
Lead frame for semiconductor device and semiconductor device using the sameInfo
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- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置、特に
電力用半導体装置に用いて好適なリードフレーム及びこ
れを用いた半導体装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a lead frame suitable for a power semiconductor device and a semiconductor device using the same.
【０００２】[0002]
【従来の技術】先ず、図４乃至図６を参照しながら、従
来技術の半導体装置の構造を説明する。図４は従来技術
の半導体装置の断面側面図、図５は図４に示した半導体
装置のＡ−Ａ線上における断面平面図、そして図６は図
４に示した半導体装置の裏面から見た平面図である。2. Description of the Related Art First, a structure of a conventional semiconductor device will be described with reference to FIGS. 4 is a cross-sectional side view of the conventional semiconductor device, FIG. 5 is a cross-sectional plan view taken along line AA of the semiconductor device shown in FIG. 4, and FIG. 6 is a plan view of the semiconductor device shown in FIG. FIG.
【０００３】携帯電話等の信号電力増幅には１Ｗ以上の
電力増幅器が用いられているが、この電力増幅器に組み
込まれている半導体装置の発熱が問題となっている。そ
の放熱の効率を良くする、即ち、半導体パッケージの熱
抵抗を低下させるために、図４に示したように、従来の
半導体装置１では、ダイパッド１１を外部（底部）に露
出させることができる構造のリードフレーム１０を用い
て構成されている。A power amplifier of 1 W or more is used for amplifying a signal power of a cellular phone or the like. However, heat generation of a semiconductor device incorporated in the power amplifier is a problem. In order to improve the heat radiation efficiency, that is, to reduce the thermal resistance of the semiconductor package, as shown in FIG. 4, the conventional semiconductor device 1 has a structure in which the die pad 11 can be exposed to the outside (bottom). Of the lead frame 10.
【０００４】先ず、図５に示した半導体装置１に用いら
れている従来技術のリードフレーム１０であるが、この
リードフレーム１０は、中央部に幅Ｗｅのダイパッド１
１が配設されており、その両側方に所定の間隔で所定の
ピッチで複数本のリードピン（電極）１２が配設されて
いる。これらは電気良導体の同一厚みの平面板を用いて
形成されており、ダイパッド１１部分は、図４に示した
ように、その全体が同一の厚みの電気良導体を用いて形
成されているが、リードピン１２の基端部（ダイパッド
１１側の部分）１２２は、それらの裏面側から先端部１
２１のほぼ半分の厚みにエッチングなどの手段によって
削られて段差になっている裏面後退部１２３が形成され
ている。First, a prior art lead frame 10 used for the semiconductor device 1 shown in FIG. 5 has a die pad 1 having a width We at its center.
1 are provided, and a plurality of lead pins (electrodes) 12 are provided on both sides thereof at predetermined intervals at a predetermined pitch. These are formed using flat plates of the same thickness of electric conductors, and the die pad 11 is formed entirely of the same thickness of the electric conductors as shown in FIG. 12 (the part on the side of the die pad 11) 122 is the front end 1 from the back side thereof.
A back surface retreating portion 123 is formed to be approximately half the thickness of 21 by etching or the like to form a step.
【０００５】前記半導体装置１は、図４に示したよう
に、前記のリードフレーム１０のダイパッド１１の表面
上にＩＣチップ２を搭載し、そのＩＣチップ２のそれぞ
れの電極とそれぞれのリードピン１２とをワイヤー３で
接続し、そのＩＣチップ２及びワイヤー３を樹脂４で封
止している。この場合、ダイパッド１１の裏面及びリー
ドピン１２の先端部１２１の少なくとも裏面を樹脂４で
被覆されないようにして封止し、それらを露出させてい
る。In the semiconductor device 1, as shown in FIG. 4, an IC chip 2 is mounted on the surface of a die pad 11 of the lead frame 10, and each electrode of the IC chip 2 and each lead pin 12 are connected to each other. Are connected by a wire 3, and the IC chip 2 and the wire 3 are sealed with a resin 4. In this case, the back surface of the die pad 11 and at least the back surface of the tip portion 121 of the lead pin 12 are sealed so as not to be covered with the resin 4 and are exposed.
【０００６】このような構造の半導体装置１は、これを
電子回路基板（不図示）に実装する場合には、半導体装
置１の底部に露出している前記ダイパッド１１と接合す
る相手の電子回路基板上に形成されている回路パターン
を半導体装置１の上側から視認することができないとい
う問題点がある。When the semiconductor device 1 having such a structure is mounted on an electronic circuit board (not shown), the mating electronic circuit board to be bonded to the die pad 11 exposed at the bottom of the semiconductor device 1 is provided. There is a problem that the circuit pattern formed thereon cannot be visually recognized from above the semiconductor device 1.
【０００７】このため、ダイパッド１１とリードピン１
２との間の樹脂モールド部分の間隔を十分広く取ってお
かないと、ＩＣチップ２を電子回路基板へ実装する時
に、そのＩＣチップ２の実装位置がずれ、ダイパッド１
１とリードピン１２とが接触してショートを起こす危険
がある。図４乃至図６に示した従来技術のリードフレー
ム１０において、前記のようにリードピン１２の基端部
１２２に段差を設けて裏面後退部１２３を形成したのは
このショートを回避するためであって、図６に示したよ
うに、半導体装置１の裏面に露出しているリードピン１
２の先端部１２１とダイパッド１１の側縁との間隔幅Ｗ
ｆは、図５に示したようなダイパッド１１の表面、即
ち、ＩＣチップ２の搭載面におけるリードピン１２の基
端部１２２とダイパッド１１の側縁との間隔幅Ｗｇより
広めてある（Ｗｆ＞Ｗｇ、図５及び図６）。For this reason, the die pad 11 and the lead pin 1
If the space between the resin mold portions is not sufficiently large, the mounting position of the IC chip 2 shifts when the IC chip 2 is mounted on the electronic circuit board, and the die pad 1
There is a danger that the lead 1 and the lead pin 12 may come into contact and cause a short circuit. In the prior art lead frame 10 shown in FIGS. 4 to 6, the step is provided at the base end portion 122 of the lead pin 12 to form the back surface retreating portion 123 as described above in order to avoid this short circuit. As shown in FIG. 6, the lead pin 1 exposed on the back surface of the semiconductor device 1 is formed.
2, the width W between the tip 121 and the side edge of the die pad 11
f is wider than the interval width Wg between the base end 122 of the lead pin 12 and the side edge of the die pad 11 on the surface of the die pad 11 as shown in FIG. 5, that is, the mounting surface of the IC chip 2 (Wf> Wg). 5 and 6).
【０００８】[0008]
【発明が解決しようとする課題】ところが、半導体装置
１を実装する電子回路基板の高集積化に伴い、半導体装
置１を電子回路基板に実装した場合の占有面積の縮小
化、即ち、樹脂封止された半導体装置１そのものの小型
化が求められている。しかしながら、ダイパッド１１と
リードピン１２との間隔を十分広く取ると、ダイパッド
１１に搭載できるＩＣチップ２の面積が、半導体装置１
を電子回路基板へ実装した場合の占有面積に比べて小さ
く限定されてしまう（図４）。或いは、大きなＩＣチッ
プ２を搭載する場合には、一回り大きな外形寸法のパッ
ケージに変更しなければならず、電子回路基板への実装
面積が増大し、その大きな半導体装置１が実装された電
子機器の商品力が低下してしまうという問題点を有して
いる。However, with the increasing integration of the electronic circuit board on which the semiconductor device 1 is mounted, the occupied area when the semiconductor device 1 is mounted on the electronic circuit board is reduced, that is, resin sealing is performed. There is a demand for miniaturization of the semiconductor device 1 itself. However, if the space between the die pad 11 and the lead pin 12 is made sufficiently large, the area of the IC chip 2 that can be mounted on the die pad 11 is reduced.
Is smaller than the occupied area when mounting on an electronic circuit board (FIG. 4). Alternatively, when the large IC chip 2 is mounted, the package must be changed to a package having a slightly larger external dimension, and the mounting area on the electronic circuit board increases, and the electronic device on which the large semiconductor device 1 is mounted. However, there is a problem that the product power of the product is reduced.
【０００９】本発明は、これらの課題を解決しようとす
るものであって、ダイパッドと各リードピンとの間のシ
ョートや半田によるブリッジを防止するとともに、比較
的面積の広いＩＣチップの搭載が可能な半導体装置用リ
ードフレーム及びこれを用いた半導体装置を得ることを
目的とする。SUMMARY OF THE INVENTION The present invention is intended to solve these problems, and it is possible to prevent a short circuit between a die pad and each lead pin or a bridge due to solder, and to mount an IC chip having a relatively large area. It is an object to obtain a lead frame for a semiconductor device and a semiconductor device using the same.
【００１０】[0010]
【課題を解決するための手段】従って、請求項１に記載
の本発明の半導体装置用リードフレームでは、表面にＩ
Ｃチップを搭載するダイパッドと、そのダイパッドの周
辺部に所定の間隔を開けて配設された複数本のリードピ
ンとから構成されている半導体装置用リードフレームに
おいて、前記ダイパッドの周辺部の裏面が中央部の裏面
より後退した面で形成し、また、前記ダイパッドの周辺
部側の前記各リードピンの基端部の裏面も、それらの先
端部の裏面より後退した面で形成して構成し、前記課題
を解決している。また、請求項２に記載の本発明の半導
体装置では、前記半導体装置用リードフレームの前記ダ
イパッドの表面にＩＣチップを搭載し、そのＩＣチップ
の各電極を前記リードピンに接続し、前記ダイパッドの
中央部の裏面と前記各リードピンの先端部の裏面とを除
き、前記ＩＣチップ、前記ダイパッドの表面及び前記裏
面後退面、前記各リードピンの基端部の表面及び前記裏
面後退面、前記ダイパッドの前記周辺部と前記各リード
ピンの前記基端部との間を樹脂で封止し、前記ダイパッ
ドの前記裏面後退面及び前記各リードピンの基端部の前
記裏面後退面を覆った前記封止樹脂面を前記ダイパッド
の中央部の裏面と前記各リードピンの先端部の裏面とと
もに同一平面に形成して構成し、前記課題を解決してい
る。According to the first aspect of the present invention, there is provided a semiconductor device lead frame according to the present invention.
In a semiconductor device lead frame including a die pad on which a C chip is mounted and a plurality of lead pins arranged at predetermined intervals around the die pad, the back surface of the peripheral portion of the die pad is centered. And forming the back surface of the base end portion of each of the lead pins on the peripheral side of the die pad with a surface recessed from the back surface of the tip portion thereof. Has been resolved. In the semiconductor device according to the present invention, an IC chip is mounted on a surface of the die pad of the semiconductor device lead frame, and each electrode of the IC chip is connected to the lead pin. The IC chip, the surface of the die pad and the back surface receding surface, the base surface of each lead pin and the back surface receding surface, and the periphery of the die pad except for the back surface of the portion and the back surface of the tip portion of each lead pin. Between the base portion and the base end of each lead pin with a resin, the sealing resin surface covering the back surface receding surface of the die pad and the back surface receding surface of the base end portion of each lead pin. The problem is solved by forming the rear surface at the center of the die pad and the rear surface at the tip of each of the lead pins on the same plane.
【００１１】従って、本発明の半導体装置用リードフレ
ームによれば、ダイパッドの表面の面積が前記裏面の面
積よりも広い面積で形成されるので、比較的大きい面積
のＩＣチップを搭載でき、一方、リードフレームの裏面
側ではダイパッドの周辺部とリードピンとの間の分離距
離を大きく引き離すことができる。また、本発明の半導
体装置によれば、比較的大きい面積のＩＣチップを搭載
しても、半導体装置の面積は従来のものと同一面積に止
められ、しかも電子回路基板への実装時のショートを防
止することができる。Therefore, according to the lead frame for a semiconductor device of the present invention, the surface area of the die pad is formed to be larger than the area of the back surface, so that an IC chip having a relatively large area can be mounted. On the back side of the lead frame, the separation distance between the periphery of the die pad and the lead pin can be greatly increased. Further, according to the semiconductor device of the present invention, even if an IC chip having a relatively large area is mounted, the area of the semiconductor device can be kept the same as that of the conventional device, and a short circuit at the time of mounting on an electronic circuit board can be prevented. Can be prevented.
【００１２】[0012]
【発明の実施の形態】以下、本発明の実施形態の半導体
装置用リードフレーム及びこれを用いた半導体装置を図
を参照しながら説明する。図１は本発明の実施形態の半
導体装置の断面側面図、図２は図１に示した半導体装置
のＡ−Ａ線上における断面平面図、そして図３は図１に
示した半導体装置の裏面から見た平面図である。なお、
本発明の半導体装置用リードフレーム及びこれを用いた
半導体装置の構成において、従来技術のそれらの構成と
同一の構成部分には同一の符号を付し、それらの部分の
説明は省略する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor device lead frame according to an embodiment of the present invention and a semiconductor device using the same will be described below with reference to the drawings. 1 is a cross-sectional side view of a semiconductor device according to an embodiment of the present invention, FIG. 2 is a cross-sectional plan view taken along line AA of the semiconductor device shown in FIG. 1, and FIG. 3 is a bottom view of the semiconductor device shown in FIG. FIG. In addition,
In the configuration of the semiconductor device lead frame and the semiconductor device using the same according to the present invention, the same components as those of the prior art are denoted by the same reference numerals, and the description of those portions will be omitted.
【００１３】図１乃至図３において、符号１Ａは本発明
の半導体装置を指す。また、この半導体装置１Ａに用い
られているリードフレームを符号２０で表す。先ず、本
発明の実施形態のリードフレーム２０であるが、中央部
にダイパッド２１が配設されており、その両側方に所定
の間隔で所定のピッチで複数本のリードピン（電極）１
２が配設されている。そしてこのリードフレーム２０に
おいても、これらは電気良導体の同一厚みの平面板を用
いて形成されている。しかし、このリードフレーム２０
においては、ダイパッド２１部分の構造が従来技術のリ
ードフレーム１０におけるダイパッド１１の構造と異な
り、前記複数本のリードピン１２の構造は従来技術のリ
ードフレーム１０におけるリードピン１２と同一の構造
で形成されているものである。従って、リードピン１２
の構造の説明については省略し、以下、ダイパッド２１
部分の構造について説明する。1 to 3, reference numeral 1A indicates a semiconductor device of the present invention. Further, a lead frame used in the semiconductor device 1A is represented by reference numeral 20. First, a lead frame 20 according to an embodiment of the present invention has a die pad 21 provided at a central portion, and a plurality of lead pins (electrodes) 1 on both sides thereof at a predetermined interval at a predetermined pitch.
2 are provided. Also in the lead frame 20, they are formed using flat plates of the same thickness of electric good conductors. However, this lead frame 20
In the above, the structure of the die pad 21 is different from the structure of the die pad 11 in the conventional lead frame 10, and the structure of the plurality of lead pins 12 is formed in the same structure as the lead pin 12 in the conventional lead frame 10. Things. Therefore, the lead pin 12
Description of the structure of the die pad 21 is omitted.
The structure of the part will be described.
【００１４】本発明のリードフレーム２０も、同一の厚
みの電気良導体を用いて形成されている。このリードフ
レーム２０におけるダイパッド２１は、図１に示したよ
うに、その周辺部２１１が裏面側から中央部２１２のほ
ぼ半分の厚みにエッチングなどの手段によって削られて
段差となる裏面後退部２１３が形成されている。The lead frame 20 of the present invention is also formed by using electric conductors having the same thickness. As shown in FIG. 1, the die pad 21 of the lead frame 20 has a rear surface receding portion 213 that is a step formed by etching the peripheral portion 211 from the rear surface side to approximately half the thickness of the central portion 212 by etching or the like. Is formed.
【００１５】このような裏面後退部２１３をダイパッド
２１の周辺部２１１に形成することにより、ダイパッド
２１のＩＣチップ２の搭載面側の側縁とリードピン１２
の基端部１２２との間隔幅Ｗｂを極力狭くして、ダイパ
ッド２１のＩＣチップ２の搭載面の幅Ｗａをダイパッド
２１の裏面露出部分の幅Ｗｃより大幅に広く取れる。し
かも、ダイパッド２１の周辺部２１１に形成されている
前記リードピン１２の基端部１２２における裏面後退部
１２３とともにダイパッド２１の裏面で露出している中
央部２１２とリードピン１２の裏面で露出している先端
部１２１との間隔Ｗｄを従来技術のリードフレーム１０
における前記間隔Ｗｆと少なくとも同等以上（Ｗｄ≧Ｗ
ｆ）の間隔幅で離間させることができる。By forming such a backside recessed portion 213 in the peripheral portion 211 of the die pad 21, the side edge of the die pad 21 on the mounting surface side of the IC chip 2 and the lead pin 12 are formed.
The width Wb of the die pad 21 on the mounting surface of the IC chip 2 can be made much wider than the width Wc of the back surface exposed portion of the die pad 21 by minimizing the width Wb of the die pad 21 with respect to the base end 122. Moreover, the central portion 212 exposed on the back surface of the die pad 21 and the front end exposed on the back surface of the lead pin 12 together with the back surface retreating portion 123 at the base end portion 122 of the lead pin 12 formed on the peripheral portion 211 of the die pad 21. The distance Wd from the lead frame 10 of the prior art
(Wd ≧ W)
It can be separated by the interval width of f).
【００１６】次に、本発明の一実施形態の半導体装置１
Ａは前記のような構造のリードフレーム２０を基に構成
されている。即ち、前記リードフレーム２０の前記ダイ
パッド２１の表面にＩＣチップ２を搭載し、そのＩＣチ
ップ２の各電極を前記リードピン１２に接続し、前記ダ
イパッド２１の中央部２１２の裏面と前記各リードピン
１２の先端部１２１の裏面とを除き、前記ＩＣチップ
２、前記ダイパッド２１の表面及び前記裏面後退部２１
３、前記各リードピン１２の基端部１２２の表面及び前
記裏面後退部１２３、前記ダイパッド２１の前記周辺部
と前記各リードピン１２の前記基端部１２２との間が樹
脂４で封止し、そして前記ダイパッド２１の前記裏面後
退部２１３及び前記各リードピン１２の基端部１２２の
前記裏面後退部１２３を覆った前記封止樹脂面が前記ダ
イパッド２１の中央部２１２の裏面と前記各リードピン
１２の先端部１２１の裏面とともに同一平面を形成する
ように樹脂４を充填して構成されている。Next, a semiconductor device 1 according to an embodiment of the present invention will be described.
A is configured based on the lead frame 20 having the above-described structure. That is, the IC chip 2 is mounted on the surface of the die pad 21 of the lead frame 20, each electrode of the IC chip 2 is connected to the lead pin 12, and the back surface of the central portion 212 of the die pad 21 and the Except for the back surface of the tip portion 121, the IC chip 2, the front surface of the die pad 21, and the back surface retreating portion 21
3. The surface of the base end 122 of each lead pin 12 and the back surface recess 123, the space between the peripheral portion of the die pad 21 and the base end 122 of each lead pin 12 is sealed with the resin 4, and The sealing resin surface covering the back surface retreating portion 213 of the die pad 21 and the back surface retreating portion 123 of the base end portion 122 of each of the lead pins 12 is the back surface of the central portion 212 of the die pad 21 and the tip of each of the lead pins 12. The resin 4 is filled so as to form the same plane with the back surface of the portion 121.
【００１７】従って、ダイパッド２１の裏面で露出して
いる中央部２１２とリードピン１２の裏面で露出してい
る先端部１２１との間隔Ｗｄを従来技術のリードフレー
ム１０における前記間隔Ｗｆと少なくとも同等以上（Ｗ
ｄ≧Ｗｆ）の間隔幅で離間させながら、ダイパッド２１
の幅Ｗａをかなり広く取れ、しかも半導体装置１Ａの全
体の電子回路基板への装着面積を従来通りの同等の占有
面積の範囲に止めることができる。そして、本発明の半
導体装置１Ａを電子回路基板に実装する時に、ダイパッ
ド２１と各リードピン１２との間のショートは無論のこ
と、半田によるブリッジを防止することができる。Accordingly, the distance Wd between the central portion 212 exposed on the back surface of the die pad 21 and the tip portion 121 exposed on the back surface of the lead pin 12 is at least equal to or greater than the distance Wf in the conventional lead frame 10 ( W
d ≧ Wf), the die pad 21
Of the semiconductor device 1A can be considerably widened, and the mounting area of the entire semiconductor device 1A to the electronic circuit board can be kept within the same occupied area as in the related art. When the semiconductor device 1A of the present invention is mounted on an electronic circuit board, a short circuit between the die pad 21 and each lead pin 12 can be prevented, and a bridge due to solder can be prevented.
【００１８】前記本発明のリードフレーム２０の一実施
寸法例を挙げておく。ダイパッド２１の幅Ｗａが２．４
ｍｍに対し、幅が０．４５ｍｍ、深さ０．１ｍｍのエッ
チングを施して前記裏面後退部２１３を形成し、裏面に
露出しているダイパッド２１の中央部２１２の幅Ｗｃを
１．５ｍｍとしている。これにより半導体装置１Ａの底
部でのリードピン１２の先端部１２１とダイパッド２１
の裏面との間隔幅Ｗｄを１ｍｍ確保できる。因みに、ダ
イパッド２１に裏面後退部２１３を形成しなかった場合
には、この間隔幅Ｗｄは０．５５ｍｍしか確保できず、
電子回路基板への実装時のショートが懸念される。An example of the dimensions of the lead frame 20 of the present invention will be described. The width Wa of the die pad 21 is 2.4.
The width Wc of the central portion 212 of the die pad 21 exposed on the back surface is set to 1.5 mm by performing etching with a width of 0.45 mm and a depth of 0.1 mm with respect to mm. . Thereby, the tip 121 of the lead pin 12 at the bottom of the semiconductor device 1A and the die pad 21
1 mm can be secured with the gap width Wd from the back surface. By the way, when the back surface retreating part 213 is not formed on the die pad 21, the gap width Wd can be secured only 0.55 mm.
There is a concern that a short circuit may occur during mounting on an electronic circuit board.
【００１９】前記の説明で、電気良導体の同一厚みの平
面板を基に、前記裏面後退部２１３をエッチングを用い
て形成すると記したが、この形成はエッチングに限ら
ず、例えば、プレスにより外部を窪ませる方法、ダイパ
ッドの内部に別の金属板を接着させる方法を用いて形成
でき、本発明においては、前記裏面後退部２１３の形成
方法は問わないことを断っておく。In the above description, the back recess 213 is formed by etching on the basis of a flat plate having the same thickness of an electric conductor. However, the formation is not limited to etching. It can be formed by a method of depressing or a method of bonding another metal plate to the inside of the die pad. In the present invention, it does not matter how to form the back recess 213.
【００２０】[0020]
【発明の効果】以上の説明から明らかなように、本発明
の半導体装置用リードフレーム及びこれを用いた半導体
装置によれば、電子回路基板への実装時に、ダイパッド
と各リードピンとの間のショートや半田によるブリッジ
を起こすことなく実装でき、しかも、従来技術の半導体
装置の電子回路基板への実装占有面積よりも広い実装占
有面積を取ることもなく、そして比較的面積の広いＩＣ
チップでもダイパッドに搭載することができるなど、数
々の優れた効果が得られる。As is apparent from the above description, according to the lead frame for a semiconductor device of the present invention and the semiconductor device using the same, a short circuit between the die pad and each lead pin occurs when the lead frame is mounted on an electronic circuit board. ICs that can be mounted without causing bridges due to soldering or soldering, and that do not take up a larger mounting area than conventional semiconductor devices on electronic circuit boards, and that have a relatively large area.
Numerous excellent effects can be obtained, for example, a chip can be mounted on a die pad.
【図１】 本発明の実施形態の半導体装置の断面側面図
である。FIG. 1 is a cross-sectional side view of a semiconductor device according to an embodiment of the present invention.
【図２】 図１に示した半導体装置のＡ−Ａ線上におけ
る断面平面図である。FIG. 2 is a cross-sectional plan view of the semiconductor device shown in FIG. 1 taken along line AA.
【図３】 図１に示した半導体装置の裏面から見た平面
図である。FIG. 3 is a plan view seen from the back surface of the semiconductor device shown in FIG. 1;
【図４】 従来技術の半導体装置の断面側面図である。FIG. 4 is a sectional side view of a conventional semiconductor device.
【図５】 図４に示した半導体装置のＡ−Ａ線上におけ
る断面平面図である。5 is a cross-sectional plan view of the semiconductor device shown in FIG. 4 taken along line AA.
【図６】 図４に示した半導体装置の裏面から見た平面
図である。FIG. 6 is a plan view seen from the back surface of the semiconductor device shown in FIG. 4;
１Ａ…本発明の一実施形態の半導体装置、１２…リード
ピン、１２１…リードピン１２の先端部、１２２…リー
ドピン１２の基端部、１２３…リードピン１２の裏面後
退部、２…ＩＣチップ、３…ワイヤー、４…樹脂、２０
…本発明の一実施形態のリードフレーム、２１…ダイパ
ッド、２１１…ダイパッド２１の周辺部、２１２…ダイ
パッド２１の中央部、２１３…ダイパッド２１の裏面後
退部1A: Semiconductor device of one embodiment of the present invention, 12: Lead pin, 121: Lead end of lead pin 12, 122: Base end of lead pin 12, 123: Recessed portion of lead pin 12 on the back surface, 2: IC chip, 3: Wire 4, resin, 20
... Lead frame of one embodiment of the present invention, 21... Die pad, 211... Peripheral part of die pad 21, 212... Central part of die pad 21, 213.
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M109 AA01 BA01 BA02 CA21 DB03 FA04 GA05 5F067 AA01 AA03 AA13 AB04 BE01 CA01 CA03 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 4M109 AA01 BA01 BA02 CA21 DB03 FA04 GA05 5F067 AA01 AA03 AA13 AB04 BE01 CA01 CA03
Claims (2)
と、該ダイパッドの周辺部に所定の間隔を開けて配設さ
れた複数本のリードピンとから構成されている半導体装
置用リードフレームにおいて、 前記ダイパッドの周辺部の裏面が中央部の裏面より後退
した面で形成されており、 また、前記ダイパッドの周辺部側の前記各リードピンの
基端部の裏面も、それらの先端部の裏面より後退した面
で形成されていることを特徴とする半導体装置用リード
フレーム。1. A lead frame for a semiconductor device comprising: a die pad on which an IC chip is mounted on a surface; and a plurality of lead pins arranged at predetermined intervals around a periphery of the die pad. The back surface of the peripheral portion is formed by a surface receding from the back surface of the central portion, and the rear surface of the base end portion of each of the lead pins on the peripheral side of the die pad is also a surface receded from the back surface of their distal end portions. A lead frame for a semiconductor device, characterized by being formed of:
ダイパッドの表面にＩＣチップが搭載され、該ＩＣチッ
プの各電極が前記リードピンに接続され、前記ダイパッ
ドの中央部の裏面と前記各リードピンの先端部の裏面と
を除き、前記ＩＣチップ、前記ダイパッドの表面及び前
記裏面後退面、前記各リードピンの基端部の表面及び前
記裏面後退面、前記ダイパッドの前記周辺部と前記各リ
ードピンの前記基端部との間が樹脂で封止され、前記ダ
イパッドの前記裏面後退面及び前記各リードピンの基端
部の前記裏面後退面を覆った前記封止樹脂面が前記ダイ
パッドの中央部の裏面と前記各リードピンの先端部の裏
面とともに同一平面を形成して構成されていることを特
徴とする半導体装置。2. An IC chip is mounted on the surface of the die pad of the lead frame for the semiconductor device, each electrode of the IC chip is connected to the lead pin, a back surface at the center of the die pad and a tip of the lead pin. Excluding the back surface of the IC chip, the surface of the die pad and the back surface of the die pad, the surface of the base end of each lead pin and the back surface of the lead pin, the peripheral portion of the die pad and the base end of each lead pin Is sealed with a resin, and the sealing resin surface covering the back surface receding surface of the die pad and the back surface receding surface of the base end of each lead pin is a back surface of a central portion of the die pad and each of the lead pins. A semiconductor device characterized in that it is formed by forming the same plane with the back surface of the front end portion.
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| JP14851099A JP2000340732A (en) | 1999-05-27 | 1999-05-27 | Lead frame for semiconductor device and semiconductor device using the same |
Applications Claiming Priority (1)
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| JP2000340732A true JP2000340732A (en) | 2000-12-08 |
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ID=15454388
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| JP (1) | JP2000340732A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086756A (en) * | 2001-09-11 | 2003-03-20 | Denso Corp | Ic package and manufacturing method therefor |
| JP2003110057A (en) * | 2001-09-28 | 2003-04-11 | Sanyo Electric Co Ltd | Manufacturing method of semiconductor device |
| JP2006514438A (en) * | 2003-02-25 | 2006-04-27 | テッセラ，インコーポレイテッド | High frequency chip package with connecting elements |
| JP2016040834A (en) * | 2000-12-28 | 2016-03-24 | ルネサスエレクトロニクス株式会社 | Electronic device manufacturing method |
| US9496204B2 (en) | 2000-12-28 | 2016-11-15 | Renesas Electronics Corporation | Semiconductor device |
-
1999
- 1999-05-27 JP JP14851099A patent/JP2000340732A/en not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016040834A (en) * | 2000-12-28 | 2016-03-24 | ルネサスエレクトロニクス株式会社 | Electronic device manufacturing method |
| US9496204B2 (en) | 2000-12-28 | 2016-11-15 | Renesas Electronics Corporation | Semiconductor device |
| US10115658B2 (en) | 2000-12-28 | 2018-10-30 | Renesas Electronics Corporation | Semiconductor device |
| US10490486B2 (en) | 2000-12-28 | 2019-11-26 | Renesas Electronics Corporation | Semiconductor device |
| JP2003086756A (en) * | 2001-09-11 | 2003-03-20 | Denso Corp | Ic package and manufacturing method therefor |
| JP2003110057A (en) * | 2001-09-28 | 2003-04-11 | Sanyo Electric Co Ltd | Manufacturing method of semiconductor device |
| JP4723776B2 (en) * | 2001-09-28 | 2011-07-13 | 三洋電機株式会社 | Manufacturing method of semiconductor device |
| JP2006514438A (en) * | 2003-02-25 | 2006-04-27 | テッセラ，インコーポレイテッド | High frequency chip package with connecting elements |
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|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070619 |