JP2000332260A - 薄膜トランジスタからマトリックスを製作する方法 - Google Patents
薄膜トランジスタからマトリックスを製作する方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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-
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Abstract
(57)【要約】
【課題】 プロセス安全性が改善されるようにする。
【解決手段】 特に液晶ディスプレイ用の、薄膜トラン
ジスタからマトリックスを製作する方法において、薄膜
トランジスタマトリックス製作時のプロセス安全性は、
薄膜トランジスタの半導体層を構造化する際のオーバー
ラップされたフォトレジストマスキングによって改善す
る。
ジスタからマトリックスを製作する方法において、薄膜
トランジスタマトリックス製作時のプロセス安全性は、
薄膜トランジスタの半導体層を構造化する際のオーバー
ラップされたフォトレジストマスキングによって改善す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、特許請求の範囲第
１項の上位概念に記載の形式の、特に液晶ディスプレイ
用の、薄膜トランジスタからマトリックスを製作するた
めの方法に関する。
１項の上位概念に記載の形式の、特に液晶ディスプレイ
用の、薄膜トランジスタからマトリックスを製作するた
めの方法に関する。
【０００２】
【従来の技術】ヨーロッパ特許公開第０６５４８１７号
明細書から公知の、薄膜トランジスタからマトリックス
を製作するための方法では、次のプロセスステップによ
り特に液晶ディスプレイを確実にしかも高い収量をもっ
て製作できねばならない。
明細書から公知の、薄膜トランジスタからマトリックス
を製作するための方法では、次のプロセスステップによ
り特に液晶ディスプレイを確実にしかも高い収量をもっ
て製作できねばならない。
【０００３】ａ）第１のマスクステップでの、基板への
第１の導電性の層の配設並びに薄膜トランジスタ・マト
リックスの行として、トランジスタのゲート・コンタク
トとして及びメモリコンデンサの基礎電極としての構造
化、 ｂ）薄膜トランジスタ用のゲート・絶縁体の配設、 ｃ）半導体材料、特にアモルファスシリコン（ａ・Ｓ
ｉ：Ｈ）から成る半導体の配設、 ｄ）薄膜トランジスタのドレン及びソース・コンタクト
としてのｐ型ドーピング又はｎ型ドーピングされた半導
体の配設、 ｅ）第２のマスクステップでの、薄膜トランジスタ・マ
トリックスの列用、薄膜トランジスタのドレン及びソー
ス・コンタクト用及びメモリコンデンサの対応電極用の
第２の導電性の層の配設並びに構造化、 ｆ）マスクとして第２の導電性の層を用いたドーピング
された半導体層のプラズマエッチング、 ｇ）第３のマスクステップでの未ドーピングの半導体層
の構造化、 ｈ）第４のマスクステップでの、画素電極としての及び
列の第２の金属被覆としての並びにメモリコンデンサの
対応電極と薄膜トランジスタのドレン・コンタクトとを
導電接続するための透明な導電性の層の配設及び構造
化、 ｉ）透明な不動態層の配設。
第１の導電性の層の配設並びに薄膜トランジスタ・マト
リックスの行として、トランジスタのゲート・コンタク
トとして及びメモリコンデンサの基礎電極としての構造
化、 ｂ）薄膜トランジスタ用のゲート・絶縁体の配設、 ｃ）半導体材料、特にアモルファスシリコン（ａ・Ｓ
ｉ：Ｈ）から成る半導体の配設、 ｄ）薄膜トランジスタのドレン及びソース・コンタクト
としてのｐ型ドーピング又はｎ型ドーピングされた半導
体の配設、 ｅ）第２のマスクステップでの、薄膜トランジスタ・マ
トリックスの列用、薄膜トランジスタのドレン及びソー
ス・コンタクト用及びメモリコンデンサの対応電極用の
第２の導電性の層の配設並びに構造化、 ｆ）マスクとして第２の導電性の層を用いたドーピング
された半導体層のプラズマエッチング、 ｇ）第３のマスクステップでの未ドーピングの半導体層
の構造化、 ｈ）第４のマスクステップでの、画素電極としての及び
列の第２の金属被覆としての並びにメモリコンデンサの
対応電極と薄膜トランジスタのドレン・コンタクトとを
導電接続するための透明な導電性の層の配設及び構造
化、 ｉ）透明な不動態層の配設。
【０００４】第３のマスクステップ（項目ｇ）では、未
ドーピングの半導体、通常真性アモルファスシリコン
（ｉ・ａ・Ｓｉ：Ｈ）を構造化するために規定通りフォ
トレジストマスクが使用され、該フォトレジストマスク
は、画素構造内部で薄膜トランジスタチャンネルの領
域、行及び列ラインの交差部の領域並びにメモリコンデ
ンサの接続領域を覆う。
ドーピングの半導体、通常真性アモルファスシリコン
（ｉ・ａ・Ｓｉ：Ｈ）を構造化するために規定通りフォ
トレジストマスクが使用され、該フォトレジストマスク
は、画素構造内部で薄膜トランジスタチャンネルの領
域、行及び列ラインの交差部の領域並びにメモリコンデ
ンサの接続領域を覆う。
【０００５】しかしながら前記プロセス工程の場合に
は、画素電極を形成するためのインジウム・錫・オキシ
ド（ITO）もしくは不動態層としての窒化シリコン（SiN
x）のような、続いてカバー金属被覆に設けられる層に
よる不都合な縁部重なり及びカバー金属被覆の剥離が確
認された。この場合このような不規則性によって頻繁
に、薄膜トランジスタ・マトリックスの製作に際して収
量が低下せしめられる。
は、画素電極を形成するためのインジウム・錫・オキシ
ド（ITO）もしくは不動態層としての窒化シリコン（SiN
x）のような、続いてカバー金属被覆に設けられる層に
よる不都合な縁部重なり及びカバー金属被覆の剥離が確
認された。この場合このような不規則性によって頻繁
に、薄膜トランジスタ・マトリックスの製作に際して収
量が低下せしめられる。
【０００６】
【発明が解決しようとする課題】本発明の課題は、冒頭
に述べた形式の薄膜トランジスタ・マトリックスを製作
するための方法を改良して、プロセス安全性が改善され
るようにすることにある。
に述べた形式の薄膜トランジスタ・マトリックスを製作
するための方法を改良して、プロセス安全性が改善され
るようにすることにある。
【０００７】
【課題を解決するための手段】前記課題は本発明によれ
ば、特許請求の範囲第１項の特徴部分に記載の特徴によ
って解決された。
ば、特許請求の範囲第１項の特徴部分に記載の特徴によ
って解決された。
【０００８】
【発明の効果】特に液晶ディスプレイ用の、薄膜トラン
ジスタからマトリックスを製作する本発明の方法によれ
ば、次のプロセスステップが実施される； ａ）基板への第１の導電性の層の配設並びに少なくとも
マトリックスの行として及び薄膜トランジスタのゲート
・コンタクトとしての構造化、 ｂ）薄膜トランジスタ用のゲート・絶縁体の配設、 ｃ）半導体層、特に真性アモルファスシリコン（ｉ・ａ
・Ｓｉ：Ｈ）の配設、 ｄ）少なくともマトリックスの列用並びに薄膜トランジ
スタのドレン・ソース・コンタクト用の第２の導電性の
層の配設並びに構造化、 ｅ）薄膜トランジスタの半導体チャンネルを形成するた
めの半導体層の構造化。
ジスタからマトリックスを製作する本発明の方法によれ
ば、次のプロセスステップが実施される； ａ）基板への第１の導電性の層の配設並びに少なくとも
マトリックスの行として及び薄膜トランジスタのゲート
・コンタクトとしての構造化、 ｂ）薄膜トランジスタ用のゲート・絶縁体の配設、 ｃ）半導体層、特に真性アモルファスシリコン（ｉ・ａ
・Ｓｉ：Ｈ）の配設、 ｄ）少なくともマトリックスの列用並びに薄膜トランジ
スタのドレン・ソース・コンタクト用の第２の導電性の
層の配設並びに構造化、 ｅ）薄膜トランジスタの半導体チャンネルを形成するた
めの半導体層の構造化。
【０００９】本発明の方法の要旨は、半導体層の構造化
をフォトリソグラフィなステップにより行い、該ステッ
プにおいては、感光性の層を配設して構造化し、この
際、前記感光性の層を構造化された第２の導電性の層に
少なくともマトリックスのアクティブ領域でオーバーラ
ップして完全に覆うようにすることにある。即ち例えば
液晶ディスプレイの場合マトリックスのアクティブ領域
として、画素が配置されるマトリックス面が所定の形式
で構造化されたフォトレジスト層によってオーバーラッ
プするよう覆われる。この場合本発明は次のような認識
に基づいている；フォトレジストマスキングにおいて、
従来技術で上述したように、塩素を含有した又はフッ素
を含有した化学的エッチングで半導体、例えばｉ・ａ・
Ｓｉ：Ｈをエッチングする場合に構造化された第２の導
電性の層（カバー金属被覆）の大きな領域がエッチング
化学品にさらされ、これにより、カバー金属がエッチン
グ化学品によって侵食されかつカバー金属の構造縁部の
下で半導体（ｉ・ａ・Ｓｉ：Ｈ）のアンダーエッチング
が起こるという、認識に基づいている。特にこの場合、
金属被覆のアンダーエッチングに基づき、上述の金属剥
離及び続いて設けられる層との不都合な縁部重なりが生
ぜしめられる。本発明による措置によって、金属被覆全
部がオーバーラップされるよう覆われるので、アンダー
エッチングは生じずしかもカバー金属はエッチング化学
品によって侵食されない。続いて析出される層は縁部を
最善に覆って未損傷のカバー金属被覆に配設される。
をフォトリソグラフィなステップにより行い、該ステッ
プにおいては、感光性の層を配設して構造化し、この
際、前記感光性の層を構造化された第２の導電性の層に
少なくともマトリックスのアクティブ領域でオーバーラ
ップして完全に覆うようにすることにある。即ち例えば
液晶ディスプレイの場合マトリックスのアクティブ領域
として、画素が配置されるマトリックス面が所定の形式
で構造化されたフォトレジスト層によってオーバーラッ
プするよう覆われる。この場合本発明は次のような認識
に基づいている；フォトレジストマスキングにおいて、
従来技術で上述したように、塩素を含有した又はフッ素
を含有した化学的エッチングで半導体、例えばｉ・ａ・
Ｓｉ：Ｈをエッチングする場合に構造化された第２の導
電性の層（カバー金属被覆）の大きな領域がエッチング
化学品にさらされ、これにより、カバー金属がエッチン
グ化学品によって侵食されかつカバー金属の構造縁部の
下で半導体（ｉ・ａ・Ｓｉ：Ｈ）のアンダーエッチング
が起こるという、認識に基づいている。特にこの場合、
金属被覆のアンダーエッチングに基づき、上述の金属剥
離及び続いて設けられる層との不都合な縁部重なりが生
ぜしめられる。本発明による措置によって、金属被覆全
部がオーバーラップされるよう覆われるので、アンダー
エッチングは生じずしかもカバー金属はエッチング化学
品によって侵食されない。続いて析出される層は縁部を
最善に覆って未損傷のカバー金属被覆に配設される。
【００１０】最善のプロセス安全性を保証するために、
半導体チャンネル領域外部のオーバーラップの幅は２ミ
クロンの大きさである。
半導体チャンネル領域外部のオーバーラップの幅は２ミ
クロンの大きさである。
【００１１】本発明の有利な方法では、半導体チャンネ
ル領域外部のオーバーラップの幅は、構造化された感光
性の層を形成するフォトリソグラフィなステップを実施
するための装置の調整精度に関連して調節される。この
ような形式で２ミクロン以下のオーバーラップ幅を得る
ことができる。
ル領域外部のオーバーラップの幅は、構造化された感光
性の層を形成するフォトリソグラフィなステップを実施
するための装置の調整精度に関連して調節される。この
ような形式で２ミクロン以下のオーバーラップ幅を得る
ことができる。
【００１２】
【発明の実施の形態】本発明は特に、半導体材料として
アモルファスシリコンを有する薄膜トランジスタ・マト
リックスを製作する方法に関し、前記半導体材料におい
ては、未ドープの半導体がフォトレジストマスクによっ
てエッチングされ、該フォトレジストマスクは、薄膜ト
ランジスタチャンネルに亘る領域１、行ラインと列ライ
ンとの間の交差個所に亘る領域２及びメモリコンデンサ
の接続コンタクトに亘る領域３のみをカバーする。
アモルファスシリコンを有する薄膜トランジスタ・マト
リックスを製作する方法に関し、前記半導体材料におい
ては、未ドープの半導体がフォトレジストマスクによっ
てエッチングされ、該フォトレジストマスクは、薄膜ト
ランジスタチャンネルに亘る領域１、行ラインと列ライ
ンとの間の交差個所に亘る領域２及びメモリコンデンサ
の接続コンタクトに亘る領域３のみをカバーする。
【００１３】前記プロセスステップまで次のように構造
を形成するための製法が行われる（第４図及び第５図参
照）；まずガラス基板４（第５図参照）に第１の導電性
の層が配設されかつ行５、ゲートコンタクト６及びメモ
リコンデンサの基礎電極７として構造化される。次い
で、薄膜トランジスタ用のゲート・絶縁体８が配設さ
れ、これに次いで、真性アモルファスシリコン（ｉ・ａ
・Ｓｉ：Ｈ）から成る半導体層９が配設される。
を形成するための製法が行われる（第４図及び第５図参
照）；まずガラス基板４（第５図参照）に第１の導電性
の層が配設されかつ行５、ゲートコンタクト６及びメモ
リコンデンサの基礎電極７として構造化される。次い
で、薄膜トランジスタ用のゲート・絶縁体８が配設さ
れ、これに次いで、真性アモルファスシリコン（ｉ・ａ
・Ｓｉ：Ｈ）から成る半導体層９が配設される。
【００１４】前記層順序上にｎ型ドーピング・アモルフ
ァスシリコン（ｎ＋・ａ・Ｓｉ：Ｈ）１０が配設され
る。これに次いで、薄膜トランジスタの列１１として、
薄膜トランジスタのドレン及びソース・コンタクト１２
として並びにメモリコンデンサの対応電極１４として構
造化される第２の導電性の層が配設される。構造化され
た第２の導電性の層は更に、ｎ型ドーピングのアモルフ
ァスシリコン１０を構造化するためのマスクとして用い
られる。
ァスシリコン（ｎ＋・ａ・Ｓｉ：Ｈ）１０が配設され
る。これに次いで、薄膜トランジスタの列１１として、
薄膜トランジスタのドレン及びソース・コンタクト１２
として並びにメモリコンデンサの対応電極１４として構
造化される第２の導電性の層が配設される。構造化され
た第２の導電性の層は更に、ｎ型ドーピングのアモルフ
ァスシリコン１０を構造化するためのマスクとして用い
られる。
【００１５】前記ステップに次いで、上述のフォトレジ
スト領域１，２，３を用いて未ドーピングの真性アモル
ファスシリコン９の構造化が行われる。通常エッチング
プラズ内で行われる前記構造化プロセスによって、第５
図で図示のように半導体９はカバー金属（この場合列１
１）の構造縁部の下でアンダーエッチングされる。付加
的に防護されていないカバー金属表面が侵食される。
スト領域１，２，３を用いて未ドーピングの真性アモル
ファスシリコン９の構造化が行われる。通常エッチング
プラズ内で行われる前記構造化プロセスによって、第５
図で図示のように半導体９はカバー金属（この場合列１
１）の構造縁部の下でアンダーエッチングされる。付加
的に防護されていないカバー金属表面が侵食される。
【００１６】本発明による方法によって前記欠点を回避
できる。第１図〜第３図では、本発明による製法プロセ
スにより形成される構造が図示されている。このために
適用される方法ステップは、未ドーピングの半導体層を
構造化するためのフォトレジストマスキングを除いて、
第４図及び第５図の製法の方法ステップに相応する。従
って、同じ層には同じ符号が付されている。
できる。第１図〜第３図では、本発明による製法プロセ
スにより形成される構造が図示されている。このために
適用される方法ステップは、未ドーピングの半導体層を
構造化するためのフォトレジストマスキングを除いて、
第４図及び第５図の製法の方法ステップに相応する。従
って、同じ層には同じ符号が付されている。
【００１７】
【外２】
【００１８】例えばプラズマ内でのドライエッチングス
テップによる本発明のマスキングに際して得られる未ド
ーピングの半導体９の縁部経過は、第３図で図示されて
いる。オーバーラップして完全に覆われることによっ
て、導電性の層領域１１，１２，１３，１４（層領域１
１は第３図では図示せず）は最早アンダーエッチングさ
れない。むしろ、未ドーピングの半導体層９と層領域１
１，１２，１３，１４との移行部は一定に上昇する。
テップによる本発明のマスキングに際して得られる未ド
ーピングの半導体９の縁部経過は、第３図で図示されて
いる。オーバーラップして完全に覆われることによっ
て、導電性の層領域１１，１２，１３，１４（層領域１
１は第３図では図示せず）は最早アンダーエッチングさ
れない。むしろ、未ドーピングの半導体層９と層領域１
１，１２，１３，１４との移行部は一定に上昇する。
【００１９】このようにして後続する層は縁部を十分に
覆って析出されかつ構造化された第２の導電性の層の剥
離プロセスが回避される。これによって全体的にみて、
大きなプロセス安全性及び改善された生産収量を有する
製法が得られる。
覆って析出されかつ構造化された第２の導電性の層の剥
離プロセスが回避される。これによって全体的にみて、
大きなプロセス安全性及び改善された生産収量を有する
製法が得られる。
【図１】本発明によるフォトレジストマスキングによっ
て得られた、液晶ディスプレイ用の薄膜トランジスタを
備えた制御マトリックスの３つの画素を示す図。
て得られた、液晶ディスプレイ用の薄膜トランジスタを
備えた制御マトリックスの３つの画素を示す図。
【図２】第１図で図示の、画素の一区分の拡大図。
【図３】薄膜トランジスタ及びメモリコンデンサの積層
構造を詳細に示した、カバー金属被覆までの本発明によ
り製作された薄膜トランジスタの一区分の概略的な横断
面図。
構造を詳細に示した、カバー金属被覆までの本発明によ
り製作された薄膜トランジスタの一区分の概略的な横断
面図。
【図４】半導体層を構造化するために従来のフォトレジ
ストマスキングを用いた、薄膜トランジスタ及びメモリ
コンデンサを備えた制御マトリックスの１つの画素を示
した平面図。
ストマスキングを用いた、薄膜トランジスタ及びメモリ
コンデンサを備えた制御マトリックスの１つの画素を示
した平面図。
【図５】真性アモルファスシリコンのエッチング後の、
第４図Ａ−Ａ線に沿った横断面図。
第４図Ａ−Ａ線に沿った横断面図。
１，２，３ 領域、 ４ ガラス基板、 ５ 行、 ６
ゲート・コンタクト、 ７ 基礎電極、 ８ ゲート
・絶縁体、 ９ 半導体層、 １０ アモルファスシリ
コン、 １１ 列、 １２ ドレン・コンタクト、 １
３ ソース・コンタクト、 １４ 対応コンタクト、
１５，１６，１７ フォトレジスト領域
ゲート・コンタクト、 ７ 基礎電極、 ８ ゲート
・絶縁体、 ９ 半導体層、 １０ アモルファスシリ
コン、 １１ 列、 １２ ドレン・コンタクト、 １
３ ソース・コンタクト、 １４ 対応コンタクト、
１５，１６，１７ フォトレジスト領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６２７Ｃ (72)発明者 シュテファン ケーファー ドイツ連邦共和国 シユツツトガルト フ ェルストラーシュトラーセ 26
Claims (3)
- 【請求項１】 特に液晶ディスプレイ用の、薄膜トラン
ジスタからマトリックスを製作する方法であって、次の
ステップ、即ち、 ａ）基板への第１の導電性の層の配設並びに少なくとも
マトリックスの行として及び薄膜トランジスタのゲート
・コンタクトとしての構造化、 ｂ）薄膜トランジスタ用のゲート・絶縁体の配設、 ｃ）半導体層、特にアモルファスシリコン（ａ・Ｓｉ：
Ｈ）の配設、 ｄ）少なくともマトリックスの列用並びに薄膜トランジ
スタのドレン・ソース・コンタクト用の第２の導電性の
層の配設並びに構造化、 ｅ）薄膜トランジスタの半導体チャンネルを形成するた
めの半導体層の構造化が実施される形式のものにおい
て、 半導体層（９）の構造化をフォトリソグラフィなステッ
プにより行い、該ステップにおいて、感光性の層を配設
して構造化し、この際、構造化された感光性の層（１
６，１７，１８）を構造化された第２の導電性の層（１
１，１２，１３，１４）に少なくともマトリックスのア
クティブ領域でオーバーラップして完全に覆うようにす
ることを特徴とする、薄膜トランジスタからマトリック
スを製作する方法。 - 【請求項２】 【外１】
- 【請求項３】 半導体チャンネル領域外部のオーバーラ
ップの幅が、フォトリソグラフィなステップを実施する
ための装置の調整精度に関連して調節される、請求項１
記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| DE19916959A DE19916959A1 (de) | 1999-04-15 | 1999-04-15 | Verfahren zur Herstellung einer Matrix aus Dünnschichttransistoren |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332260A true JP2000332260A (ja) | 2000-11-30 |
Family
ID=7904610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000113869A Pending JP2000332260A (ja) | 1999-04-15 | 2000-04-14 | 薄膜トランジスタからマトリックスを製作する方法 |
Country Status (2)
| Country | Link |
|---|---|
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-
1999
- 1999-04-15 DE DE19916959A patent/DE19916959A1/de not_active Withdrawn
-
2000
- 2000-04-14 JP JP2000113869A patent/JP2000332260A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| DE19916959A1 (de) | 2000-10-19 |
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