JP2000324117A - Ｕｔｏｐｉａｉ／ｆにおけるｃｌａｄ装置及びセルの送受信方法 - Google Patents

Abstract

(57)【要約】 【課題】 回線上に伝送されるＡＴＭセルに対してＵＴ
ＯＰＩＡ Ｉ／Ｆ Ｌｅｖｅｌ１でプロトコル処理を行
うＣＬＡＤ装置において、複数回線分のプロトコル処理
を１つのプロトコル処理手段で行えるようにする。 【解決手段】 複数のＰＨＹレイヤ処理ブロック１１〜
１ｎで受信されたＡＴＭセルを各々の受信回線の識別情
報と共に多重化してプロトコル処理ブロック３へ出力す
るセル多重化処理部２１と、多重化されたＡＴＭセルを
分離するとともに分離された各ＡＴＭセルに含まれる回
線の識別情報に基づいてそれらのＡＴＭセルを複数のＰ
ＨＹレイヤ処理ブロック１１〜１ｎへ振り分けるセル分
離処理部２２からなるセル多重・分離処理ブロック２と
を備えてＣＬＡＤ装置を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の回線により
伝送されているＡＴＭ（非同期転送モード）セルに対し
てＣＬＡＤ（Cell Assembly and Disassembly）処理を
行う装置に関し、特に、装置内の各ブロック間のインタ
フェースにＡＴＭ Forum勧告のＵＴＯＰＩＡ（Universa
l Test and Operation ＰＨＹ Interface for ＡＴＭ）
Ｉ／Ｆを用いるものに関する。

【０００２】

【従来の技術】ＡＴＭは、広域通信網の基本技術として
開発され、音声、データ、映像などの通信メディアによ
らず、ＡＴＭセルと呼ばれる５３バイト長のパケット単
位で通信する方式である。このＡＴＭでは、コネクショ
ンの設定機能を用いることにより、電話のような１対１
の通信に限らず、１対ｎ、ｎ対ｎ（ｎは２以上の自然
数）での双方向通信も可能となる。

【０００３】双方向通信のために必要となる、上り方向
（下位レイヤ→上位レイヤ方向）と下り方向（上位レイ
ヤ→下位レイヤ方向）のそれぞれの回路を一つの回路に
統合する技術が、特開平８−１６３１４２「プロトコル
処理法とその回路」に示される。ここでは、ＡＡＬ処理
をはじめとする様々なプロトコル変換をＣＰＵとメモリ
によって行っており、その処理方法や手順は全てソフト
ウェアによって決定されている。図７にその構成例を示
す。

【０００４】図７の構成では、上り方向と下り方向のそ
れぞれの処理を同一の回路内で行なうために、回路内に
セル多重・分離回路を備えている。これにより、同様な
機能を持つ上り方向のプロトコル処理回路と下り方向の
プロトコル処理回路をそれぞれに持つ必要がなくなり、
ハードウェア規模を縮小することができる。また、上り
方向のプロトコル処理回路と下り方向のプロトコル処理
回路間でやりとりされる管理セルの生成・送出に関する
処理を１つのＣＰＵで処理することになるため、ソフト
ウェア処理の簡易化につながる、等の効果を上げること
ができる。

【０００５】

【発明が解決しようとする課題】ＵＴＯＰＩＡ Ｉ／Ｆ
Ｌｅｖｅｌ１では、以上のような方法で１回線分のプ
ロトコル処理が可能となっている。そのため、２回線分
のプロトコル処理を行う場合には、２組のプロトコル処
理回路が必要となる。つまり、ハードウェアやソフトウ
ェアの処理能力に関係なく、ｎ回線分の処理を行うため
には、ｎ組のプロトコル処理が必要となる。複数回線に
対する処理は、ＵＴＯＰＩＡ Ｉ／Ｆ Ｌｅｖｅｌ２と
して規格が存在するが、このインタフェースをサポート
する装置はまだ少なく、高価なものとなっている。

【０００６】そこで本発明は、ＵＴＯＰＩＡ Ｉ／Ｆ
Ｌｅｖｅｌ１をインタフェースとして用いる装置におい
て、複数の回線分のプロトコル処理を一つのプロトコル
処理手段によって行い、ＵＴＯＰＩＡ Ｉ／Ｆ Ｌｅｖ
ｅｌ２と同様の効果を安価に実現することができるＣＬ
ＡＤ装置を提供することをその課題とする。本発明の他
の課題は、上記ＣＬＡＤ装置を用いてＡＴＭセルを伝送
する上で好適となるセルの送受信方法を提供することに
ある。

【０００７】

【課題を解決するための手段】本発明のＣＬＡＤ装置
は、複数の回線との間でセルの送受信を行う複数のレイ
ヤ処理手段と、これらのレイヤ処理手段との間でプロト
コル変換を含む所要のセル処理、例えばＡＡＬ（ATM Ad
aptation Layer）処理等を行うプロトコル処理手段とを
有し、複数のレイヤ処理手段との間のインタフェースに
ＵＴＯＰＩＡ Ｉ／Ｆ Ｌｅｖｅｌ１を用いる装置であ
って、複数のセルを使用回線の識別情報と共に多重化す
るセル多重化手段と、使用回線の識別情報と共に多重化
されたセルを分離するとともに分離された各々のセルに
含まれる回線の識別情報をもとに当該セルを該当するレ
イヤ処理手段へ振り分けるセル分離手段とを備え、複数
のレイヤ処理手段で受信したセルをセル多重化手段で多
重化し、プロトコル処理手段で処理された多重化セルを
セル分離手段で分離するようにしたものである。レイヤ
処理手段の数は、通常は、接続対象の回線数と同じとな
る。

【０００８】セル多重化手段は、個々のセルに含まれる
ヘッダ領域のＶＰＩの上位数ビットで定義された位置に
前記識別情報を挿入するように構成される。ＶＰＩに付
加される識別情報は、各回線で同じＶＰＩを使用した場
合に、どの回線から到着したセルかを判別するために使
用される。プロトコル手段は、ＶＰＩから検出した前記
識別情報で特定される回線に対応したセルを所定単位で
組み立てる。セル分離手段は、分離されたセルに含まれ
る回線情報をもとに出力すべき回線を識別し、該当回線
に対応するレイヤ処理手段に対してセルの取り込みを許
可する信号を送る回線識別部と、この回線識別部の出力
信号と同期してセルを出力するタイミング調整部とを含
んで構成される。

【０００９】本発明によるセルの送受信方法は、インタ
フェースにＵＴＯＰＩＡ Ｉ／ＦＬｅｖｅｌ１を採用す
る装置に接続された複数の回線との間でセルの送受信を
行う方法であって、複数の回線から受信したセルを各々
当該回線の識別情報と共に多重化する段階と、多重化さ
れたセルを分離するとともに分離されたセルに含まれる
使用回線の識別情報をもとに使用回線を特定し、特定し
た回線からセルを送信する段階とを含み、擬似的にＵＴ
ＯＰＩＡ Ｉ／Ｆ Ｌｅｖｅｌ２の機能を形成するよう
にした方法である。

【００１０】

【発明の実施の形態】図１は、本発明をＡＴＭセルの送
受信に適用したＣＬＡＤ装置の一実施形態を示す構成図
である。このＣＬＡＤ装置は、ＵＴＯＰＩＡ Ｉ／Ｆ
Ｌｅｖｅｌ１をインタフェースに用いるＡＴＭ交換機の
回線終端装置の一部を構成するものであり、従来、ＰＨ
Ｙレイヤ処理手段と１対１に対応してＡＴＭセルの分割
・組立を行ってＡＡＬ（ATM Adaptation Layer）処理を
行うプロトコル処理手段を、ｎ個のＰＨＹレイヤ処理手
段に対しても対応できるようにしたものである。つま
り、ｎ個の回線＃１〜回線＃ｎを収容しており、ｎ回線
分の処理を１つのプロトコル処理手段で行うようにした
ものである。

【００１１】このＣＬＡＤ装置は、具体的は、図１に示
されるように、複数の機能ブロック、すなわちレイヤ処
理手段の一例となるＰＨＹレイヤ処理ブロック１１〜１
ｎと、セル多重化手段の機能及びセル分離手段の一部の
機能を有するセル多重・分離処理ブロック２と、セル分
離手段の残部の機能及びプロトコル処理手段の機能を有
するプロトコル処理ブロック３とから構成される。ＰＨ
Ｙレイヤ処理ブロック１１〜１ｎとセル多重・分離処理
ブロック２との間、セル多重・分離処理ブロック２とプ
ロトコル処理ブロック３との間のインタフェースには、
それぞれＵＴＯＰＩＡ Ｉ／Ｆ Ｌｅｖｅｌ１が用いら
れている。これによって、ＰＨＹレイヤ処理ブロック１
１〜１ｎとプロトコル処理ブロック３の双方に搭載され
ているＦＩＦＯメモリを介した、ＡＴＭセルのハンドシ
ェイクが行われるようになっている。

【００１２】ＰＨＹレイヤ処理ブロック１１〜１ｎは、
該当する回線＃１〜回線＃ｎとの間で各々ＡＴＭセルの
送受信を行なう機能を有し、伝送路フレームからのセル
抽出／伝送路フレームへのセルマッピング、セル同期処
理等を行う。

【００１３】セル多重・分離処理ブロック２は、ＰＨＹ
レイヤ処理ブロック１１〜１ｎで受信されたＡＴＭセル
を多重化してプロトコル処理ブロック３へ出力するセル
多重処理部２１、プロトコル処理ブロック３から送られ
たＡＴＭセル（多重化されたセル）を分離して、ＰＨＹ
レイヤ処理ブロック１１〜１ｎへ振り分けるセル分離処
理部２２より構成される。

【００１４】プロトコル処理ブロック３は、様々な上位
アプリケーションのデータ単位（パケット）とＡＴＭセ
ルとの整合・調整を行うＡＡＬレイヤのプロトコル変換
その他のセル処理を行うためのブロックであり、各々が
システムバス３４で接続されるＡＡＬレイヤ処理部３
１、ＣＰＵ３２、メモリ３３を含んで構成される。セル
処理は、具体的には、上位アプリケーションのデータ単
位をＡＴＭセルに分割する処理（セル化）と、逆にＡＴ
Ｍセルを上位アプリケーションのデータ単位に組立る処
理（デセル化）とを含む。このようなプロトコル変換や
セル処理に必要なデータは、必要に応じてＣＰＵ３２ま
たはＡＡＬレイヤ処理ブロック３１によりメモリ上に読
み書きされ、これによって上記処理を行えるようになっ
ている。

【００１５】以上のように構成されるＣＬＡＤ装置にお
いて、ＡＴＭセルを送受信する場合、セル多重・分離処
理ブロック２では、次のような処理を実行する。

【００１６】セル多重処理部２１は、ＰＨＹレイヤ処理
ブロック１１〜１ｎから送られる複数のＡＴＭセルを多
重化する。ＵＴＯＰＩＡ Ｉ／Ｆを用いるＰＨＹレイヤ
処理ブロック１１〜１ｎやプロトルコ処理部ブロック３
は、ＦＩＦＯメモリを持っているため、回線＃１〜回線
＃ｎの伝送速度がプロトルコ処理ブロック３の処理能力
に対して十分に遅いときは、ｎ組のＰＨＹレイヤ処理ブ
ロック１１〜１ｎからの出力を制御し、プロトコル処理
ブロック３とのインタフェースをとることが可能であ
る。

【００１７】セル多重時における回線＃１〜回線＃ｎの
区別は、ＡＴＭセルヘッダ内に回線識別のための領域を
定義することにより行う。例えば、４回線の回線識別を
ヘッダ内のＶＰＩ（Virtual Path Identifier）の上位
２ビットを使用して行う場合、セル多重処理部２１で
は、その定義されたビット位置に、回線＃１からのＡＴ
Ｍセルであれば“００”、回線＃２からのＡＴＭセルで
あれば“０１”、回線＃３からのＡＴＭセルであれば
“１０”、回線＃４からのＡＴＭセルであれば“１１”
を識別情報として書き込む。プロトルコ処理部ブロック
３では、このＶＰＩにより回線＃１〜＃４を識別し、識
別できた各回線に対応したＡＴＭセルを上位アプリケー
ションのデータ単位（パケット）に組み立てることにな
る。

【００１８】セル多重処理部２１は、プロトコル処理ブ
ロック３からのＡＴＭセル受信可能を示す信号をもと
に、上記４つの回線＃１〜＃４に対応する４つのＰＨＹ
レイヤ処理ブロック１１〜１４に対するＡＴＭセルの出
力制御を行う。この制御は、各ＰＨＹレイヤ処理ブロッ
ク１１〜１４内のＦＩＦＯメモリがオーバフローしない
ように行う必要があり、そのためのアルゴリズムとして
は、例えばラウンドロビン方式が適している。

【００１９】一方、セル分離処理部２２は、プロトコル
処理ブロック３からのＡＴＭセルを分離してｎ組のＰＨ
Ｙレイヤ処理ブロック１１〜１ｎに振り分ける。ＵＴＯ
ＰＩＡ Ｉ／Ｆを用いるＰＨＹレイヤ処理ブロック１１
〜１ｎやプロトコル処理ブロック３は、上述のようにＦ
ＩＦＯメモリを備えているので、回線＃１〜回線＃ｎの
伝送速度がプロトコル処理ブロック３の処理能力に対し
て十分に遅いことを考慮すると、プロトコル処理ブロッ
ク３から出力されるＡＴＭセルをｎ組のＰＨＹレイヤ処
理ブロック１１〜１ｎに分離することは可能である。

【００２０】回線＃１〜回線＃ｎへの振り分けは、ＡＴ
Ｍセルヘッダ内に回線識別のための領域を定義すること
により、プロトコル処理ブロック３で行う。例えば上述
のセル多重処理と同様、４回線への振り分けにＡＴＭセ
ルのヘッダ部のＶＰＩの上位２ビットを使用する場合、
回線識別のためのビットを付加し、回線＃１に出力され
るＡＴＭセルに対しては“００”、回線＃２に出力され
るＡＴＭセルに対しては“０１”、回線＃３に出力され
るＡＴＭセルに対しては“１０”、回線＃４に出力され
るＡＴＭセルに対しては“１１”を書き込む。セル分離
処理部２２では、この識別ビットを参照してプロトコル
処理ブロック３からのＡＴＭセルを、４つのＰＨＹレイ
ヤ処理ブロック１１〜１４からのＡＴＭセル受信可能を
示す信号をもとに、プロトコル処理ブロック３に対して
ＡＴＭセルの出力制御を行う。

【００２１】以上のようなセル多重・分離処理ブロック
２の動作においては、ＶＰＩの上位２ビットを回線識別
用として定義するため、伝送路上で使用できるＶＰＩに
制限ができてしまう。つまり本来８ビットの“００００
００００ｂ”（０ｄ）〜“１１１１１１１１ｂ”（２５
５ｄ）まで選択できるＶＰＩが、６ビットの“００００
００ｂ”（０ｄ）〜“１１１１１１ｂ”（６３ｄ）まで
縮小されてしまう（但し、ＶＰＩが８ビットであるＵＮ
Ｉの場合）。

【００２２】しかし、プロトコル処理ブロック３では、
各回線の違いを下記のようにＶＰＩの違いとして処理す
ることができるため、特別な回路や処理を追加すること
なく、従来構成のものをそのまま適用することができ
る。

【００２３】回線＃１からのＡＴＭセルＶＰＩ00000000
b( 0d)〜00111111b( 63d) 回線＃２からのＡＴＭセルＶＰＩ01000000b( 64d)〜011
11111b(127d) 回線＃３からのＡＴＭセルＶＰＩ10000000b(128d)〜101
11111b(191d) 回線＃４からのＡＴＭセルＶＰＩ11000000b(192d)〜111
11111b(255d)

【００２４】幹線から遠く、ユーザに近い支線の端末で
の利用ではＶＰＩをあまり必要としないことが考えられ
るため、本発明における一例も十分に有効な方法である
と推察される。

【００２５】図２は、二つのＰＨＹレイヤ処理ブロック
１１、１２、セル多重・分離処理ブロック２、プロトコ
ル処理ブロック３のＵＴＯＰＩＡ Ｉ／Ｆ Ｌｅｖｅｌ
１における主要信号を示したものである。各信号は以下
のようになっている。なお、ＵＴＯＰＩＡ Ｉ／Ｆに
は、バイト単位にデータ転送するオクテット・レベル・
ハンドシェイクと、セル単位にデータを転送するセル・
レベル・ハンドシェイクとが存在するが、ここではセル
・レベル・ハンドシェイクが行われているものとする。

【００２６】 ＲｘＣｌｋ Ｒｘ側ＵＴＯＰＩＡ Ｉ／Ｆ転送クロック。 ＲｘＤａｔａ Ｒｘ側ＵＴＯＰＩＡ Ｉ／Ｆデータ。 ＲｘＳＯＣ Ｒｘ側ＵＴＯＰＩＡ Ｉ／Ｆセルパルス。 ＲｘＥｎｂ 次のクロックサイクルでデータが受信可能かどうか通知。 ＡＴＭレイヤ側（プロトコル処理ブロック）のＦＩＦＯがいっぱ いになると“Ｈ”。 ＲｘＣｌａｖ 次に供給すべきデータがあるかどうか通知。 ＰＨＹレイヤ側（ＰＨＹレイヤ処理ブロック）のＦＩＦＯに出力 するセルがあるとき“Ｈ”。 ＴｘＣｌｋ Ｔｘ側ＵＴＯＰＩＡ Ｉ／Ｆ転送クロック。 ＴｘＤａｔａ Ｔｘ側ＵＴＯＰＩＡ Ｉ／Ｆデータ。 ＴｘＳＯＣ Ｔｘ側ＵＴＯＰＩＡ Ｉ／Ｆセルパルス。 ＴｘＥｎｂ 現在のクロックサイクルでデータが出力されていることを通知。 ＡＴＭレイヤ側（プロトコル処理ブロック）のＦＩＦＯに出力す るセルがあるとき“Ｌ”。 ＴｘＣｌａｖ 次のセルを受け取れるかどうか通知。 ＰＨＹレイヤ側（ＰＨＹレイヤ処理ブロック）のＦＩＦＯがいっ ぱいになると“Ｌ”。

【００２７】図３、図５は、それぞれセル多重処理部２
１、セル分離処理部２２の具体的な構成例を示した図で
ある。ここでは、便宜上、ＰＨＹレイヤ処理ブロックが
二つの場合の例を示す。図３に示すセル多重処理部２１
は、回線＃１の回線情報を挿入する回線情報挿入部５
１、回線＃２の回線情報を挿入する回線情報挿入部５
２、回線＃１と回線＃２の出力を切り替えるセレクタ７
１、７２及びこれらのセレクタ７１、７２にセレクト信
号を入力する回線選択部６を含んで構成される。

【００２８】また、図５に示すセル分離処理部２２は、
プロトコル処理ブロック３から出力されるＡＴＭセルの
回線を識別する回線識別部８、各ＰＨＹレイヤ処理ブロ
ックへのデータ等の出力タイミングを調整するタイミン
グ調整部９１、９２、９３、９４より構成される。

【００２９】次に、図３〜図６を参照して、本実施形態
によるセル多重・分離処理の詳細内容を説明する。 ＜セル多重処理＞ＰＨＹレイヤ処理ブロック１１、１２
から出力されたＡＴＭセルは、回線情報挿入部５１、５
２によってＡＴＭセルヘッダ内のＶＰＩの最上位ビット
に回線情報が付加される。ここでは、回線＃１側の回線
情報挿入部５１はＶＰＩの最上位ビットに“０”を書き
込み、回線＃２側の回線情報挿入部５２はＶＰＩの最上
位ビットに“１”を書き込む。プロトコル処理ブロック
３では、回線＃１と回線＃２の違いをＶＰＩで認識でき
るため、２つの回線のＡＴＭセルを個々に処理すること
が可能となる。なお、ＶＰＩの最上位ビットの位置は、
セルの先頭を示す信号「ＲｘＳＯＣ」によって検出する
ことが可能である。

【００３０】回線選択部６は、回線情報挿入部５１、５
２による処理の間に回線＃１のＰＨＹレイヤ処理ブロッ
ク１１から出力される信号「ＲｘＣ１ａｖ１」、回線＃
２のＰＨＹレイヤ処理ブロック１２から出力される信号
「ＲｘＣ１ａｖ２」を監視し、回線＃１、回線＃２のど
ちらかを選択する信号を生成する。回線＃１、回線＃２
の切替はセル単位で行われ、ＡＴＭセルの伝送途中で回
線＃１、回線＃２の切替が発生してもそのＡＴＭセルが
壊れないようになっている。

【００３１】この回線選択部６は、回線＃１選択のとき
は“０”、回線＃２選択のときは“１”を出力するた
め、選択されたＰＨＹレイヤ処理ブロックからのＡＴＭ
セルがセレクタ７１を通してプロトコル処理ブロック３
に出力される。逆にこの回線選択部６で選択されなかっ
たＰＨＹレイヤ処理ブロックは、該当する信号「ＲｘＥ
ｎｂ１」または信号「ＲｘＥｎｂ２」が“Ｈ”となるた
め、ＡＴＭセルの出力を停止することとなる。

【００３２】図４は、セル多重処理のタイムチャートで
あり、回線＃１側のＰＨＹレイヤ処理ブロック１１と回
線＃２側のＰＨＹレイヤ処理ブロック１２の両回線より
ＡＴＭセルの出力要求が発生した場合の例が示されてい
る。

【００３３】ＰＨＹレイヤ処理ブロック１１、１２から
のＡＴＭセル出力要求が重なった部分、すなわち信号
「ＲｘＣｌａｖ１」，「ＲｘＣｌａｖ２」の両方から
“Ｈ”が出力されている区間（図４の区間１）では、Ｐ
ＨＹレイヤ処理ブロック１１、１２からのＡＴＭセルを
セル多重処理部２１で生成した信号「ＲｘＥｎｂ１」，
「ＲｘＥｎｂ２」により制御してセル多重化を行う。な
お、信号「ＲｘＥｎｂ１」，「ＲｘＥｎｂ２」が“Ｈ”
である区間では、該当するＰＨＹレイヤ処理ブロック内
ＦＩＦＯにデータを蓄積させておく。

【００３４】２回線分の多重化においてラウンドロビン
方式による制御を行う場合、ＡＴＭセルはＰＨＹレイヤ
処理ブロック１１，１２より交互に出力される。これは
片方のＰＨＹレイヤ処理ブロックのみのセルが出力さ
れ、もう片方のＰＨＹレイヤ処理ブロック内のＦＩＦＯ
がオーバフローしてしまうといった自体を回避するため
である。

【００３５】＜セル分離処理＞プロトコル処理ブロック
３より出力されたＡＴＭセルは、まず回線識別部８によ
ってＡＴＭセルヘッダ内のＶＰＩ最上位ビットが検出さ
れる。検出の結果、回線識別部８は、ＶＰＩ最上位ビッ
トが“０”のときは“０”（回線＃１を選択）を出力
し、ＶＰＩ最上位ビットが“１”のときは“１”（回線
＃２を選択）を出力する。なお、ＶＰＩ最上位ビットの
ビット位置は、セルの先頭を示す信号「ＴｘＳＯＣ」に
より検出することが可能である。

【００３６】回線＃１、回線＃２へのＡＴＭセルの振り
分けは、回線識別部８の出力信号により行われる。この
信号により選択された回線側のＰＨＹレイヤ処理ブロッ
クでは、該当する信号「ＲｘＥｎｂ」が“Ｌ”となるた
めにＡＴＭセルの取り込み処理を行う。逆に選択されな
かった回線側のＰＨＹレイヤ処理ブロックは、該当する
信号「ＲｘＥｎｂ」が“Ｈ”となるため、ＡＴＭセルの
取り込みを行わない。

【００３７】ＰＨＹレイヤ処理ブロック１１、１２への
ＡＴＭセルのデータと制御信号は、最終的にタイミング
調整部９１、９２、９３、９４によって位相調整されて
出力される。

【００３８】図６は、セル分離処理のタイムチャートで
あり、回線＃１側のＰＨＹレイヤ処理ブロック１１と回
線＃２側のＰＨＹレイヤ処理ブロック１２へＡＴＭセル
が振り分けられるときの各信号を示したものである。

【００３９】ＰＨＹレイヤ処理ブロック１１へ出力され
るＡＴＭセル部分（区間２）とＰＨＹレイヤ処理ブロッ
ク１２へ出力されるＡＴＭセル部分（区間３）の切替
は、セル分離処理部２２により生成される信号「ＴｘＥ
ｎｂ１」，「ＴｘＥｎｂ２」により決定され、ＰＨＹレ
イヤ処理ブロック１１、１２は、信号「ＴｘＥｎｂ
１」，「ＴｘＥｎｂ２」が“Ｌ”区間におけるＡＴＭセ
ルを取り込むことにより実現されている。

【００４０】このように、本実施形態では、従来、個々
のＰＨＹレイヤ処理ブロックと１対１に対応してＡＴＭ
セルの分割・組立を行ってＡＡＬ処理等を行うプロトコ
ル処理ブロック３を、ｎ個のＰＨＹレイヤ処理ブロック
に対しても対応できるようにしたので、従来手法の応用
では、ＰＨＹレイヤ処理ブロックと同数必要であったプ
ロトコル処理ブロックが１個で済むようになり、回路規
模を縮小できるようになる。

【００４１】また、複数のＡＴＭセルを受信する場合は
それらを多重化し、多重化されたＡＴＭセルを送信する
場合はそれを分離して各ＰＨＹレイヤ処理ブロックに送
出するようにしたので、ＵＴＯＰＩＡ Ｉ／Ｆ Ｌｅｖ
ｅｌ２の規格でなくてもそれと同様の効果を得ることが
でき、安価にｎ：１の通信ができるようになる。

【００４２】

【発明の効果】以上の説明から明らかなように、本発明
によれば、複数回線に対する処理を考慮していないＵＴ
ＯＰＩＡ Ｉ／Ｆ Ｌｅｖｅｌ１をインタフェースに用
い、一つのプロトコル処理手段しかないＣＬＡＤ装置で
あっても、ＵＴＯＰＩＡ Ｉ／Ｆ Ｌｅｖｅｌ２と同等
の機能を擬似的に実現できるようになる。

【図面の簡単な説明】

【図１】本発明を適用したＣＬＡＤ装置の構成図。

【図２】本実施形態のＣＬＡＤ装置に用いられる主要信
号を例示した図。

【図３】本実施形態のＣＬＡＤ装置におけるセル多重処
理部の構成図。

【図４】本実施形態によるセル多重処理時の手順説明
図。

【図５】本実施形態のＣＬＡＤ装置のセル分離処理部の
構成図。

【図６】本実施形態によるセル分離処理時の手順説明
図。

【図７】従来のＡＴＭプロトコル処理回路の構成図。

【符号の説明】

１１〜１ｎ ＰＨＹレイヤ処理ブロック ２ セル多重・分離処理ブロック ２１ セル多重処理部 ２２ セル分離処理部 ３ プロトコル処理ブロック ３１ ＡＡＬレイヤ処理部 ３２ ＣＰＵ ３３ メモリ ４ 上位レイヤ処理ブロック ５１、５２ 回線情報挿入部 ６ 回線選択部 ７１、７２ セレクタ ８ 回線識別部 ９１、９２、９３、９４ タイミング調整部

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数の回線との間でセルの送受信を行う
   複数のレイヤ処理手段と、これらのレイヤ処理手段との
   間でプロトコル変換を含む所要のセル処理を行うプロト
   コル処理手段とを有し、前記複数のレイヤ処理手段との
   間のインタフェースにＵＴＯＰＩＡ Ｉ／Ｆ Ｌｅｖｅ
   ｌ１を用いるＣＬＡＤ装置であって、 複数のセルを使用回線の識別情報と共に多重化するセル
   多重化手段と、 使用回線の識別情報と共に多重化されたセルを分離する
   とともに分離された各々のセルに含まれる回線の識別情
   報をもとに当該セルを該当するレイヤ処理手段へ振り分
   けるセル分離手段とを備え、 複数のレイヤ処理手段で受信したセルを前記セル多重化
   手段で多重化し、前記プロトコル処理手段で処理された
   多重化セルを前記セル分離手段で分離することを特徴と
   するＣＬＡＤ装置。
2. 【請求項２】 前記セル多重化手段は、個々のセルに
   含まれるヘッダ領域のＶＰＩの上位数ビットで定義され
   た位置に前記識別情報を挿入するように構成され、前記
   プロトコル処理手段は、前記ＶＰＩから検出した識別情
   報で特定される回線に対応したセルを所定単位で組み立
   てるように構成されていることを特徴とする、請求項１
   記載のＣＬＡＤ装置。
3. 【請求項３】 前記セル多重化手段は、ラウンドロビン
   方式によってセル多重化を行うように構成されているこ
   とを特徴とする、 請求項１記載のＣＬＡＤ装置。
4. 【請求項４】 前記セル分離手段は、分離されたセルに
   含まれる回線情報をもとに出力すべき回線を識別し、該
   当回線に対応するレイヤ処理手段に対してセルの取り込
   みを許可する信号を送る回線識別部と、この回線識別部
   の出力信号と同期してセルを出力するタイミング調整部
   とを含んで構成される、 請求項１、２又は３記載のＣＬＡＤ装置。
5. 【請求項５】 インタフェースにＵＴＯＰＩＡ Ｉ／Ｆ
   Ｌｅｖｅｌ１を採用する装置に接続された複数の回線
   との間でセルの送受信を行う方法であって、 前記複数の回線から受信したセルを各々当該回線の識別
   情報と共に多重化する段階と、 多重化されたセルを分離するとともに分離されたセルに
   含まれる使用回線の識別情報をもとに使用回線を特定
   し、特定した回線からセルを送信する段階とを含み、擬
   似的にＵＴＯＰＩＡ Ｉ／Ｆ Ｌｅｖｅｌ２の機能を形
   成することを特徴とするセルの送受信方法。