CN100393053C - 多路解复用发送受控器 - Google Patents
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Abstract
本发明提供一种多路解复用发送受控器，采用ANY-PHY接口标准实现从ATM层到PHY层下行方向的解复用发送，一侧通过ANY-PHY总线与发送主控器相连，另一侧与下行缓冲器相连，包括地址范围译码模块10、TCA响应模块11、下行地址映射模块12和发送控制模块13；通过本发明主控器可以直接查询256个PHY层设备的状态，提高了系统的集成度和综合性能；本发明把一些复用信息放在信元的扩展部分，既灵活地完成多PHY层设备复用的功能，也没有增加系统硬件的额外开销，提高了系统的使用效益。
Description
技术领域
本发明涉及数据传输领域，具体地说，涉及从ATM(Asynchronous TransferMode)层到PHY(Physical)层的下行方向的多路解复用发送受控器。
背景技术
在许多通信系统中，如电路交换设备、多路复用器、无线基站、基站控制器等，都会面临一个共同的问题，就是需要将大量的低速端口连接到少量的高速端口上，以完成信息的传输。一般的，线卡上连有许多线卡一级的端口，即低速端口，用于连接模拟调制解调器、数字用户环线(xDSL)系统用调制解调器、ATM系统的物理层设备等，这些装置属于一般意义上的PHY层设备。许多这样的线卡又被连到一个集中的公共控制卡上，该卡通常包括一个或多个高速的上行端口，与高速宽带网络之间传送信息，高速宽带网络设备属于一般意义上的ATM层。
在这种系统中，ATM层与PHY层之间的通信具体体现在用户的信息流量从高速端口到线卡端口(下行方向)或从线卡端口到高速端口(上行方向)。虽然在线卡的每一个端口还经常接有一些低速接口，但仍然可能出现这样的情况，即每个线卡有许多接口，每个系统又有许多线卡，结果有成百甚至上千的线需要连在单一的高速端口上，这就需要将线卡进行多路复用后接到高速端口上。在上行方向进行复用，在下行方向进行解复用，复用与解复用装置都应当符合ATM层与PHY层之间的接口标准。
UTOPIA是ATM层与PHY层之间的一种接口标准，支持最多31个PHY层设备的复用以及长度为53字节的ATM标准信元。在采用UTOPIA协议的系统中，每复用31个PHY层设备就需要用一个UTOPIA接口装置，复用的通路信息VCI/VPI被放在ATM标准信元的头部H1～H5。当系统有31×N个PHY层设备时，就需要有N个UTOPIA接口装置，系统需要为这N个UTOPIA接口装置分配设备标识，并对其进行第二次复用。同时，由于ATM信元头部没有多余的位置来附加这些设备标识，因此系统需要额外增加一些地址线来对应这些设备标识，具体表现就是有31×N个PHY层设备通过大量的线连接到N个UTOPIA接口装置上，这N个UTOPIA接口装置再通过大量的线连到第二级复用装置上。当N越大时，设备和连线的数量就会越大，这显然增加了系统的复杂度和硬件成本，同时降低了系统的稳定性和可靠性。通过以上的分析可以看出，在复用超过31个PHY层设备时，UTOPIA协议的局限性就凸显出来了。同理，解复用装置也会出现这样的问题。
ANY-PHY是在UTOPIA接口标准基础上发展的一种接口标准，可支持最多4096个PHY层设备(1∶1冗余后为2048个PHY层设备)的复用，同时还支持信元长度为27~29个字的可扩展长度信元，信元的扩展部分用于存放一些复用信息。这样可以不需要额外的地址线做标识就能够完成多达4096个PHY层设备的复用，减少了系统的硬件成本和复杂度，同时提高了系统的稳定性和可靠性。然而，ANY-PHY接口标准只定义了具体的输入输出信号、接口时序特点和信元扩展方式等，并没有给出其内部的具体结构，申请人通过检索也没有发现有关ANY-PHY接口标准的具体实现的文献。
发明内容
本发明所要解决的技术问题在于提供一种下行方向的多路解复用发送受控器，采用ANY-PHY接口，可以复用256个PHY层设备。
本发明所述多路解复用发送受控器，一侧通过ANY-PHY总线与发送主控器相连，另一侧与下行缓冲器相连，包括地址范围译码模块、TCA(Transmit CellAvailable)响应模块、下行地址映射模块和发送控制模块；
所述地址范围译码模块，接收CPU配置输出的逻辑PHY层设备的范围编码值，译码出可用的PHY层设备的地址范围值，输出给所述TCA响应模块和所述下行地址映射模块；
所述TCA响应模块，接收CPU配置输出的基地址信息和所述地址范围译码模块输出的PHY层设备的地址范围值，与发送主控器发送的地址进行比较，并接收下行缓冲器输出的下行缓冲器状态，输出TCA响应信号给发送主控器；
所述下行地址映射模块，接收所述发送控制模块输出的“取地址”信号，以及CPU配置输出的基地址信息和所述地址范围译码模块输出的PHY层设备地址范围值，确定发送主控器选定的逻辑PHY层设备，产生写下行缓冲器的高位地址信号输出到所述发送控制模块；
所述发送控制模块，接收CPU配置的信元配置信息、所述下行地址映射模块产生的高位地址信号和发送主控器的信息，完成ANY-PHY总线模式的发送受控时序，并将来自发送主控器的信元完整地写入下行缓冲器中。
所述发送控制模块进一步包括缓冲控制子模块、写入控制子模块、指针控制子模块和寄存器组；
所述缓冲控制子模块根据CPU配置的输出确定ANY-PHY模式中带内地址的位置，并产生“取地址”信号输出到所述下行地址映射模块中；同时向所述指针控制子模块输出所述寄存器组的写使能和读使能信号，并向所述写入控制子模块输出读使能信号；
所述写入控制子模块根据所述缓冲控制子模块输出的读使能信号，产生下行缓冲器的写使能信号，同时产生下行缓冲器的低位地址信号，与所述下行地址映射模块输出的下行缓冲器高位地址信号组合成下行缓冲器的写地址信号输出到下行缓冲器，并向下行缓冲器输出标识信元传送开始和结束的信号；
所述指针控制子模块根据所述缓冲控制子模块输出的所述寄存器组的写使能信号和读使能信号，产生相应的写指针和读指针；
所述寄存器组由5个16位寄存器组成，在所述指针控制子模块输出的写指针作用下，将发送主控器输出的数据缓冲到寄存器内；在所述指针控制子模块输出的读指针作用下，将寄存器内的数据输出到下行缓冲器中。
本发明所述多路解复用发送受控器采用ANY-PHY接口标准，提供12条查询地址线，在下行方向主控器可以直接查询256个PHY层设备的状态，而不用考虑具体的硬件线路，简化了主控器的查询控制和发送控制功能，容易实现系统的解复用功能，从而提高了系统的集成度和综合性能。另外，本发明把一些复用信息，如通路信息，和用户自定义的信息放在信元的扩展部分，既灵活地完成多PHY层设备复用的功能，对带宽的影响不大，也没有增加系统硬件的额外开销，反而可以降低系统的成本，提高系统的使用效益。本发明所述发送受控器可采用FPGA或专用集成电路来实现，既可以单独使用，也可以级联成更大规模的多路解复用装置，最多可级联16个，复用多达4096个PHY层设备，以适应大型数据传输设备的需要。
附图说明
图1是本发明多路解复用发送受控器的结构示意图。
图2是TCA响应模块11的响应时序图。
图3是图1中发送控制模块13的结构示意图。
图4是ANY-PHY接口的发送时序图。
图5是图2中寄存器组304的示意图。
具体实施方式
下面结合附图，进一步详细介绍本发明的具体结构。
本发明提出的应用ANY-PHY接口的多路解复用发送受控器，可以完成发送主控器的状态查询响应，并协助发送主控器将数据发送到与目的PHY层设备对应的下行缓冲器中。
如图1所示，多路解复用发送受控器包括四个模块，分别是地址范围译码模块10、TCA响应模块11、下行地址映射模块12和发送控制模块13。
地址范围译码模块10收到来自CPU配置的逻辑PHY层设备的范围编码值，对其进行译码，输出可用的PHY层设备地址范围值给TCA响应模块11和下行地址映射模块12，用于进行地址比较。在本发明中，发送受控器最多可对应256个PHY层设备，256个PHY层设备对应了下行缓冲器的256个地址。因此把256个地址分为8段，分配8个基地址，每一段基地址最多可以配置32个PHY层设备，也可以配置24、16或8个PHY层设备。根据这种配置方式，基地址加上范围互不重叠。CPU配置的范围编码值是01、10、11和00，译码后所得的可用的PHY层设备地址范围值对应是8、16、24和32。
TCA响应模块11收到CPU配置的基地址信息和地址范围译码模块10译码的PHY层设备地址范围值，对发送主控器发送的地址TADR进行分析，再结合下行缓冲器的状态输出TCA信号给发送主控器，以响应发送主控器的状态查询。
发送主控器通过地址TADR来查询某一PHY层设备是否可以接收信元，而发送受控器则输出TCA信号响应。如果被查询的PHY层设备可以接收一个信元，则输出高电平的TCA信号；如果PHY层设备不能接收一个信元，则输出的TCA信号为低电平；如果发送受控器所对应的PHY层设备没有被查询到，则输出的TCA信号为高阻。
当发送主控器发送地址TADR后，TCA响应模块11即根据逻辑PHY层设备基地址和相应的逻辑PHY层设备的地址范围值进行比较分析。当地址TADR的值落在上述基地址和地址范围值设定的范围内时，TCA响应模块11再根据其寻址的下行缓冲器的状态来响应这个查询，高电平表示下行缓冲器可用，可以接收一个信元；低电平表示下行缓冲器不可用，不能接收一个信元。
在本发明中，地址TADR是12位的地址线[11:0]，而8个逻辑PHY层设备基地址都是9位，因此在进行地址匹配时只取地址线的高9位，即TADR[11:3]进行比较。比较的规则是，判断以下8个表达式是否成立，即
TADR[11:3]-逻辑PHY层设备基地址1＜该逻辑PHY层设备地址范围值；
TADR[11:3]-逻辑PHY层设备基地址2＜该逻辑PHY层设备地址范围值；
TADR[11:3]-逻辑PHY层设备基地址3＜该逻辑PHY层设备地址范围值；
TADR[11:3]-逻辑PHY层设备基地址4＜该逻辑PHY层设备地址范围值；
TADR[11:3]-逻辑PHY层设备基地址5＜该逻辑PHY层设备地址范围值；
TADR[11:3]-逻辑PHY层设备基地址6＜该逻辑PHY层设备地址范围值；
TADR[11:3]-逻辑PHY层设备基地址7＜该逻辑PHY层设备地址范围值；
TADR[11:3]-逻辑PHY层设备基地址8＜该逻辑PHY层设备地址范围值；
如果都不成立，则表明没有PHY层设备被选中，ANY-PHY总线上TCA响应信号输出为高阻；如果其中有一个表达式成立(因为基地址和地址范围被设置为互不重叠，所以上述8个表达式最多只有一个成立)，则表明选中了某一基地址范围内的逻辑PHY层设备，且地址TADR[4:0]的值就是被选中的目的PHY层设备的值，将该目的PHY层设备对应的下行缓冲器的状态作为TCA输出，完成一次查询响应。
图2是TCA响应时序图，图2中给出了两种接口的响应时序，UTOPIA接口和ANY-PHY接口。假定地址A是在基地址和地址范围设定值的范围内，而地址B、C、D则都不在上述范围内。在第一次查询时，TCA输出为高电平，表明地址A可用，在地址A开始接收信元后再次查询该地址，TCA输出为低电平表示该地址暂时不可用，对其余地址的查询TCA均输出高阻。另外，UTOPIA接口是在检测到地址A后的当前时钟周期就做出TCA响应，而ANY-PHY接口则有较宽松的响应时间，在第一个时钟周期完成地址比较以及逻辑PHY层设备的选择，在第二个时钟周期输出TCA信号，相对于UTOPIA接口可以有1个时钟周期的延迟。
下行地址映射模块12根据发送控制模块13输出的“取地址”信号，从发送主控器发送的数据TDAT[15:0]中找出发送的带内地址值，并锁存数据TDAT的低12位，然后根据CPU配置的基地址信息和地址范围译码模块10输出的PHY层设备地址范围值，取出被锁存的数据TDAT的[11:3]位进行地址比较，分析并确定出被发送主控器选定的逻辑PHY层设备，产生写下行缓冲器高位地址信号给发送控制模块13。
地址比较的方法是，判断下列8个表达式是否成立，即
TDAT[11:3]-逻辑PHY层设备基地址1＜该逻辑PHY层设备地址范围值；
TDAT[11:3]-逻辑PHY层设备基地址2＜该逻辑PHY层设备地址范围值；
TDAT[11:3]-逻辑PHY层设备基地址3＜该逻辑PHY层设备地址范围值；
TDAT[11:3]-逻辑PHY层设备基地址4＜该逻辑PHY层设备地址范围值；
TDAT[11:3]-逻辑PHY层设备基地址5＜该逻辑PHY层设备地址范围值；
TDAT[11:3]-逻辑PHY层设备基地址6＜该逻辑PHY层设备地址范围值；
TDAT[11:3]-逻辑PHY层设备基地址7＜该逻辑PHY层设备地址范围值；
TDAT[11:3]-逻辑PHY层设备基地址8＜该逻辑PHY层设备地址范围值；
如果均不成立，则表明没有PHY层设备被选中；如果其中有一个成立(因为基地址和地址范围被设置为互不重叠，所以上述8个公式中最多只有一个是成立的)，则表明选中了某一基地址范围内的逻辑PHY层设备，数据TDAT[4:0]的值就是被选中的目的PHY层设备的值，而数据则TDAT[4:0]作为写下行缓冲器的高位地址信息输出。同样在时序上，第一个时钟周期完成地址比较以及逻辑PHY层设备的选择，第二个时钟周期输出写下行缓冲器的高位地址信息。
发送控制模块13需要完成ANY-PHY总线模式的发送受控时序，并将来自发送主控器的信元完整地写入下行缓冲器中。如图3所示，发送控制模块13包括缓冲控制子模块301、写入控制子模块302、指针控制子模块303和寄存器组304。
ANY-PHY接口标准中定义的可扩展信元的格式如表1所示。可扩展信元的长度为27～29个字，在ATM标准长度信元的基础上增加了一些扩展字段，用来存放带内地址(复用的目的PHY层设备的信息)和用户附加信息。包含目的PHY层设备标识的带内地址可以放在Word0字段，也可以放在Word4(H5/UDF)字段中。“可选”部分是由CPU配置来决定是否将其包含在信元格式中。
表1
缓冲控制子模块301根据CPU配置，确定ANY-PHY模式中带内地址是在信元的Word0字段还是在Word4(H5/UDF)字段，然后结合发送主控器输出的TSX(信元开始信号，高电平对应数据TDAT的第一个字)信号产生“取地址”信号，输出到下行地址映射模块12中。
“取地址”信号与数据TDAT中的带内地址对应，而不一定与TSX信号对应。根据CPU配置的信元配置信息，本发明中所使用的信元格式共有六种，如下表2所示。
表2
| 格式1 | WORD0 | Prepend | H1/H2 | H3/H4 | H5/UDF | Payload1～24 words | 29字 |
| 格式2 | WORD0 | - | H1/H2 | H3/H4 | H5/UDF | Payload1～24 words | 28字 |
| 格式3 | WORD0 | Prepend | H1/H2 | H3/H4 | - | Payload1～24 words | 28字 |
| 格式4 | WORD0 | - | H1/H2 | H3/H4 | - | Payload1～24 words | 27字 |
| 格式5 | - | Prepend | H1/H2 | H3/H4 | H5/UDF | Payload1～24 words | 28字 |
| 格式6 | - | - | H1/H2 | H3/H4 | H5/UDF | Payload1～24 words | 27字 |
如果信元采用前四种格式，即带内地址位于地址预置字Word0中，那么TSX信号就对应带内地址，“取地址”信号就是TSX信号；如果信元采用第五种格式，即带内地址位于TSX信号之后的第三个字内，那么TSX信号延迟三个时钟周期就可以获得相应的“取地址”信号；如果信元采用第六种格式，即带内地址位于TSX信后之后的第二个字内，那么TSX信号延迟二个时钟周期，就可以获得相应的“取地址”信号。
缓冲控制子模块301还根据发送主控器输出的TENB信号(发送使能信号)和TSX信号，产生寄存器组304的写使能信号，并输出到指针控制子模块303；根据发送主控器输出的TENB信号和“取地址”信号，产生对寄存器组304的读使能信号，输出到指针控制子模块303和写入控制子模块302。
在图4所示的发送时序图中，TENB信号是低电平有效的发送使能信号，在TSX信号引导一个数据传输开始后，TENB信号始终保持低电平，直到传输完一个完整信元后才变为高电平。ANY-PHY接口模式允许在传输中间拉高TENB信号来暂停传输，等TENB信号再次变低时继续传输，在暂停期间发送的数据信号为高阻。
写入控制子模块302根据缓冲控制子模块301输出的对寄存器组304的读使能信号，产生下行缓冲器的写使能信号。被缓冲的数据从寄存器组304读出后，就直接被写入下行缓冲器中，由于从寄存器组304中读出数据比寄存器组304的读使能信号晚一个周期，所以对于下行缓冲器的写使能信号就比寄存器组304的读使能信号晚一个周期，其信号长度与对寄存器组304的读使能信号长度一样，因此在具体实现中，采用时钟驱动的寄存器将寄存器组304的读使能信号延迟一个周期，即产生下行缓冲器的写使能信号。
写入控制子模块302还要完成对所接收信元完整性的监测以及对发送主控器输出数据TDAT的校验。在正常情况下，发送主控器以TSX信号开始输出配置长度的信元，发送受控器也根据配置，接收一定长度的信元。当发送受控器尚未接收到完整长度的信元时就出现TSX信号，这表明出现错误的TSX信号，接收的是超短信元；发送受控器对数据TDAT进行校验，将校验结果与所接收到的校验值TPRTY进行比较，如果不同，就表明出现了校验错误。在有上述两种错误产生时，置下行缓冲器的写使能信号无效，这样有错误的信元就不会被写入下行缓冲器中。
在写入控制子模块302中产生的下行缓冲器低位地址信号，与下行地址映射模块12输出的下行缓冲器高位地址信号共同组合成下行缓冲器的写地址信号，输出到下行缓冲器中。对于下行缓冲器的写地址信号的低位总是从“0”地址开始，在下行缓冲器的写使能信号作用下递增，每当写完一个信元后低位地址自动变为“0”。由“0”地址与下行缓冲器的写使能信号进行逻辑“与”，便产生信元“写开始”的标识信号；由最后一个字的地址与下行缓冲器的写使能信号进行逻辑“与”，便产生信元“写结束”标识信号，“写开始”信号和“写结束”信号都送到下行缓冲器中。
指针控制子模块303根据缓冲控制子模块301输出的寄存器组304的写使能信号，产生对寄存器组304的写指针；根据缓冲控制子模块301输出的寄存器组304的读使能信号，产生对寄存器组304的读指针。
寄存器组304由5个16位寄存器组成，根据指针控制子模块303输出的写指针和读指针，对数据TDAT进行写操作和读操作。寄存器组304的读写指针是循环使用的，即按照寄存器0-寄存器1-寄存器2-寄存器3-寄存器4，再到寄存器0的顺序循环，如图5所示。在使能信号有效时，每一个时钟周期按顺序改变，写入或读出的数据与指针相对应。
对于寄存器组304的读写策略是：当TSX信号有效后，置寄存器组304的写使能信号有效，在TENB信号保持低电平时，数据TDAT被持续写入寄存器组304中，将所配置的信元全部写入，然后置寄存器组304的写使能信号无效，这样完成一次写操作；缓冲控制子模块301找到带内地址即产生“取地址”信号后，置寄存器组304的读使能信号有效，开始读出数据，读出全部所配置的信元，然后置寄存器组304的读使能信号无效，完成一次读操作。
Claims (9)
1.一种多路解复用发送受控器，一侧通过ANY-PHY总线与发送主控器相连，另一侧与下行缓冲器相连，其特征在于，包括地址范围译码模块(10)、TCA响应模块(11)、下行地址映射模块(12)和发送控制模块(13)；
所述地址范围译码模块(10)，接收CPU配置输出的逻辑PHY层设备的范围编码值，译码出可用的PHY层设备的地址范围值，输出给所述TCA响应模块(11)和所述下行地址映射模块(12)；
所述TCA响应模块(11)，接收CPU配置输出的基地址信息和所述地址范围译码模块(10)输出的PHY层设备的地址范围值，与发送主控器发送的地址进行比较，并接收下行缓冲器输出的下行缓冲器状态，输出TCA响应信号给发送主控器；
所述下行地址映射模块(12)，接收所述发送控制模块(13)输出的“取地址”信号，以及CPU配置输出的基地址信息和所述地址范围译码模块(10)输出的PHY层设备地址范围值，确定发送主控器选定的逻辑PHY层设备，产生写下行缓冲器的高位地址信号输出到所述发送控制模块(13)；
所述发送控制模块(13)，接收CPU配置的信元配置信息、所述下行地址映射模块(12)产生的高位地址信号和发送主控器的信息，完成ANY-PHY总线模式的发送受控时序，并将来自发送主控器的信元完整地写入下行缓冲器中。
2.根据权利要求1所述的多路解复用发送受控器，其特征在于，所述TCA响应模块(11)中进行地址比较的规则是用主控器输出的地址的高9位TADR[11:3]与8个逻辑PHY层设备的基地址进行比较，具体是，判断以下8个表达式是否成立，
TADR[11:3]-逻辑PHY层设备基地址1＜该逻辑PHY层设备地址范围值；
TADR[11:3]-逻辑PHY层设备基地址2＜该逻辑PHY层设备地址范围值；
TADR[11:3]-逻辑PHY层设备基地址3＜该逻辑PHY层设备地址范围值；
TADR[11:3]-逻辑PHY层设备基地址4＜该逻辑PHY层设备地址范围值；
TADR[11:3]-逻辑PHY层设备基地址5＜该逻辑PHY层设备地址范围值；
TADR[11:3]-逻辑PHY层设备基地址6＜该逻辑PHY层设备地址范围值；
TADR[11:3]-逻辑PHY层设备基地址7＜该逻辑PHY层设备地址范围值；
TADR[11:3]-逻辑PHY层设备基地址8＜该逻辑PHY层设备地址范围值；
如果都不成立，则表明没有PHY层设备被选中，ANY-PHY总线上TCA响应信号输出为高阻；如果其中有一个表达式成立，则表明选中了某一基地址范围内的逻辑PHY层设备，且地址TADR[4:0]的值就是被选中的目的PHY层设备的值，将该目的PHY层设备对应的下行缓冲器的状态作为TCA输出。
3.根据权利要求1所述的多路解复用发送受控器，其特征在于，所述下行地址映射模块(12)通过比较数据TDAT的[11:3]位与基地址信息和PHY层设备地址范围值，确定目的PHY层设备，具体是，判断下列8个表达式是否成立，
TDAT[11:3]-逻辑PHY层设备基地址1＜该逻辑PHY层设备地址范围值；
TDAT[11:3]-逻辑PHY层设备基地址2＜该逻辑PHY层设备地址范围值；
TDAT[11:3]-逻辑PHY层设备基地址3＜该逻辑PHY层设备地址范围值；
TDAT[11:3]-逻辑PHY层设备基地址4＜该逻辑PHY层设备地址范围值；
TDAT[11:3]-逻辑PHY层设备基地址5＜该逻辑PHY层设备地址范围值；
TDAT[11:3]-逻辑PHY层设备基地址6＜该逻辑PHY层设备地址范围值；
TDAT[11:3]-逻辑PHY层设备基地址7＜该逻辑PHY层设备地址范围值；
TDAT[11:3]-逻辑PHY层设备基地址8＜该逻辑PHY层设备地址范围值；
如果都不成立，则表明没有PHY层设备被选中；如果其中有一个成立，则表明选中了某一基地址范围内的逻辑PHY层设备，数据TDAT[4:0]的值就是被选中的目的PHY层设备的值，而数据TDAT[4:0]则作为写下行缓冲器的高位地址信息输出。
4.根据权利要求1所述的多路解复用发送受控器，其特征在于，所述发送控制模块(13)进一步包括缓冲控制子模块(301)、写入控制子模块(302)、指针控制子模块(303)和寄存器组(304)；
所述缓冲控制子模块(301)根据CPU配置的输出确定ANY-PHY模式中带内地址的位置，并产生“取地址”信号输出到所述下行地址映射模块(12)中；同时向所述指针控制子模块(303)输出所述寄存器组(304)的写使能和读使能信号，并向所述写入控制子模块(302)输出读使能信号；
所述写入控制子模块(302)根据所述缓冲控制子模块(301)输出的读使能信号，产生下行缓冲器的写使能信号，同时产生下行缓冲器的低位地址信号，与所述下行地址映射模块(12)输出的下行缓冲器高位地址信号组合成下行缓冲器的写地址信号输出到下行缓冲器，并向下行缓冲器输出标识信元传送开始和结束的信号；
所述指针控制子模块(303)根据所述缓冲控制子模块(301)输出的所述寄存器组(304)的写使能信号和读使能信号，产生相应的写指针和读指针；
所述寄存器组(304)，在所述指针控制子模块(303)输出的写指针作用下，将发送主控器输出的数据缓冲到各寄存器内；在所述指针控制子模块(303)输出的读指针作用下，将各寄存器内的数据输出到下行缓冲器中。
5.根据权利要求4所述的多路解复用发送受控器，其特征在于，所述寄存器组(304)由5个16位寄存器组成。
6.根据权利要求4所述的多路解复用发送受控器，其特征在于，所述缓冲控制子模块(301)产生的“取地址”信号与数据TDAT中的带内地址相对应，如果带内地址位于地址预置字Word0中，那么“取地址”信号就是信元开始信号TSX信号；如果带内地址位于TSX信号之后的第三个字内，那么“取地址”信号是TSX信号延迟三个时钟周期；如果带内地址位于TSX信后之后的第二个字内，那么“取地址”信号是TSX信号延迟二个时钟周期。
7.根据权利要求4所述的多路解复用发送受控器，其特征在于，所述写入控制子模块(302)产生的下行缓冲器的写使能信号是缓冲控制子模块(301)输出的寄存器组(304)的读使能信号延迟一个周期。
8.根据权利要求4所述的多路解复用发送受控器，其特征在于，所述写入控制子模块(302)中产生的下行缓冲器低位地址信号从“0”地址开始，在下行缓冲器的写使能信号作用下递增，每当写完一个信元后低位地址自动变为“0”；由“0”地址与下行缓冲器的写使能信号进行逻辑“与”，便产生信元“写开始”的标识信号；由最后一个字的地址与下行缓冲器的写使能信号进行逻辑“与”，便产生信元“写结束”标识信号。
9.根据权利要求4或5所述的多路解复用发送受控器，其特征在于，所述寄存器组(304)读写指针按照寄存器0-寄存器1-寄存器2-寄存器3-寄存器4，再从寄存器0开始的顺序循环，在使能信号有效时，每一个时钟周期按顺序改变。
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