JP2000321340A - イベント型テストシステム - Google Patents

イベント型テストシステム

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Abstract

(57)【要約】 【課題】 被試験電子デバイスを試験するイベント型
テストシステムであって、スケーリング機能を有するこ
とによりテスト信号を形成するためのイベントのタイミ
ングを自由に変更できるテストシステムを提供する。 【解決手段】 基準クロック周期の整数倍データと端数
データで構成されるタイミングデータを格納するための
イベントメモリと、アドレスデータを生成するためのア
ドレスシーケンサと、所定の基準点に対する各イベント
の総合時間長を生成するためにスケールファクタに基づ
いてタイミングデータを加算および変更するためのサミ
ング・スケーリングロジックと、上記総合時間長に基づ
いてそれぞれのイベントを生成するためのイベント発生
回路と、テストプログラムによってイベント型テストシ
ステムの全体の動作を制御するためのホストコンピュー
タとを有して構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体デバイス
を試験するための半導体試験システムに関する。特に本
発明は、被試験半導体デバイスを評価するための様々な
タイミングのテスト信号とストローブ信号を生成するた
めに、それらのイベントのタイミングをそれぞれの直前
のイベントからの時間差異で定義されるように構成した
イベント型半導体試験システム、及びスケーリングロジ
ックを含むイベント型半導体試験システムに関する。
【０００２】
【従来の技術】例えばＩＣテスターのような半導体試験
システムによってＩＣやＬＳＩのような半導体デバイス
をテストするにあたっては、被試験半導体ＩＣ部品に
は、所定のタイミングで該当するデバイスピンに、ＩＣ
テスターによって形成されたテスト信号が供給される。
ＩＣテスターは、被試験デバイスからテスト信号に反応
して出力された信号を受ける。その被試験デバイスが正
しく機能しているかを評価するために、その出力信号は
期待値と比較するために、定められたタイミングでスト
ローブ信号によりサンプルされる。
【０００３】一般に、テスト信号とストローブ信号のタ
イミングは、半導体テストシステムのテスターレートあ
るいはテスターサイクルとの関連で定義される。そのよ
うなテストシステムはサイクル型テストシステムと呼ぶ
こともある。サイクル型テストシステムでは、テスト信
号とストローブ信号の所望の波形を生成するためのタイ
ミングエッジにより、フォーマッタにプログラムしたデ
ータレート（テスターサイクル）でサイクルピンパター
ンベクタを供給して、被試験半導体デバイス（ＤＵＴ）
をテストする。
【０００４】上述したように、一般に、基準クロックに
基づいて、テスターサイクル、テスト信号、ストローブ
信号が各種のタイミングで生成される。基準クロック
は、高安定オシレータ、例えばＩＣテスターに備えられ
たクリスタルオシレータ（水晶発振器）によって生成さ
れる。ＩＣテスターの必要とするタイミング精度（リゾ
リューション）が、基準クロックオシレータの最高クロ
ックレート（最短クロック周期）に等しいか、あるいは
その整数倍に等しい場合は、カウンタ又は分周器（デバ
イダ）を用いて基準クロックを分周することで様々なタ
イミング信号が生成できる。
【０００５】しかし、一般にＩＣテスターは、基準クロ
ック（またはシステムクロック）の最高クロックレー
ト、すなわち最短周期よりも高いタイミング精度を必要
とする。例えば、ＩＣテスターにおいて使用される基準
クロックが１０ｎｓ（ナノセカンド）の場合に、ＩＣテ
スターが０．３ｎｓあるいはそれ以上のタイミング精度
を必要とする場合の状態であり、その場合には、単に基
準クロックを当てはめたり分割したりするだけではその
ようなタイミング精度を達成することができない。
【０００６】そのような高いタイミング精度でタイミン
グ信号を生成するために、各種のタイミングをテストプ
ログラムのタイミングデータで記述する方法が従来より
知られている。基準クロックレートより高いタイミング
精度のタイミングを記述するために、タイミングデータ
は基準クロック時間間隔の整数倍（インテグラル部）デ
ータと基準クロックサイクルの端数（フラクショナル
部）データとの組み合わせでタイミングデータを記述す
る。そのようなタイミングデータはそれぞれのタイミン
グメモリに蓄積され、各テストサイクルにおいて読み出
される。従って、それぞれのテストサイクルでは、テス
ト信号とプローブ信号は、タイミングデータに基づき、
例えばそれぞれのテストサイクルの開始点を基準として
生成される。
【０００７】また、別の方式として、イベントメモリか
らのデータを直接的に用いて、所望のテスト信号とスト
ローブ信号を各ピンごとに（パーピン）生成する、イベ
ント型テストシステムと呼ばれるテストシステムがあ
る。今日において、イベント型テストシステムは、まだ
商業化しておらず評価段階である。本発明は、主にその
ようなイベント型テストシステムを対象としている。
【０００８】イベント型テストシステムにおいては、イ
ベントという概念を用いるが、これは被試験半導体デバ
イスをテストするために使用する信号のロジック状態の
変化点のことである。例えば、その様な変化点は、テス
ト信号やストローブ信号の立ち上がりエッジや立ち下が
りエッジに相当する。イベントのタイミングは、基準時
間点からの時間長によって定義する。一般に、そのよう
な基準時間点は、直前イベントのタイミングである。
【０００９】高精度のタイミングを生成するには、イベ
ント間のタイム時間差（遅延時間）は、基準クロックサ
イクルの整数倍データ（整数部またはイベントカウント
データ）と基準クロックサイクルの端数データ（端数部
またはイベントバーニアデータ）との組み合わせにより
定義される。そのようなイベントカウントとイベントバ
ーニア間の関係が、第２図のタイミングチャートに示さ
れている。この例では、第２図（Ａ）の基準クロック
（マスタークロックまたはシステムクロック）は、クロ
ックサイクル（クロック周期又は時間間隔）Ｔを有して
いる。第２図（Ｃ）のイベント０、イベント１、イベン
ト２は、図に示すように互いに関連している。イベント
１をイベント０を基準として現すためには、第２図
（Ｂ）のタイミング関係が使用され、そこにおいて、Ｎ
Ｔは基準クロックピリオド（周期）ＴのＮ倍であるイベ
ントカウントを示し、デルタＴ（ＤＴ）は基準クロック
ピリオド（周期）Ｔの端数であるイベントバーニアを示
す。
【００１０】イベント型テストシステムにおいては、タ
イミングメモリ（イベントメモリ）のタイミングデータ
は、それぞれ全てのテストサイクルデータに関する複雑
な情報を含む必要がないので、タイミングデータの記述
は大幅に簡略化できる。イベント型テストシステムにお
いては、イベントメモリの保持するそれぞれのイベント
用のタイミングデータは、現在イベントと最終（直前）
イベントの間の時間差で表される。隣接する２つのイベ
ント間の時間差は極めて小さいので、メモリのデータの
サイズも小さくなり、その結果メモリ容量が減少する。
【００１１】その上、ＬＳＩやＶＬＳＩのような半導体
部品の設計に今日広く使用されるコンピュータ支援デザ
イン（ＣＡＤ）システムにおいては、ＣＡＤシステムに
おけるロジックシュミレータは、設計した半導体部品を
評価するために、イベント型のテスト信号を用いてい
る。従って、イベント型テストシステムは、デザイン段
階でＣＡＤシステムにより生成したデザインデータとそ
のデザインデータを使用して作成すべきテスト信号との
間の結合が可能となる。
【００１２】上述のように、イベント型テストシステム
において、イベントメモリのイベントデータは、現在イ
ベントと直前イベントとの間の時間差異（デルタ時間）
で示される。従って、イベントデータに基づいてイベン
トを生成するためには、イベント型テストシステムがそ
れぞれのイベントまでの各遅延時間の合計値を計算する
ことができる必要がある。これは、イベントカウントデ
ータで現された各遅延時間を継続して計数するととも
に、イベントバーニアデータ値を合計するようなロジッ
クが、テストシステムに必要であることを意味する。
【００１３】そのような時間関係が、第３図のタイミン
グチャートに示されており、イベント０ー７は時間間隔
Ｔ＝１を有する基準クロックを基準として示されてい
る。例えば、イベント０のデルタ時間Ｖ０は０．７５で
あり（イベントカウント”０”とイベントバーニア”
０．７５”）、イベント１のデルタ時間Ｖ１は１．５０
（イベントカウント”１”とイベントバーニア”０．５
０”）である。この場合は、イベント１の全（総合）遅
延時間は２．２５であり、テストシステムのロジックは
イベントクロック（基準クロック）を２つ数え”２．
０”、イベントバーニアの合計”０．２５”を端数遅延
時間として計算し、これらの合計を求める。この合計す
る（サミング）機能は、テスト信号を形成するためのイ
ベント間の正しいバーニアを計算するのに重要である。
【００１４】イベントテストシステムは又、イベントメ
モリからのデルタ時間をスケーリング（所望の倍率に変
更）できる必要がある。デルタ時間Ｖ０、Ｖ２、．．．
ＶＮのスケーリング動作は、それぞれのデルタ時間をス
ケーリング係数倍にすることで達成される。例えば、デ
ルタ時間１．５を係数２でスケールするには、１．５Ｘ
２＝３にすることを意味する。上述のイベントカウント
データとイベントバーニアデータで定義するデルタ時間
（遅延時間値）を用いて一般的に表現すれば、この乗算
は（イベントカウント＋イベントバーニア）Ｘ（スケー
ルファクタ）＝スケーリングされた遅延時間となる。
【００１５】ソフトウェアを用いて上述の合計値算出や
スケーリングを行うことは出来る。しかし、遅延時間を
あらわす多大なデータを変換するために要する時間と、
このデータをイベント型テスターに再ロードするに要す
る時間は多大である。むしろ、合計値算出とスケーリン
グは、ハードウェアで直接に行うべきである。イベント
型テストシステムにおいて様々なスケーリング技術が可
能である。
【００１６】
【発明が解決しようとする課題】したがって、本発明の
目的は、イベントメモリに蓄えられたイベントデータに
基づいて、テスト信号やストローブを生成して、被試験
半導体デバイスに与え、被試験デバイスを評価するため
のイベント型半導体テストシステムを提供することにあ
る。
【００１７】また、本発明の他の目的は、最終（直前）
イベントからの時間差異（デルタ時間）によりそれぞれ
のイベントのタイミングが定義される、各種のタイミン
グのイベントを生成するためのイベント型半導体テスト
システムを提供することにある。
【００１８】また、本発明のさらに他の目的は、前イベ
ントからのデルタ時間に基づいてイベントを生成するイ
ベント型半導体テストシステムを提供することにあり、
そのテストシステムにおいては、各イベントのデルタ時
間は、基準クロック周期の整数倍データと、基準クロッ
ク周期の端数データの組み合わせにより定義される。
【００１９】また、本発明のさらに他の目的は、スケー
ルファクタ（倍率変更係数）に基づいて、現イベントの
遅延時間を変更することにより、現イベントを生成する
ための遅延時間（デルタ時間）をスケーリングすること
ができるイベント型半導体テストシステムを提供するこ
とにある。
【００２０】また、本発明のさらに他の目的は、整数部
と端数部により構成されるスケールファクタ（倍率変更
係数）を用いて、遅延時間（デルタ時間）をスケーリン
グすることができるイベント型半導体テストシステムを
提供することにある。
【００２１】また、本発明のさらに他の目的は、整数部
のみを有するスケールファクタ（倍率変更係数）を用い
て、遅延時間（デルタ時間）をスケーリングすることが
できるイベント型半導体テストシステムを提供すること
にある。
【００２２】
【課題を解決するための手段】本発明は、ＤＵＴに供給
するためのテスト信号を作成するための様々なタイミン
グのイベントを生成し、ストローブ信号のタイミングで
ＤＵＴの出力を評価することにより、被試験電子デバイ
ス（ＤＵＴ）をテストするためのイベント型テストシス
テムである。各イベントのタイミングは、スケールファ
クタ（倍率変更係数）の値に応じて自由に変更できる。
【００２３】本発明のイベント型テストシステムは：基
準クロック周期の整数倍データ（インテグラル部デー
タ）と基準クロック周期の端数データ（フラクショナル
部データ）で形成される各イベントのタイミングデータ
を格納するためのイベントメモリと、そのタイミングデ
ータを読み出すためにイベントメモリにアクセスする為
のアドレスデータを生成するためのアドレスシーケンサ
と、所定の基準点に対する各イベントの総合時間長を生
成するために、スケールファクタに基づいて、タイミン
グデータを加算および変更するためのサミング・スケー
リングロジックであり、そのサミング・スケーリングロ
ジックは、上記加算および変更動作にともなう端数デー
タの合計が基準クロック周期を超過する毎に、１基準ク
ロック周期に相当する追加遅延を供給するための遅延手
段を有し、上記テスト信号またはストローブ信号を形成
するために、上記総合時間長に基づいてそれぞれのイベ
ントを生成するためのイベントジェネレータ回路と、テ
ストプログラムによってイベント型テストシステムの全
体の動作を制御するためのホストコンピュータとを有し
て構成される。
【００２４】本発明の他の様態では、上記のサミング・
スケールロジックは：スケールファクタに基づいてイベ
ントカウントデータをスケーリングするためのイベント
カウント・スケーリングロジックと、スケールファクタ
に基づいてイベントバーニアメモリからのバーニアデー
タをスケーリングするためのイベントバーニア・スケー
リングロジックと、そのイベントカウント・スケーリン
グロジックからのターミナルカウントパルスに応答して
出力信号を発生するためのイベントカウント・ステート
マシンと、上記イベントカウント・スケーリングロジッ
クからのスケーリングされたデータと、イベントバーニ
ア・スケーリングロジックからのスケーリングされたデ
ータと、イベントカウント・ステートマシンからの出力
信号にそれぞれ基づいて、現在イベントのスケーリング
された総合遅延を計算するためのイベントスケーリング
出力ロジックと、により構成される。
【００２５】上記サミング・スケーリングロジックにお
いて、タイミングデータをスケーリングするためのスケ
ールファクタは整数部分と端数部分により構成される。
あるいは、タイミングデータをスケーリングするための
スケールファクタは整数部のみで構成される。スケール
ファクタが整数部分と端数部分の双方を有する本発明の
様態では、イベントカウント・スケーリングロジック
は、スケールファクタの整数部分が与えられ、そのスケ
ールファクタの整数部分により規定される数の回数につ
いて基準クロックをカウントし、所定数の基準クロック
をカウントする毎にターミナルカウントパルスを発生す
るためのスケーリングカウンタと、そのスケールファク
タの端数部分が与えられ、そのスケーリングカウンタか
らのターミナルカウントパルスを受ける毎にスケールフ
ァクタの端数部分を累積するためのアキュムレータとを
有し、アキュムレータにより作成された累積したデータ
が基準クロックの１サイクルを越えるときは、基準クロ
ックの１サイクルの遅延時間を基準クロックをカウント
するスケーリングカウンタに追加するためのキャリー信
号を生成する。
【００２６】またスケールファクタが整数部分と端数部
分の両方を含む本発明の態様では、イベントバーニア・
スケーリングロジックは、イベントバーニアメモリから
のバーニアデータが与えられ、整数部分と端数部分の両
方を有するスケールファクタによりバーニアデータを乗
算するためのマルチプライヤを有し、イベントスケーリ
ング出力ロジックは、イベントバーニア・スケーリング
ロジックのマルチプライヤからの乗算データとイベント
カウント・スケーリングロジックのアキュムレータから
の累積されたデータを合計するためのアダーと、イベン
トジェネレータに供給するためのイベントスタート信号
を生成するためのイベントカウント・ステートマシンか
らの出力信号が与えられ、そのイベントスタート信号を
発生するためのステートマシンとにより構成され、アダ
ーにより生成された加算結果が基準クロックの１サイク
ルを越えるときは、そのアダーは基準クロックの１サイ
クルの遅延時間を上記イベントスタート信号を発生する
ステートマシンに追加するためのキャリー信号を生成す
る。
【００２７】本発明の更に他の様態においては、イベン
トバーニア・スケーリングロジックは、イベントバーニ
アメモリからバーニアデータが与えられ、そのバーニア
データを整数部分と端数部分の両方を有するスケールフ
ァクタにより乗算するためのマルチプライヤと、上記ス
ケールファクタの整数部分に規定される回数について基
準クロックのタイミングでそのバーニアデータを累積す
るためのバーニアアキュムレータで構成される。マルチ
プライヤはスケールファクタの端数部分のみを取り扱う
ように構成できるので、必要とするロジックのスケール
を減少させることが出来る。
【００２８】本発明によれば、イベント型半導体テスト
システムは、半導体デバイスを評価するために、イベン
トメモリに蓄えたイベントデータに基づいて様々なタイ
ミングのイベントを生成することができる。それぞれの
イベントのタイミングは、最後（直前）のイベントから
の時間差（デルタ時間）で定義される。さらにイベント
間のデルタ時間は、基準クロック周期の整数倍データと
基準クロック周期の端数データの組み合わせで定義され
る。本発明のイベントテストシステムは、スケールファ
クタ（倍率変更係数）に基づいて、現在イベントの遅延
時間を変更することにより現在イベントを生成するため
の遅延時間（デルタ時間）をスケーリングすることがで
きる。本発明のイベントテストシステムにおけるスケー
リング動作は、整数部と端数部とを有するスケールファ
クタに基づいて行われる。他の様態においては、イベン
トテストシステムのスケーリング動作は、整数部のみを
有するスケールファクタに基づいて行われる。
【００２９】
【発明の実施の形態】第１図は、本発明のイベント型テ
ストシステムの基本構成例を示す概略ブロック図であ
る。本発明のイベント型テストシステムにおいて、ホス
トコンピュータ１２とバスインタフェース１３は、双方
ともにシステムバスに接続されている。イベント型テス
トシステムはさらに、内部バス１５、アドレスコントロ
ールロジック１８、フェイルメモリ１７、イベントカウ
ントメモリ２０とイベントバーニアメモリ２１より成る
イベントメモリ、イベントサミング・スケーリングロジ
ック２２、イベントジェネレータ２４、およびピンエレ
クトロニクス２６とを有して構成されている。イベント
型テストシステムは被試験半導体デバイス（ＤＵＴ）２
８を評価するシステムである。被試験デバイスは、一般
にメモリＩＣまたはマイクロプロセッサのようなロジッ
クＩＣであり、ピンエレクトロニクス２６に接続され
る。
【００３０】ホストコンピュータ１２の例として、ＵＮ
ＩＸ（登録商標）オペレーティングシステムを有するワ
ークステーションがある。ホストコンピュータ１２は、
テストの開始や終了、テストプログラムや他のテスト・
コンディション（試験条件）のロード、あるいはホスト
コンピュータでのテスト結果分析を、ユーザーが指示で
きるようにするためのユーザーインタフェースとして機
能する。ホストコンピュータ１２は、システムバス１４
とバスインタフェース１３を介してハードウェア・テス
トシステムとインタフェースする。図には示されていな
いが、ホストコンピュータ１２は好ましくは、他のテス
トシステムあるいはコンピュータ・ネットワークとテス
ト情報を送信また受信できるように、通信回線に接続し
ている。
【００３１】内部バス１５は、ハードウェア・テストシ
ステム内のバスであり、一般に、アドレスコントロール
ロジック１８、フェイルメモリ１７、イベントサミング
・スケーリングロジック２２、イベントジェネレータ２
４のような、ほとんどの機能ブロックに接続している。
アドレスコントロールロジック１８の例は、ハードウェ
ア・テストシステムに専用のテスタープロセッサであ
り、ユーザはアクセスすることはできない。アドレスコ
ントロールロジック１８は、ホストコンピュータ１２か
らのテストプログラムとテストコンディションに基づい
て、テストシステム内の他の機能ブロックにインストラ
クションを供給する。フェイルメモリ１７は、アドレス
コントロールロジック１８により定義されたアドレス
に、ＤＵＴ２８のフェイル情報のようなテスト結果を格
納する。フェイルメモリ１７に蓄えられた情報は、被試
験デバイスのフェイル解析段階において使用される。
【００３２】アドレスコントロールロジック１８は、第
１図に示すようにイベントカウントメモリ２０とイベン
トバーニアメモリ２１にアドレスデータを供給する。実
際のテストシステムでは、イベントカウントメモリとイ
ベントバーニアメモリのセット（組）が複数個用いら
れ、それぞれのメモリのセットは、テストシステムのテ
ストピンに対応して構成される。イベントカウントメモ
リおよびバーニアメモリは、テスト信号およびストロー
ブ信号のそれぞれのイベントのタイミングデータを格納
する。後に詳しく説明するように、イベントカウントメ
モリ２０は、基準クロックの整数倍（インテグラル部）
であるタイミングデータを格納している。また、イベン
トバーニアメモリ２１は、基準クロックの端数（端数
部）であるタイミングデータを格納している。本発明で
は、これらのメモリに格納されたそれぞれのイベント用
のタイミングデータは、前イベントからの時間差異（遅
延時間またはデルタ時間）で示され、その詳細は後述す
る。
【００３３】イベントサミング・スケーリングロジック
２２は、イベントカウントメモリ２０とイベントバーニ
アメモリ２１からのタイミングデータ（デルタ時間デー
タ）に基づいて、それぞれのイベントの総合タイミング
を示すデータを生成する。基本的に、そのような総合の
タイミングデータは整数倍データと端数データを合計す
ることで生成する。タイミングデータを合計する過程で
は、端数データのキャリーオーバー動作（整数データへ
の繰り上がり）は、イベントサミング・スケーリングロ
ジック２２において行われる。総合のタイミングを生成
する過程では、全体としてのタイミングをスケールファ
クタにより倍率を変更するための動作（スケーリング）
を実施することができる。そのようなスケーリングの詳
細は後述する。
【００３４】イベントジェネレータ２４は、イベントサ
ミング・スケーリングロジック２２からの総合タイミン
グに基づいて、各イベントを実際に生成するブロックで
ある。このようにして生成されたイベント（テスト信号
とストローブ信号）は、ピンエレクトロニクス２６を介
して被試験デバイス２８に供給される。ピンエレクトロ
ニクス２６は多数の部品で形成しており、そのそれぞれ
の部品は、被試験デバイス２８との入力と出力関係を確
立するための、ドライバー、コンパレータおよびスイッ
チで構成される。
【００３５】本発明のイベントサミング・スケーリング
ロジック２２の例を、第４図ー第１５図を参照して説明
する。本発明においてサミング（合計値算出）とは、受
け取ったイベントデータ（デルタ時間）の全てを加算す
ることである。またサミング動作において、端数部デー
タの加算により、その結果が基準クロックの１サイクル
を超過するときは、キャリーオーバー（桁上げあるいは
オーバーフロー）動作を行う。本発明においてスケーリ
ングとは、イベントメモリに蓄えたタイミングデータで
ある各イベント間の遅延データ（デルタ時間）に、スケ
ールファクタ（倍率変更係数）を掛けて総合的なタイミ
ングを変更するプロセスである。スケールファクタを変
えることにより、テストシステムにより生成したイベン
トの総合タイミング（最終遅延値）を自由に修正するこ
とが可能である。この出願における以下の記述の大部分
は、本発明におけるイベントスケーリングの構成と動作
に焦点をおいている。
【００３６】スケーリングには基本的に２つのタイプが
あり、その１つは端数スケーリングであり、他は整数ス
ケーリングである。端数スケーリングにおいては、スケ
ールファクタは端数部と整数部を有しており、例えば”
ｘｘｘ．ｘｘｘ”で表される。整数スケーリングにおい
ては、スケールファクタは端数部を有しておらず、整数
部のみを有しており、例えば”ｘｘｘ”で表される。本
発明の以下の説明においては、隣接するイベント間のデ
ルタ時間の絶対値は、基準クロックの１サイクルより大
きい必要がある。
【００３７】スケーリングは、イベントデータのサミン
グ（合計値算出）動作の前に行う（プリスケーリング）
ことも、サミングの後に行う（ポストスケーリング）こ
とも可能である。第４図は、サミング動作の前にスケー
リング機能を行う方式であるプリスケーリングの基本構
成を示すブロック図である。イベントメモリ３０からの
イベントデータ（デルタ時間）は、イベントサミングロ
ジック３２に供給される前に、マルチプライヤ３５にお
いてスケールファクタで乗算される。
【００３８】第４図の遅延変更（スケーリング）の基本
構成は、上述したイベントテストシステムにおいて、第
５図のような構成として用いられる。第５図の例は、整
数プリスケーリングまたは端数プリスケーリングの例を
示すブロック図である。イベントカウントメモリ２０か
らのデルタ時間の整数部データ（イベントカウントデー
タ）は、スケールファクタが与えられているマルチプラ
イヤ（乗算器）３５によってスケーリングされる。デル
タ時間の端数部データ（バーニアデータ）は、スケール
ファクタが与えられているマルチプライヤ（乗算器）３
６によってスケーリングされる。
【００３９】それぞれマルチプライヤ３５とマルチプラ
イヤ３６からのスケーリングされたデルタ時間は、アダ
ー（加算器）３７により加算される。これにより総合遅
延時間を形成し、この総合遅延時間を基準クロック周期
（１サイクル時間）の整数倍である整数部遅延データ
と、基準クロック周期より小さい端数部遅延データとに
分離する必要がある。整数部遅延データは、イベントカ
ウント遅延ロジック４３に供給され、端数部遅延データ
は、イベントサミングロジック３２内のイベントバーニ
ア遅延ロジック４５に供給されている。換言すれば、バ
ーニアデータのスケーリングによりその結果が１基準ク
ロックサイクルを超過する場合は、バーニアデータのス
ケーリングの結果の整数部は、整数部遅延データに追加
するために、イベントカウント遅延ロジック４３に供給
する必要がある。
【００４０】イベントサミングロジック３２において、
イベントカウント遅延ロジック４３とイベントバーニア
遅延ロジック４５は、イベントデータの読み出し動作の
開始（最初のイベント）から現在イベントまでに累積さ
れた総合の遅延時間を生成するための、相互作用を行
う。端数部遅延データの合計がオーバーフローを生じる
ときには、イベントバーニア遅延ロジック４５はイベン
トカウント遅延ロジック４３に信号を送り、イベントカ
ウント遅延ロジック４３において、１の基準クロック遅
延を追加する。
【００４１】整数プリスケーリングを有するイベントテ
ストシステムの基本構成は、第５図に示した構成と同様
であるが、その内部動作は異なる。主な違いは、イベン
トカウントメモリ２０からのイベントカウント値とスケ
ールファクタは、両方とも基準クロックの整数倍データ
のみであるということである。従って、整数値データを
他の整数値データでスケーリングするので、イベントバ
ーニア加算結果に加えるべき整数部データには端数値を
生じない。一方、イベントバーニアデータは、１の基準
クロックサイクルより小さな値なので、この値を整数ス
ケールファクタでスケーリングすると、端数部のある結
果を生成する可能性がある。さらにその結果としての遅
延データは、１基準クロックサイクルを超過する可能性
がある。従って、端数スケーリングの場合と同様に、バ
ーニアスケーリングの結果により生じた整数値（オーバ
ーフロー）は、イベントサミングロジック３２に供給し
て、整数部遅延データに追加する必要がある。そのよう
なバーニアデータ値から整数値を分離する機能は、整数
部遅延データと端数部遅延データをアダー３７の出力か
ら分離することにより実行される。
【００４２】上述したプリスケーリングは、後述するポ
ストスケーリングに比較して、いくつかの難点がある。
第１に、それぞれの遅延データの乗算結果としてのデー
タの端数を所定ビットによるデータとなるように四捨五
入する必要がある。この結果、それぞれの遅延データ
（バーニア遅延）に誤差を発生させる。第２に、スケー
リング動作の結果は、イベントサミングロジックによっ
て合計されるので、スケーリングされたバーニア遅延デ
ータの合計値中に、これら誤差は累積されてしまう。現
在イベントのタイミングは、全ての前イベントの遅延時
間を累積した結果であるから、合計値に新しいイベント
データ（遅延値）が加わる毎に上述の誤差が増大する。
【００４３】上述のプリスケーリング動作で生ずる遅延
時間誤差を防止するためには、バーニア遅延データ（端
数部）のサミング（合計値算出）の後に、スケーリング
機能を位置づけるべきである。したがって第６図は、本
発明のポストスケーリングの基本構成を示しており、サ
ミング動作がスケーリング動作に先行するように構成さ
れている。スケールファクタ（倍率変更係数）による遅
延データの乗算は、誤差を導入してしまうが、そのよう
な誤差が発生するのは１回だけであり、後のイベントに
ついて累積しない。
【００４４】第６図では、デルタ時間（基準クロック周
期の整数倍データと端数データにより構成される遅延デ
ータ）が、イベントサミングロジック５２に供給されて
おり、現在イベント用の遅延データが前イベントの全て
の遅延データに合計される。合計遅延データはマルチプ
ライヤ（乗算器）５５に与えられたスケールファクタに
よって乗算される。これにより得られたスケーリングさ
れた遅延データは、イベントジェネレータ２４に供給さ
れ、これにより、例えば最終イベントカウント遅延であ
るイベントスタート（イベントエネーブル）信号と、最
終バーニア遅延であるイベントバーニアとに基づいて、
意図したイベントを発生する。第６図のブロック図は、
ポストスケーリングロジックの構成において、イベント
サミングロジック５２にデータを戻さなくてはならない
ことも示している。このデータは、スケーリング動作で
発生した基準クロックの追加遅延（オーバフロー）を示
しており、これによりサミングロジックを遅延させるよ
うに機能する。
【００４５】第７図は、イベントテストシステムに適用
した、ポストスケーリングの基本構成を示すブロック図
である。この例では、乗算用のスケールファクタ（倍率
変更係数）は、整数部と端数部の両方を含んでいる。イ
ベントカウントメモリ２０からのイベントカウントデー
タ（デルタ時間の整数部）は、イベントサミングロジッ
ク５２内のイベントカウント遅延ロジック５３に供給さ
れている。イベントバーニアメモリ２１からのイベント
バーニアデータ（デルタ時間の端数部）は、イベントサ
ミングロジック５２内のイベントバーニア遅延ロジック
５４に供給されている。イベントサミングロジック５２
において、現在イベントのデルタ時間は、全ての以前の
イベントのデルタ時間と加算される。この加算動作（サ
ミング）において、バーニアデータを合計した結果が基
準クロックサイクルを超過した場合は、イベントカウン
ト遅延ロジック５３にて１基準クロックサイクルの追加
遅延を含めるために、キャリー信号が生成される
【００４６】マルチプライヤ（乗算器）５８は、イベン
トカウント遅延ロジック５３から、サミング結果におけ
るインテグラル（整数）部遅延値を受ける。整数部遅延
値は、マルチプライヤ５８によりスケールファクタ（倍
率変更係数）と乗算される。マルチプライヤ（乗算器）
５９は、イベントバーニア遅延ロジック５４から、サミ
ング結果におけるバーニア遅延値を受け取る。バーニア
遅延値はマルチプライヤ５９によりスケールファクタと
乗算される。マルチプライヤ５８と５９からのスケーリ
ング結果はアダー５７によって加算される。スケールフ
ァクタの端数部分は、スケーリングされたイベントカウ
ント遅延データに端数部を生成する可能性がある。その
場合その端数部データは、現在イベント用の最終遅延値
を決定するために、スケーリングされたバーニア遅延デ
ータに加える必要がある。そのような端数部の加算の結
果としての遅延値が、１の基準クロック周期より大きく
なった場合（オーバーフロー）は、アダー５７の出力の
整数部には、１基準クロックサイクルに相当する遅延時
間が追加される。
【００４７】第８図は、イベントテストシステムに応用
されたポストスケーリングの更にもう一つの基本構成を
示したブロック図である。この例では、倍率変更のため
の乗算動作に用いるスケールファクタ（倍率変更係数）
は整数部分のみを有している。この整数型ポストスケー
リングでは、バーニア遅延スケーリングの結果に加える
ためのイベントカウントスケーリングの結果には端数部
を生じない。これは、イベントカウント遅延ロジック６
３からの遅延データと、スケールファクターは、ともに
基準クロックの整数倍データのみであるからである。そ
れとは異なり、イベントバーニア遅延データは、長さが
１基準クロック周期より小さい値であり端数値を有して
いる。従って、整数スケールファクタでこのバーニア遅
延データをスケーリングすると、その結果には端数値を
生じることになる。またこのようにスケーリングされた
バーニア遅延データは、１基準クロックを超過する場合
がある。従って、第７図の端数スケーリングの場合と同
様に、バーニアスケーリングの結果におけるインテグラ
ル値（整数値）は、アダー６７によりイベントカウント
遅延データに整数値の遅延として追加する必要がある。
アダー６７の出力におけるインテグラル部遅延と端数部
遅延は、イベントジェネレータ２４に供給される。
【００４８】第９図は、整数部と端数部の両方を含むス
ケールファクタを使用するポストスケーリングのより具
体的な例を示している。イベントカウント・ステートマ
シン７１は、その一部は、第７図のイベントサムロジッ
ク５２におけるイベントカウント遅延ロジック５３に相
当している。イベントカウント・ステートマシン７１
は、後述するように、全ての前イベントについて累積さ
れた遅延データにおけるインテグラル部（整数部）に基
づいて、バリッドデータエネーブルを生成する。レジス
タ７２は、この例では整数部と端数部で構成されるるス
ケールファクタ（倍率変更係数）を格納している。
【００４９】第９図の本発明の実施例は、基本的にイベ
ントカウント・スケーリング部、イベントバーニア・ス
ケーリング部、およびイベント・スケーリング出力部で
構成されている。イベントカウント・スケーリング部
は、ほぼ第７図のマルチプライヤ（乗算器）５８に相当
し、イベントバーニア・スケーリング部は、第７図のマ
ルチプライヤ（乗算器）５９に相当する。また、イベン
ト・スケーリング出力部は、ほぼ第７図のアダー５７に
相当する。累積したイベントカウントデータに基づいて
生成された、イベントカウント・ステートマシン７１か
らのバリッドデータエネーブルは、レジスタ７９とフリ
ップフロップ８１を介してイベント・スケーリング出力
部に送られ、最終遅延データの整数部であるイベントス
タート信号を生成する。イベント・スケーリング出力部
はさらに、最終的（総合的）な遅延データの端数部デー
タであって、イベントスタート信号に追加すべき遅延タ
イミングを現すイベントバーニアデータも生成する。
【００５０】レジスタ７２からのスケールファクタは、
第９図のイベントカウント・スケーリング部とイベント
バーニア・スケーリング部に供給される。イベントカウ
ント・スケーリング部は、スケーリングカウンタ７３、
およびアダー７４とレジスタ７５で形成するアキュムレ
ータを有している。イベントバーニア・スケーリング部
は、マルチプライヤ７７とレジスタ７８を有している。
イベント・スケーリング出力部は、アダー８２、フリッ
プフロップ８３およびステートマシン８４を有してい
る。特に図示していないが、基準クロックが第９図のそ
れぞれの回路素子に共通に供給されている。
【００５１】この例では、イベントカウント・スケーリ
ング部において、スケールファクタの端数部がアダー７
４に供給されており、スケールファクタの整数部はカウ
ンタ７３に供給されている。イベントバーニア・スケー
リング部では、スケールファクタのフルスケール値（整
数部と端数部）が、マルチプライヤ７７に供給されてい
る。イベントバーニアメモリからのバーニアデータは、
スケールファクタと乗算するように、マルチプライヤ７
７に供給されている。
【００５２】スケールファクタの整数部分は、スケーリ
ングカウンタ７３をプリセットする。これにより、基準
クロックをカウントした値がプリセット値に達したと
き、ターミナルカウント（ＴＣ）パルスが、スケーリン
グカウンタ７３から発生される。例えば、スケールファ
クタの整数部分の値が”３”を示している場合には、ス
ケーリングカウンタ７３は、基準クロックの３パルスを
カウントする毎にターミナルカウントパルスを生成す
る。ターミナルカウントパルスはイベントカウント・ス
テートマシン７１に、クロックイネーブル信号として与
えられる。これにより、ターミナルカウントパルスの数
が、イベントカウント・ステートマシン７１において規
定された累積したイベントカウント値に達したときに、
バリッドデータエネーブルが生成される。
【００５３】スケーリングカウンタ７３からのターミナ
ルカウントパルスは、レジスタ７５と７８にも供給され
ている。上述したように、レジスタ７５とアダー７４は
アキュムレータを形成しているので、レジスタ７５がタ
ーミナルカウントパルスをを受け取る毎に、スケールフ
ァクタの端数部が以前の端数部データに加算される。こ
のように累積した端数部が、例えば１基準クロックサイ
クルのような”１”といった整数値を超過する場合に
は、その結果としてのキャリー信号をスケーリングカウ
ンタ７３に与えて、次のターミナルカウントパルスの発
生を基準クロックサイクル相当時間だけ遅延させる。
【００５４】イベントバーニア・スケーリング部では、
レジスタ７８は、バーニアデータをスケールファクタで
掛けた結果のバーニア値を、イベント・スケーリング出
力部のアダー８２に送出する。従って、イベント・スケ
ーリング出力部のアダー８２は、レジスタ７８からのス
ケーリングされたバーニアデータに、レジスタ（アキュ
ムレータ）７５からの累積した端数部データを加算す
る。加算の結果がオーバーフロー、すなわち整数値を越
える場合には、そのような整数値を示す最上位ビット
（ＭＳＢ）をステートマシン８４に与えることにより、
その整数値により定義される追加の遅延時間を与える。
追加遅延の定義されたタイミングに基づいて、ステート
マシン８４は、イベントジェネレータに供給される第９
図に示されるようなイベントスタート信号またはバリッ
ドデータエネーブルを発生する。スケーリングされたイ
ベントバーニアの端数部は、イベント・スケーリング出
力部から発生され、イベントジェネレータに供給され
る。
【００５５】第１０図は、スケーリングファクタが整数
部分と端数部分の両方を含む端数ポストスケーリングを
イベントテストシステムに適用した他の実施例を示すブ
ロック図である。上述のように、第９図の実施例ではマ
ルチプライヤ（乗算器）７７を有しており、このマルチ
プライヤにはスケールファクタのフルスケール値が供給
されている。従って、そのようなフルスケール値の乗算
動作は、その実施に多大なロジック（ハードウエア等）
を必要とする。それとは異なり、第１０図の方法では、
イベントバーニア・スケーリング部において、バーニア
データの乗算を、整数部動作と端数部動作に分離して実
施することにより、ロジックを簡略にしている。
【００５６】第１０図のイベントカウント・ステートマ
シン７１とイベントカウント・スケーリング部は、第９
図のそれと同様であり、全ての前イベントを通じて累積
した遅延データのインテグラル部（整数部）に基づいて
バリッドデータエネーブルを生成する。バリッドデータ
エネーブルは、イベントスタート信号を生成するため
に、フリップフロップ７９およびフリップフロップ９１
ー９３を介して、イベント・スケーリング出力部のステ
ートマシン８４に送信される。レジスタ７２は、整数部
と端数部で構成するスケールファクタを格納している。
【００５７】第１０図のイベントカウント・スケーリン
グ部は、スケーリングカウンタ７３が、イベント・スケ
ーリング出力部のコンパレータ（比較器）９９にカウン
トデータＣＮＴを供給するという点で、第９図の場合と
異なる。イベントカウント・スケーリング部の他の相異
点は、スケーリングカウンタ７３がイベントバーニア・
スケーリング部のアキュムレータに、モードコントロー
ル（ＭＯＤＥ）信号を供給することである。第９図の例
にあるように、アダー７４とレジスタ７５がアキュムレ
ータを形成している。イベントカウント・スケーリング
部は、イベントバーニア・スケーリング部で増加した部
品に対応して、そのリタイミングのために、追加のフリ
ップフロップ９４ー９６を有している。
【００５８】イベントバーニア・スケーリング部は、マ
ルチプライヤ（乗算器）１０５、フリップフロップ１０
７、レジスタ１１１、アダー（加算器）１０６とレジス
タ１０８とで形成したバーニア・アキュムレータ、フリ
ップフロップ１１２、アダー１１３、およびフリップフ
ロップ１０２を有している。アキュムレータは、スケー
リングカウンタ７３からモードコントロール信号を受け
取る。イベントメモリからのバーニアデータは、マルチ
プライヤ１０５とアダー１０６（バーニアアキュムレー
タ）に供給されている。マルチプライヤ１０５はまた、
レジスタ７２からスケールファクタの端数部を受け取
る。
【００５９】イベント・スケーリング出力部は、上述し
たコンパレータ９９とステートマシン８４、そしてアダ
ー８２、フリップフロップ８３、９７、９８、１０１を
有している。コンパレータ９９は、スケーリングカウン
タ７３からカウンタデータＣＮＴを受け取り、またイベ
ントバーニア・スケーリング部から累積したバーニアデ
ータの最上位ビット（ＭＳＢ）より得られたオーバーフ
ロー信号を受け取り、それらを比較する。ステートマシ
ン８４は、イベントカウント・ステートマシン７１から
のバリッドデータエネーブルと、コンパレータ９９の出
力（整数遅延エネーブル）を受ける。イベントスタート
信号は、アダー８２による加算の結果がキャリー信号
（ＭＳＢ）を伴う場合には、１基準クロックサイクル時
間だけ追加して遅延される。もしキャリー信号が１以上
の数を示すとき、例えばＭＳＢが複数のビットの場合に
は、その数値に相当する基準クロックサイクル数の遅延
が、イベントスタート信号を生成する前に追加される。
【００６０】第１０図では、レジスタ７２からのスケー
ルファクタは、上述のイベントカウント・スケーリング
部とイベントバーニア・スケーリング部にそれぞれ供給
されている。この例では、イベントカウント・スケーリ
ング部では、スケールファクタの端数部がアダー７４
（アキュムレータ）に供給されており、スケールファク
タのインテグラル部（整数部）はスケーリングカウンタ
７３に供給されている。イベントバーニア・スケーリン
グ部においては、第９図の例と異なり、スケールファク
タの端数部のみがマルチプライヤ（乗算器）１０５に供
給されている。イベントバーニアメモリからのバーニア
データは、マルチプライヤ１０５に供給され、そこでス
ケールファクタの端数部と乗算される。さらにバーニア
データは、バーニアアキュムレータ（アダー１０６）に
も供給され、スケールファクタの整数部で定義される基
準クロック数だけ累積される。
【００６１】スケールファクタの整数部の値を、スケー
リングカウンタ７３をプリセットすることにより、カウ
ント値がプリセット値に達する度に、ターミナルカウン
ト（ＴＣ）パルスが生成される。例えば、スケールファ
クタの整数部が”３”である場合は、スケーリングカウ
ンタ７３は、基準クロックパルスを３個数える度にター
ミナルカウントパルスを発生する。ターミナルカウント
パルスはイベントカウント・ステートマシン７１にクロ
ックエネーブルとして供給され、ターミナルカウントパ
ルス数がステートマシン７１で特定するイベントカウン
ト値に達すると、バリッドデータエネーブルが発生され
る。
【００６２】スケーリングカウンタ７３からのターミナ
ルカウントパルスは、レジスタ７５にも供給されてい
る。上述したように、レジスタ７５とアダー７４はアキ
ュムレータを形成しているので、レジスタ７５がターミ
ナルカウントパルスを受ける毎に、スケールファクタの
端数部はその前の端数部に加算される。このようにして
累積した端数部が、例えば”１”（１基準クロックサイ
クル）のような整数を超過する場合は、ターミナルカウ
ントパルスの発生を１基準クロックサイクル時間だけ追
加して遅延させるためにキャリー信号がスケーリングカ
ウンタ７３に与えられる。
【００６３】イベントバーニア・スケーリング部では、
上述したように、イベントバーニアメモリからのバーニ
アデータが、スケールファクタの端数部と乗算されるよ
うに、マルチプライヤ１０５に供給されている。マルチ
プライヤ１０５は、スケールファクタの端数部のみ取り
扱うので、乗算に関わるビット数は第９図のマルチプラ
イヤ７７の場合と比較して減少させることが可能であ
る。バーニアデータは又、アダー１０６とレジスタ１０
８により形成されるバーニアアキュムレータにより、基
準クロックサイクル毎に累積される。ベーニアアキュム
レータは、整数乗算とは単にその整数値で現される回数
だけ加算することであるとの事実に基づき、バーニア乗
算の整数部分の計算を、加算を繰り返すことにより実施
する。
【００６４】スケーリングカウンタ７３のそれぞれのス
ケールカウント動作の開始時点において、スケーリング
カウンタ７３からのモードコントロール（ＭＯＤＥ）信
号により、バーニアアキュムレータを初期化する。すな
わち、スケーリングカウンタ７３へのスケールファクタ
の整数部が”３”である前例では、基準クロックの各３
サイクル毎に、モードコントロール信号がそれぞれ発生
される。このモードコントロール信号は、バーニアアキ
ュムレータをリセットする。バーニアアキュムレータの
オーバーフロー（ＭＳＢ）値は、コンパレータ（比較
器）９９に供給され、そこでスケーリングカウンタ７３
からのカウントデータと比較される。比較した結果（整
数遅延エネーブル）は、ステートマシン８４に供給さ
れ、それによりバリッドデータエネーブルの遅延時間を
決定する。
【００６５】累積されたバーニアデータと乗算されたバ
ーニアデータは、アダー１１３によって加算され、その
結果がイベント・スケーリング出力部のアダー８２に供
給される。イベント・スケーリング出力部のアダー８２
は、レジスタ７５からのイベントカウントデータの累積
した端数部と、アダー１１３からスケーリングされたバ
ーニアデータを加算する。アダー８２による加算結果が
オーバーフローを生ずる場合、すなわち整数値を含有す
る場合には、そのような整数値を示す最上位ビット（Ｍ
ＳＢ）をステートマシン８４に供給して、その整数値に
よって定義される追加遅延を付与する。ステートマシン
８４は、コンパレータ９９の出力によって規定される遅
延時間と、最上位ビットＭＳＢにより規定される追加遅
延とに基づいて、イベントスタート信号を生成してイベ
ントジェネレータに供給する。
【００６６】第１１図は、スケーリングファクタが整数
部のみで構成されている本発明のポストスケーリングを
イベントテストシステムにおいて適用するための構成例
を示すブロック図である。第１１図の実施例はその構成
は、第１０図の実施例より単純である。なぜならスケー
ルファクタの端数部についてのスケーリング動作を伴わ
ないからである。第１２図（Ａ）ー第１２図（Ｇ）は、
第１１図のスケーリング動作を示すタイミングチャート
である。
【００６７】第１１図の例では、スケールファクタは整
数部分しか含まないので、第１０図の例におけるイベン
トスケーリングのためのアキュムレータは、この実施例
は有していない。イベントカウント・ステートマシン７
１は、スケーリングカウンタ７３からのターミナルカウ
ント（ＴＣ）パルスと同期してそのカウント値を増加
し、全ての前イベントについて累積された遅延データの
整数部に基づいて、バリッドデータエネーブルを発生す
る。バリッドデータエネーブルは、フリップフロップ７
９、９１、９３を介してイベント・スケーリング出力部
内のＡＮＤ回路９０に与えられ、これによりイベントス
タート信号が生成される。
【００６８】第１１図のイベントカウント・スケーリン
グ部では、スケーリングカウンタ７３は、イベント・ス
ケーリング出力部のコンパレータ９９にカウントデータ
ＣＮＴを与える。第１１図のイベントバーニア・スケー
リング部は、アダー１０６とレジスタ１０８により形成
するバーニアアキュムレータを有している。スケーリン
グカウンタ７３は、このバーニアアキュムレータをリセ
ットするために、バーニアアキュムレータにモードコン
トロール（ＭＯＤＥ）信号を供給する。イベントバーニ
アメモリからのバーニアデータは、バーニアアキュムレ
ータに供給されている。
【００６９】第１１図のイベント・スケーリング出力部
は、スケーリングカウンタ７３からカウントデータを受
けるコンパレータ（比較器）９９を有しており、カウン
トデータと、イベントバーニア・スケーリング部からの
累積したバーニアデータのキャリー信号（ＭＳＢ）を比
較する。ＡＮＤ回路９０は、イベントカウント・ステー
トマシン７１からのバリッドデータエネーブルとコンパ
レータ９９の出力（整数遅延エネーブル）とを基にし
て、イベントスタート信号を発生する。イベントスター
ト信号は、アダーによる加算結果がキャリー信号（ＭＳ
Ｂ）を伴う場合には、１基準クロックサイクルだけ遅延
時間が追加される。上述したように、キャリー信号が１
以上の数を、例えばＭＳＢの複数ビットにより表示して
いる場合は、その数に相当する基準クロックサイクルの
遅延が、イベントスタート信号に追加される。
【００７０】第１１図のイベントカウント・スケーリン
グ部を再び参照すると、インテグラル部のみで構成する
スケールファクタが、スケーリングカウンタ７３に供給
されている。レジスタ７２からのスケールファクタは、
スケーリングカウンタ７３をプリセットし、これにより
カウント値がプリセットされた整数値に達する毎にター
ミナルカウント（ＴＣ）パルスが生成される。例えば、
スケールファクタが”３”のとき、スケーリングカウン
タ７３は、基準クロックを３カウントする度に、ターミ
ナルカウントパルスを生成する。ターミナルカウントパ
ルスはイベントカウント・ステートマシン７１にクロッ
ク信号として与えられる。イベントカウント・ステート
マシン７１は、ターミナルカウントパルス毎に進行し、
その計数値が特定の累積したイベントカウント値に達す
ると、バリッドデータエネーブルを発生する。
【００７１】上述したように、イベントバーニア・スケ
ーリング部においては、アダー１０６とレジスタ１０８
により形成するアキュムレータは、イベントバーニアメ
モリからバーニアデータを受け取る。バーニアデータ
は、スケールファクタの整数値により定義される回数だ
け、各基準クロックサイクル毎に累積される。これは、
整数乗算が、バーニアデータを整数回加算することであ
るからである。
【００７２】このような累積動作は、各スケーリングの
開始においてアキュムレータを初期化するためのスケー
リングカウンタ７３からのモードコントロール（ＭＯＤ
Ｅ）信号により制御されている。スケーリングカウンタ
７３をプリセットするスケールファクタの整数部の値
が”３”である前述の例では、モードコントロール信号
はそれぞれ３個の基準クロックパルス毎に生成され、ア
キュムレータをリセットする。その結果アキュムレータ
は、バーニアデータを３回加算、すなわちスケールファ
クタにより規定する整数値の回数だけ加算する。このよ
うに累積されたバーニアデータのオーバーフロー（ＭＳ
Ｂ）値は、コンパレータ９９に供給されており、スケー
リングカウンタ７３からのカウントデータと比較され
る。比較結果は、バリッドデータエネーブルの遅延時間
を決定するためにＡＮＤ回路９０に供給される。累積し
たバーニアデータの端数部は、イベント・スケーリイン
グ出力部の出力端から送出される。
【００７３】上記の第１１図の実施例の動作を、第１２
図（Ａ）ー第１２図（Ｇ）のタイミングチャートを参照
して説明する。この例では、スケールファクタが整数
の”３”であること、すなわち現在イベントのデルタ時
間を３倍に拡大する場合を想定している。従って、第１
２図（Ａ）の基準クロックを３個カウントする毎に、ス
ケーリングカウンタ７３はターミナルカウント（ＴＣ）
パルスを発生する。また、第１１図のイベントカウント
・ステートマシン７１は、３個のエネーブルパルス、す
なわち３個のターミナルカウントパルスを受け取る毎
に、バリッドデータエネーブルを生成すると想定する。
従って、第１２図（Ｆ）のバリッドデータエネーブルが
イベントカウント・ステートマシン７１により発生され
る。スケーリングカウンタ７３はさらに、基準クロック
に同期して第１２図（Ｂ）のカウントデータ（スケール
サイクルカウント）を送出する。カウントデータは第１
１図のコンパレータ９９に供給される。
【００７４】イベントバーニア・スケーリング部のバー
ニアアキュムレータは、スケールファクタの定義する数
だけ、すなわちこの場合は第１２図（Ｃ）にあるように
３回だけ、バーニアデータを加算する。スケーリングカ
ウンタ７３からのモードコントロール信号は、アキュム
レータによる累積動作を開始する前に、３基準クロック
毎にアキュムレータをリセットする。累積されたバーニ
アデータは、レジスタ１１２においてスケーリングカウ
ンタ７３からのターミナルカウント（ＴＣ）パルスによ
ってエネーブルされるので、イベントバーニア・スケー
リング部は、第１２図（Ｄ）の累積されたバーニアデー
タを発生し、そのバーニアデータはイベントジェネレー
タに供給される。コンパレータ９９は、スケーリングカ
ウンタ７３からのカウントデータ（スケールサイクルカ
ウント）と、累積されたバーニアデータの最上位ビット
（ＭＳＢ）を比較して、両データがマッチするときは、
第１２図（Ｅ）のマッチ信号（整数遅延エネーブル）を
発生する。従って、ＡＮＤ回路９０は、第１２図（Ｆ）
のバリッドデータエネーブルと第１２図（Ｅ）のマッチ
信号を受け取り、その両者のタイミングと同期したイベ
ントスタート信号を第１２図（Ｇ）のように発生し、イ
ベントジェネレータに供給する。
【００７５】第１３図は、第１０図に示すような端数ポ
ストスケーリングにおけるイベントカウント・スケーリ
ング部の構成例を示したブロック図である。このブロッ
ク図では、イベントカウント・スケーリング部の整数部
はスケーリングカウンタ１２３とコンパレータ１２４と
で構成されている。スケーリングカウンタ１２３は、ス
ケールファクタの整数部の値に基づいて、イベントカウ
ントロジックに整数回の待機状態を挿入するためのアッ
プカウンタである。コンパレータ１２４は、レジスタ７
２からのスケールファクタの整数部と、カウンタ１２３
からのカウントデータを比較する。両データがマッチす
ると、コンパレータ１２４は、マッチ信号すなわちター
ミナルカウント（ＴＣ）パルスを発生する。第１０図に
示すようなイベントカウント・ステートマシンは、コン
パレータ１２４がターミナルカウントを出力するまでは
進行しない。スケーリングカウンタ１２３のカウントデ
ータ（スケールサイクルカウント）は、イベント・スケ
ーリング出力部に供給されており、そこで整数遅延エネ
ーブル（第１０図のコンパレータ９９からのマッチ信
号）を発生するための適切な遅延を決定するために用い
られる。
【００７６】イベントカウント・スケーリング部の端数
部は、演算ユニット１２８とレジスタ１２１で構成する
アキュムレータにより構成されている。アキュムレータ
は、スケールファクタの端数部を受け取り、その端数部
をターミナルカウントパルス毎に加算する。この累積の
結果生じるキャリー信号は、追加の基準クロック遅延を
挿入するために、スケーリングカウンタ１２３に戻され
る。累積データは、最終バーニアデータ計算で使用する
ために、イベント・スケーリング出力部へ供給される。
【００７７】第１４図は、第１１に示すような整数ポス
トスケーリングに使用するイベントカウント・スケーリ
ング部のさらに別の例を示したブロック図である。この
例では、スケールファクタが整数部のみで構成されたイ
ベントカウント用の整数スケーリングを示している。第
１４図の構成は、端数イベントカウントスケーリングを
対象とした第１３図のものと類似している。基本的な違
いは、遅延動作における端数部を全て取り除いた点にあ
る。例えば、スケールファクタの端数部の累積のための
アキュムレータを有しない。
【００７８】第１５図は、第１０図に示すような端数ポ
ストスケーリングにおけるイベントバーニア・スケーリ
ング部の構成例を示したブロック図である。第１５図の
構成は、基本的に第１０図のイベントバーニア・スケー
リング部と類似している。このブロック図は、端数部と
整数部で構成されている。バーニアスケーリングの端数
部には、マルチプライヤ（乗算器）１３１を有し、この
マルチプライヤ１３１はスケールファクタの端数部を受
けて、バーニアデータを乗算する。第１０図で述べたよ
うに、スケールファクタの端数部のみがマルチプライヤ
１３１に使用されているので、これに伴うロジックは、
第９図に示すようなフルスケールの乗算に必要とされる
ロジックよりも減少させることができる。
【００７９】バーニアスケーリングの整数部は、演算ユ
ニット１３４で構成するアキュムレータと、レジスタ１
３５とを有している。この整数部はさらに、アキュムレ
ータエネーブル信号により制御されるクロック・エネー
ブル・レジスタ１３６を有している。アキュムレータ
は、スケールファクタの各整数値を、基準クロック毎に
整数値に相当する回数だけ加算する。ＡＬＵコントロー
ルは、第１０図のターミナルカウントの終了あるいはモ
ードコントロール信号により、アキュムレータをリセッ
トする。アキュムレータ・エネーブルは、クロック・エ
ネーブル・レジスタ１３６が、各ターミナルカウントの
終了時点で、スケーリングされたバーニア値を格納でき
るようにする。
【００８０】整数部バーニアスケーリングの結果には、
整数遅延値と端数遅延値の両方を有している。整数遅延
値は基準クロックの整数倍データを現し、端数遅延値は
基準クロック周期の端数を現す。この整数部バーニアス
ケーリングの結果生じた端数遅延値を、演算ユニット１
３７により、イベントバーニア・スケーリング部の端数
部の演算結果に加算して、スケーリングされたバーニア
データを生成する。累積したバーニアデータに生じるオ
ーバーフロー値は、第１０図のコンパレータ９９に送ら
れる。
【００８１】第１６図は、第１１図の整数ポストスケー
リングに使用するイベントバーニア・スケーリング部の
さらに別の構成例を示したブロック図である。この例は
スケールファクタが整数値だけで構成される場合のバー
ニア整数スケーリングとして用いる構成を示す。第１６
図の構成例は、第１５図のイベントカウント・スケーリ
ング部の構成と類似している。基本的な違いは、遅延動
作における端数部を全て取り除いてある点にある。例え
ば、スケールファクタの端数部のためのマルチプライヤ
を有していない。
【００８２】好ましい実施例しか明記していないが、上
述した開示に基づき、添付した請求の範囲で、本発明の
精神と範囲を離れることなく、本発明の様々な形態や変
形が可能である。
【００８３】
【発明の効果】本発明によれば、イベント型半導体テス
トシステムは、半導体デバイスを評価するために、イベ
ントメモリに蓄えたイベントデータに基づいて様々なタ
イミングのイベントを生成することができる。それぞれ
のイベントのタイミングは、最後（直前）のイベントか
らの時間差（デルタ時間）で定義される。さらにイベン
ト間のデルタ時間は、基準クロック周期の整数倍データ
と基準クロック周期の端数データの組み合わせで定義さ
れる。本発明のイベントテストシステムは、スケールフ
ァクタ（倍率変更係数）に基づいて、現在イベントの遅
延時間を変更することにより現在イベントを生成するた
めの遅延時間（デルタ時間）をスケーリングすることが
できる。本発明のイベントテストシステムにおけるスケ
ーリング動作は、整数部と端数部とを有するスケールフ
ァクタに基づいて行われる。他の様態においては、イベ
ントテストシステムのスケーリング動作は、整数部のみ
を有するスケールファクタに基づいて行われる。
【図面の簡単な説明】
【図１】本発明のイベント型テストシステムの基本構成
を示した概念的ブロック図である。
【図２】隣接する２つのイベント間の遅延時間（デルタ
時間）を記述するための、イベントカウントとイベント
バーニアの各データの関係を示したタイミングチャート
である。
【図３】イベント型テストシステムのイベントサミング
とスケーリングの概念を示すために、様々なイベントと
基準クロックとのタイミング関係を示したタイミングチ
ャートである。
【図４】サミング機能の前段にスケーリング機能を設け
た構成である本発明のプリスケーリングの基本構成を示
すブロック図である。
【図５】本発明により整数プリスケーリングまたは端数
プリスケーリングを行うための回路構成の例を示したブ
ロック図である。
【図６】本発明において、サミング機能の後段にスケー
リング機能を設けた構成であるポストスケーリングの基
本構成を示すブロック図である。
【図７】スケールファクタ（倍率変更係数）が整数部分
と端数部分の両方を含む端数ポストスケーリング機能を
イベントテストシステムに応用する場合の回路構成を示
したブロック図である。
【図８】スケールファクタが整数部のみである整数ポス
トスケーリング機能をイベントテストシステムに応用す
る場合の回路を構成した例を示したブロック図である。
【図９】スケールファクタ（倍率変更係数）が整数部分
と端数部分の両方を含む端数ポストスケーリング機能を
イベントテストシステムに応用する場合のより詳細な実
施例を示すブロック図である。
【図１０】スケールファクタが整数部と端数部の両方を
含む端数ポストスケーリングをイベントテストシステム
に応用する場合の他の実施例を示したブロック図であ
る。
【図１１】スケールファクタが整数部のみである整数ポ
ストスケーリング機能をイベントテストシステムに応用
する場合の回路構成の例を示したブロック図である。
【図１２】（Ａ）から（Ｇ）は、第１１図の実施例に示
した本発明における整数ポストスケーリングのスケーリ
ング動作例を示すタイミングチャートである。
【図１３】本発明における第９図と第１０図の端数ポス
トスケーリングにおいて使用するイベントカウント・ス
ケーリング部の構成とその動作を示すブロック図であ
る。
【図１４】本発明における第１１図の整数ポストスケー
リングにおいて使用するイベントカウント・スケーリン
グ部の構成とその動作を示すブロック図である。
【図１５】本発明における第９図と第１０図の端数ポス
トスケーリングにおいて使用するイベントバーニア・ス
ケーリング部の構成とその動作を示すブロック図であ
る。
【図１６】本発明における第１１図の整数ポストスケー
リングにおいて使用するイベントバーニア・スケーリン
グ部の構成とその動作を示すブロック図である。
【符号の説明】
１２ ホストコンピュータ １３ バスインタフェース １４ システムバス １５ 内部バス １７ フェイルメモリ １８ アドレスコントロールロジック ２０ イベントカウントメモリ ２１ イベントバーニアメモリ ２２ イベントサミング・スケーリングロジック ２４ イベントジェネレータ ２６ ピンエレクトロニクス ２８ 被試験半導体デバイス（ＤＵＴ）

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 被試験電子デバイス（ＤＵＴ）にテスト
    信号を与えて、そのＤＵＴの出力信号をストローブ信号
    のタイミングで評価することにより、そのＤＵＴを試験
    するイベント型テストシステムにおいて、 イベントのタイミングデータ中の基準クロック周期の整
    数倍データ（インテグラル部データ）で形成されたイベ
    ントカウントデータを格納するためのイベントカウント
    メモリと、 イベントのタイミングデータ中の基準クロック周期の端
    数データ（フラクショナル部データ）で形成されたイベ
    ントバーニアデータを格納するためのイベントバーニア
    メモリと、 上記タイミングデータを読み出すためにそのイベントカ
    ウントメモリとイベントバーニアメモリをアクセスする
    為のアドレスデータを生成するためのアドレスシーケン
    サと、 所定の基準点に対する各イベントの総合時間長を生成す
    るために、スケールファクタに基づいて、タイミングデ
    ータを加算および変更するためのサミング・スケーリン
    グロジックであり、そのサミング・スケーリングロジッ
    クは、上記加算および変更動作にともなう端数データの
    合計が基準クロック周期を超過する毎に、１基準クロッ
    ク周期に相当する追加遅延を供給するための遅延手段を
    有し、 上記テスト信号またはストローブ信号を形成するため
    に、上記総合時間長に基づいてそれぞれのイベントを生
    成するためのイベントジェネレータ回路と、テストプロ
    グラムによってイベント型テストシステムの全体の動作
    を制御するためのホストコンピュータと、 を有して構成され、上記タイミングデータは２つの隣接
    するイベント間の時間差であるイベント型テストシステ
    ム。
  2. 【請求項２】 上記サミング・スケーリングロジック
    は、 スケールファクタに基づいてイベントカウントデータを
    スケーリングするためのイベントカウント・スケーリン
    グロジックと、 そのスケールファクタに基づいてイベントバーニアメモ
    リからのバーニアデータをスケーリングするためのイベ
    ントバーニア・スケーリングロジックと、 そのイベントカウント・スケーリングロジックからのタ
    ーミナルカウントパルスに応答して出力信号を発生する
    ためのイベントカウント・ステートマシンと、 上記イベントカウント・スケーリングロジックからのス
    ケーリングされたデータと、イベントバーニア・スケー
    リングロジックからのスケーリングされたデータと、イ
    ベントカウント・ステートマシンからの出力信号にそれ
    ぞれ基づいて、現在イベントのスケーリングされた総合
    遅延を計算するためのイベントスケーリング出力ロジッ
    クと、 により構成される請求項１に記載のイベント型テストシ
    ステム。
  3. 【請求項３】 上記タイミングデータをスケーリングす
    るための上記スケールファクタは整数部分と端数部分を
    有する請求項１に記載のイベント型テストシステム。
  4. 【請求項４】 上記タイミングデータをスケーリングす
    るための上記スケールファクタは整数部分のみを有する
    請求項１に記載のイベント型テストシステム。
  5. 【請求項５】 上記イベントカウント・スケーリングロ
    ジックは、 上記スケールファクタの整数部分が与えられ、そのスケ
    ールファクタの整数部分により規定される数の回数につ
    いて上記基準クロックをカウントし、所定数の基準クロ
    ックをカウントする毎にターミナルカウントパルスを発
    生するためのスケーリングカウンタと、 上記スケールファクタの端数部分が与えられ、そのスケ
    ーリングカウンタからのターミナルカウントパルスを受
    ける毎にそのスケールファクタの端数部分を累積するた
    めのアキュムレータと、 を有し、上記アキュムレータにより作成された累積した
    データが基準クロックの１サイクルを越えるときは、基
    準クロックの１サイクルの遅延時間を、基準クロックを
    カウントする上記スケーリングカウンタに追加するため
    のキャリー信号を生成する請求項３に記載のイベント型
    テストシステム。
  6. 【請求項６】 上記イベントバーニア・スケーリングロ
    ジックは、 上記イベントバーニアメモリからのバーニアデータが与
    えられ、上記整数部分と端数部分の両方を有するスケー
    ルファクタにより上記バーニアデータを乗算するための
    マルチプライヤを有する請求項５に記載のイベント型テ
    ストシステム。
  7. 【請求項７】 上記イベントスケーリング出力ロジック
    は、 上記イベントバーニア・スケーリングロジックのマルチ
    プライヤからの乗算データとイベントカウント・スケー
    リングロジックのアキュムレータからの累積されたデー
    タを合計するためのアダーと、 上記イベントジェネレータに供給するためのイベントス
    タート信号を生成するための上記イベントカウント・ス
    テートマシンからの出力信号が与えられ、そのイベント
    スタート信号を発生するためのステートマシンと、 により構成され、上記アダーにより生成された加算結果
    が基準クロックの１サイクルを越えるときは、そのアダ
    ーは基準クロックの１サイクルの遅延時間を、上記イベ
    ントスタート信号を発生するステートマシンに追加する
    ためのキャリー信号を生成する請求項６に記載のイベン
    ト型テストシステム。
  8. 【請求項８】 上記イベントカウント・スケーリングロ
    ジックにおけるアキュムレータは演算ユニットとレジス
    タで構成され、上記イベントカウント・スケーリングロ
    ジックにおけるバーニアアキュムレータは演算ユニット
    とレジスタで構成される請求項７に記載のイベント型テ
    ストシステム。
  9. 【請求項９】 上記イベントカウント・スケーリングロ
    ジックは、 上記スケールファクタの整数部分が与えられ、そのスケ
    ールファクタの整数部分により規定される数の回数につ
    いて上記基準クロックをカウントし、所定数の基準クロ
    ックをカウントする毎にターミナルカウントパルスとモ
    ードコントロール信号を発生するためのスケーリングカ
    ウンタであり、そのスケーリングカウンタはさらに基準
    クロックと同期してカウントデータを生成し、 上記スケールファクタの端数部分が与えられ、そのスケ
    ーリングカウンタからのターミナルカウントパルスを受
    ける毎にそのスケールファクタの端数部分を累積するた
    めのアキュムレータと、 を有し、上記アキュムレータにより作成された累積した
    データが基準クロックの１サイクルを越えるときは、基
    準クロックの１サイクルの遅延時間を基準クロックをカ
    ウントする上記スケーリングカウンタに追加するための
    キャリー信号を上記アキュムレータが生成する請求項３
    に記載のイベント型テストシステム。
  10. 【請求項１０】 上記イベントバーニア・スケーリング
    ロジックは、 イベントバーニアメモリからバーニアデータが与えら
    れ、そのバーニアデータを整数部分と端数部分の両方を
    有するスケールファクタにより乗算するためのマルチプ
    ライヤと、 上記スケールファクタの整数部分に規定される回数につ
    いて上記基準クロックのタイミングでそのバーニアデー
    タを累積するためのバーニアアキュムレータであり、そ
    のバーニアアキュムレータは上記モードコントロール信
    号によりリセットされ、 そのバーニアアキュムレータからの累積されたバーニア
    データと上記マルチプライヤからの乗算されたデータを
    加算するためのアダーにより構成される請求項９に記載
    のイベント型テストシステム。
  11. 【請求項１１】 上記イベントスケーリング出力ロジッ
    クは、 上記イベントバーニア・スケーリングロジックのアキュ
    ムレータからの累積したデータと上記イベントバーニア
    ・スケーリングロジックのアダーからの加算されたデー
    タとを合計するためのアダーと、 上記イベントバーニア・スケーリングロジックの上記ス
    ケーリングカウンタからのカウントデータが与えられ、
    そのカウントデータと上記バーニアアキュムレータから
    のオーバーフローデータを比較し、両者が一致するとき
    は一致信号を発生する比較器と、 上記比較器からの一致信号と上記イベントカウント・ス
    テートマシンからの出力信号が与えられ、上記イベント
    ジェネレータに供給するイベントスタート信号を発生す
    るためのステートマシンと、 により構成され、上記アダーにより生成された加算結果
    が基準クロックの１サイクルを越えるときは、そのアダ
    ーは基準クロックの１サイクルの遅延時間を上記イベン
    トスタート信号を発生するステートマシンに追加するた
    めのキャリー信号を生成する請求項１０に記載のイベン
    ト型テストシステム。
  12. 【請求項１２】 上記イベントカウント・スケーリング
    ロジックにおけるアキュムレータは演算ユニットとレジ
    スタで構成され、上記イベントカウント・スケーリング
    ロジックにおけるバーニアアキュムレータは演算ユニッ
    トとレジスタで構成される請求項１１に記載のイベント
    型テストシステム。
  13. 【請求項１３】 上記イベントカウント・スケーリング
    ロジックは、上記スケールファクタが与えられ、そのス
    ケールファクタにより規定される数の回数について上記
    基準クロックをカウントし、所定数の基準クロックをカ
    ウントする毎にターミナルカウントパルスとモードコン
    トロール信号を発生するためのスケーリングカウンタで
    あり、そのスケーリングカウンタはさらに基準クロック
    と同期してカウントデータを生成する請求項４に記載の
    イベント型テストシステム。
  14. 【請求項１４】 上記イベントバーニア・スケーリング
    ロジックは、上記スケールファクタの整数部分に規定さ
    れる回数について上記基準クロックのタイミングでその
    バーニアデータを累積するためのバーニアアキュムレー
    タであり、そのバーニアアキュムレータは上記モードコ
    ントロール信号によりリセットされる請求項１３に記載
    のイベント型テストシステム。
  15. 【請求項１５】 上記イベントスケーリング出力ロジッ
    クは、 上記イベントバーニア・スケーリングロジックの上記ス
    ケーリングカウンタからのカウントデータが与えられ、
    そのカウントデータと上記バーニアアキュムレータから
    のオーバーフローデータを比較し、両者が一致するとき
    は一致信号を発生する比較器と、 上記比較器からの一致信号と上記イベントカウント・ス
    テートマシンからの出力信号が与えられ、上記イベント
    ジェネレータに供給するイベントスタート信号を発生す
    るためのアンド回路とにより構成される請求項１４に記
    載のイベント型テストシステム。
  16. 【請求項１６】 上記ＤＵＴに与えたテスト信号の結果
    としてのそのＤＵＴの出力信号をストローブ信号のタイ
    ミングで期待値と比較してその結果の不良情報を格納す
    るためのフェイルメモリをさらに有する請求項１に記載
    のイベント型テストシステム。
  17. 【請求項１７】 上記ＤＵＴと上記イベントジェネレー
    タの間にさらにピンエレクトロニクスを有する請求項１
    に記載のイベント型テストシステム。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100506771B1 (ko) * 1999-09-25 2005-08-10 가부시키가이샤 어드밴티스트 이벤트 기반 반도체 테스트 시스템
JP2010519527A (ja) * 2007-03-30 2010-06-03 ミツビシ・エレクトリック・アールアンドディー・センター・ヨーロッパ・ビーヴィ 時間遅延測定

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6678643B1 (en) * 1999-06-28 2004-01-13 Advantest Corp. Event based semiconductor test system
US6377065B1 (en) * 2000-04-13 2002-04-23 Advantest Corp. Glitch detection for semiconductor test system
US6404218B1 (en) * 2000-04-24 2002-06-11 Advantest Corp. Multiple end of test signal for event based test system
US6859902B1 (en) * 2000-10-02 2005-02-22 Credence Systems Corporation Method and apparatus for high speed IC test interface
DE50210978D1 (de) * 2001-03-15 2007-11-08 Bosch Gmbh Robert Verfahren und vorrichtung zur bildung von taktimpulsen in einem bussystem mit wenigstens einem teilnehmer, bussystem und teilnehmer
US7171602B2 (en) * 2001-12-31 2007-01-30 Advantest Corp. Event processing apparatus and method for high speed event based test system
WO2003085706A1 (en) * 2002-04-11 2003-10-16 Advantest Corporation Manufacturing method and apparatus to avoid prototype-hold in asic/soc manufacturing
US7089135B2 (en) * 2002-05-20 2006-08-08 Advantest Corp. Event based IC test system
TWI284743B (en) * 2002-07-13 2007-08-01 Advantest Corp Event pipeline and summing method and apparatus for event based test system
US6879927B1 (en) * 2003-07-21 2005-04-12 Credence Systems Corporation Communication interface for virtual IC tester
US7615990B1 (en) 2007-06-28 2009-11-10 Credence Systems Corporation Loadboard enhancements for automated test equipment
GB2536318B (en) * 2015-09-09 2018-02-14 Imagination Tech Ltd Synchronising devices

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5282213A (en) * 1991-01-02 1994-01-25 Compaq Computer Corporation Computer-based logic analyzer timing and analysis system
US5740086A (en) * 1996-01-11 1998-04-14 Advantest Corp. Semiconductor test system linked to cad data
US6226765B1 (en) * 1999-02-26 2001-05-01 Advantest Corp. Event based test system data memory compression

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100506771B1 (ko) * 1999-09-25 2005-08-10 가부시키가이샤 어드밴티스트 이벤트 기반 반도체 테스트 시스템
JP2010519527A (ja) * 2007-03-30 2010-06-03 ミツビシ・エレクトリック・アールアンドディー・センター・ヨーロッパ・ビーヴィ 時間遅延測定

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