JP2000312468A - スイッチング・レギュレータ制御回路 - Google Patents
スイッチング・レギュレータ制御回路Info
- Publication number
- JP2000312468A JP2000312468A JP11116644A JP11664499A JP2000312468A JP 2000312468 A JP2000312468 A JP 2000312468A JP 11116644 A JP11116644 A JP 11116644A JP 11664499 A JP11664499 A JP 11664499A JP 2000312468 A JP2000312468 A JP 2000312468A
- Authority
- JP
- Japan
- Prior art keywords
- regulator
- voltage
- lpf
- noise
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 ＳＷレギュレータを複数個、誤動作なく動作
させること。 【解決手段】ブリーダ抵抗とエラー・アンプの入力の間
にロー・パス・フィルタを挿入し、ブリーダ抵抗にのる
ノイズを除去することで誤動作を防止する。
させること。 【解決手段】ブリーダ抵抗とエラー・アンプの入力の間
にロー・パス・フィルタを挿入し、ブリーダ抵抗にのる
ノイズを除去することで誤動作を防止する。
Description
【０００１】
【発明の属する技術分野】この発明は、２個以上のスイ
ッチング・レギュレータ（以下SWレギュレータと記載す
る）を同時に動作させるときの誤動作を防止することが
可能な、ＳＷレギュレータ制御回路に関する。
ッチング・レギュレータ（以下SWレギュレータと記載す
る）を同時に動作させるときの誤動作を防止することが
可能な、ＳＷレギュレータ制御回路に関する。
【０００２】
【従来の技術】従来のＳＷレギュレータ制御回路として
は、図６の回路図に示されるようなＳＷレギュレータの
制御回路が知られていた。即ち、基準電圧回路１０の基
準電圧と、ＳＷレギュレータの出力電圧Voutを分圧する
ブリーダ抵抗１１、１２の接続点の電圧との差電圧を、
増幅するエラー・アンプ１３がある。エラー・アンプ１
３の出力電圧をVerr、基準電圧回路１０の出力電圧をVr
ef、ブリーダ抵抗１１、１２の接続点の電圧をVaとすれ
ば、Vref>Vaならば、Verrは高くなり、逆にVref<Vaなら
ば、Verrは低くなる。
は、図６の回路図に示されるようなＳＷレギュレータの
制御回路が知られていた。即ち、基準電圧回路１０の基
準電圧と、ＳＷレギュレータの出力電圧Voutを分圧する
ブリーダ抵抗１１、１２の接続点の電圧との差電圧を、
増幅するエラー・アンプ１３がある。エラー・アンプ１
３の出力電圧をVerr、基準電圧回路１０の出力電圧をVr
ef、ブリーダ抵抗１１、１２の接続点の電圧をVaとすれ
ば、Vref>Vaならば、Verrは高くなり、逆にVref<Vaなら
ば、Verrは低くなる。
【０００３】PWMコンパレータ１５は、発振回路１４の
出力、例えば三角波と、エラー・アンプ１３の出力を比
較して、信号を出す。図７にこれを示す。つまり、エラ
ー・アンプの出力Verrが上下することで、PWMコンパレー
タ出力のパルスの幅がコントロールされる。このパルス
幅の時間のみ、ＳＷレギュレータのＳＷ素子をONまた
は、OFFに制御する。これが、いわゆるＳＷレギュレー
タのＰＷＭ動作である。
出力、例えば三角波と、エラー・アンプ１３の出力を比
較して、信号を出す。図７にこれを示す。つまり、エラ
ー・アンプの出力Verrが上下することで、PWMコンパレー
タ出力のパルスの幅がコントロールされる。このパルス
幅の時間のみ、ＳＷレギュレータのＳＷ素子をONまた
は、OFFに制御する。これが、いわゆるＳＷレギュレー
タのＰＷＭ動作である。
【０００４】一般に、ＳＷレギュレータの場合、ＳＷを
ONにする時間が長い方が、負荷に電力を供給する能力が
高くなる。例えば、負荷が重くなると、すなわち出力負
荷電流値が大きくなると、ＳＷレギュレータの出力電圧
が下がり、ブリーダ抵抗の分圧された電圧Vaが下がる。
これによって、エラー・アンプ１３の出力Verrは上がる
ので、結果として、PWMコンパレータのパルス幅が広が
り、出力電圧Voutを一定に保つようにパルス幅が制御さ
れる。
ONにする時間が長い方が、負荷に電力を供給する能力が
高くなる。例えば、負荷が重くなると、すなわち出力負
荷電流値が大きくなると、ＳＷレギュレータの出力電圧
が下がり、ブリーダ抵抗の分圧された電圧Vaが下がる。
これによって、エラー・アンプ１３の出力Verrは上がる
ので、結果として、PWMコンパレータのパルス幅が広が
り、出力電圧Voutを一定に保つようにパルス幅が制御さ
れる。
【０００５】逆に、負荷が軽くなると、すなわち出力負
荷電流値が小さくなると、ＳＷレギュレータの出力電圧
が上がり、ブリーダ抵抗の分圧された電圧Vaが上がる。
これによって、エラー・アンプ１３の出力Verrは下がる
ので、結果として、PWMコンパレータのパルス幅が狭く
なり、出力電圧Voutを一定に保つようにパルス幅が制御
される。
荷電流値が小さくなると、ＳＷレギュレータの出力電圧
が上がり、ブリーダ抵抗の分圧された電圧Vaが上がる。
これによって、エラー・アンプ１３の出力Verrは下がる
ので、結果として、PWMコンパレータのパルス幅が狭く
なり、出力電圧Voutを一定に保つようにパルス幅が制御
される。
【０００６】すなわち、エラー・アンプ１３の出力Verr
は、出力負荷電流値に応じて変化し、ＳＷレギュレータ
のパルスの幅をコントロールする。ブリーダ抵抗１１、
１２の抵抗値をR11、R12とすれば、ブリーダ抵抗１１，
１２には出力電圧VoutをR11とR12の和で除した電流値Ib
l=Vout/(R11+R12)が流れる。この電流によって消費され
る電力は、無効な電力（自己消費電力）であり、高い効
率を得るためにはこの電力を低く抑える必要がある。す
なわち、R11、R12の値を大きくする必要がある。しかし
ながら、R11、R12を大きくするとハイ・インピーダンス
となり、ノイズがのりやすくなる。ブリーダ抵抗にノイ
ズがのると、電圧Vaがノイズによって変動し、結果とし
てPWM制御しているパルスの幅が変動し、SWレギュレー
タが誤動作する。
は、出力負荷電流値に応じて変化し、ＳＷレギュレータ
のパルスの幅をコントロールする。ブリーダ抵抗１１、
１２の抵抗値をR11、R12とすれば、ブリーダ抵抗１１，
１２には出力電圧VoutをR11とR12の和で除した電流値Ib
l=Vout/(R11+R12)が流れる。この電流によって消費され
る電力は、無効な電力（自己消費電力）であり、高い効
率を得るためにはこの電力を低く抑える必要がある。す
なわち、R11、R12の値を大きくする必要がある。しかし
ながら、R11、R12を大きくするとハイ・インピーダンス
となり、ノイズがのりやすくなる。ブリーダ抵抗にノイ
ズがのると、電圧Vaがノイズによって変動し、結果とし
てPWM制御しているパルスの幅が変動し、SWレギュレー
タが誤動作する。
【０００７】
【発明が解決しようとする課題】しかし、従来のＳＷレ
ギュレータでは、２個以上同時に動作させると、一つの
SWレギュレータの発生するノイズが他のSWレギュレータ
のブリーダ抵抗にのり、SWレギュレータの動作を不安定
なものにしていた。そこで、この発明の目的は従来のこ
のような課題を解決するために、ＳＷレギュレータのブ
リーダ抵抗の出力にロー・パス・フィルタ（以下LPFと
記載する）を付加し、別のSWレギュレータの発生する高
周波ノイズがブリーダ抵抗に入り込むのを遮断した。
ギュレータでは、２個以上同時に動作させると、一つの
SWレギュレータの発生するノイズが他のSWレギュレータ
のブリーダ抵抗にのり、SWレギュレータの動作を不安定
なものにしていた。そこで、この発明の目的は従来のこ
のような課題を解決するために、ＳＷレギュレータのブ
リーダ抵抗の出力にロー・パス・フィルタ（以下LPFと
記載する）を付加し、別のSWレギュレータの発生する高
周波ノイズがブリーダ抵抗に入り込むのを遮断した。
【０００８】このような回路構成にしたことで、２個以
上のSWレギュレータを誤動作なく動作させることが可能
となった。
上のSWレギュレータを誤動作なく動作させることが可能
となった。
【０００９】
【発明の実施の形態】以下に、本発明の実施の形態を図
面に基づいて説明する。
面に基づいて説明する。
【００１０】
【実施例】（実施例１）図１は本発明の第１の実施例を
示すＳＷレギュレータの制御回路図である。基準電圧回
路１０、ブリーダ抵抗１１、１２、発振回路１４、エラ
ー・アンプ１３及びＰＷＭコンパレータ１５は、従来と
同様である。ブリーダ抵抗１１、１２の接続点とエラー
・アンプ１３の入力の間にはＬＰＦ２０が付加されてい
る。ブリーダ抵抗１１、１２は前述のように、効率を上
げるためハイ・インピーダンスとなっている。
示すＳＷレギュレータの制御回路図である。基準電圧回
路１０、ブリーダ抵抗１１、１２、発振回路１４、エラ
ー・アンプ１３及びＰＷＭコンパレータ１５は、従来と
同様である。ブリーダ抵抗１１、１２の接続点とエラー
・アンプ１３の入力の間にはＬＰＦ２０が付加されてい
る。ブリーダ抵抗１１、１２は前述のように、効率を上
げるためハイ・インピーダンスとなっている。
【００１１】SWレギュレータを複数個同時に動作させた
場合、別のSWレギュレータのスイッチング・ノイズによ
ってブリーダ抵抗１１、１２の接続点の電圧Vaが変動す
る。ＬＰＦ２０の入力、すなわちブリーダ抵抗１１，１
２の接続点の電圧をVa、ＬＰＦ２０の出力、すなわちエ
ラー・アンプ１３の入力の電圧をVbとすると、ブリーダ
抵抗１１、１２にノイズがのったとしても、Vbの電圧
は、そのノイズによって変動しない。図２にノイズによ
って変動したVaの電圧と、ＬＰＦ２０の出力Ｖｂの電圧
を示す。ＬＰＦ２０を付加することによって、エラーア
ンプの入力はノイズによらず一定となり、ＳＷレギュレ
ータの誤動作を防止することができる。
場合、別のSWレギュレータのスイッチング・ノイズによ
ってブリーダ抵抗１１、１２の接続点の電圧Vaが変動す
る。ＬＰＦ２０の入力、すなわちブリーダ抵抗１１，１
２の接続点の電圧をVa、ＬＰＦ２０の出力、すなわちエ
ラー・アンプ１３の入力の電圧をVbとすると、ブリーダ
抵抗１１、１２にノイズがのったとしても、Vbの電圧
は、そのノイズによって変動しない。図２にノイズによ
って変動したVaの電圧と、ＬＰＦ２０の出力Ｖｂの電圧
を示す。ＬＰＦ２０を付加することによって、エラーア
ンプの入力はノイズによらず一定となり、ＳＷレギュレ
ータの誤動作を防止することができる。
【００１２】図３に具体的なＬＰＦ２０の例を示す。抵
抗１００と容量１０１からなり、それぞれの値をR100、
C101とするとＬＰＦのカットオフ周波数fcは1/(2*π*C1
01*R100)で与えられる。このカットオフ周波数fcをブリ
ーダ抵抗にのるノイズの周波数よりも十分低く設定すれ
ば、ノイズによる誤動作を防止することが可能である。
また、ＬＰＦ２０は、図３の例以外でもＬＰＦの機能
を有するものであれば、同等の効果があることは明白で
ある。
抗１００と容量１０１からなり、それぞれの値をR100、
C101とするとＬＰＦのカットオフ周波数fcは1/(2*π*C1
01*R100)で与えられる。このカットオフ周波数fcをブリ
ーダ抵抗にのるノイズの周波数よりも十分低く設定すれ
ば、ノイズによる誤動作を防止することが可能である。
また、ＬＰＦ２０は、図３の例以外でもＬＰＦの機能
を有するものであれば、同等の効果があることは明白で
ある。
【００１３】（実施例２）図４は本発明の第２の実施例
を示すＳＷレギュレータの制御回路図である。実施例１
との相違点は、ＬＰＦ２１が、制御信号ＶｃによってＬ
ＰＦ２１のカットオフ周波数fcを制御できる点である。
ＬＰＦ２１のカットオフ周波数は、高すぎるとノイズを
除去する効果が少なくなり、また、低すぎると、SWレギ
ュレータの過渡応答特性を悪化させることになる。ノイ
ズの状態は他のSWレギュレータの動作状態によって異な
るため、最適なカットオフ周波数を動作状態に応じて設
定することで、他のＳＷレギュレータのノイズによる誤
動作を抑え、かつ、良好な過渡応答特性を保つことが可
能となる。
を示すＳＷレギュレータの制御回路図である。実施例１
との相違点は、ＬＰＦ２１が、制御信号ＶｃによってＬ
ＰＦ２１のカットオフ周波数fcを制御できる点である。
ＬＰＦ２１のカットオフ周波数は、高すぎるとノイズを
除去する効果が少なくなり、また、低すぎると、SWレギ
ュレータの過渡応答特性を悪化させることになる。ノイ
ズの状態は他のSWレギュレータの動作状態によって異な
るため、最適なカットオフ周波数を動作状態に応じて設
定することで、他のＳＷレギュレータのノイズによる誤
動作を抑え、かつ、良好な過渡応答特性を保つことが可
能となる。
【００１４】図５に具体的なＬＰＦ２１の例を示す。抵
抗１１０、１１１、容量１１２とスイッチ素子１１３か
らなる。スイッチ素子１１３は、例えばMOSトランジス
タで構成し、MOSトランジスタのソースとドレインを抵
抗１１１の両端に接続し、ゲート電圧をコントロール信
号Ｖｃで制御する。コントロール信号Ｖｃの電圧によっ
て、スイッチ素子１１３をＯＮまたはＯＦＦ制御する。
抵抗１１０、１１１の値をR110、R111、容量１１２の値
をC112とするとＬＰＦ２１のカットオフ周波数fcは、ス
イッチ素子１１３がONの時はfc=1/(2*π*C112*R110)で
与えられ、スイッチ素子１１３がOFFの時はfc=1/(2*π*
C112*(R110+R111))で与えられる。ＬＰＦ２１のカット
オフ周波数fcをＳＷレギュレータの動作状態に合わせ
て、コントロール信号Ｖｃによって最適なカットオフ周
波数に設定することで、ノイズによる誤動作を防止し、
かつ、良好な過渡応答特性を得る事が可能である。
抗１１０、１１１、容量１１２とスイッチ素子１１３か
らなる。スイッチ素子１１３は、例えばMOSトランジス
タで構成し、MOSトランジスタのソースとドレインを抵
抗１１１の両端に接続し、ゲート電圧をコントロール信
号Ｖｃで制御する。コントロール信号Ｖｃの電圧によっ
て、スイッチ素子１１３をＯＮまたはＯＦＦ制御する。
抵抗１１０、１１１の値をR110、R111、容量１１２の値
をC112とするとＬＰＦ２１のカットオフ周波数fcは、ス
イッチ素子１１３がONの時はfc=1/(2*π*C112*R110)で
与えられ、スイッチ素子１１３がOFFの時はfc=1/(2*π*
C112*(R110+R111))で与えられる。ＬＰＦ２１のカット
オフ周波数fcをＳＷレギュレータの動作状態に合わせ
て、コントロール信号Ｖｃによって最適なカットオフ周
波数に設定することで、ノイズによる誤動作を防止し、
かつ、良好な過渡応答特性を得る事が可能である。
【００１５】また、ＬＰＦ２１は、図５の例以外でも、
カットオフ周波数をコントロール信号によって変化させ
る事の出来るＬＰＦの機能を有するものであれば、同等
の効果があることは明白である。
カットオフ周波数をコントロール信号によって変化させ
る事の出来るＬＰＦの機能を有するものであれば、同等
の効果があることは明白である。
【００１６】
【発明の効果】本発明のＳＷレギュレータ制御回路は、
複数のＳＷレギュレータを同時に動作させても誤動作を
防止することができるという効果がある。
複数のＳＷレギュレータを同時に動作させても誤動作を
防止することができるという効果がある。
【図１】本発明の第１の実施例のＳＷレギュレータ制御
回路の説明図である。
回路の説明図である。
【図２】本発明の第１の実施例のＳＷレギュレータ制御
回路の動作説明図である。
回路の動作説明図である。
【図３】実施例１のローパス・フィルタの例を示す説明
図である。
図である。
【図４】本発明の第２の実施例のＳＷレギュレータ制御
回路の説明図である。
回路の説明図である。
【図５】実施例２のローパス・フィルタの例を示す説明
図である。
図である。
【図6】従来のＳＷレギュレータ制御回路の説明図であ
る。
る。
【図7】従来のＳＷレギュレータ制御回路の動作説明図
である。
である。
１０ 基準電圧回路 １１、１２ ブリーダ抵抗 １３ エラー・アンプ １４ 発振回路 １５ ＰＷＭコンパレータ ２０、２１ ロー・パス・フィルタ
Claims (2)
- 【請求項１】 出力電圧を分圧するブリーダ抵抗を含む
スイッチング・レギュレータを、２個以上同時に動作さ
せるシステムにおいて、少なくとも１個のスイッチング
・レギュレータの前記ブリーダ抵抗の出力にロー・パス
・フィルタを付加し、前記ロー・パス・フィルタの出力
信号を用いて制御することを特徴とするスイッチング・
レギュレータ制御回路。 - 【請求項２】 ロー・パス・フィルタのカット・オフ周
波数を任意に設定できることを特徴とする請求項１記載
のスイッチング・レギュレータ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11116644A JP2000312468A (ja) | 1999-04-23 | 1999-04-23 | スイッチング・レギュレータ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11116644A JP2000312468A (ja) | 1999-04-23 | 1999-04-23 | スイッチング・レギュレータ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000312468A true JP2000312468A (ja) | 2000-11-07 |
Family
ID=14692329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11116644A Pending JP2000312468A (ja) | 1999-04-23 | 1999-04-23 | スイッチング・レギュレータ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000312468A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005074111A1 (en) * | 2004-01-21 | 2005-08-11 | Analog Devices, Inc. | Switched noise filter circuit for a dc-dc converter |
| WO2009059527A1 (fr) * | 2007-10-29 | 2009-05-14 | Huawei Technologies Co., Ltd. | Générateur de source électrique de référence et dispositif de commande de sortie de tension de la source électrique |
-
1999
- 1999-04-23 JP JP11116644A patent/JP2000312468A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005074111A1 (en) * | 2004-01-21 | 2005-08-11 | Analog Devices, Inc. | Switched noise filter circuit for a dc-dc converter |
| JP2007519390A (ja) * | 2004-01-21 | 2007-07-12 | アナログ デバイセス インコーポレーテッド | Ｄｃ−ｄｃコンバータ用のスイッチ型ノイズフィルタ回路 |
| WO2009059527A1 (fr) * | 2007-10-29 | 2009-05-14 | Huawei Technologies Co., Ltd. | Générateur de source électrique de référence et dispositif de commande de sortie de tension de la source électrique |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4493045B2 (ja) | スイッチングレギュレータ回路 | |
| US6972546B2 (en) | Power system | |
| JP3974477B2 (ja) | スイッチングレギュレータ及びスロープ補正回路 | |
| CN109391147B (zh) | 降压电压转换器 | |
| US7446519B2 (en) | PWM/burst mode switching regulator with automatic mode change | |
| US20040217741A1 (en) | Multi-phase and multi-module power system with a current share bus | |
| US20030173941A1 (en) | DC-to-DC converter with fast override feedback control and assocated methods | |
| JP2002281742A (ja) | カレントモードｄｃ／ｄｃコンバータ | |
| US6943514B1 (en) | Motor control circuit for supplying a controllable driving current | |
| JP2946091B2 (ja) | スイッチング・レギュレーター | |
| US6348783B2 (en) | DC/DC converter for suppressing effects of spike noise | |
| JP2004164411A (ja) | ボルテージ・レギュレータ及び電子機器 | |
| US7023191B2 (en) | Voltage regulator with adjustable output impedance | |
| JP2005253219A (ja) | スイッチング電源および過電流保護回路 | |
| JPH11178329A (ja) | 電流モードスイッチング変換器 | |
| JPH11235025A (ja) | Ｐｗｍ方式のスイッチング・レギュレータ制御回路及びスイッチング・レギュレータ | |
| US6384678B2 (en) | Silent start | |
| JP3892333B2 (ja) | Ｐｆｍ制御スイッチングレギュレータ制御回路 | |
| US7072199B2 (en) | Motor control circuit for supplying a controllable driving voltage | |
| US20030001547A1 (en) | Switching regulator and amplifier utilizing said regulator | |
| JP2000312468A (ja) | スイッチング・レギュレータ制御回路 | |
| JP2011199973A (ja) | スイッチングレギュレータ | |
| JPH08149804A (ja) | スイッチングレギュレータ方式の電源回路 | |
| JP2006238603A (ja) | スイッチングレギュレータ装置 | |
| JP3623934B2 (ja) | 昇降圧コンバータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040302 |