JP2000307995A - 画像蓄積メモリ装置 - Google Patents

画像蓄積メモリ装置

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JP2000307995A
JP2000307995A JP11195199A JP11195199A JP2000307995A JP 2000307995 A JP2000307995 A JP 2000307995A JP 11195199 A JP11195199 A JP 11195199A JP 11195199 A JP11195199 A JP 11195199A JP 2000307995 A JP2000307995 A JP 2000307995A
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Noriyuki Miki
則之 三木
Yuka Kajiwara
由香 梶原
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Abstract

(57)【要約】 【課題】 同一の装置構成で各符号化モードに対応する
ことができると共に、符号化モードを符号化中に変更す
ることができる画像蓄積メモリ装置を提供する。 【解決手段】 MPEG方式による画像符号化装置に接
続される画像メモリを備えた画像蓄積メモリ装置におい
て、画像データのビットストリームを符号化する際、画
像符号化装置の符号化モード毎に同一の手順で格納す
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、画像蓄積メモリ
装置に関し、特に、MPEG方式による画像符号化装置
に接続される画像蓄積メモリ装置に関する。
【0002】
【従来の技術】一般に、画像符号化装置には画像メモリ
が必要になることから、画像符号化装置に接続される画
像メモリを備えた画像蓄積メモリ装置が知られている。
【0003】図3は、従来の画像メモリを備えた画像蓄
積メモリ装置である。図3に示すように、画像蓄積メモ
リ装置1は、ビデオ入力部2、加算カウンタ部3、メモ
リアドレスマッピングテーブル4、メモリアドレス加算
部5、及びメモリ部6を有している。
【0004】この画像蓄積メモリ装置1は、ビデオ入力
部2から出力された垂直同期信号により、加算カウンタ
部3が加算信号を生成し、その値と符号化モードからメ
モリアドレス・マッピングテーブル4を参照してメモリ
アドレス・バイアス信号を生成する。このメモリアドレ
ス・バイアス信号とビデオ入力部2から出力されたフィ
ールドアドレス信号により、メモリアドレス加算部5が
メモリアドレスを生成し、このメモリアドレスとビデオ
入力部2から出力された4:2:0ビデオ・データによ
りメモリ部6を制御していた。
【0005】
【発明が解決しようとする課題】しかしながら、この従
来の画像蓄積メモリ装置1においては、符号化モード毎
にメモリアドレス・バイアス信号を生成するためのメモ
リアドレス・マッピングテーブル4が必要になることか
ら、そのための処理が煩雑になり処理時間も遅くなるこ
とが避けられなかった。これは、符号化モード毎の全て
の場合分けをメモリアドレス・マッピングテーブル4に
記述しなければならないからである。
【0006】また、符号化モードを符号化中に変更する
ことを考慮していないことから、符号化モードを変更す
るためには初期化が必要であった。
【0007】この発明の目的は、同一の装置構成で各符
号化モードに対応することができると共に、符号化モー
ドを符号化中に変更することができる画像蓄積メモリ装
置を提供することである。
【0008】
【課題を解決するための手段】上記目的を達成するた
め、この発明に係る画像蓄積メモリ装置は、MPEG方
式による画像符号化装置に接続される画像メモリを備え
た画像蓄積メモリ装置において、画像データのビットス
トリームを符号化する際、前記画像符号化装置の符号化
モード毎に同一の手順で格納することを特徴としてい
る。
【0009】上記構成を有することにより、MPEG方
式による画像符号化装置に接続される画像メモリを備え
た画像蓄積メモリ装置は、画像データのビットストリー
ムを符号化するに際し、画像符号化装置の符号化モード
毎に同一の手順で格納する。これにより、同一の装置構
成で各符号化モードに対応することができると共に、符
号化モードを符号化中に変更することができる。
【0010】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
【0011】図1は、この発明の実施の形態に係る画像
蓄積メモリ装置の構成を示すブロック図である。図1に
示すように、画像蓄積メモリ装置10は、ビデオ入力部
11、8個の減算カウンタ部12a〜12h、最小値検
出部13、メモリアドレス加算部14、メモリ部15、
プリセット値入力回路部16、及びプリセット値演算部
17を有している。
【0012】ビデオ入力部11は、4:2:2ビデオ信
号から、4:2:0ビデオ・データ、フィールドアドレ
ス信号及び垂直同期信号を生成し出力する。
【0013】減算カウンタ部12aは、垂直同期信号か
ら減算信号aを生成し、減算カウンタ部12bは、垂直
同期信号から減算信号bを生成し、以下同様に、減算カ
ウンタ部12cは減算信号cを、減算カウンタ部12d
は減算信号dを、減算カウンタ部12eは減算信号e
を、減算カウンタ部12fは減算信号fを、減算カウン
タ部12gは減算信号gを、減算カウンタ部12hは減
算信号hを、それぞれ生成する。
【0014】最小値検出部13は、減算信号a、減算信
号b、減算信号c、減算信号d、減算信号e、減算信号
f、減算信号g、及び減算信号hから、最小値検出カウ
ンタメモリアドレスバイアス信号及びプリセットカウン
タ信号を生成する。
【0015】メモリアドレス加算部14は、フィールド
アドレス信号と最小値検出カウンタメモリアドレスバイ
アス信号から、メモリアドレスを生成し出力する。メモ
リ部15は、4:2:0ビデオ・データとメモリアドレ
スにより制御される。
【0016】プリセット値入力回路部16は、プリセッ
トカウンタ信号から、プリセット信号a、プリセット信
号b、プリセット信号c、プリセット信号d、プリセッ
ト信号e、プリセット信号f、プリセット信号g、及び
プリセット信号hを生成する。
【0017】プリセット値演算部17は、プリセット信
号から、符号化モードとピクチャタイプからなるプリセ
ット値を演算する。
【0018】図2は、図1のメモリ部と減算カウンタ部
の関係を示す説明図である。図2に示すように、メモリ
部15の画像格納領域は、減算カウンタ部と同じ数だけ
設けられ、減算カウンタ部12aが画像格納領域aに、
減算カウンタ部12bが画像格納領域bに、減算カウン
タ部12cが画像格納領域cに、減算カウンタ部12d
が画像格納領域dに、減算カウンタ部12eが画像格納
領域eに、減算カウンタ部12fが画像格納領域fに、
減算カウンタ部12gが画像格納領域gに、減算カウン
タ部12hが画像格納領域hに、それぞれ対応してい
る。
【0019】この発明に係る画像蓄積メモリ装置10
は、動画像符号化標準であるMPEG(motion
picture coding experts gr
oup)方式による画像符号化装置に接続される画像蓄
積メモリ(メモリ部15)へ、画像データを画像符号化
装置の符号化モード毎に同一の手順で格納できる構成を
有している。
【0020】ここで述べる、画像符号化装置の符号化モ
ードとは、MPEGのピクチャ構造の規則においてIピ
クチャ(フレーム内符号化画像)、又はPピクチャ(順
方向フレーム間予測画像)の現れる周期(M値という)
のことである。
【0021】このM値によって、画像蓄積メモリの使用
方法が変わり、例えば、最も一般的なM値が3の場合、
Iピクチャ又はPピクチャが画像入力順で3ピクチャ毎
に符号化され、その間にBピクチャ(双方向フレーム間
予測画像)といわれるピクチャがあり、このBピクチャ
は、直後のIピクチャ又はPピクチャが符号化された後
に符号化されるため、3フレーム期間蓄積しておく必要
がある。そのため、なるべく少ないメモリ容量で画像蓄
積を行う場合、処理が複雑になってしまう。
【0022】そこで、この符号化モード毎に、メモリ部
15の各画像蓄積領域a〜hの使用可否を減算カウンタ
部12a〜12hの最小値で判断し、プリセット値をモ
ード毎に変更することで、全く同一の手順により各符号
化モードへの対応を可能にする。
【0023】次に、図1を参照し、画像蓄積メモリ装置
10の動作について説明する。ビデオ入力部11は、メ
モリ部15に格納するデータを入力する部分であり、一
般に、垂直同期信号と4:2:0ビデオ・データ出力と
フィールドアドレス信号を備えている。
【0024】この4:2:0とは、テレビ画像等の横方
向の走査線に含まれている輝度情報Yと色差情報Cb、
Crの比率を表している。輝度とは画像の明るさを示す
情報、色差とは画像の色を示す情報であり、共に、IT
U−R勧告601により標準化されているものである。
4:2:0では、原信号に対して色差情報Cb、Cr
は、縦方向にも横方向にも輝度情報Yの1/2に、即
ち、輝度信号の1/4に、情報が削減・圧縮される。
【0025】また、ビデオ入力部11からメモリ部15
に出力される4:2:0ビデオ・データは、インタレー
ス走査されたフィールド画像のデータである。フレーム
画像は、1枚の画像の中の画素が全て同じ時間にサンプ
リングされているのに対し、フィールド画像は、1枚の
画像の中の画素が1ライン毎に異なった時間にサンプリ
ングされている。
【0026】この異なった時間にサンプリングされた画
像を、それぞれ第1フィールド、第2フィールドと呼
び、インタレース走査の画像では、1枚のフレームは通
常2枚のフィールドで構成されることになる。メモリ部
15にある画像蓄積領域には、フィールド画像が格納さ
れる。
【0027】ビデオ入力部11から与えられた垂直同期
信号によって、減算カウンタ部a、減算カウンタ部b、
減算カウンタ部c、減算カウンタ部d、減算カウンタ部
e、減算カウンタ部f、減算カウンタ部g、及び減算カ
ウンタ部hは、各部で保持しているカウンタ値を“1”
減算し、その各々の値を最小値検出部13に伝達するた
めに、減算信号a、減算信号b、減算信号c、減算信号
d、減算信号e、減算信号f、減算信号g、及び減算信
号hを生成する。
【0028】各減算カウンタ部12a〜12hの値が伝
達された最小値検出部13は、その中の最小値(“0”
となった値)のメモリアドレス・バイアス値を、メモリ
アドレス加算部14に伝達する最小値検出カウンタメモ
リアドレスバイアス信号と、プリセット値入力回路部1
6及びプリセット値演算部17に伝達するプリセットカ
ウンタ信号を生成する。
【0029】メモリアドレス加算部14は、最小値検出
部13から入力された最小値検出カウンタメモリアドレ
スバイアス信号と、ビデオ入力部11から4:2:0ビ
デオ・データに伴って入力されたフィールドアドレス信
号から、4:2:0ビデオ・データを格納するメモリ実
アドレスを生成して、4:2:0ビデオ・データをメモ
リ部15に格納する。
【0030】プリセット値入力回路部16は、最小値検
出部13から入力されるプリセットカウンタ信号によっ
てプリセットする、何れかの減算カウンタ部を選択す
る。各減算カウンタ部12a〜12hに入力するプリセ
ット値は、最小値検出部13から入力したプリセット信
号によって、プリセット値演算部17が符号化モードと
ピクチャタイプから計算し、プリセット値入力回路部1
6に伝達する。
【0031】プリセット値入力回路部16は、その2つ
の信号からプリセットする減算カウンタ部にのみプリセ
ット信号を出力する。符号化開始時のプリセット値の初
期値は、符号化モード毎に異なり、例えば、M=3の場
合は、減算カウンタ部12aが0、減算カウンタ部12
bが1、減算カウンタ部12cが6、減算カウンタ部1
2dが7、減算カウンタ部12eが2、減算カウンタ部
12fが3、減算カウンタ部12gが8、減算カウンタ
部12hが9となる。
【0032】上述したように、この画像蓄積メモリ装置
10は、MPEG規格のビットストリームをエンコーデ
ィング(符号化)するときに、入力されるNTSC(n
ational television system
committee)信号を、メモリ部15のどの位
置に蓄積するかを選択するものであり、メモリ部15の
管理は、減算カウンタ部12a〜12hと1対1に対応
させていることを特徴としている。即ち、MPEG規格
のビットストリームをデコーディング(復号化)した画
像をメモリ蓄積するものではない。
【0033】また、この画像蓄積メモリ装置10は、減
算カウンタ部12a〜12hの値を全て確認して0にな
っているものを使用するようになっており、0になるも
のも必ず1つであるように制御される。このため、フレ
ームバッファ管理領域を備えフラグによって空きかどう
かを判断する場合には起こり得る、複数の空きが存在し
てしまうということはない。
【0034】このように、この発明によれば、メモリ部
17の各画像蓄積領域a〜hに割り当てられている減算
カウンタ部12a〜12hのプリセット値を、符号化モ
ード毎に入力すればよい構成になっているため、同一の
装置構成で各符号化モードに対応することができる。
【0035】また、メモリ部15の使用可否を、減算カ
ウンタ部12a〜12hの値のみで行っているため、プ
リセットにその値を符号化モード毎の値にすればよく、
符号化モードを符号化中に変更することが可能である。
【0036】なお、上記実施の形態において、メモリ部
17の画像格納バンク(画像蓄積領域)が8個の場合に
ついて説明したが、8個に限るものではなく、画像格納
バンクの数に制限はない。
【0037】
【発明の効果】以上説明したように、この発明によれ
ば、MPEG方式による画像符号化装置に接続される画
像メモリを備えた画像蓄積メモリ装置は、画像データの
ビットストリームを符号化するに際し、画像符号化装置
の符号化モード毎に同一の手順で格納するので、同一の
装置構成で各符号化モードに対応することができると共
に、符号化モードを符号化中に変更することができる。
【図面の簡単な説明】
【図1】この発明の実施の形態に係る画像蓄積メモリ装
置の構成を示すブロック図である。
【図2】図1のメモリ部と減算カウンタ部の関係を示す
説明図である。
【図3】従来の画像メモリを備えた画像蓄積メモリ装置
である。
【符号の説明】
10 画像蓄積メモリ装置 11 ビデオ入力部 12a〜12h 減算カウンタ部 13 最小値検出部 14 メモリアドレス加算部 15 メモリ部 16 プリセット値入力回路部 17 プリセット値演算部 a〜h 画像格納領域
フロントページの続き Fターム(参考) 5C052 AA17 AB04 CC11 DD10 GB03 GB04 GB06 GC05 GD01 GE04 GF05 5C053 FA27 GB38 JA28 KA04 KA19 KA22 KA24 5C059 KK00 MA00 PP05 PP06 PP07 PP16 UA02 UA33 UA36 UA38

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】MPEG方式による画像符号化装置に接続
    される画像メモリを備えた画像蓄積メモリ装置におい
    て、 画像データのビットストリームを符号化する際、前記画
    像符号化装置の符号化モード毎に同一の手順で格納する
    ことを特徴とする画像蓄積メモリ装置。
  2. 【請求項2】前記符号化モードは、前記MPEGのピク
    チャ構造の規則においてフレーム内符号化画像又は順方
    向フレーム間予測画像の現れる周期であることを特徴と
    する請求項1に記載の画像蓄積メモリ装置。
  3. 【請求項3】前記画像メモリの各画像蓄積領域を、前記
    各画像蓄積領域毎に対応する減算カウンタ部で管理する
    ことを特徴とする請求項1または2に記載の画像蓄積メ
    モリ装置。
  4. 【請求項4】前記各減算カウンタ部の最小になった画像
    蓄積領域番号をメモリアドレスのバイアス値にすること
    を特徴とする請求項3に記載の画像蓄積メモリ装置。
  5. 【請求項5】前記最小になった画像蓄積領域番号は1つ
    であるように制御することを特徴とする請求項4に記載
    の画像蓄積メモリ装置。
  6. 【請求項6】前記メモリアドレスのバイアス値により、
    前記各減算カウンタ部のプリセット値を前記符号化モー
    ド毎に変更することを特徴とする請求項4または5に記
    載の画像蓄積メモリ装置。
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