JP2000307130A - Ｍｏｓ半導体装置及びその製造方法 - Google Patents
Ｍｏｓ半導体装置及びその製造方法Info
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- JP2000307130A JP2000307130A JP11114593A JP11459399A JP2000307130A JP 2000307130 A JP2000307130 A JP 2000307130A JP 11114593 A JP11114593 A JP 11114593A JP 11459399 A JP11459399 A JP 11459399A JP 2000307130 A JP2000307130 A JP 2000307130A
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Abstract
(57)【要約】
【課題】 プラズマチャージアップダメージを軽減する
ことができるＭＯＳ半導体装置及びその製造方法を提供
する。 【解決手段】 シリコン基板１１上に形成されたゲート
絶縁膜１２と、このゲート絶縁膜１２上に形成されたポ
リシリコン膜１３と、このポリシリコン膜１３の表面
上、内部又は下層に形成され、前記ポリシリコンより抵
抗値が低い低抵抗層１４とを有する。
ことができるＭＯＳ半導体装置及びその製造方法を提供
する。 【解決手段】 シリコン基板１１上に形成されたゲート
絶縁膜１２と、このゲート絶縁膜１２上に形成されたポ
リシリコン膜１３と、このポリシリコン膜１３の表面
上、内部又は下層に形成され、前記ポリシリコンより抵
抗値が低い低抵抗層１４とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳキャパシタ
等のＭＯＳ半導体装置及びその製造方法に関し、特に、
プラズマチャージアップダメージを軽減したＭＯＳ半導
体装置及びその製造方法に関する。
等のＭＯＳ半導体装置及びその製造方法に関し、特に、
プラズマチャージアップダメージを軽減したＭＯＳ半導
体装置及びその製造方法に関する。
【０００２】
【従来の技術】近時、ＬＳＩのプラズマプロセス（エッ
チング、アッシング、イオン注入、ＣＶＤ等）におい
て、チャージアップ現象に起因するトランジスタの破壊
及びダメージが問題となっている。
チング、アッシング、イオン注入、ＣＶＤ等）におい
て、チャージアップ現象に起因するトランジスタの破壊
及びダメージが問題となっている。
【０００３】チャージアップダメージとは、プロセス中
にプラズマに晒される導電部分（上部電極）に静電気が
蓄積（チャージアップ）され、これがトランジスタのゲ
ート絶縁膜を通じて放電されることにより、ゲート絶縁
膜（例えば、シリコン酸化膜：ＳｉＯ2）の絶縁破壊又
は劣化が生じる現象で、デバイス（製品）の性能及び製
造歩留まりに重大な影響を与える。このようなチャージ
アップ現象はウェハ面内でのプラズマ電位の不均一又は
ウェハ上に形成された微細パターンにより生じることが
知られている。
にプラズマに晒される導電部分（上部電極）に静電気が
蓄積（チャージアップ）され、これがトランジスタのゲ
ート絶縁膜を通じて放電されることにより、ゲート絶縁
膜（例えば、シリコン酸化膜：ＳｉＯ2）の絶縁破壊又
は劣化が生じる現象で、デバイス（製品）の性能及び製
造歩留まりに重大な影響を与える。このようなチャージ
アップ現象はウェハ面内でのプラズマ電位の不均一又は
ウェハ上に形成された微細パターンにより生じることが
知られている。
【０００４】チャージアップダメージを測定する方法が
種々検討されてきたが、有効な方法の一つとして、ＭＯ
Ｓ（Metal-Oxide-Semiconductor）キャパシタの電流−
電圧特性を測定するＩＶ測定方法が知られている（「半
導体プロセスにおけるチャージング・ダメージ」中村
編、株式会社リアライズ社 pp.51-59）。ＩＶ測定で
は、印加電圧を徐々に増大させ、そのときの電流値を測
定する。
種々検討されてきたが、有効な方法の一つとして、ＭＯ
Ｓ（Metal-Oxide-Semiconductor）キャパシタの電流−
電圧特性を測定するＩＶ測定方法が知られている（「半
導体プロセスにおけるチャージング・ダメージ」中村
編、株式会社リアライズ社 pp.51-59）。ＩＶ測定で
は、印加電圧を徐々に増大させ、そのときの電流値を測
定する。
【０００５】図５は典型的なＩＶ特性の一例を示す。ダ
メージがないＭＯＳキャパシタでは電界が約６ＭＶ／ｃ
ｍを超えるとトンネル現象によって電子が絶縁膜の伝導
帯に移ることにより流れる電流、即ちＦＮトンネル電流
が流れはじめ、更に、電界が約１２ＭＶ／ｃｍになる
と、不可逆な絶縁破壊に移行する。ＩＶ特性からチャー
ジアップダメージを評価するには、ＦＮトンネル電流領
域で、一定の電流値（例えば５ｍＡ／ｃｍ2）に達した
ときの電圧値（ＧＯＩ電圧）を測定する方法が公知であ
り、最も一般的に使用されている。
メージがないＭＯＳキャパシタでは電界が約６ＭＶ／ｃ
ｍを超えるとトンネル現象によって電子が絶縁膜の伝導
帯に移ることにより流れる電流、即ちＦＮトンネル電流
が流れはじめ、更に、電界が約１２ＭＶ／ｃｍになる
と、不可逆な絶縁破壊に移行する。ＩＶ特性からチャー
ジアップダメージを評価するには、ＦＮトンネル電流領
域で、一定の電流値（例えば５ｍＡ／ｃｍ2）に達した
ときの電圧値（ＧＯＩ電圧）を測定する方法が公知であ
り、最も一般的に使用されている。
【０００６】ダメージがないキャパシタのＧＯＩ電圧は
約１０ＭＶ／ｃｍであり、ダメージの度合いによってゼ
ロ付近まで低下する。本発明者らは、印加電圧が０．３
乃至６ＭＶ／ｃｍで観測される低電界リーク電流、即ち
電界が６ＭＶ／ｃｍ以下のとき、絶縁膜中のトラップ間
伝導により流れる電流とチャージアップダメージとが密
接に関連していることを見出し、本領域（例えば、４Ｍ
Ｖ／ｃｍ）での電流値を使用してチャージアップダメー
ジを評価する方法を既に提案した（例えば、特開平１０
−２７０５１９号公報）。
約１０ＭＶ／ｃｍであり、ダメージの度合いによってゼ
ロ付近まで低下する。本発明者らは、印加電圧が０．３
乃至６ＭＶ／ｃｍで観測される低電界リーク電流、即ち
電界が６ＭＶ／ｃｍ以下のとき、絶縁膜中のトラップ間
伝導により流れる電流とチャージアップダメージとが密
接に関連していることを見出し、本領域（例えば、４Ｍ
Ｖ／ｃｍ）での電流値を使用してチャージアップダメー
ジを評価する方法を既に提案した（例えば、特開平１０
−２７０５１９号公報）。
【０００７】この方法によれば、ＧＯＩ電圧が変化しな
い程度の微少ダメージを検出することが可能であり、し
かもダメージの連続的変化を評価することができる。
い程度の微少ダメージを検出することが可能であり、し
かもダメージの連続的変化を評価することができる。
【０００８】特定のプロセス装置のチャージアップダメ
ージを評価するために、実際のウェハ製品の代わりにア
ンテナＭＯＳキャパシタを形成したテストウェハをプラ
ズマ処理して、プラズマ処理の前後のＩＶ特性を比較す
る方法が使用されている。
ージを評価するために、実際のウェハ製品の代わりにア
ンテナＭＯＳキャパシタを形成したテストウェハをプラ
ズマ処理して、プラズマ処理の前後のＩＶ特性を比較す
る方法が使用されている。
【０００９】図６は従来のアンテナＭＯＳキャパシタ半
導体装置の構造を示す素子断面図である。下部電極３１
（通常はシリコンウエハ）の表面にフィールド絶縁膜３
３が形成されており、このフィールド絶縁膜３３に囲ま
れた素子形成領域において、下部電極３１の表面上にゲ
ート絶縁膜（酸化膜）３２が形成されている。そして、
ゲート電極３２及びその近傍のフィールド絶縁膜３３上
に上部電極（アンテナ）３４が形成されている。
導体装置の構造を示す素子断面図である。下部電極３１
（通常はシリコンウエハ）の表面にフィールド絶縁膜３
３が形成されており、このフィールド絶縁膜３３に囲ま
れた素子形成領域において、下部電極３１の表面上にゲ
ート絶縁膜（酸化膜）３２が形成されている。そして、
ゲート電極３２及びその近傍のフィールド絶縁膜３３上
に上部電極（アンテナ）３４が形成されている。
【００１０】このアンテナＭＯＳキャパシタにおいて
は、ＭＯＳキャパシタの上部電極３４がゲート絶縁膜３
２の面積よりも大きく、プラズマから流入する電流を増
幅してゲート絶縁膜３２に注入するようになっている。
は、ＭＯＳキャパシタの上部電極３４がゲート絶縁膜３
２の面積よりも大きく、プラズマから流入する電流を増
幅してゲート絶縁膜３２に注入するようになっている。
【００１１】図７はこのアンテナＭＯＳキャパシタにプ
ラズマを照射したときの照射前後のＩＶ特性の一例を示
す。プラズマ処理前（ダメージ無）では、上記ＦＮトン
ネル電流と絶縁破壊が観測される。これに対し、プラズ
マ照射後では低電界リーク電流（ダメージ小の場合）及
びＧＯＩ電圧の大幅な低下（ダメージ大の場合）が見ら
れる。
ラズマを照射したときの照射前後のＩＶ特性の一例を示
す。プラズマ処理前（ダメージ無）では、上記ＦＮトン
ネル電流と絶縁破壊が観測される。これに対し、プラズ
マ照射後では低電界リーク電流（ダメージ小の場合）及
びＧＯＩ電圧の大幅な低下（ダメージ大の場合）が見ら
れる。
【００１２】アンテナ比はアンテナ（上部電極３４）と
ゲート絶縁膜３２との面積比で定義される。そして、ア
ンテナＭＯＳキャパシタのチャージアップダメージ検出
感度はアンテナ比に比例する。アンテナＭＯＳキャパシ
タのゲート絶縁膜３２の厚さは、デバイス（例えば、ト
ランジスタ）のそれと同じであることが望ましい。６４
Ｍ−ＤＲＡＭの場合にはゲート絶縁膜３２の厚さは８０
Å前後であるが、更に集積度が上がるにつれてゲート絶
縁膜を薄くすることが必要となる。
ゲート絶縁膜３２との面積比で定義される。そして、ア
ンテナＭＯＳキャパシタのチャージアップダメージ検出
感度はアンテナ比に比例する。アンテナＭＯＳキャパシ
タのゲート絶縁膜３２の厚さは、デバイス（例えば、ト
ランジスタ）のそれと同じであることが望ましい。６４
Ｍ−ＤＲＡＭの場合にはゲート絶縁膜３２の厚さは８０
Å前後であるが、更に集積度が上がるにつれてゲート絶
縁膜を薄くすることが必要となる。
【００１３】ところで、ＭＯＳデバイスの製造工程にお
いては、先ず、シリコン基板の表面をフィールド酸化す
ることによりゲート領域を確定した後、ゲート絶縁膜を
形成する。そして、全面にポリシリコン膜を成膜した
後、プラズマエッチングにより、ゲート電極形状と配線
形状をパターン形成する。これにより、上部電極が形成
されるが、その面内抵抗（表面に平行の方向の抵抗）は
通常５０乃至２００Ω程度である。
いては、先ず、シリコン基板の表面をフィールド酸化す
ることによりゲート領域を確定した後、ゲート絶縁膜を
形成する。そして、全面にポリシリコン膜を成膜した
後、プラズマエッチングにより、ゲート電極形状と配線
形状をパターン形成する。これにより、上部電極が形成
されるが、その面内抵抗（表面に平行の方向の抵抗）は
通常５０乃至２００Ω程度である。
【００１４】一方、アンテナＭＯＳキャパシタの形成方
法もこれとほぼ同じで、ゲート絶縁膜３２の上に上部電
極用のポリシリコン膜を成膜し、これをパターニングし
てアンテナ用の上部電極３４を形成する。この形成工程
において、上部電極用ポリシリコン膜の成膜まではプラ
ズマを使用しない熱酸化又は熱ＣＶＤプロセスが使用さ
れるので、チャージアップダメージは生じない。上部電
極３４の加工には後に詳述するようにプラズマプロセス
が使用される。この上部電極３４がエッチング加工によ
り１個の電極及び配線に分離された後にプラズマ中に曝
されると、チャージアップにより上部電極３４に蓄積さ
れた電荷がゲート絶縁膜３２を横切って下部電極３１に
流れることからチャージアップダメージが発生する。
法もこれとほぼ同じで、ゲート絶縁膜３２の上に上部電
極用のポリシリコン膜を成膜し、これをパターニングし
てアンテナ用の上部電極３４を形成する。この形成工程
において、上部電極用ポリシリコン膜の成膜まではプラ
ズマを使用しない熱酸化又は熱ＣＶＤプロセスが使用さ
れるので、チャージアップダメージは生じない。上部電
極３４の加工には後に詳述するようにプラズマプロセス
が使用される。この上部電極３４がエッチング加工によ
り１個の電極及び配線に分離された後にプラズマ中に曝
されると、チャージアップにより上部電極３４に蓄積さ
れた電荷がゲート絶縁膜３２を横切って下部電極３１に
流れることからチャージアップダメージが発生する。
【００１５】一方、各上部電極と配線とに分離する前、
即ちウェハ全体が上部電極用ポリシリコン膜膜に覆われ
ているときには、プラズマ中に晒されてもチャージアッ
プにより蓄積された電荷は上部電極用膜の面方向の緩和
電流により開放されるため、チャージアップダメージは
起こらないと考えられていた。事実、ゲート酸化膜の厚
さが８０Å前後と比較的厚いときには、ゲート酸化膜の
抵抗は上部電極の面内抵抗に比較して十分大きいため、
ここでのチャージアップダメージは事実上無視すること
ができた。
即ちウェハ全体が上部電極用ポリシリコン膜膜に覆われ
ているときには、プラズマ中に晒されてもチャージアッ
プにより蓄積された電荷は上部電極用膜の面方向の緩和
電流により開放されるため、チャージアップダメージは
起こらないと考えられていた。事実、ゲート酸化膜の厚
さが８０Å前後と比較的厚いときには、ゲート酸化膜の
抵抗は上部電極の面内抵抗に比較して十分大きいため、
ここでのチャージアップダメージは事実上無視すること
ができた。
【００１６】
【発明が解決しようとする課題】しかしながら、ゲート
酸化膜の厚さが８０Åよりも薄くなると、ゲート酸化膜
の抵抗が低下し、上部電極の面内抵抗と同等となる。こ
の場合には、ポリシリコン膜がウェハ全面に形成されて
いるときにおいてもチャージアップダメージが発生する
という問題点がある。特に、ゲート酸化膜が５０Å以下
と極端に薄い場合にチャージアップダメージを回避する
ことは困難である。
酸化膜の厚さが８０Åよりも薄くなると、ゲート酸化膜
の抵抗が低下し、上部電極の面内抵抗と同等となる。こ
の場合には、ポリシリコン膜がウェハ全面に形成されて
いるときにおいてもチャージアップダメージが発生する
という問題点がある。特に、ゲート酸化膜が５０Å以下
と極端に薄い場合にチャージアップダメージを回避する
ことは困難である。
【００１７】アンテナＭＯＳキャパシタの場合にも、上
部電極（アンテナ）の加工にプラズマエッチングを使用
すると、プラズマ処理が僅かであってもチャージアップ
ダメージが避けられない。そこで、上部電極用のポリシ
リコン膜上にシリコン酸化膜等のハードマスクを形成
し、これを使用してポリシリコン膜をウェットエッチン
グする方法が使用されている。しかし、ハードマスクの
形成及び加工にはプラズマプロセスを使用するため、上
述と同じ理由により、５０Å以下の極端に薄いゲート酸
化膜の場合には、良好な特性のアンテナＭＯＳキャパシ
タを再現性よく製作することが困難である。
部電極（アンテナ）の加工にプラズマエッチングを使用
すると、プラズマ処理が僅かであってもチャージアップ
ダメージが避けられない。そこで、上部電極用のポリシ
リコン膜上にシリコン酸化膜等のハードマスクを形成
し、これを使用してポリシリコン膜をウェットエッチン
グする方法が使用されている。しかし、ハードマスクの
形成及び加工にはプラズマプロセスを使用するため、上
述と同じ理由により、５０Å以下の極端に薄いゲート酸
化膜の場合には、良好な特性のアンテナＭＯＳキャパシ
タを再現性よく製作することが困難である。
【００１８】本発明はかかる問題点に鑑みてなされたも
のであって、プラズマチャージアップダメージを軽減し
た良好な特性のＭＯＳ半導体装置及びその製造方法を提
供することを目的とする。
のであって、プラズマチャージアップダメージを軽減し
た良好な特性のＭＯＳ半導体装置及びその製造方法を提
供することを目的とする。
【００１９】
【課題を解決するための手段】本発明に係るＭＯＳ半導
体装置は、シリコン基板と、このシリコン基板上に形成
された絶縁膜と、この絶縁膜上に形成されたポリシリコ
ン膜と、このポリシリコン膜の表面上、内部又は下層に
形成され、前記ポリシリコンより抵抗値が低い低抵抗層
とを有することを特徴とする。
体装置は、シリコン基板と、このシリコン基板上に形成
された絶縁膜と、この絶縁膜上に形成されたポリシリコ
ン膜と、このポリシリコン膜の表面上、内部又は下層に
形成され、前記ポリシリコンより抵抗値が低い低抵抗層
とを有することを特徴とする。
【００２０】本発明においては、前記低抵抗層はアルミ
ニウムにより形成することができる。また、前記絶縁膜
の膜厚は８０Å以下であってもよい。
ニウムにより形成することができる。また、前記絶縁膜
の膜厚は８０Å以下であってもよい。
【００２１】本発明に係るＭＯＳ半導体装置の製造方法
は、シリコン基板の表面に絶縁膜を形成する工程と、こ
の絶縁膜上にポリシリコン膜を形成する工程と、このポ
リシリコン膜上にポリシリコン膜より抵抗値が低い低抵
抗層を形成する工程と、前記ポリシリコン膜をプラズマ
処理する工程とを有することを特徴とする。
は、シリコン基板の表面に絶縁膜を形成する工程と、こ
の絶縁膜上にポリシリコン膜を形成する工程と、このポ
リシリコン膜上にポリシリコン膜より抵抗値が低い低抵
抗層を形成する工程と、前記ポリシリコン膜をプラズマ
処理する工程とを有することを特徴とする。
【００２２】本発明においては、プラズマ処理によるチ
ャージアップによりポリシリコン膜に電荷が蓄積されて
も、この電荷は低抵抗層に移動し、この低抵抗層を介し
てその面方向に移動して蓄積電荷が開放される。従っ
て、プラズマ処理によるチャージアップダメージを回避
することができる。
ャージアップによりポリシリコン膜に電荷が蓄積されて
も、この電荷は低抵抗層に移動し、この低抵抗層を介し
てその面方向に移動して蓄積電荷が開放される。従っ
て、プラズマ処理によるチャージアップダメージを回避
することができる。
【００２３】アンテナＭＯＳキャパシタは前述の如くそ
れを形成したテストウエハを、プロセス装置のチャージ
アップダメージを評価するために、このプロセス装置内
で実際のウエハ製品の代わりにプラズマ処理して、プラ
ズマ処理の前後のＩＶ特性を比較するために使用される
ので、プロセス装置でプラズマ処理する前はチャージア
ップダメージがないことが保証されることが必要であ
る。しかし、従来のアンテナＭＯＳキャパシタにおいて
は、ポリシリコン膜はウエットエッチングしているもの
の、それに使用するハードマスクの形成にはプラズマプ
ロセスを使用するので、テストの前にチャージアップダ
メージを受けてしまっている懸念がある。
れを形成したテストウエハを、プロセス装置のチャージ
アップダメージを評価するために、このプロセス装置内
で実際のウエハ製品の代わりにプラズマ処理して、プラ
ズマ処理の前後のＩＶ特性を比較するために使用される
ので、プロセス装置でプラズマ処理する前はチャージア
ップダメージがないことが保証されることが必要であ
る。しかし、従来のアンテナＭＯＳキャパシタにおいて
は、ポリシリコン膜はウエットエッチングしているもの
の、それに使用するハードマスクの形成にはプラズマプ
ロセスを使用するので、テストの前にチャージアップダ
メージを受けてしまっている懸念がある。
【００２４】しかし、本発明においては、低抵抗層を設
けているので、この低抵抗層を介して電荷が開放される
ため、チャージアップダメージが確実に回避され、テス
ト前にアンテナＭＯＳキャパシタがダメージを受けてし
まう虞を解消することができる。
けているので、この低抵抗層を介して電荷が開放される
ため、チャージアップダメージが確実に回避され、テス
ト前にアンテナＭＯＳキャパシタがダメージを受けてし
まう虞を解消することができる。
【００２５】
【発明の実施の形態】以下、本発明の実施例に係る半導
体装置について、添付の図面を参照して具体的に説明す
る。図１は本発明の実施例に係るＭＯＳキャパシタを示
す素子断面図である。
体装置について、添付の図面を参照して具体的に説明す
る。図１は本発明の実施例に係るＭＯＳキャパシタを示
す素子断面図である。
【００２６】本実施例においては、ｐ型シリコン基板１
１上に例えばＬＯＣＯＳ法によりフィールド絶縁膜（酸
化膜）１５が形成され、このフィールド絶縁膜１５によ
り囲まれた領域にゲート絶縁膜（酸化膜）１２（例え
ば、厚さ３５Å）が形成されている。そして、ゲート絶
縁膜１２及びフィールド絶縁膜１５の上にポリシリコン
膜１３（例えば、厚さ１５００Å）が形成され、更に、
このポリシリコン膜１３の上に厚さが１００Å以上の低
抵抗層１４（例えば、アルミニウム膜で厚さが２００
Å）が形成されている。アルミニウムの抵抗はポリシリ
コンの抵抗よりも低く、低抵抗層１４はポリシリコン膜
１３よりも抵抗値が十分に小さい。
１上に例えばＬＯＣＯＳ法によりフィールド絶縁膜（酸
化膜）１５が形成され、このフィールド絶縁膜１５によ
り囲まれた領域にゲート絶縁膜（酸化膜）１２（例え
ば、厚さ３５Å）が形成されている。そして、ゲート絶
縁膜１２及びフィールド絶縁膜１５の上にポリシリコン
膜１３（例えば、厚さ１５００Å）が形成され、更に、
このポリシリコン膜１３の上に厚さが１００Å以上の低
抵抗層１４（例えば、アルミニウム膜で厚さが２００
Å）が形成されている。アルミニウムの抵抗はポリシリ
コンの抵抗よりも低く、低抵抗層１４はポリシリコン膜
１３よりも抵抗値が十分に小さい。
【００２７】このように構成されたＭＯＳキャパシタに
おいては、ゲート絶縁膜１２の膜厚が５０Å以下と極め
て薄くなっても、低抵抗層１４はポリシリコン膜１３の
面内抵抗よりも十分に小さく、従って、上部電極の面内
抵抗をゲート絶縁膜よりも十分に低くできるので、プラ
ズマ処理後にチャージアップによりポリシリコン膜１３
に蓄積された電荷がこの低抵抗層１４に移動し、低抵抗
層１４を介してその面方向に逃げて開放される。
おいては、ゲート絶縁膜１２の膜厚が５０Å以下と極め
て薄くなっても、低抵抗層１４はポリシリコン膜１３の
面内抵抗よりも十分に小さく、従って、上部電極の面内
抵抗をゲート絶縁膜よりも十分に低くできるので、プラ
ズマ処理後にチャージアップによりポリシリコン膜１３
に蓄積された電荷がこの低抵抗層１４に移動し、低抵抗
層１４を介してその面方向に逃げて開放される。
【００２８】また、図２（ａ）及び（ｂ）は本発明の他
の実施例に係る半導体装置を示す。図２（ａ）に示す実
施例は低抵抗層１４をポリシリコン膜１３の下層に形成
したものである。図２（ｂ）に示す実施例は、低抵抗層
１４をポリシリコン膜１３の中間に形成したものであ
る。
の実施例に係る半導体装置を示す。図２（ａ）に示す実
施例は低抵抗層１４をポリシリコン膜１３の下層に形成
したものである。図２（ｂ）に示す実施例は、低抵抗層
１４をポリシリコン膜１３の中間に形成したものであ
る。
【００２９】なお、図１に示すＭＯＳキャパシタのよう
に、低抵抗層１４を最表面に形成した場合は、プラズマ
プロセスを行った後に、プラズマプロセスをともなわな
いウェットエッチング等で除去してもよい。
に、低抵抗層１４を最表面に形成した場合は、プラズマ
プロセスを行った後に、プラズマプロセスをともなわな
いウェットエッチング等で除去してもよい。
【００３０】また、前述ＭＯＳキャパシタの半導体装置
の替わりに、他のデバイス（例えば半導体メモリのトラ
ンジスタ）等の場合でも同等の結果が得られることは勿
論である。
の替わりに、他のデバイス（例えば半導体メモリのトラ
ンジスタ）等の場合でも同等の結果が得られることは勿
論である。
【００３１】また、前述ＭＯＳキャパシタの半導体装置
の上部電極は、ゲート絶縁膜から電気的に接続されてい
る上層（例えば配線等）の場合であっても同等の結果が
得られることは勿論である。
の上部電極は、ゲート絶縁膜から電気的に接続されてい
る上層（例えば配線等）の場合であっても同等の結果が
得られることは勿論である。
【００３２】また、前述のポリシリコン膜１４のアンテ
ナ比は１乃至１，０００，０００（例えば３，５００）
とすることができる。また、本実施例では、低抵抗層１
４の厚さを２００Åとしたが、１００Å以上の任意の厚
さでもよい。更に、本実施例ではアンテナＭＯＳキャパ
シタについて説明したが、他のデバイス、例えば半導体
メモリのトランジスタ等にも適用できる。更にまた、本
実施例ではゲート絶縁膜直上の電極構造について説明し
たが、ゲート絶縁膜から電気的に接続されている上層
（配線等）の構造にも活用できる。
ナ比は１乃至１，０００，０００（例えば３，５００）
とすることができる。また、本実施例では、低抵抗層１
４の厚さを２００Åとしたが、１００Å以上の任意の厚
さでもよい。更に、本実施例ではアンテナＭＯＳキャパ
シタについて説明したが、他のデバイス、例えば半導体
メモリのトランジスタ等にも適用できる。更にまた、本
実施例ではゲート絶縁膜直上の電極構造について説明し
たが、ゲート絶縁膜から電気的に接続されている上層
（配線等）の構造にも活用できる。
【００３３】
【実施例】以下、本発明の実施例のアンテナＭＯＳキャ
パシタの効果について、従来のアンテナＭＯＳキャパシ
タの場合と比較して説明する。図３（ａ）及び（ｂ）は
夫々本発明の実施例に係るアンテナＭＯＳキャパシタと
従来のアンテナＭＯＳキャパシタを示す素子断面図であ
る。
パシタの効果について、従来のアンテナＭＯＳキャパシ
タの場合と比較して説明する。図３（ａ）及び（ｂ）は
夫々本発明の実施例に係るアンテナＭＯＳキャパシタと
従来のアンテナＭＯＳキャパシタを示す素子断面図であ
る。
【００３４】先ず、図３（ａ）に示すように、ｐ型シリ
コン基板２１上のゲート絶縁膜２２上にＭＯＳプロセス
により、厚さ１５００Åのポリシリコン膜２３を形成
し、ポリシリコン膜２３上に厚さ２００Åのアルミニウ
ム膜２４を形成した（実施例）。更に、図３（ｂ）に示
すように、ｐ型シリコン基板２１上にＭＯＳプロセスに
より厚さ１５００Åのポリシリコン膜２３を形成した
（比較例）。
コン基板２１上のゲート絶縁膜２２上にＭＯＳプロセス
により、厚さ１５００Åのポリシリコン膜２３を形成
し、ポリシリコン膜２３上に厚さ２００Åのアルミニウ
ム膜２４を形成した（実施例）。更に、図３（ｂ）に示
すように、ｐ型シリコン基板２１上にＭＯＳプロセスに
より厚さ１５００Åのポリシリコン膜２３を形成した
（比較例）。
【００３５】次に、これらの実施例及び比較例のＭＯＳ
キャパシタのアルミニウム膜２４上又はポリシリコン膜
２３上にハードマスクとしてＳｉＯ2膜をプラズマＣＶ
Ｄにより形成し、このハードマスク上にフォトリソグラ
フによりレジストパターンを形成して、ハードマスクを
プラズマエッチングにより独立したアンテナ形状に加工
した。その後、プラズマアッシングによりレジストを除
去した。次いで、ハードマスクにより上部電極のアルミ
ニウム膜２４又はポリシリコン膜２３をウェットエッチ
ングし、最後にハードマスクをフッ酸溶液により除去し
た。
キャパシタのアルミニウム膜２４上又はポリシリコン膜
２３上にハードマスクとしてＳｉＯ2膜をプラズマＣＶ
Ｄにより形成し、このハードマスク上にフォトリソグラ
フによりレジストパターンを形成して、ハードマスクを
プラズマエッチングにより独立したアンテナ形状に加工
した。その後、プラズマアッシングによりレジストを除
去した。次いで、ハードマスクにより上部電極のアルミ
ニウム膜２４又はポリシリコン膜２３をウェットエッチ
ングし、最後にハードマスクをフッ酸溶液により除去し
た。
【００３６】次に、プローバ評価装置により、実施例の
アンテナＭＯＳキャパシタ及び比較例のアンテナＭＯＳ
キャパシタについて、プラズマ照射前にＩＶ特性を測定
した。なお、ＭＯＳキャパシタのアンテナ比は、３５０
乃至３５０，０００の範囲で複数個製造し、そのＩＶ特
性を測定した。
アンテナＭＯＳキャパシタ及び比較例のアンテナＭＯＳ
キャパシタについて、プラズマ照射前にＩＶ特性を測定
した。なお、ＭＯＳキャパシタのアンテナ比は、３５０
乃至３５０，０００の範囲で複数個製造し、そのＩＶ特
性を測定した。
【００３７】図４はそのうちアンテナ比が３５００のＭ
ＯＳキャパシタについて、実施例のアンテナＭＯＳキャ
パシタ（ａ）及び比較例のアンテナＭＯＳキャパシタ
（ｂ）のＩＶ特性を示す。本実施例のアンテナＭＯＳキ
ャパシタ（ａ）では、ＧＯＩ電圧は約１０ＭＶ／ｃｍで
あり、低電界リーク電流も見られず、良好な特性を示し
た。それに対して、従来のアンテナＭＯＳキャパシタ
（ｂ）はゼロ電界から電流が立ち上がり、ＧＯＩ電圧も
小さかった。即ち、比較例の場合は、大きなチャージア
ップダメージを受けている。これに対し、本実施例の場
合は、チャージアップダメージを受けていないので、ダ
メージ評価デバイスとして使用できる。
ＯＳキャパシタについて、実施例のアンテナＭＯＳキャ
パシタ（ａ）及び比較例のアンテナＭＯＳキャパシタ
（ｂ）のＩＶ特性を示す。本実施例のアンテナＭＯＳキ
ャパシタ（ａ）では、ＧＯＩ電圧は約１０ＭＶ／ｃｍで
あり、低電界リーク電流も見られず、良好な特性を示し
た。それに対して、従来のアンテナＭＯＳキャパシタ
（ｂ）はゼロ電界から電流が立ち上がり、ＧＯＩ電圧も
小さかった。即ち、比較例の場合は、大きなチャージア
ップダメージを受けている。これに対し、本実施例の場
合は、チャージアップダメージを受けていないので、ダ
メージ評価デバイスとして使用できる。
【００３８】
【発明の効果】以上詳述したように、本発明において
は、低抵抗層をポリシリコン電極の膜厚方向の一部に有
するので、チャージアップダメージによるゲート酸化膜
の破壊及び劣化を回避することができ、半導体装置の性
能又は製造歩留まりの向上を図ることができる。
は、低抵抗層をポリシリコン電極の膜厚方向の一部に有
するので、チャージアップダメージによるゲート酸化膜
の破壊及び劣化を回避することができ、半導体装置の性
能又は製造歩留まりの向上を図ることができる。
【図１】本発明の実施例に係る半導体装置の構造を示す
断面図である。
断面図である。
【図２】（ａ）、（ｂ）は本発明の他の実施例に係る半
導体装置の構造を示す断面図である。
導体装置の構造を示す断面図である。
【図３】（ａ）、（ｂ）は夫々実施例の半導体装置及び
比較例の半導体装置を示す断面図である。
比較例の半導体装置を示す断面図である。
【図４】実施例及び比較例のアンテナＭＯＳキャパシタ
の電流−電圧特性を示す図である。
の電流−電圧特性を示す図である。
【図５】ＭＯＳキャパシタの典型的な電流−電圧特性を
示す図である。
示す図である。
【図６】従来のアンテナＭＯＳキャパシタの構造を示す
素子断面図である。
素子断面図である。
【図７】従来のチャージアップダメージによるアンテナ
ＭＯＳキャパシタの電流−電圧特性を示す図である。
ＭＯＳキャパシタの電流−電圧特性を示す図である。
１１、２１、；ｐ型シリコン基板 １２、２２、；ゲート絶縁膜 １３、２３、；ポリシリコン膜 １４、２４、；低抵抗層 １５；フィールド絶縁膜 ３１；下部電極 ３２；ゲート絶縁膜 ３３；フィールド絶縁膜 ３４；上部電極（アンテナ）
Claims (4)
- 【請求項１】 シリコン基板と、このシリコン基板上に
形成された絶縁膜と、この絶縁膜上に形成されたポリシ
リコン膜と、このポリシリコン膜の表面上、内部又は下
層に形成され、前記ポリシリコンより抵抗値が低い低抵
抗層とを有することを特徴とするＭＯＳ半導体装置。 - 【請求項２】 前記低抵抗層はアルミニウムからなるこ
とを特徴とする請求項１に記載のＭＯＳ半導体装置。 - 【請求項３】 前記絶縁膜の膜厚は８０Å以下であるこ
とを特徴とする請求項１に記載のＭＯＳ半導体装置。 - 【請求項４】 シリコン基板の表面に絶縁膜を形成する
工程と、この絶縁膜上にポリシリコン膜を形成する工程
と、このポリシリコン膜上にポリシリコン膜より抵抗値
が低い低抵抗層を形成する工程と、前記ポリシリコン膜
をプラズマ処理する工程とを有することを特徴とするＭ
ＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11114593A JP2000307130A (ja) | 1999-04-22 | 1999-04-22 | Ｍｏｓ半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11114593A JP2000307130A (ja) | 1999-04-22 | 1999-04-22 | Ｍｏｓ半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000307130A true JP2000307130A (ja) | 2000-11-02 |
Family
ID=14641753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11114593A Pending JP2000307130A (ja) | 1999-04-22 | 1999-04-22 | Ｍｏｓ半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000307130A (ja) |
-
1999
- 1999-04-22 JP JP11114593A patent/JP2000307130A/ja active Pending
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