【特許請求の範囲】
【請求項１】 ＣＰＵの動作と独立に、メモリと外部リクエストデバイス間で直接データを転送するＤＭＡ転送制御を行うＤＭＡ制御部を備え、
前記ＤＭＡ制御部は、前記外部リクエストデバイスからデータ転送リクエスト（以下、ＤＲＥＱという）信号が発生したとき、前記ＣＰＵに対してバスリクエスト（以下、ＢＲＥＱＮという）信号を出力してバスの開放を要求し、前記ＣＰＵからバス開放許可（以下、ＢＡＣＫＮという）信号が返されると、前記外部リクエストデバイスにデータ転送リクエスト確認（以下、ＤＡＣＫという）信号を送出し、前記メモリと前記外部リクエストデバイス間のデータ転送制御を行うＤＭＡ転送装置において、
前記外部リクエストデバイスは、前記ＤＲＥＱ信号をマスクするマスク手段を備え、
前記マスク手段により前記ＤＲＥＱ信号をマスクしてＤＭＡ転送によるバス占有状態を制御することを特徴とするＤＭＡ転送装置。
【請求項２】 ＣＰＵの動作と独立に、メモリと外部リクエストデバイス間で直接データを転送するＤＭＡ転送制御を行うＤＭＡ制御部を備え、
前記ＤＭＡ制御部は、前記外部リクエストデバイスからＤＲＥＱ信号が発生したとき、前記ＣＰＵに対してＢＲＥＱＮ信号を出力してバスの開放を要求し、前記ＣＰＵからＢＡＣＫＮ信号が返されると、前記外部リクエストデバイスにＤＡＣＫ信号を送出し、前記メモリと前記外部リクエストデバイス間のデータ転送制御を行うＤＭＡ転送装置において、
前記ＤＭＡ制御部は、前記ＤＲＥＱ信号をマスクするマスク手段を備え、
前記マスク手段により前記ＤＲＥＱ信号をマスクしてＤＭＡ転送によるバス占有状態を制御することを特徴とするＤＭＡ転送装置。
【請求項３】 ＣＰＵの動作と独立に、メモリと外部リクエストデバイス間で直接データを転送するＤＭＡ転送制御を行うＤＭＡ制御部を備え、
前記ＤＭＡ制御部は、前記外部リクエストデバイスからＤＲＥＱ信号が発生したとき、前記ＣＰＵに対してＢＲＥＱＮ信号を出力してバスの開放を要求し、前記ＣＰＵからＢＡＣＫＮ信号が返されると、前記外部リクエストデバイスにＤＡＣＫ信号を送出し、前記メモリと前記外部リクエストデバイス間のデータ転送制御を行うＤＭＡ転送装置において、
前記ＤＭＡ制御部は、前記ＢＲＥＱＮ信号をマスクするマスク手段を備え、
前記マスク手段により前記ＢＲＥＱＮ信号をマスクしてＤＭＡ転送によるバス占有状態を制御することを特徴とするＤＭＡ転送装置。
【請求項４】 同時動作可能な前記外部リクエストデバイスの数に応じて前記マスク手段によるマスク時間を制御する手段をさらに備えたことを特徴とする請求項１乃至３の何れかに記載のＤＭＡ転送装置。
【請求項５】 前記ＣＰＵの処理負荷を管理する管理手段と、
前記ＣＰＵの処理負荷に応じて前記マスク手段によるマスク時間を制御する手段と
を備えたこと特徴とする請求項１乃至４の何れかに記載のＤＭＡ転送装置。
【請求項６】 ＤＲＥＱ信号の発生周期を検出するＤＲＥＱ信号周期検出手段を備え、
前記マスク手段は、前記ＤＲＥＱ信号発生周期に基づいて前記ＤＲＥＱ信号をマスクする
ことを特徴とする請求項１又は２に記載のＤＭＡ転送装置。
【請求項７】 動作を許可する複数の外部リクエストデバイスのＤＲＥＱ信号に伴い発生するＢＲＥＱＮ信号の発生周期を検出するＢＲＥＱＮ信号周期検出手段を備え、
前記マスク手段は、前記ＢＲＥＱＮ信号発生周期に基づいて前記ＢＲＥＱＮ信号をマスクする
ことを特徴とする請求項３に記載のＤＭＡ転送装置。
【請求項８】 前記ＣＰＵの処理負荷を管理する管理手段と、
前記ＣＰＵの処理に伴うバス占有率を求め、該バス占有率の限界値を設定する設定手段と、
前記ＣＰＵの処理負荷及び前記限界値に応じて前記マスク手段によるマスク時間を制御する手段と
を備えたこと特徴とする請求項１乃至４の何れかに記載のＤＭＡ転送装置。
【請求項９】 ＣＰＵの動作と独立に、メモリと外部リクエストデバイス間で直接データを転送するＤＭＡ転送制御を行うＤＭＡ制御部を備え、
前記ＤＭＡ制御部は、前記外部リクエストデバイスからデータ転送リクエスト信号が発生したとき、前記ＣＰＵに対してバスリクエスト信号を出力してバスの開放を要求し、前記ＣＰＵからバス開放許可信号が返されると、前記外部リクエストデバイスにデータ転送リクエスト確認信号を送出し、前記メモリと前記外部リクエストデバイス間のデータ転送制御を行うＤＭＡ転送装置において、
前記データ転送リクエスト信号又は前記バスリクエスト信号をマスクするマスク手段と、
同時動作可能な前記外部リクエストデバイスの数に応じて前記マスク手段によるマスク時間を制御する手段とを備え、
前記マスク手段により前記データ転送リクエスト信号又は前記バスリクエスト信号をマスクしてＤＭＡ転送によるバス占有状態を制御すること特徴とするＤＭＡ転送装置。
[Claims]
1. A DMA control unit that performs DMA transfer control for directly transferring data between a memory and an external request device, independent of the operation of the CPU.
SaidThe DMA control unitSaidWhen a data transfer request (hereinafter referred to as DRQ) signal is generated from an external request deviceSaidA bus request (hereinafter referred to as BEQUN) signal is output to the CPU to request the CPU to open the bus.SaidWhen the CPU returns a bus release permission (hereinafter referred to as BACKN) signal,SaidSends a data transfer request confirmation (hereinafter referred to as PACK) signal to an external request device,SaidWith memorySaidIn a DMA transfer device that controls data transfer between external request devices
The external request device includes masking means for masking the DRQ signal.
Masking the DRQ signal by the masking means to control the bus occupancy state by DMA transfer.ToA featured DMA transfer device.
2. A DMA control unit that performs DMA transfer control for directly transferring data between a memory and an external request device, independent of the operation of the CPU.
SaidThe DMA control unitSaidWhen a DRQ signal is generated from an external request deviceSaidOutputs a BEQUN signal to the CPU and requests the CPU to open the bus.SaidWhen the BACKN signal is returned from the CPU,SaidSend a PACK signal to an external request deviceSaidWith memorySaidIn a DMA transfer device that controls data transfer between external request devices
The DMA control unit includes masking means for masking the DRQ signal.
A DMA transfer device characterized in that the DEQU signal is masked by the masking means to control a bus occupancy state by DMA transfer.
3. A DMA control unit that performs DMA transfer control for directly transferring data between a memory and an external request device, independent of the operation of the CPU.
SaidThe DMA control unitSaidWhen a DRQ signal is generated from an external request deviceSaidOutputs a BEQUN signal to the CPU and requests the CPU to open the bus.SaidWhen the BACKN signal is returned from the CPU,SaidSend a PACK signal to an external request deviceSaidWith memorySaidIn a DMA transfer device that controls data transfer between external request devices
The DMA control unit includes masking means for masking the BEQUN signal.
A DMA transfer device characterized in that the BEQUN signal is masked by the masking means to control a bus occupancy state by DMA transfer.
4. Simultaneous operation is possible.SaidThe above depending on the number of external request devicesBy mask meansThe DMA transfer device according to any one of claims 1 to 3, further comprising means for controlling the mask time.
5. SaidA management means for managing the processing load of the CPU,
SaidThe above according to the processing load of the CPUBy mask meansMeans to control the mask time
The DMA transfer device according to any one of claims 1 to 4, wherein the DMA transfer device is provided.
6. The DRQ signal cycle detecting means for detecting the generation cycle of the DRQ signal is provided.
The masking means masks the DRQ signal based on the DRQ signal generation cycle.
Claims1 or 2The DMA transfer device according to.
7. A BEQUN signal cycle detecting means for detecting a generation cycle of a BEQUN signal generated in association with a DEQU signal of a plurality of external request devices that are permitted to operate.
The masking means masks the BEQUN signal based on the BEQUN signal generation cycle.
Claims3The DMA transfer device according to.
8. SaidA management means for managing the processing load of the CPU,
SaidCPUofFind the bus occupancy rate associated with processing,Of the bus occupancySetting means to set the limit value and
SaidThe said according to the processing load of the CPU and the said limit valueBy mask meansMeans to control the mask time
The DMA transfer device according to any one of claims 1 to 4, wherein the DMA transfer device is provided.
[Claim 9] It is equipped with a DMA control unit that performs DMA transfer control that directly transfers data between the memory and the external request device independently of the operation of the CPU.
When a data transfer request signal is generated from the external request device, the DMA control unit outputs a bus request signal to the CPU to request the CPU to open the bus, and the CPU returns a bus release permission signal. In a DMA transfer device that sends a data transfer request confirmation signal to the external request device and controls data transfer between the memory and the external request device.
A masking means for masking the data transfer request signal or the bus request signal, and
A means for controlling the masking time by the masking means according to the number of the external requesting devices capable of simultaneous operation is provided.
A DMA transfer device characterized in that the data transfer request signal or the bus request signal is masked by the masking means to control a bus occupancy state by DMA transfer.
次に、外部リクエストデバイス２４０から出力されるＤＲＥＱ０信号がタイマに入力される。このとき、ＤＲＥＱ０信号マスク回路２１０は動作することなしに、ＤＭＡＣ２００はＤＲＥＱ０の入力のタイミングでＢＲＥＱＮ信号をＣＰＵ１００に対して出力する。
Next, the DRQ0 signal output from the external request device 240 is input to the timer. At this time, the DREC0 signal mask circuit 210 does not operate, and the DMAC200 outputs a BEQUN signal to the CPU 100 at the timing of inputting the DREC0.
ＤＭＡＣ４００の内部のＤＲＥＱ信号の調停回路２３０は、各チャンネルから出力されたＤＲＥＱ信号を調停し、ＢＲＥＱＮ信号をＣＰＵ１００に対して出力する。調停方法は、第２の実施形態と同様であり、ＤＲＥＱ信号の入力順番とＤＲＥＱ信号監視ＣＨ（前記図９の動作説明参照）によりどのＤＭＡシーケンスを行うか決定する。
Arbitration circuit 230 inside the DREQ signal DMAC400 arbitrates DREQ signals output from each channel, and outputs the BREQN signal to CPU 100. The arbitration method is the same as that of the second embodiment, and which DMA sequence is to be performed is determined by the input order of the DRQ signals and the DRQ signal monitoring CH (see the operation description of FIG. 9 above).
ＤＭＡＣ４００の内部のＤＲＥＱ信号の調停回路２３０は、各チャンネル（ＣＨ１／２／３…）のＤＲＥＱ信号を調停し、ＢＲＥＱＮ信号をＣＰＵ５００に出力する。調停方法は、第２の実施形態と同様である。
Arbitration circuit 230 inside the DREQ signal DMAC400 arbitrates DREQ signals of each channel (CH1 / 2/3 ...) , and outputs the BREQN signal to CPU 500. The arbitration method is the same as that of the second embodiment.
まず、外部リクエストデバイス６５０からＤＲＥＱ信号がＤＭＡＣ６００に入力され、その入力信号が内部のＤＲＥＱ周期検出回路６２０に入力される。
First, input from external request device 650 DREQ signal is DMAC600, the input signal is input to the interior of the DREQ period detection circuit 620.