JP2000294726A - 半導体モジュール - Google Patents

半導体モジュール

Info

Publication number
JP2000294726A
JP2000294726A JP2000012573A JP2000012573A JP2000294726A JP 2000294726 A JP2000294726 A JP 2000294726A JP 2000012573 A JP2000012573 A JP 2000012573A JP 2000012573 A JP2000012573 A JP 2000012573A JP 2000294726 A JP2000294726 A JP 2000294726A
Authority
JP
Japan
Prior art keywords
conductor
semiconductor
semiconductor elements
mos transistors
semiconductor module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000012573A
Other languages
English (en)
Other versions
JP3508670B2 (ja
Inventor
Kenichi Sofue
健一 祖父江
Hiromitsu Yoshiyama
浩光 吉山
Toshishige Fukatsu
利成 深津
Toshiaki Nagase
俊昭 長瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Industries Corp
Original Assignee
Toyoda Automatic Loom Works Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyoda Automatic Loom Works Ltd filed Critical Toyoda Automatic Loom Works Ltd
Priority to JP2000012573A priority Critical patent/JP3508670B2/ja
Priority to TW089101810A priority patent/TW444406B/zh
Priority to EP00102456A priority patent/EP1028465B1/en
Priority to US09/498,595 priority patent/US6445068B1/en
Priority to DE60032651T priority patent/DE60032651T2/de
Publication of JP2000294726A publication Critical patent/JP2000294726A/ja
Application granted granted Critical
Publication of JP3508670B2 publication Critical patent/JP3508670B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48111—Disposition the wire connector extending above another semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4905—Shape
    • H01L2224/49051—Connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H01L2224/49176—Wire connectors having the same loop shape and height
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Power Conversion In General (AREA)
  • Electronic Switches (AREA)
  • Inverter Devices (AREA)
  • Combinations Of Printed Boards (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 複数の半導体素子が互いに並列に接続された
半導体モジュールにおいて、それら複数の半導体素子の
動作の均一化を図る。 【解決手段】 ドレイン電極である導電性基板２の上面
に複数のＭＯＳトランジスタ１が配置されている。各Ｍ
ＯＳトランジスタ１のドレイン接触は、導電性基板２に
接続されている。各ＭＯＳトランジスタ１のソース接触
は、ソース電極である出力用導体路４にボンディングワ
イヤ６により接続されている。各ＭＯＳトランジスタ１
のゲート接触は、ゲート電極である駆動信号用導体路７
にボンディングワイヤ９により接続されている。各ＭＯ
Ｓトランジスタ１のソース接触どうしがブリッジ電極１
１およびボンディングワイヤ１２により互いに接続され
ている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の半導体素子
が互いに並列に接続された半導体モジュールに係わり、
特に、複数のＭＯＳトランジスタが互いに並列に接続さ
れた半導体モジュールの特性を改善する技術に係わる。
【０００２】
【従来の技術】複数の半導体素子が互いに並列に接続さ
れた半導体モジュールは、例えば、大電流を制御するた
めのスイッチとして利用されている。この場合、各半導
体素子は、例えば、互いに同じ特性のＭＯＳトランジス
タである。
【０００３】図６は、複数の半導体素子が互いに並列に
接続された既存の半導体モジュールの一例の構成図であ
る。以下では、各半導体素子がＭＯＳトランジスタであ
るものとして説明する。
【０００４】複数のＭＯＳトランジスタ１は、導電性基
板２の上面に配置されている。導電性基板２は、ドレイ
ン電極であり、各ＭＯＳトランジスタ１のドレイン接触
がそれぞれそこに接続されている。また、導電性基板２
に接続して入力端子（ドレイン端子）３が設けられてい
る。出力用導体路４は、ソース電極であり、また、それ
に接続して出力端子（ソース端子）５が設けられてい
る。さらに、各ＭＯＳトランジスタ１のソース接触と出
力用導体路４との間は、ボンディングワイヤ６により互
いに接続されている。駆動信号用導体路７は、ゲート電
極であり、また、それに接続して駆動信号用端子（ゲー
ト端子）８が設けられている。さらに、各ＭＯＳトラン
ジスタ１のゲート接触と駆動信号用導体路７との間は、
ボンディングワイヤ９により互いに接続されている。こ
れらのボンディングワイヤは、例えば、アルミニウム等
の金属ワイヤである。なお、出力用導体路４および駆動
信号用導体路７は、それぞれ導電性基板２から電気的に
絶縁されている。
【０００５】図７は、図６に示した半導体モジュールの
回路図である。ここでは、複数のＭＯＳトランジスタ１
として、２個のＭＯＳトランジスタＭ１およびＭ２が互
いに並列に接続されて設けられている。ダイオードＤ
は、それぞれＭＯＳトランジスタに対して寄生的に形成
されるダイオードである。また、インダクタＬは、主電
流が流れる経路であるボンディングワイヤ６（あるい
は、ボンディングワイヤ６および出力用導体路４）のイ
ンダクタンスである。
【０００６】ＭＯＳトランジスタＭ１およびＭ２をター
ンオンする際には、出力端子５と駆動信号用端子８との
間に所定値（ゲートしきい値電圧）以上の電圧を印加す
る。そして、その電圧を維持すると、ＭＯＳトランジス
タＭ１およびＭ２はオン状態を保持し、入力端子３から
出力端子５に向かう主電流が流れる。一方、ＭＯＳトラ
ンジスタＭ１およびＭ２をターンオフする際には、出力
端子５と駆動信号用端子８との間の電圧を所定値以下に
低下させる。
【０００７】上記ターンオンまたはターンオフ時には、
主電流が変化する。すなわち、主電流は、ターンオン時
には急激に増加し、ターンオフ時には急激には減少す
る。ここで、インダクタに流れる電流が変化すると、よ
く知られているように、その電流変化の速度を遅くする
ような電圧が生成される。
【０００８】したがって、ＭＯＳトランジスタＭ１およ
びＭ２をターンオンする際には、図中、矢印Ａの方向に
電流を流すような電圧がインダクタＬにより生成され
る。このため、主電流の増加速度が遅くなり、結果的に
スイッチング速度も遅くなる。一方、ＭＯＳトランジス
タＭ１およびＭ２をターンオフする際には、図中、矢印
Ｂの方向に電流を流すような電圧が生成される。このた
め、主電流の減少速度が遅くなり、同様にスイッチング
速度が遅くなる。このようにしてスイッチング速度が低
下すると、主電流の変化率が小さくなるので、その大き
さがdi/dt に比例するサージ電圧も小さくなる。このよ
うに、図６に示す半導体モジュールでは、ボンディング
ワイヤ６のインダクタンスを利用して、大きなサージ電
圧が発生することを防いでいた。
【０００９】なお、ＭＯＳトランジスタＭ１およびＭ２
は、ダイオードとして使用されることもある。この場
合、出力端子５に印加する電圧を入力端子３に印加され
る電圧よりも高くすれば、各ダイオードを介して順方向
電流ＩF が流れる。一方、各ダイオードをターンオフす
る際には、そのダイオードに対する順方向電圧を所定値
以下にすればよい。この場合、順方向電流ＩF は、時間
経過とともに減少してゆき、いったん「負」になった後
に「０」に戻る。この順方向電流ＩF が「負」から
「０」に戻る過程は、一般に、「リカバリ」と呼ばれて
いる。
【００１０】ダイオードＤのリカバリ時には、順方向電
流ＩF が増加するので、インダクタＬは、その電流変化
を遅くするような電圧を生成する。これにより、入力端
子３の電位が瞬間的に上昇するが、ＭＯＳトランジスタ
は、一般に、そのゲート・ドレイン間に寄生容量を持っ
ているので、その上昇した電位は、その寄生容量を介し
てＭＯＳトランジスタのゲートに与えられる。この結
果、ＭＯＳトランジスタが瞬間的にオン状態になり、ダ
イオードＤのリカバリ時に発生した電圧はＭＯＳトラン
ジスタにより吸収される。
【００１１】
【発明が解決しようとする課題】上記構成の半導体モジ
ュールにおいて、各ＭＯＳトランジスタのインダクタン
スを互いに一致させることは困難である。すなわち、各
ＭＯＳトランジスタのボンディングワイヤ６の長さを厳
密に一致させることは困難なので、このことに起因し
て、各ＭＯＳトランジスタ毎の主電流路のインダクタン
スが不均一になる。また、各ＭＯＳトランジスタの主電
流の流れる経路、すなわち入力端子３から各ＭＯＳトラ
ンジスタを介して出力端子５に至る経路を比較すると、
各ＭＯＳトランジスタの位置によって出力用導体路４の
長さが異なるので、このことによっても、各ＭＯＳトラ
ンジスタのインダクタンスが不均一になる。
【００１２】各ＭＯＳトランジスタのインダクタンスが
不均一になると、複数のＭＯＳトランジスタの中の特定
のＭＯＳトランジスタにおいて大きなサージ電圧が発生
したり、あるいは特定のＭＯＳトランジスタに電流が集
中しやすくなり、場合によっては、素子が破壊されてし
まうことがある。
【００１３】なお、ＭＯＳトランジスタのインダクタン
スとは直接的には関係ないが、各ＭＯＳトランジスタの
特性（例えば、ゲートしきい値電圧）のばらつきによっ
ても不均一な動作が起こり得る。
【００１４】本発明の課題は、上記問題を解決すること
であり、複数の半導体素子が互いに並列に接続された半
導体モジュールにおいて、それら複数の半導体素子の動
作の均一化を図ることである。
【００１５】
【課題を解決するための手段】本発明の半導体モジュー
ルは、複数の半導体素子が互いに並列に接続された構成
であり、上記複数の半導体素子の各主電流入力用接触領
域に接続されそれら複数の半導体素子を介して流れる主
電流の入力のための第１の導体と、上記複数の半導体素
子の各主電流出力用接触領域に接続され上記主電流の出
力のための第２の導体と、上記複数の半導体素子の各駆
動信号入力用接触領域に接続された第３の導体とを有す
る。ここで、上記複数の半導体素子は、それぞれ上記第
２の導体および上記第３の導体を介して与えられる電位
差に基づいて駆動制御される。そして、上記複数の半導
体素子の各主電流出力用接触領域が第４の導体により互
いに接続される。
【００１６】上記構成において、複数の半導体素子は、
第３の導体および主電流の流れる経路である第２の導体
を介して与えられる電位差に基づいて駆動制御される。
このため、これらの半導体素子のスイッチング時には、
上記第２の導体のインダクタンスにより電流の変化の速
度を遅くするような誘導電圧が生成されるので、スイッ
チング速度が過度に速くなることが回避され、サージ電
圧が抑えられる。
【００１７】また、各半導体素子毎に主電流が流れる経
路のインダクタンスが異なる場合には、生成される誘導
電圧も互いに異なるが、この誘導電圧の差は、第４の導
体を介して電流を流すことにより補償される。よって、
複数の半導体素子の動作が均一化される。
【００１８】本発明の他の態様の半導体モジュールにお
いては、上記複数の半導体素子のなかで上記第２の導体
から所定間隔以上隔てられた位置に設けられている半導
体素子の各主電流出力用接触領域のみが第４の導体を介
して互いに接続される。上記第２の導体の近くに設けら
れている半導体素子を介して流れる主電流の経路は短か
く、インダクタンスが小さいので、第４の導体を用いて
誘導電圧により生じる電流を補償する必要がない。
【００１９】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照しながら説明する。図１は、本実施形態の半
導体モジュールの構成図である。なお、図１において使
用する符号のうち、図６において先に使用した符号は同
じものを表す。すなわち、本実施形態の半導体モジュー
ルのうち、複数のＭＯＳトランジスタ１、導電性基板
（ドレイン電極）２、入力端子（ドレイン端子）３、出
力用導体路（ソース電極）４、出力端子（ソース端子）
５、ボンディングワイヤ６および９、駆動信号用導体路
（ゲート電極）７、および駆動信号用端子（ゲート端
子）８は、既存の半導体モジュールと同じものを使用で
きる。
【００２０】本実施形態の半導体モジュールは、図６に
示した既存の半導体モジュールにおいて、複数のＭＯＳ
トランジスタ１の各ソース接触どうしを、上記出力用導
体路４及びボンディングワイヤ６を介して接続される経
路とは異なる経路で互いに接続することにより実現され
る。具体的には、本実施形態の半導体モジュールは、図
６に示した既存の半導体モジュールに対してブリッジ電
極１１を設け、さらに複数のＭＯＳトランジスタ１の各
ソース接触とそのブリッジ電極１１との間をボンディン
グワイヤ１２により互いに接続することにより実現され
る。
【００２１】図２は、本実施形態の半導体モジュールの
回路図である。ここでは、図７に示した構成と同様に、
複数のＭＯＳトランジスタ１として、２個のＭＯＳトラ
ンジスタＭ１およびＭ２が互いに並列に接続されて設け
られている。また、点Ｓ1 および点Ｓ2 は、それぞれＭ
ＯＳトランジスタＭ１およびＭ２のソース接触領域であ
る。そして、ＭＯＳトランジスタＭ１およびＭ２のソー
ス接触領域は、ブリッジ電極１１およびボンディングワ
イヤ１２を介して互いに接続されている。
【００２２】上記構成の半導体モジュールにおいて、Ｍ
ＯＳトランジスタＭ１およびＭ２をターンオンまたはタ
ーンオフするための信号は、基本的に、図６に示した既
存のモジュールにおける信号と同じである。すなわち、
ＭＯＳトランジスタＭ１およびＭ２をターンオンする際
には、出力端子５と駆動信号用端子８との間に所定値
（ゲートしきい値電圧）以上の電圧を印加する。そし
て、その電圧が維持されると、ＭＯＳトランジスタＭ１
およびＭ２はオン状態を保持し、入力端子３から出力端
子５に向かう主電流が流れる。この主電流は、その大部
分がボンディングワイヤ６を介して出力端子５へ流れ、
ブリッジ電極１１およびボンディングワイヤ１２を介し
ては殆ど流れない。一方、ＭＯＳトランジスタＭ１およ
びＭ２をターンオフする際には、出力端子５と駆動信号
用端子８との間の電圧を所定値以下に低下させる。
【００２３】次に、上記構成の半導体モジュールのスイ
ッチング時に複数のＭＯＳトランジスタの動作が均一化
される作用を説明する。ここでは、ＭＯＳトランジスタ
Ｍ１およびＭ２をターンオフする場合について説明す
る。
【００２４】ＭＯＳトランジスタＭ１およびＭ２をター
ンオフする際は、上述したように、出力端子５と駆動信
号用端子８との間の電圧を所定値以下に低下させる。こ
のとき、主電流が急激に減少していくので、インダクタ
Ｌ1 およびＬ2 は、それぞれ主電流の減少速度を遅くす
るような電圧（以下、「誘導電圧」という）を生じさせ
る。したがって、ＭＯＳトランジスタＭ１およびＭ２の
スイッチング速度が過度に高速になることが回避され、
これにより、サージ電圧が抑えられる。
【００２５】ところが、並列に接続された複数のＭＯＳ
トランジスタに対してこの誘導電圧を均一にすることは
困難である。すなわち、この誘導電圧は、電流が流れる
経路のインダクタンスとその電流の変化率との積として
表されるので、これらが互いに異なっていれば、各ＭＯ
Ｓトランジスタ毎の誘導電圧は異なってくるからであ
る。
【００２６】具体的には、各ＭＯＳトランジスタを介し
て流れる主電流の経路のうち、各ＭＯＳトランジスタか
ら出力端子５に至るまでの経路は、図３に示すように、
ＭＯＳトランジスタ毎に互いに異なる。このため、ＭＯ
Ｓトランジスタ毎に主電流が流れる経路のインダクタン
スは必然的に異なってしまう。また、各ＭＯＳトランジ
スタ１−１〜１−３の主電流の変化が、それぞれ「di1/
dt」「di2/dt」および「di3/dt」であったものとし、ま
た、出力用導体路４のインダクタンスが均一であったも
のとすると、その電流の変化に起因して生じる誘導電圧
Ｖ1 〜Ｖ3 は、それぞれ下式のように表される。
【００２７】
【数１】 このように、複数のＭＯＳトランジスタが並列に接続さ
れる構成では、各ＭＯＳトランジスタが配置される位置
に応じて、スイッチング時に各ＭＯＳトランジスタ毎に
インダクタにより生じる誘導電圧が互いに異なる。な
お、この誘導電圧の差は、複数のＭＯＳトランジスタの
各ボンディングワイヤ６のインダクタンスの差、または
各ＭＯＳトランジスタのスイッチング特性等の差によっ
ても生じ得る。即ち、主電流が流れるボンディングワイ
ヤのインダクタンスが大きいほど、また、ＭＯＳトラン
ジスタのスイッチング速度が速いほど、発生する誘導電
圧が大きくなる。
【００２８】主電流の変化に起因する誘導電圧は、上述
したように、その電流の変化の速度を遅くするように生
じる。例えば、図２において、ＭＯＳトランジスタのタ
ーンオフ時には、ＭＯＳトランジスタＭ１に対して電流
Ｉ1 を流すような誘導電圧が発生し、ＭＯＳトランジス
タＭ２に対しては電流Ｉ2 を流すような誘導電圧が発生
する。このとき、もし「電流Ｉ1 ＜電流Ｉ2 」であれ
ば、図２に示すように、その差を補償する補償電流がブ
リッジ電極１１およびボンディングワイヤ１２を介して
流れる。そして、この補償電流により、ＭＯＳトランジ
スタのターンオフ時においては、誘導電圧が大きいＭＯ
Ｓトランジスタにおける主電流の減少速度が低下させら
れ、一方、誘導電圧が小さいＭＯＳトランジスタにおけ
る主電流の減少速度は増加させられる。この結果、複数
のＭＯＳトランジスタにおける各主電流の減少速度が均
一化され、特定のＭＯＳトランジスタにおいて大きなサ
ージ電圧が発生したり、あるいは特定のＭＯＳトランジ
スタに電流が集中しやすくなることが回避される。
【００２９】なお、ブリッジ電極１１およびボンディン
グワイヤ１２もインダクタンスを有するので、多数のＭ
ＯＳトランジスタが並列に接続されるモジュールでは、
互いに近接するＭＯＳトランジスタ間で補償電流が流れ
る場合と、互いに遠く離れたＭＯＳトランジスタ間で補
償電流が流れる場合とでは、その補償電流の流れる経路
のインダクタンスが互いに異なることになる。しかしな
がら、ブリッジ電極１１およびボンディングワイヤ１２
を介しては主電流は殆ど流れることはなく、また、補償
電流は主電流と比べて十分に小さいので、この経路上で
の電流変化率は無視できる程度に小さい。したがって、
ブリッジ電極１１およびボンディングワイヤ１２のイン
ダクタンスは無視してもよいと考えられる。
【００３０】ＭＯＳトランジスタのターンオン時、ある
いはＭＯＳトランジスタをダイオードとして使用した場
合におけるそのダイオードのターンオフ時においても、
同様の作用により各素子の動作が均一化される。即ち、
ＭＯＳトランジスタのターンオン時には、補償電流によ
り主電流の増加速度が均一化され、また、ダイオードの
ターンオフ時には、補償電流によりダイオードの順方向
電流の増加速度（ＭＯＳトランジスタとして見た場合に
は、電流の減少速度）が均一化される。
【００３１】このように、本実施形態の半導体モジュー
ルは、スイッチング時にＭＯＳトランジスタ毎に発生す
る誘導電圧の差を補償するための補償電流を流す経路を
設けたので、複数のＭＯＳトランジスタの動作が均一化
される。また、各ＭＯＳトランジスタは、駆動信号用導
体路（ゲート電極）７と、主電流が流れる経路である出
力用導体路（ソース電極）４との間の電位差により駆動
制御されるので、スイッチング速度が過度に高速化され
ることが回避され、サージ電圧が抑えられる。すなわ
ち、本実施形態の半導体モジュールによれば、スイッチ
ング時のサージ電圧を抑えながら、複数のＭＯＳトラン
ジスタの動作の均一化が図れる。
【００３２】なお、上記実施例では、複数のＭＯＳトラ
ンジスタが導電性基板上に設けられているが、本発明は
この構成に限定されるものではなく、例えば、絶縁基板
上に導体路を設けた絶縁型モジュールであってもよい。
また、各導体路（出力用導体路４、駆動信号用導体路
７）と各端子（出力端子５、駆動信号用端子８）とは、
それぞれ一体的に形成されていてもよいし、あるいは別
々に形成して互いにボンディングワイヤ等で接続するよ
うにしてもよい。
【００３３】さらに、複数のＭＯＳトランジスタのう
ち、出力端子５の近くに設けられているＭＯＳトランジ
スタについては、主電流が流れる経路が短く、そのイン
ダクタンスが小さいので、ソース接触とブリッジ電極１
１との間のボンディングワイヤを省略してもよい。以
下、複数のＭＯＳトランジスタのうちの一部についてソ
ース接触とブリッジ電極１１との間のボンディングワイ
ヤを省略する場合の例を示す。
【００３４】図４に示す半導体モジュールでは、直線上
に配置されたＭＯＳトランジスタ１ａ〜１ｅのうち、出
力端子５から離れた位置に設けられているＭＯＳトラン
ジスタ１ｃ〜１ｅについては、各ソース接触とブリッジ
電極１１とがボンディングワイヤ１２により接続されて
いるが、出力端子５の近くに設けられているＭＯＳトラ
ンジスタ１ａ、１ｂについては、各ソース接触とブリッ
ジ電極１１とは接続されていない。
【００３５】図５に示す半導体モジュールでは、ＭＯＳ
トランジスタ１ａ〜１ｅ、およびＭＯＳトランジスタ１
Ａ〜１Ｅがそれぞれ直線上に配置されている。この半導
体モジュールでは、出力端子５に直接的に接続されてい
る出力用導体路４から離れた位置に設けられているＭＯ
Ｓトランジスタ１Ａ〜１Ｅについては、各ソース接触と
ブリッジ電極１１とがボンディングワイヤ１２により接
続されているが、出力用導体路４の近くに設けられてい
るＭＯＳトランジスタ１ａ〜１ｅについては、各ソース
接触とブリッジ電極１１とは接続されていない。尚、図
５においては、図面を見やすくするために、ＭＯＳトラ
ンジスタ１ａ〜１ｅの各ゲート接触と駆動信号用導体路
７との間のボンディングワイヤが描かれていないが、実
際にはそれぞれボンディングワイヤが存在する。
【００３６】上記図４または図５に示す構成を導入すれ
ば、半導体モジュール内に設けられるボンディングワイ
ヤの数が少なくなる。そして、ボンディングワイヤの数
が少なければ、半導体モジュールを製造するための工程
が少なくなり、また、ボンディングワイヤ同士が互いに
接触してしまう可能性も低くなる。
【００３７】
【発明の効果】本発明の半導体モジュールにおいては、
各半導体素子が駆動信号用導体路と主電流が流れる経路
である出力用導体路との間の電位差により駆動制御され
る構成を維持しながら、スイッチング時にＭＯＳトラン
ジスタ毎に発生する誘導電圧の差を補償するための補償
電流を流す経路を設けたので、スイッチング時のサージ
電圧を抑えながら、複数のＭＯＳトランジスタの動作の
均一化が図れる。
【図面の簡単な説明】
【図１】本実施形態の半導体モジュールの構成図であ
る。
【図２】本実施形態の半導体モジュールの回路図であ
る。
【図３】ＭＯＳトランジスタの位置によって誘導電圧が
異なることを説明するための図である。
【図４】一部のＭＯＳトランジスタについてソース接触
とブリッジ電極との間の接続を省略したモジュールの例
（その１）である。
【図５】一部のＭＯＳトランジスタについてソース接触
とブリッジ電極との間の接続を省略したモジュールの例
（その２）である。
【図６】複数の半導体素子が並列に接続された既存の半
導体モジュールの一例の構成図である。
【図７】図６に示した半導体モジュールの回路図であ
る。
【符号の説明】
１ ＭＯＳトランジスタ ２ 導電性基板（ドレイン電極） ３ 入力端子（ドレイン端子） ４ 出力用導体路（ソース電極） ５ 出力端子（ソース端子） ６、９ ボンディングワイヤ ７ 駆動信号用導体路（ゲート電極） ８ 駆動信号用端子（ゲート端子） １１ ブリッジ電極 １２ ボンディングワイヤ
フロントページの続き (72)発明者 深津 利成 愛知県刈谷市豊田町２丁目１番地 株式会 社豊田自動織機製作所内 (72)発明者 長瀬 俊昭 愛知県刈谷市豊田町２丁目１番地 株式会 社豊田自動織機製作所内

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 複数の半導体素子が互いに並列に接続さ
    れた半導体モジュールであって、 上記複数の半導体素子の各主電流入力用接触領域に接続
    され、それら複数の半導体素子を介して流れる主電流の
    入力のための第１の導体と、 上記複数の半導体素子の各主電流出力用接触領域に接続
    され、上記主電流の出力のための第２の導体と、 上記複数の半導体素子の各駆動信号入力用接触領域に接
    続された第３の導体とを有し、 上記複数の半導体素子は、それぞれ上記第２の導体およ
    び上記第３の導体を介して与えられる電位差に基づいて
    駆動制御される構成であり、 さらに、上記複数の半導体素子の各主電流出力用接触領
    域が第４の導体により互いに接続された半導体モジュー
    ル。
  2. 【請求項２】 上記複数の半導体素子が列状に配置され
    た構成であって、上記第４の導体は、上記列状に配置さ
    れた複数の半導体素子に平行に設けられた金属板と、上
    記複数の半導体素子の各主電流出力用接触領域とその金
    属板とを接続する金属ワイヤから構成される請求項１に
    記載の半導体モジュール。
  3. 【請求項３】 複数のＭＯＳトランジスタが互いに並列
    に接続された半導体モジュールであって、 上記複数のＭＯＳトランジスタの各ドレイン接触領域に
    接続されるドレイン電極と、 上記複数のＭＯＳトランジスタの各ソース接触領域にそ
    れぞれボンディングワイヤを介して接続されるソース電
    極と、 上記複数のＭＯＳトランジスタの各ゲート接触領域に接
    続されるゲート電極とを有し、 上記複数のＭＯＳトランジスタは、それぞれ上記ソース
    電極およびゲート電極を介して与えられる電位差に基づ
    いて駆動制御される構成であり、 さらに、上記複数のＭＯＳトランジスタの各ソース接触
    領域が上記ソース電極とは異なる経路で互いに接続され
    た半導体モジュール。
  4. 【請求項４】 複数の半導体素子が互いに並列に接続さ
    れた半導体モジュールであって、 上記複数の半導体素子の各第１の主電流用接触領域に接
    続される第１の導体と、 上記複数の半導体素子の各第２の主電流用接触領域に接
    続される第２の導体と、 上記複数の半導体素子の各駆動信号入力用接触領域に接
    続される第３の導体と、 上記複数の半導体素子のなかで上記第２の導体から所定
    間隔以上隔てられた位置に設けられている半導体素子の
    各第２の主電流用接触領域を互いに接続するための第４
    の導体とを有し、 上記複数の半導体素子が、それぞれ上記第２の導体およ
    び上記第３の導体を介して与えられる電位差に基づいて
    駆動制御される半導体モジュール。
  5. 【請求項５】 複数の半導体素子が互いに並列に接続さ
    れた半導体モジュールであって、 上記複数の半導体素子の各第１の主電流用接触領域に接
    続される第１の導体と、 上記複数の半導体素子の各第２の主電流用接触領域に接
    続される第２の導体と、 上記複数の半導体素子の各駆動信号入力用接触領域に接
    続される第３の導体と、 上記第１、第２、第３の導体にそれぞれ直接的に接続さ
    れた第１、第２、第３の端子と、 上記複数の半導体素子のなかで上記第２の導体に直接的
    に接続された第２の端子から所定間隔以上隔てられた位
    置に設けられている半導体素子の各第２の主電流用接触
    領域を互いに接続するための第４の導体とを有し、 上記複数の半導体素子が、それぞれ上記第２の導体およ
    び上記第３の導体を介して与えられる電位差に基づいて
    駆動制御される半導体モジュール。
  6. 【請求項６】 複数のＭＯＳトランジスタが互いに並列
    に接続された半導体モジュールであって、 上記複数のＭＯＳトランジスタの各ソース接触領域にそ
    れぞれ接続されるソース電極と、 上記複数のＭＯＳトランジスタのなかで上記ソース電極
    から所定間隔以上隔てられた位置に設けられているＭＯ
    Ｓトランジスタの各ソース接触領域を互いに接続するた
    めのブリッジ電極とを有する半導体モジュール。
  7. 【請求項７】 複数のＭＯＳトランジスタが互いに並列
    に接続された半導体モジュールであって、 上記複数のＭＯＳトランジスタの各ソース接触領域にそ
    れぞれ接続されるソース電極と、 上記ソース電極に直接的に接続され、当該半導体モジュ
    ールの外部にソース電流を出力するためのソース端子
    と、 上記複数のＭＯＳトランジスタのなかで上記ソース端子
    から所定間隔以上隔てられた位置に設けられているＭＯ
    Ｓトランジスタの各ソース接触領域を互いに接続するた
    めのブリッジ電極とを有する半導体モジュール。
JP2000012573A 1999-02-05 2000-01-21 半導体モジュール Expired - Fee Related JP3508670B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2000012573A JP3508670B2 (ja) 1999-02-05 2000-01-21 半導体モジュール
TW089101810A TW444406B (en) 1999-02-05 2000-02-02 Semiconductor module
EP00102456A EP1028465B1 (en) 1999-02-05 2000-02-04 Semiconductor module
US09/498,595 US6445068B1 (en) 1999-02-05 2000-02-04 Semiconductor module
DE60032651T DE60032651T2 (de) 1999-02-05 2000-02-04 Halbleitermodul

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2821399 1999-02-05
JP11-28213 1999-02-05
JP2000012573A JP3508670B2 (ja) 1999-02-05 2000-01-21 半導体モジュール

Publications (2)

Publication Number Publication Date
JP2000294726A true JP2000294726A (ja) 2000-10-20
JP3508670B2 JP3508670B2 (ja) 2004-03-22

Family

ID=26366262

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000012573A Expired - Fee Related JP3508670B2 (ja) 1999-02-05 2000-01-21 半導体モジュール

Country Status (5)

Country Link
US (1) US6445068B1 (ja)
EP (1) EP1028465B1 (ja)
JP (1) JP3508670B2 (ja)
DE (1) DE60032651T2 (ja)
TW (1) TW444406B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010267685A (ja) * 2009-05-13 2010-11-25 Mitsubishi Electric Corp 半導体装置
JP2017163016A (ja) * 2016-03-10 2017-09-14 富士電機株式会社 半導体装置及び半導体装置の製造方法
US11309276B2 (en) 2020-03-06 2022-04-19 Fuji Electric Co., Ltd. Semiconductor module

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10102359A1 (de) * 2001-01-19 2002-08-01 Siemens Ag Schaltungsanordnung mit in Chips angeordneten Halbleiterbauelementen
JP3701228B2 (ja) * 2001-11-01 2005-09-28 三菱電機株式会社 半導体装置
DE10316357B4 (de) * 2002-10-25 2005-02-10 Semikron Elektronik Gmbh Verfahren zur Überwachung von Leistungshalbleiterbauelementen
US7170726B2 (en) * 2003-01-16 2007-01-30 Silicon Integrated Systems Corp. Uniform turn-on design on multiple-finger MOSFET for ESD protection application
KR101221807B1 (ko) * 2006-12-29 2013-01-14 페어차일드코리아반도체 주식회사 전력 소자 패키지
DE102008057833B4 (de) * 2008-11-19 2011-12-22 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit Steuerfunktionalität und integriertem Übertrager
JP5401292B2 (ja) * 2009-12-15 2014-01-29 ルネサスエレクトロニクス株式会社 半導体装置及び通信方法
DE102014111931B4 (de) 2014-08-20 2021-07-08 Infineon Technologies Ag Niederinduktive Schaltungsanordnung mit Laststromsammelleiterbahn
JP6838243B2 (ja) 2017-09-29 2021-03-03 日立Astemo株式会社 電力変換装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH088269B2 (ja) * 1986-10-22 1996-01-29 シーメンス、アクチエンゲゼルシヤフト 半導体デバイス
US5060048A (en) 1986-10-22 1991-10-22 Siemens Aktiengesellschaft & Semikron GmbH Semiconductor component having at least one power mosfet
US4907068A (en) * 1987-01-21 1990-03-06 Siemens Aktiengesellschaft Semiconductor arrangement having at least one semiconductor body
US5043859A (en) * 1989-12-21 1991-08-27 General Electric Company Half bridge device package, packaged devices and circuits
US5170337A (en) 1992-01-29 1992-12-08 General Electric Company Low-inductance package for multiple paralleled devices operating at high frequency
JPH11177021A (ja) 1997-12-09 1999-07-02 Toyota Autom Loom Works Ltd 半導体スイッチの電極構造

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010267685A (ja) * 2009-05-13 2010-11-25 Mitsubishi Electric Corp 半導体装置
JP2017163016A (ja) * 2016-03-10 2017-09-14 富士電機株式会社 半導体装置及び半導体装置の製造方法
US11309276B2 (en) 2020-03-06 2022-04-19 Fuji Electric Co., Ltd. Semiconductor module

Also Published As

Publication number Publication date
TW444406B (en) 2001-07-01
EP1028465A2 (en) 2000-08-16
DE60032651T2 (de) 2007-10-04
EP1028465A3 (en) 2001-05-16
JP3508670B2 (ja) 2004-03-22
US6445068B1 (en) 2002-09-03
DE60032651D1 (de) 2007-02-15
EP1028465B1 (en) 2007-01-03

Similar Documents

Publication Publication Date Title
US9818686B2 (en) Semiconductor modules and methods of forming the same
US7579669B2 (en) Semiconductor device including power MOS field-effect transistor and driver circuit driving thereof
US9041456B2 (en) Power semiconductor device
US6897492B2 (en) Power device with bi-directional level shift circuit
US7122875B2 (en) Semiconductor device
US20170302153A1 (en) Power conversion apparatus
US11296601B2 (en) Power transistor with distributed gate
US6057726A (en) Output circuit for power IC with high breakdown voltage
US6249024B1 (en) Power module with repositioned positive and reduced inductance and capacitance
EP3340446B1 (en) Semiconductor apparatus and inverter system
JP2000294726A (ja) 半導体モジュール
US6759692B1 (en) Gate driver with level shift circuit
JP4004460B2 (ja) 半導体装置
US6638808B1 (en) Method of manufacturing gate driver with level shift circuit
KR100671788B1 (ko) 파워 모듈 회로
TW202101600A (zh) 半導體裝置
CN109768787A (zh) 半导体装置及其驱动方法
US20240021604A1 (en) Monolithic component comprising a gallium nitride power transistor
US6404041B1 (en) EMC-optimized power switch
CN112750814A (zh) 半导体器件和逆变器
JP2009021395A (ja) 半導体装置
JP2001515699A (ja) Ｄｃｂ基板上の電力半導体構成体
US6914296B2 (en) Controllable semiconductor component with multi-section control electrode

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20030826

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20031202

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20031215

R151 Written notification of patent or utility model registration

Ref document number: 3508670

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100109

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110109

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110109

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120109

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120109

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130109

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140109

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees