JP2000286682A - 三角波デジタルデータ発生回路 - Google Patents
三角波デジタルデータ発生回路Info
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Abstract
(57)【要約】
【課題】 三角波デジタルデータを発生させる。
【解決手段】 繰り返し周波数データｆに応じた周波数
の基準クロックパルスｇを出力する基準クロックパルス
発生回路１５と、振幅データｈで階段状波のステップ開
始段数を設定すると共に基準クロックパルスｇをステッ
プ開始段数から加算カウントしてオーバーフロー段数に
達する毎にオーバーフローデータｉをその都度出力する
第１順序論理回路１２と、オーバーフローデータｉによ
り極性を反転した加算・減算選択データｋを出力するト
グル回路１３と、データ入力端１４ａでステップ開始段
数を設定すると共に加算・減算選択データｋのハイ信号
で基準クロックパルスｇをステップ開始段数からオーバ
ーフロー段数まで加算カウントし、次の加算・減算選択
データｋのロー信号で基準クロックパルスｇをステップ
開始段数まで減算して三角波デジタルデータｎを出力す
る第２順序論理回路１４とを備えている。
の基準クロックパルスｇを出力する基準クロックパルス
発生回路１５と、振幅データｈで階段状波のステップ開
始段数を設定すると共に基準クロックパルスｇをステッ
プ開始段数から加算カウントしてオーバーフロー段数に
達する毎にオーバーフローデータｉをその都度出力する
第１順序論理回路１２と、オーバーフローデータｉによ
り極性を反転した加算・減算選択データｋを出力するト
グル回路１３と、データ入力端１４ａでステップ開始段
数を設定すると共に加算・減算選択データｋのハイ信号
で基準クロックパルスｇをステップ開始段数からオーバ
ーフロー段数まで加算カウントし、次の加算・減算選択
データｋのロー信号で基準クロックパルスｇをステップ
開始段数まで減算して三角波デジタルデータｎを出力す
る第２順序論理回路１４とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、三角波デジタルデ
ータを発生させる三角波デジタルデータ発生回路に関す
るものである。
ータを発生させる三角波デジタルデータ発生回路に関す
るものである。
【０００２】
【従来の技術】従来のこの種のものとしては、特開昭４
９−９９２５７号として公開された三角波発生回路があ
る。この三角波発生回路は、図４に示すように、入力端
子１を経てデジタル周波数信号が入力されるとその周波
数に比例する電圧に変換するデジタル／アナログ変換器
（以下、Ｄ／Ａ変換器と称する。）２と、入力端子１を
経て入力されるデジタル周波数信号によって制御される
矩形波発振器３と、Ｄ／Ａ変換器２の出力側に接続され
て該Ｄ／Ａ変換器２の出力電圧と逆極性の電圧を発生す
る極性反転増幅器４と、フリップフロップ５と、このフ
リップフロップ５の出力によって駆動されてＤ／Ａ変換
器２の出力と極性反転増幅器４の出力とを切換えて出力
するゲート回路６と、定電流源７と、ゲート回路６の出
力と定電流源７の出力の和を積分する積分器８と、この
積分器８の出力を基準電圧入力と比較して一定値に達し
たときに比較パルスを発生する電圧比較器９とを具備
し、フリップフロップ５は矩形波発振器３の出力波の立
上がりによってハイにセットされ、電圧比較器９からの
比較パルスによってローにリセットされるように構成さ
れた構造になっている。
９−９９２５７号として公開された三角波発生回路があ
る。この三角波発生回路は、図４に示すように、入力端
子１を経てデジタル周波数信号が入力されるとその周波
数に比例する電圧に変換するデジタル／アナログ変換器
（以下、Ｄ／Ａ変換器と称する。）２と、入力端子１を
経て入力されるデジタル周波数信号によって制御される
矩形波発振器３と、Ｄ／Ａ変換器２の出力側に接続され
て該Ｄ／Ａ変換器２の出力電圧と逆極性の電圧を発生す
る極性反転増幅器４と、フリップフロップ５と、このフ
リップフロップ５の出力によって駆動されてＤ／Ａ変換
器２の出力と極性反転増幅器４の出力とを切換えて出力
するゲート回路６と、定電流源７と、ゲート回路６の出
力と定電流源７の出力の和を積分する積分器８と、この
積分器８の出力を基準電圧入力と比較して一定値に達し
たときに比較パルスを発生する電圧比較器９とを具備
し、フリップフロップ５は矩形波発振器３の出力波の立
上がりによってハイにセットされ、電圧比較器９からの
比較パルスによってローにリセットされるように構成さ
れた構造になっている。
【０００３】図５は、この三角波発生回路の動作を示す
波形図である。図において、ａは矩形波発振器３の出力
波形、ｂは積分器８の出力が基準電圧Ｅｓに達したとき
に電圧比較器９が発生する比較パルス、ｃは出力波形ａ
の立上がりによってハイになり、出力波形ｂによってロ
ーになるフリップフロップ５の出力波形、ｄは０Ｖを中
心として正負対称になり、振幅はＤ／Ａ変換器２の出力
電圧に等しく、入力周波数に比例するゲート回路６の出
力波形、ｅはゲート回路６の出力波形ｄを定電流源７か
らの電流と共に積分した波形であって、三角波の負の振
幅は基準電圧Ｅｓであり、正の振幅はＤ／Ａ変換器２の
出力によって決まる積分器８の出力波形である。
波形図である。図において、ａは矩形波発振器３の出力
波形、ｂは積分器８の出力が基準電圧Ｅｓに達したとき
に電圧比較器９が発生する比較パルス、ｃは出力波形ａ
の立上がりによってハイになり、出力波形ｂによってロ
ーになるフリップフロップ５の出力波形、ｄは０Ｖを中
心として正負対称になり、振幅はＤ／Ａ変換器２の出力
電圧に等しく、入力周波数に比例するゲート回路６の出
力波形、ｅはゲート回路６の出力波形ｄを定電流源７か
らの電流と共に積分した波形であって、三角波の負の振
幅は基準電圧Ｅｓであり、正の振幅はＤ／Ａ変換器２の
出力によって決まる積分器８の出力波形である。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の三角波発生回路にあっては、アナログ回路に
よる三角波を発生させる構成となっており、このためデ
ジタルデータの設定入力及びデジタルデータの出力が得
られず、任意の出力波形の設定（オフセット信号，信号
振れ幅及び繰り返し周波数）の設定が困難であった。ま
た、三角波のデジタルデータの出力が得られない問題点
があった。
うな従来の三角波発生回路にあっては、アナログ回路に
よる三角波を発生させる構成となっており、このためデ
ジタルデータの設定入力及びデジタルデータの出力が得
られず、任意の出力波形の設定（オフセット信号，信号
振れ幅及び繰り返し周波数）の設定が困難であった。ま
た、三角波のデジタルデータの出力が得られない問題点
があった。
【０００５】本発明の目的は、三角波のデジタルデータ
の出力が得られる三角波デジタルデータ発生回路を提供
することにある。
の出力が得られる三角波デジタルデータ発生回路を提供
することにある。
【０００６】本発明の目的は、オフセットデータ，振幅
データ及び繰り返し周波数データのデジタル設定が容易
に行える三角波デジタルデータ発生回路を提供すること
にある。
データ及び繰り返し周波数データのデジタル設定が容易
に行える三角波デジタルデータ発生回路を提供すること
にある。
【０００７】
【課題を解決するための手段】本発明に係る三角波デジ
タルデータ発生回路は、繰り返し周波数データが与えら
れるとそのデータに応じた周波数の基準クロックパルス
を出力する基準クロックパルス発生回路と、データ入力
端に振幅データが与えられると階段状波のステップ開始
段数が設定されると共に基準クロック入力端に前記基準
クロックパルスが与えられると該基準クロックパルスを
設定された前記ステップ開始段数から加算カウントして
オーバーフロー段数に達する毎にオーバーフローデータ
出力端からオーバーフローデータをその都度出力して前
記ステップ開始段数に戻り且つデータ出力端から鋸歯状
波デジタルデータを出力する第１順序論理回路と、前記
オーバーフローデータが入力される毎に極性を反転した
ハイ信号またはロー信号からなる加算・減算選択データ
を出力するトグル回路と、データ入力端にオフセットデ
ータが入力されると階段状波のステップ開始段数が設定
されると共に加算・減算選択デ−タ入力端に前記加算・
減算選択データのハイ信号またはロー信号のいずれか一
方が与えられると基準クロック入力端に与えられる前記
基準クロックパルスを設定された前記ステップ開始段数
からオーバーフロー段数まで加算カウントすると共に前
記加算・減算選択デ−タ入力端に前記加算・減算選択デ
ータのハイ信号またはロー信号のうちの他方が与えられ
ると前記基準クロック入力端に与えられる前記基準クロ
ックパルスを前記オーバーフロー段数から前記ステップ
開始段数まで減算してデータ出力端から三角波デジタル
データを出力する第２順序論理回路とを備えていること
を特徴とする。
タルデータ発生回路は、繰り返し周波数データが与えら
れるとそのデータに応じた周波数の基準クロックパルス
を出力する基準クロックパルス発生回路と、データ入力
端に振幅データが与えられると階段状波のステップ開始
段数が設定されると共に基準クロック入力端に前記基準
クロックパルスが与えられると該基準クロックパルスを
設定された前記ステップ開始段数から加算カウントして
オーバーフロー段数に達する毎にオーバーフローデータ
出力端からオーバーフローデータをその都度出力して前
記ステップ開始段数に戻り且つデータ出力端から鋸歯状
波デジタルデータを出力する第１順序論理回路と、前記
オーバーフローデータが入力される毎に極性を反転した
ハイ信号またはロー信号からなる加算・減算選択データ
を出力するトグル回路と、データ入力端にオフセットデ
ータが入力されると階段状波のステップ開始段数が設定
されると共に加算・減算選択デ−タ入力端に前記加算・
減算選択データのハイ信号またはロー信号のいずれか一
方が与えられると基準クロック入力端に与えられる前記
基準クロックパルスを設定された前記ステップ開始段数
からオーバーフロー段数まで加算カウントすると共に前
記加算・減算選択デ−タ入力端に前記加算・減算選択デ
ータのハイ信号またはロー信号のうちの他方が与えられ
ると前記基準クロック入力端に与えられる前記基準クロ
ックパルスを前記オーバーフロー段数から前記ステップ
開始段数まで減算してデータ出力端から三角波デジタル
データを出力する第２順序論理回路とを備えていること
を特徴とする。
【０００８】このような構成の三角波デジタルデータ発
生回路によれば、三角波のデジタルデータの出力を得る
ことができる。また、オフセットデータ，振幅データ及
び繰り返し周波数データのデジタル設定で、所要の三角
波のデジタルデータの出力を容易に得ることができる。
生回路によれば、三角波のデジタルデータの出力を得る
ことができる。また、オフセットデータ，振幅データ及
び繰り返し周波数データのデジタル設定で、所要の三角
波のデジタルデータの出力を容易に得ることができる。
【０００９】本発明の三角波デジタルデータ発生回路に
あって、前記基準クロックパルス発生回路は、前記繰り
返し周波数データをアナログ信号に変換するデジタル／
アナログ変換器と、このデジタル／アナログ変換器から
出力される前記アナログ信号の電圧に応じた周波数の前
記基準クロックパルスを出力する電圧／周波数変換回路
とで構成されていることが好ましい。
あって、前記基準クロックパルス発生回路は、前記繰り
返し周波数データをアナログ信号に変換するデジタル／
アナログ変換器と、このデジタル／アナログ変換器から
出力される前記アナログ信号の電圧に応じた周波数の前
記基準クロックパルスを出力する電圧／周波数変換回路
とで構成されていることが好ましい。
【００１０】このように基準クロックパルス発生回路が
構成されていると、繰り返し周波数データの入力によ
り、それに応じた周波数の基準クロックパルスの発生を
容易に行うことができる。
構成されていると、繰り返し周波数データの入力によ
り、それに応じた周波数の基準クロックパルスの発生を
容易に行うことができる。
【００１１】また本発明の三角波デジタルデータ発生回
路にあって、前記第２順序論理回路の前記データ出力端
には、前記三角波デジタルデータが入力されると三角波
を出力するデジタル／アナログ変換器が接続されている
ことが好ましい。
路にあって、前記第２順序論理回路の前記データ出力端
には、前記三角波デジタルデータが入力されると三角波
を出力するデジタル／アナログ変換器が接続されている
ことが好ましい。
【００１２】このように第２順序論理回路のデータ出力
端にデジタル／アナログ変換器を接続すると、このデジ
タル／アナログ変換器からアナログの三角波信号を得る
ことができる。
端にデジタル／アナログ変換器を接続すると、このデジ
タル／アナログ変換器からアナログの三角波信号を得る
ことができる。
【００１３】さらに本発明の三角波デジタルデータ発生
回路にあって、前記第１順序論理回路の前記データ出力
端には、前記鋸歯状波デジタルデータが入力されると鋸
歯状波を出力するデジタル／アナログ変換器が接続され
ていることが好ましい。
回路にあって、前記第１順序論理回路の前記データ出力
端には、前記鋸歯状波デジタルデータが入力されると鋸
歯状波を出力するデジタル／アナログ変換器が接続され
ていることが好ましい。
【００１４】このように第１順序論理回路の前記データ
出力端にデジタル／アナログ変換器を接続すると、この
デジタル／アナログ変換器からアナログの鋸歯状波信号
を得ることができる。
出力端にデジタル／アナログ変換器を接続すると、この
デジタル／アナログ変換器からアナログの鋸歯状波信号
を得ることができる。
【００１５】
【発明の実施の形態】図１は、本発明に係る三角波デジ
タルデータ発生回路における実施の形態の第１例を示し
たものである。
タルデータ発生回路における実施の形態の第１例を示し
たものである。
【００１６】本例の三角波デジタルデータ発生回路１０
は、繰り返し周波数データｆが与えられるとそのデータ
に応じた周波数の基準クロックパルスｇを出力する基準
クロックパルス発生回路１１と、データ入力端１２ａに
振幅データｈが与えられると階段状波のステップ開始段
数が設定されると共に基準クロック入力端１２ｂに基準
クロックパルスｇが与えられると該基準クロックパルス
ｇを設定されたステップ開始段数から加算カウントして
オーバーフロー段数に達する毎にオーバーフローデータ
出力端１２ｃからオーバーフローデータｉをその都度出
力してステップ開始段数に戻り且つデータ出力端１２ｄ
から鋸歯状波デジタルデータｊを出力する第１順序論理
回路１２と、オーバーフローデータｉが入力される毎に
極性を反転したハイ信号またはロー信号からなる加算・
減算選択データｋを出力するトグル回路１３と、データ
入力端１４ａにオフセットデータｍが入力されると階段
状波のステップ開始段数が設定されると共に加算・減算
選択デ−タ入力端１４ｂに加算・減算選択データｋのハ
イ信号またはロー信号のいずれか一方が与えられると基
準クロック入力端１４ｃに与えられる基準クロックパル
スｇを設定されたステップ開始段数からオーバーフロー
段数まで加算カウントすると共に加算・減算選択デ−タ
入力端１４ｄに加算・減算選択データｋのハイ信号また
はロー信号のうちの他方が与えられると基準クロック入
力端１４ｃに与えられる基準クロックパルスｇをオーバ
ーフロー段数からステップ開始段数まで減算してデータ
出力端１４ｄから三角波デジタルデータｎを出力する第
２順序論理回路１４とを備えて構成されている。
は、繰り返し周波数データｆが与えられるとそのデータ
に応じた周波数の基準クロックパルスｇを出力する基準
クロックパルス発生回路１１と、データ入力端１２ａに
振幅データｈが与えられると階段状波のステップ開始段
数が設定されると共に基準クロック入力端１２ｂに基準
クロックパルスｇが与えられると該基準クロックパルス
ｇを設定されたステップ開始段数から加算カウントして
オーバーフロー段数に達する毎にオーバーフローデータ
出力端１２ｃからオーバーフローデータｉをその都度出
力してステップ開始段数に戻り且つデータ出力端１２ｄ
から鋸歯状波デジタルデータｊを出力する第１順序論理
回路１２と、オーバーフローデータｉが入力される毎に
極性を反転したハイ信号またはロー信号からなる加算・
減算選択データｋを出力するトグル回路１３と、データ
入力端１４ａにオフセットデータｍが入力されると階段
状波のステップ開始段数が設定されると共に加算・減算
選択デ−タ入力端１４ｂに加算・減算選択データｋのハ
イ信号またはロー信号のいずれか一方が与えられると基
準クロック入力端１４ｃに与えられる基準クロックパル
スｇを設定されたステップ開始段数からオーバーフロー
段数まで加算カウントすると共に加算・減算選択デ−タ
入力端１４ｄに加算・減算選択データｋのハイ信号また
はロー信号のうちの他方が与えられると基準クロック入
力端１４ｃに与えられる基準クロックパルスｇをオーバ
ーフロー段数からステップ開始段数まで減算してデータ
出力端１４ｄから三角波デジタルデータｎを出力する第
２順序論理回路１４とを備えて構成されている。
【００１７】このような三角波デジタルデータ発生回路
１０では、基準クロックパルス発生回路１１は、繰り返
し周波数データｆをアナログ信号に変換するデジタル／
アナログ変換器１５と、このデジタル／アナログ変換器
１５から出力されるアナログ信号の電圧に応じた周波数
の基準クロックパルスｇを出力する電圧／周波数変換回
路１６とで構成されている。第１，第２順序論理回路１
２，１４は、パルスの加減算回路により構成されてい
る。トグル回路１３は、Ｔフリップフロップにより構成
されている。
１０では、基準クロックパルス発生回路１１は、繰り返
し周波数データｆをアナログ信号に変換するデジタル／
アナログ変換器１５と、このデジタル／アナログ変換器
１５から出力されるアナログ信号の電圧に応じた周波数
の基準クロックパルスｇを出力する電圧／周波数変換回
路１６とで構成されている。第１，第２順序論理回路１
２，１４は、パルスの加減算回路により構成されてい
る。トグル回路１３は、Ｔフリップフロップにより構成
されている。
【００１８】次に、このような三角波デジタルデータ発
生回路１０の動作を、この図１と、図２（Ａ）〜（Ｅ）
に示す波形図を参照して説明する。
生回路１０の動作を、この図１と、図２（Ａ）〜（Ｅ）
に示す波形図を参照して説明する。
【００１９】繰り返し周波数データｆを基準クロックパ
ルス発生回路１１のデジタル／アナログ変換器１５に与
えると、このデジタル／アナログ変換器１５はこの繰り
返し周波数データｆをアナログ信号に変換して電圧／周
波数変換回路１６に与える。電圧／周波数変換回路１６
は、デジタル／アナログ変換器１５から出力されるアナ
ログ信号の電圧に応じた図２（Ａ）に示す如き周波数の
基準クロックパルスｇを出力する。
ルス発生回路１１のデジタル／アナログ変換器１５に与
えると、このデジタル／アナログ変換器１５はこの繰り
返し周波数データｆをアナログ信号に変換して電圧／周
波数変換回路１６に与える。電圧／周波数変換回路１６
は、デジタル／アナログ変換器１５から出力されるアナ
ログ信号の電圧に応じた図２（Ａ）に示す如き周波数の
基準クロックパルスｇを出力する。
【００２０】基準クロックパルスｇは、第１順序論理回
路１２の基準クロック入力端１２ｂと第２順序論理回路
１４の基準クロック入力端１４ｃとに与えられる。
路１２の基準クロック入力端１２ｂと第２順序論理回路
１４の基準クロック入力端１４ｃとに与えられる。
【００２１】第１順序論理回路１２においては、その始
動前に、データ入力端１２ａに振幅データｈが入力され
て、階段状波のステップ開始段数（例えば、８）が設定
される。かかる状態で、基準クロック入力端１２ｂに基
準クロックパルスｇが与えられると、該基準クロックパ
ルスｇを設定されたステップ開始段数（例えば、８）か
ら加算カウントしてオーバーフロー段数（例えば、１
５）に達する毎にオーバーフローデータ出力端１２ｃか
ら図２（Ｃ）に示すようにオーバーフローデータｉをそ
の都度出力してステップ開始段数に戻り且つデータ出力
端１２ｄから鋸歯状波デジタルデータｊを出力する。こ
の鋸歯状波デジタルデータｊを波形化すると、図２
（Ｂ）に示すような鋸歯状波ｊ´となる。
動前に、データ入力端１２ａに振幅データｈが入力され
て、階段状波のステップ開始段数（例えば、８）が設定
される。かかる状態で、基準クロック入力端１２ｂに基
準クロックパルスｇが与えられると、該基準クロックパ
ルスｇを設定されたステップ開始段数（例えば、８）か
ら加算カウントしてオーバーフロー段数（例えば、１
５）に達する毎にオーバーフローデータ出力端１２ｃか
ら図２（Ｃ）に示すようにオーバーフローデータｉをそ
の都度出力してステップ開始段数に戻り且つデータ出力
端１２ｄから鋸歯状波デジタルデータｊを出力する。こ
の鋸歯状波デジタルデータｊを波形化すると、図２
（Ｂ）に示すような鋸歯状波ｊ´となる。
【００２２】図２（Ｃ）に示すオーバーフローデータｉ
がトグル回路１３に入力されると、該トグル回路１３は
このオーバーフローデータｉが入力される毎に極性を反
転した図２（Ｄ）に示すハイ信号またはロー信号からな
る加算・減算選択データｋを出力する。
がトグル回路１３に入力されると、該トグル回路１３は
このオーバーフローデータｉが入力される毎に極性を反
転した図２（Ｄ）に示すハイ信号またはロー信号からな
る加算・減算選択データｋを出力する。
【００２３】第２順序論理回路１４においては、その始
動前に、データ入力端１４ａにオフセットデータｍが入
力されて、階段状波のステップ開始段数（例えば、４）
が設定される。かかる状態で、加算・減算選択デ−タ入
力端１４ｂに加算・減算選択データｋのハイ信号または
ロー信号のいずれか一方（本例では、ロー信号）が与え
られると、基準クロック入力端１４ｃに与えられる基準
クロックパルスｇを設定されたステップ開始段数（例え
ば、４）からオーバーフロー段数（例えば、１１）まで
加算カウントする。次に、加算・減算選択デ−タ入力端
１４ｄに加算・減算選択データｋのハイ信号またはロー
信号のうちの他方（本例では、ハイ信号）が与えられる
と、基準クロック入力端１４ｃに与えられる基準クロッ
クパルスｇをオーバーフロー段数（例えば、１１）から
ステップ開始段数（例えば、４）まで減算して、データ
出力端１４ｄから三角波デジタルデータｎを出力する。
この三角波デジタルデータｎを波形化すると、図２
（Ｅ）に示すような三角波ｎ´となる。
動前に、データ入力端１４ａにオフセットデータｍが入
力されて、階段状波のステップ開始段数（例えば、４）
が設定される。かかる状態で、加算・減算選択デ−タ入
力端１４ｂに加算・減算選択データｋのハイ信号または
ロー信号のいずれか一方（本例では、ロー信号）が与え
られると、基準クロック入力端１４ｃに与えられる基準
クロックパルスｇを設定されたステップ開始段数（例え
ば、４）からオーバーフロー段数（例えば、１１）まで
加算カウントする。次に、加算・減算選択デ−タ入力端
１４ｄに加算・減算選択データｋのハイ信号またはロー
信号のうちの他方（本例では、ハイ信号）が与えられる
と、基準クロック入力端１４ｃに与えられる基準クロッ
クパルスｇをオーバーフロー段数（例えば、１１）から
ステップ開始段数（例えば、４）まで減算して、データ
出力端１４ｄから三角波デジタルデータｎを出力する。
この三角波デジタルデータｎを波形化すると、図２
（Ｅ）に示すような三角波ｎ´となる。
【００２４】このような構成の三角波デジタルデータ発
生回路１０によれば、オフセットデータｍ，振幅データ
ｈ及び繰り返し周波数データｆのデジタル設定で、所要
の三角波ｎ´のデジタルデータｎの出力を得ることがで
きる。
生回路１０によれば、オフセットデータｍ，振幅データ
ｈ及び繰り返し周波数データｆのデジタル設定で、所要
の三角波ｎ´のデジタルデータｎの出力を得ることがで
きる。
【００２５】また、基準クロックパルス発生回路１１
を、繰り返し周波数データｆをアナログ信号に変換する
デジタル／アナログ変換器１５と、このデジタル／アナ
ログ変換器１５から出力されるアナログ信号の電圧に応
じた周波数の基準クロックパルスｇを出力する電圧／周
波数変換回路１６とで構成すると、繰り返し周波数デー
タｆの入力によりそれに応じた周波数の基準クロックパ
ルスｇの発生を容易に行うことができる。
を、繰り返し周波数データｆをアナログ信号に変換する
デジタル／アナログ変換器１５と、このデジタル／アナ
ログ変換器１５から出力されるアナログ信号の電圧に応
じた周波数の基準クロックパルスｇを出力する電圧／周
波数変換回路１６とで構成すると、繰り返し周波数デー
タｆの入力によりそれに応じた周波数の基準クロックパ
ルスｇの発生を容易に行うことができる。
【００２６】図３は、本発明に係る三角波デジタルデー
タ発生回路１０における実施の形態の第２例を示したも
のである。なお、前述した図１と対応する部分には、同
一符号を付けて示している。
タ発生回路１０における実施の形態の第２例を示したも
のである。なお、前述した図１と対応する部分には、同
一符号を付けて示している。
【００２７】本例の三角波デジタルデータ発生回路１０
においては、第１順序論理回路１２のデータ出力端１２
は２分岐されて、一方からは鋸歯状波デジタルデータｊ
が出力されると共に、他方にはデジタル／アナログ変換
器１７が接続されて鋸歯状波デジタルデータｊが入力さ
れると図２（Ｂ）に示す鋸歯状波ｊ´を出力するように
なっている。
においては、第１順序論理回路１２のデータ出力端１２
は２分岐されて、一方からは鋸歯状波デジタルデータｊ
が出力されると共に、他方にはデジタル／アナログ変換
器１７が接続されて鋸歯状波デジタルデータｊが入力さ
れると図２（Ｂ）に示す鋸歯状波ｊ´を出力するように
なっている。
【００２８】また、本例の三角波デジタルデータ発生回
路１０においては、第２順序論理回路１４のデータ出力
端１４ｄは２分岐されて、一方からは三角波デジタルデ
ータｎが出力されると共に、他方にはデジタル／アナロ
グ変換器１８が接続されて三角波デジタルデータｎが入
力されると図２（Ｅ）に示す三角波ｎ´を出力するよう
になっている。
路１０においては、第２順序論理回路１４のデータ出力
端１４ｄは２分岐されて、一方からは三角波デジタルデ
ータｎが出力されると共に、他方にはデジタル／アナロ
グ変換器１８が接続されて三角波デジタルデータｎが入
力されると図２（Ｅ）に示す三角波ｎ´を出力するよう
になっている。
【００２９】このように構成すると、鋸歯状波ｊ´や三
角波ｎ´が出力されて、そのモニタも容易に行うことが
できる。
角波ｎ´が出力されて、そのモニタも容易に行うことが
できる。
【００３０】上記例では、第１順序論理回路１２ではス
テップ開始段数を例えば８、オーバーフロー段数を例え
ば１５とし、第２順序論理回路１４ではステップ開始段
数を例えば４、オーバーフロー段数を例えば１１として
説明したが、これらは説明をわかり易くするための数値
であって、ステップ開始段数とオーバーフロー段数とは
これらの数に限定されるものではない。ただし、双方の
ステップ開始段数からオーバーフロー段数までの数は同
じである。
テップ開始段数を例えば８、オーバーフロー段数を例え
ば１５とし、第２順序論理回路１４ではステップ開始段
数を例えば４、オーバーフロー段数を例えば１１として
説明したが、これらは説明をわかり易くするための数値
であって、ステップ開始段数とオーバーフロー段数とは
これらの数に限定されるものではない。ただし、双方の
ステップ開始段数からオーバーフロー段数までの数は同
じである。
【００３１】
【発明の効果】本発明に係る三角波デジタルデータ発生
回路によれば、三角波のデジタルデータの出力を得るこ
とができる。また、オフセットデータｍ，振幅データｈ
及び繰り返し周波数データｆのデジタル設定で、所要の
三角波のデジタルデータｎの出力を容易に得ることがで
きる。
回路によれば、三角波のデジタルデータの出力を得るこ
とができる。また、オフセットデータｍ，振幅データｈ
及び繰り返し周波数データｆのデジタル設定で、所要の
三角波のデジタルデータｎの出力を容易に得ることがで
きる。
【図１】本発明に係る三角波デジタルデータ発生回路に
おける実施の形態の第１例を示すブロック図である。
おける実施の形態の第１例を示すブロック図である。
【図２】（Ａ）〜（Ｅ）は図１に示す三角波デジタルデ
ータ発生回路における各部の動作波形図である。
ータ発生回路における各部の動作波形図である。
【図３】本発明に係る三角波デジタルデータ発生回路に
おける実施の形態の第２例を示すブロック図である。
おける実施の形態の第２例を示すブロック図である。
【図４】従来の三角波発生回路を示すブロック図であ
る。
る。
【図５】図４の各部の動作波形図である。
１ 入力端子 ２ デジタル／アナログ変換器（Ｄ／Ａ変換器） ３ 矩形波発振器 ４ 極性反転増幅器 ５ フリップフロップ ６ ゲート回路 ７ 定電流源 ８ 積分器 ９ 電圧比較器 １０ 三角波デジタルデータ発生回路 １１ 基準クロックパルス発生回路 １２ 第１順序論理回路 １２ａ データ入力端 １２ｂ 基準クロック入力端 １２ｃ オーバーフローデータ出力端 １２ｄ データ出力端 １３ トグル回路 １４ 第２順序論理回路 １４ａ データ入力端 １４ｂ 加算・減算選択デ−タ入力端 １４ｃ 基準クロック入力端 １４ｄ データ出力端 １５ デジタル／アナログ変換器 １６ 電圧／周波数変換回路 １７，１８ デジタル／アナログ変換器
Claims (4)
- 【請求項１】 繰り返し周波数データが与えられるとそ
のデータに応じた周波数の基準クロックパルスを出力す
る基準クロックパルス発生回路と、 データ入力端に振幅データが与えられると階段状波のス
テップ開始段数が設定されると共に基準クロック入力端
に前記基準クロックパルスが与えられると該基準クロッ
クパルスを設定された前記ステップ開始段数から加算カ
ウントしてオーバーフロー段数に達する毎にオーバーフ
ローデータ出力端からオーバーフローデータをその都度
出力して前記ステップ開始段数に戻り且つデータ出力端
から鋸歯状波デジタルデータを出力する第１順序論理回
路と、 前記オーバーフローデータが入力される毎に極性を反転
したハイ信号またはロー信号からなる加算・減算選択デ
ータを出力するトグル回路と、 データ入力端にオフセットデータが入力されると階段状
波のステップ開始段数が設定されると共に加算・減算選
択デ−タ入力端に前記加算・減算選択データのハイ信号
またはロー信号のいずれか一方が与えられると基準クロ
ック入力端に与えられる前記基準クロックパルスを設定
された前記ステップ開始段数からオーバーフロー段数ま
で加算カウントすると共に前記加算・減算選択デ−タ入
力端に前記加算・減算選択データのハイ信号またはロー
信号のうちの他方が与えられると前記基準クロック入力
端に与えられる前記基準クロックパルスを前記オーバー
フロー段数から前記ステップ開始段数まで減算してデー
タ出力端から三角波デジタルデータを出力する第２順序
論理回路とを備えていることを特徴とする三角波デジタ
ルデータ発生回路。 - 【請求項２】 前記基準クロックパルス発生回路は、前
記繰り返し周波数データをアナログ信号に変換するデジ
タル／アナログ変換器と、このデジタル／アナログ変換
器から出力される前記アナログ信号の電圧に応じた周波
数の前記基準クロックパルスを出力する電圧／周波数変
換回路とで構成されていることを特徴とする請求項１に
記載の三角波デジタルデータ発生回路。 - 【請求項３】 前記第２順序論理回路の前記データ出力
端には、前記三角波デジタルデータが入力されると三角
波を出力するデジタル／アナログ変換器が接続されてい
ることを特徴とする請求項１または２に記載の三角波デ
ジタルデータ発生回路。 - 【請求項４】 前記第１順序論理回路の前記データ出力
端には、前記鋸歯状波デジタルデータが入力されると鋸
歯状波を出力するデジタル／アナログ変換器が接続され
ていることを特徴とする請求項１，２または３に記載の
三角波デジタルデータ発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11088035A JP2000286682A (ja) | 1999-03-30 | 1999-03-30 | 三角波デジタルデータ発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11088035A JP2000286682A (ja) | 1999-03-30 | 1999-03-30 | 三角波デジタルデータ発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000286682A true JP2000286682A (ja) | 2000-10-13 |
Family
ID=13931581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11088035A Withdrawn JP2000286682A (ja) | 1999-03-30 | 1999-03-30 | 三角波デジタルデータ発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000286682A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7687703B2 (en) * | 2007-03-22 | 2010-03-30 | Qualcomm Incorporated | Method and device for generating triangular waves |
-
1999
- 1999-03-30 JP JP11088035A patent/JP2000286682A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7687703B2 (en) * | 2007-03-22 | 2010-03-30 | Qualcomm Incorporated | Method and device for generating triangular waves |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060606 |