JP2000284959A - データアクセス装置 - Google Patents

Abstract

(57)【要約】 【課題】プロセッサから、プロセッサのサイクルタイム
よりも長いアクセスタイムで動作するメモリに記憶され
ている複数のデータを連続的に高速にアクセスすること
ができるデータアクセス装置を提供する。 【解決手段】プロセッサが次のサイクルでアクセスする
アドレス信号を生成し、メモリのアクセスタイムを満足
するようにアドレス信号のパルス幅を延長してメモリに
供給し、アドレス信号に応じてメモリから出力されるデ
ータを保持して、次のサイクルでプロセッサに供給し、
プロセッサが、メモリの連続するアドレスを所定回数ア
クセスする毎に１回のウェイトサイクルを挿入するよう
制御することにより、上記課題を解決する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサから、
メモリの連続するアドレスに記憶されている複数のデー
タを連続的にアクセスするデータアクセス装置に関する
ものである。

【０００２】

【従来の技術】プロセッサ（以下、ＣＰＵという）から
メモリのデータをアクセスするデータアクセス装置にお
いて、ＣＰＵのサイクルタイムに対しかりにメモリのア
クセスタイムの余裕がなく、ＣＰＵが１クロック時間で
メモリをアクセスすることができない場合には、必要な
個数のウェイトサイクルを挿入することにより、メモリ
のデータを正しくアクセスすることができるようにして
いる。

【０００３】しかし、ＣＰＵがメモリのデータをアクセ
スする毎にウェイトサイクルを挿入すると、そのパフォ
ーマンスは著しく低下する。これに対して、従来より、
例えばメモリの連続するアドレスに記憶されている複数
のデータをＣＰＵが連続的にリードアクセスする場合
に、ＣＰＵが次にアクセスするメモリアドレスを出力
し、これに応じてメモリから出力されるデータをあらか
じめラッチに保持しておくのが有効な手法であることが
知られている。

【０００４】以下、従来のデータアクセス装置の構成、
動作およびその問題点について説明する。図７は、従来
のデータアクセス装置の一例の構成概念図である。同図
に示すデータアクセス装置６２は、ＣＰＵ１２と、メモ
リ１４と、プリフェッチアドレス生成回路１６と、アド
レスラッチ１８と、データラッチ２０と、Ａ＿Ｇ生成回
路３２と、ＯＥ生成回路３４と、Ｄ＿Ｇ生成回路３６と
を有する。

【０００５】なお、以下の説明では、前述のように、Ｃ
ＰＵ１２のサイクルタイムに対し、メモリ１４のアクセ
スタイムの余裕がない場合に有効な、メモリ１４の連続
するアドレスに格納されている複数のデータをＣＰＵ１
２が連続的にリードする場合のデータアクセス装置６２
の動作から説明する。ここで、ＣＰＵ１２、プリフェッ
チアドレス生成回路１６、Ａ＿Ｇ生成回路３２、ＯＥ生
成回路３４およびＤ＿Ｇ生成回路３６にはクロック信号
ＣＬＫが入力されており、これらの回路はクロック信号
ＣＬＫに同期して動作する。

【０００６】図８の動作タイミングチャートに示すよう
に、まず、クロック信号ＣＬＫの立ち上がりに同期し
て、ＣＰＵ１２のＡ＜１５：０＞端子からＣＰＵアドレ
ス信号ＣＰＵ＿Ａ＜１５：０＞が出力され、プリフェッ
チアドレス生成回路１６に供給される。プリフェッチア
ドレス生成回路１６は、ＣＰＵアドレス信号ＣＰＵ＿Ａ
＜１５：０＞をインクリメント（＋１）し、これをプリ
フェッチアドレス信号Ｐ＿Ａ＜１５：０＞として出力す
る。

【０００７】プリフェッチアドレス生成回路１６から出
力されるプリフェッチアドレス信号Ｐ＿Ａ＜１５：０＞
は、アドレスラッチ１８のＤ端子に入力される。プリフ
ェッチアドレス信号Ｐ＿Ａ＜１５：０＞は、制御信号Ａ
＿Ｇによってアドレスラッチ１８に保持され、そのＱ端
子からは、アドレスラッチ１８に保持されたプリフェッ
チアドレス信号Ｐ＿Ａ＜１５：０＞が、メモリアドレス
信号ＬＰ＿Ａ＜１５：０＞として出力される。

【０００８】ここで、Ａ＿Ｇ生成回路３２は、クロック
信号ＣＬＫの立ち下りに同期して、プリフェッチアドレ
ス生成回路１６から出力されるプリフェッチアドレス信
号Ｐ＿Ａ＜１５：０＞をアドレスラッチ１８に保持する
ためのタイミング信号となる制御信号Ａ＿Ｇ、図示例で
は、クロック信号ＣＬＫがローレベルの期間にハイレベ
ルとなる制御信号Ａ＿Ｇを発生する。この制御信号Ａ＿
Ｇは、前述のアドレスラッチ１８のＧ端子に入力され
る。

【０００９】なお、アドレスラッチ１８は、Ｇ端子に入
力される制御信号Ａ＿Ｇがハイレベルの間は、プリフェ
ッチアドレス信号Ｐ＿Ａ＜１５：０＞を通過させて、こ
れをメモリアドレス信号ＬＰ＿Ａ＜１５：０＞として出
力する。また、制御信号Ａ＿Ｇが立ち下る瞬間のプリフ
ェッチアドレス信号Ｐ＿Ａ＜１５：０＞を保持するとと
もに、制御信号Ａ＿Ｇがローレベルの間、これをメモリ
アドレス信号ＬＰ＿Ａ＜１５：０＞として出力する。

【００１０】続いて、アドレスラッチ１８から出力され
るメモリアドレス信号ＬＰ＿Ａ＜１５：０＞は、メモリ
１４のＡ＜１５：０＞端子に入力される。メモリ１４の
Ｄ＜７：０＞端子からは、例えばメモリアドレス信号Ｌ
Ｐ＿Ａ＜１５：０＞の値が変化してから、または、制御
信号ＯＥがハイレベルとなってから所定のアクセスタイ
ムの後（図中左右矢印）、メモリアドレス信号ＬＰ＿Ａ
＜１５：０＞に相当するアドレスに記憶されているメモ
リデータ信号ＭＤ＜７：０＞が出力される。

【００１１】ここで、ＯＥ生成回路３４は、クロック信
号ＣＬＫの立ち下りに同期して、メモリ１４からデータ
を読み出すためのタイミング信号となる制御信号ＯＥ、
図示例では、クロック信号ＣＬＫがローレベルの期間に
ハイレベルとなる制御信号ＯＥを発生する。なお、制御
信号ＯＥは、図示例では、ハイレベルの期間にメモリ１
４からデータをリードするよう制御する信号である。こ
の制御信号ＯＥは、前述のメモリ１４のＯＥ端子に入力
される。

【００１２】続いて、メモリ１４から出力されるメモリ
データ信号ＭＤ＜７：０＞は、データラッチ２０のＤ端
子に入力される。メモリデータ信号ＭＤ＜７：０＞は、
制御信号Ｄ＿Ｇによってデータラッチ２０に保持され、
そのＱ端子からは、データラッチ２０に保持されたデー
タ信号ＭＤ＜７：０＞が、ラッチデータ信号ＬＤ＜７：
０＞として出力される。

【００１３】ここで、Ｄ＿Ｇ生成回路３６は、クロック
信号の立ち上がりに同期して、メモリ１４から読み出さ
れるメモリデータ信号ＭＤ＜７：０＞をデータラッチ２
０に保持するためのタイミング信号となる制御信号Ｄ＿
Ｇ、図示例では、クロック信号ＣＬＫがハイレベルの期
間にハイレベルとなる制御信号Ｄ＿Ｇを発生する。この
制御信号Ｄ＿Ｇは、前述のデータラッチ２０のＧ端子に
入力される。

【００１４】なお、データラッチ２０も、アドレスラッ
チ１８の場合と同じく、Ｇ端子に入力される制御信号Ｄ
＿Ｇがハイレベルの間は、メモリデータ信号ＭＤ＜７：
０＞を通過させて、これをラッチデータ信号ＬＤ＜７：
０＞として出力する。また、制御信号Ｄ＿Ｇが立ち下る
瞬間のメモリデータ信号ＭＤ＜７：０＞を保持するとと
もに、制御信号Ｄ＿Ｇがローレベルの間、これをラッチ
データ信号ＬＤ＜７：０＞として出力する。

【００１５】そして、最後に、データラッチ２０から出
力されるラッチデータ信号ＬＤ＜７：０＞はＣＰＵ１２
のＤ＜７：０＞端子に入力され、次のサイクルのクロッ
ク信号ＣＬＫの立ち上がり（図中上矢印）に同期してＣ
ＰＵにフェッチされる。以上のようにして、データアク
セス装置６２では、ウェイトサイクルを挿入することな
く、ＣＰＵ１２からメモリ１４の連続するアドレスに記
憶されている複数のデータを連続的にリードすることが
できる。

【００１６】しかし、データアクセス装置６２では、メ
モリ１４のアクセスタイムがさらに長くなり、ＣＰＵ１
２のサイクルタイムよりも長くなると、図９の動作タイ
ミングチャートに示すように、メモリ１４からメモリデ
ータＭＤ＜７：０＞が出力されるのがさらに遅くなるた
め、制御信号Ｄ＿Ｇでデータラッチ２０に保持すること
ができなくなる。この場合、メモリ１４をアクセスする
毎にウェイトサイクルを挿入してリード動作を延長させ
る必要があり、ＣＰＵ１２のパフォーマンスが著しく低
下するという問題があった。

【００１７】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、プロセッサか
ら、プロセッサのサイクルタイムよりも長いアクセスタ
イムで動作するメモリの連続するアドレスに記憶されて
いる複数のデータを連続的に高速にアクセスすることが
できるデータアクセス装置を提供することにある。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、所定のサイクルタイムで動作するプロセ
ッサから、当該プロセッサのサイクルタイムよりも長い
アクセスタイムで動作するメモリを順次アクセスするデ
ータアクセス装置であって、前記プロセッサが次のサイ
クルでアクセスするアドレス信号を生成する手段と、前
記メモリのアクセスタイムを満足するように前記アドレ
ス信号のパルス幅を延長して前記メモリに供給する手段
と、前記アドレス信号に応じて前記メモリから出力され
るデータを保持し、前記次のサイクルで前記プロセッサ
に供給する手段と、前記プロセッサが、前記メモリの連
続するアドレスを所定回数アクセスする毎に１回のウェ
イトサイクルを挿入するよう制御する手段とを有するこ
とを特徴とするデータアクセス装置を提供するものであ
る。

【００１９】

【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のデータアクセス装置を詳細に
説明する。

【００２０】図１は、本発明のデータアクセス装置の一
実施例の構成概念図である。同図に示すデータアクセス
装置１０は、プロセッサ（以下、ＣＰＵという）１２
と、メモリ１４と、プリフェッチアドレス生成回路１６
と、アドレスラッチ１８と、データラッチ２０と、ＮＡ
＿Ｇ生成回路２２と、ＮＯＥ生成回路２４と、ＮＤ＿Ｇ
生成回路２６と、ゼロ初期化機能付きインクリメンタ２
８と、遅延逓倍器３０とを有する。

【００２１】すなわち、本発明のデータアクセス装置１
０は、図７に示す従来のデータアクセス装置と比較し
て、Ａ＿Ｇ生成回路３２、ＯＥ生成回路３４およびＤ＿
Ｇ生成回路３６の代わりに、各々対応するＮＡ＿Ｇ生成
回路２２、ＮＯＥ生成回路２４およびＮＤ＿Ｇ生成回路
２６を用いている点と、さらにインクリメンタ２８およ
び遅延逓倍器３０を有する点とが相違するだけであるか
ら、同一の構成要件についての詳細な説明は省略する。

【００２２】同図に示すように、クロック信号ＣＬＫ
は、ＣＰＵ１２、プリフェッチアドレス生成回路１６、
ＮＡ＿Ｇ生成回路２２、ＮＯＥ生成回路２４、ＮＤ＿Ｇ
生成回路２６および遅延逓倍器３０に入力されている。
インクリメンタ２８からは、ウェイト信号ＷＡＩＴおよ
びインクリメント信号ＩＮＣ＜１：０＞が出力されてお
り、ウェイト信号ＷＡＩＴは、ＣＰＵ１２、ＮＡ＿Ｇ生
成回路２２、ＮＯＥ生成回路２４およびＮＤ＿Ｇ生成回
路２６に、インクリメント信号ＩＮＣ＜１：０＞は、選
択信号ＭＵＬ＜１：０＞として遅延逓倍器３０に各々入
力されている。また、遅延逓倍器３０からは遅延信号Ｄ
ＬＹが出力され、ＮＡ＿Ｇ生成回路２２、ＮＯＥ生成回
路２４およびＮＤ＿Ｇ生成回路２６に入力されている。

【００２３】続いて、図２に、制御信号生成回路の一実
施例の概念図を示す。まず、同図（ａ）に示すＮＡ＿Ｇ
生成回路２２は、Ａ＿Ｇ生成回路３２と、ＡＮＤゲート
３８とを有する。Ａ＿Ｇ生成回路３２は、理解が容易と
なるように、本実施例では、例えば図７に示す従来のデ
ータアクセス装置６２で使用されているものと同じ構成
のものとする。なお、Ａ＿Ｇ生成回路３２の具体的な回
路構成は限定されず、従来公知の構成のものはいずれも
適用可能である。

【００２４】ここで、Ａ＿Ｇ生成回路３２からは制御信
号Ａ＿Ｇが出力され、ＡＮＤゲート３８の第１の入力端
子に入力されている。ＡＮＤゲート３８の第２の入力端
子にはウェイト信号ＷＡＩＴが入力され、その第３の反
転入力端子には遅延信号ＤＬＹが入力され、ＡＮＤゲー
ト３８からは、プリフェッチアドレス生成回路１６から
出力されるプリフェッチアドレス信号Ｐ＿Ａ＜１５：０
＞をアドレスラッチ１８に保持するためのタイミング信
号となる制御信号ＮＡ＿Ｇが出力されている。

【００２５】また、同図（ｂ）に示すＮＯＥ生成回路２
４は、ＯＥ生成回路３４と、ＡＮＤゲート４０とを有す
る。同じく、ＯＥ生成回路３４は従来公知の構成のもの
とする。ＯＥ生成回路３４からは制御信号ＯＥが出力さ
れ、ＡＮＤゲート４０の第１の入力端子に入力されてい
る。ＡＮＤゲート４０の第２の入力端子にはウェイト信
号ＷＡＩＴが入力され、その第３の反転入力端子には遅
延信号ＤＬＹが入力され、ＡＮＤゲート４０からは、メ
モリ１４からデータを読み出すためのタイミング信号と
なる制御信号ＮＯＥが出力されている。

【００２６】同図（ｃ）に示すＮＤ＿Ｇ生成回路２６
は、Ｄ＿Ｇ生成回路３６と、ＮＡＮＤゲート４２とを有
する。同じく、Ｄ＿Ｇ生成回路は従来公知の構成のもの
とする。Ｄ＿Ｇ生成回路３６からは制御信号Ｄ＿Ｇが出
力され、ＮＡＮＤゲート４２の第１の反転入力端子に入
力されている。ＮＡＮＤゲート４２の第２の入力端子に
はウェイト信号ＷＡＩＴが入力され、その第３の反転入
力端子には遅延信号ＤＬＹの反転信号が入力され、ＮＡ
ＮＤゲート４２からは、メモリ１４から読み出されるメ
モリデータ信号ＭＤ＜７：０＞をデータラッチ２０に保
持するためのタイミング信号となる制御信号ＮＤ＿Ｇが
出力されている。

【００２７】なお、本実施例では、Ａ＿Ｇ生成回路３
２、ＯＥ生成回路３４およびＤ＿Ｇ生成回路３６の動作
は、例えば図７に示すデータアクセス装置６２で使用さ
れているものと同じであり、制御信号Ａ＿Ｇ，ＯＥおよ
びＤ＿Ｇの極性も同じであるとする。すなわち、いずれ
の制御信号Ａ＿Ｇ，ＯＥおよびＤ＿Ｇもアクティブ状態
はハイレベルであり、例えば制御信号ＯＥは、メモリ１
４からデータを読み出す場合にハイレベルになるものと
する。

【００２８】また、制御信号ＮＡ＿Ｇ，ＮＯＥおよびＮ
Ｄ＿Ｇと、制御信号Ａ＿Ｇ，ＯＥおよびＤ＿Ｇとの相違
点は、後述するように、ウェイト信号ＷＡＩＴがアクテ
ィブ状態であるローレベルとなった場合に、非アクティ
ブ状態であるローレベルとなる点と、同じく、遅延信号
ＤＬＹがアクティブ状態であるハイレベルとなった場合
に、非アクティブ状態であるローレベルとなる点であ
る。なお、詳細については、以下の説明で明らかになる
はずである。

【００２９】続いて、図３に、インクリメンタの一実施
例の概念図を示す。図示例のインクリメンタ２８は、＋
１回路４４と、ＡＮＤゲート４６と、フリップフロップ
４８と、コンパレータ５０とを有する。

【００３０】ここで、＋１回路４４からの出力はＡＮＤ
ゲート４６の一方の入力端子に入力され、ＡＮＤゲート
４６の出力は、フリップフロップ４８のＤ＜２：０＞端
子に入力されている。フリップフロップ４８のＣＬＫ反
転端子には、ＯＥ生成回路３４によって生成される制御
信号ＯＥが入力され、そのリセット反転端子にはリセッ
ト信号ＲＥＳＥＴが入力され、そのＱ＜２：０＞端子か
らは、インクリメント信号ＩＮＣ＜２：０＞が出力され
ている。

【００３１】インクリメント信号ＩＮＣ＜２：０＞は＋
１回路４４およびコンパレータ５０の一方の入力端子に
入力される他、その一部がインクリメント信号ＩＮＣ＜
１：０＞として出力されている。コンパレータ５０の他
方の入力端子には定数‘４（２進数表示では１００：ｂ
ｉｎと記す）’が入力され、その出力はＡＮＤゲート４
６の他方の入力端子に入力されるとともに、ウェイト信
号ＷＡＩＴとして出力されている。

【００３２】ここで、ウェイト信号ＷＡＩＴは、ＣＰＵ
１２がメモリ１４をアクセスする場合に、ウェイトサイ
クルを挿入するかどうかを制御するための信号であっ
て、本実施例では、ウェイト信号ＷＡＩＴがアクティブ
状態であるローレベルの時にウェイトサイクルが挿入さ
れるものとする。

【００３３】インクリメンタ２８では、まず、リセット
信号ＲＥＳＥＴが一旦ローレベルとされてフリップフロ
ップ４８がリセットされ、その出力であるインクリメン
ト信号ＩＮＣ＜２：０＞の値は‘０００：ｂｉｎ’とな
る。

【００３４】その後、インクリメント信号ＩＮＣ＜２：
０＞は＋１回路４４によってインクリメントされ、ＡＮ
Ｄゲート４６を介してフリップフロップ４８に入力さ
れ、制御信号ＯＥの立ち下りでフリップフロップ４８に
再び保持される。以後同様にして、制御信号ＯＥが立ち
下る毎に、インクリメント信号ＩＮＣ＜２：０＞の値は
インクリメントされる。なお、インクリメント信号ＩＮ
Ｃ＜１：０＞は、選択信号ＭＵＬ＜１：０＞として遅延
逓倍器３０に入力される。

【００３５】コンパレータ５０は、インクリメント信号
ＩＮＣ＜２：０＞の値と定数‘１００：ｂｉｎ’とを比
較し、一致を検出した場合にウェイト信号ＷＡＩＴとし
てローレベルを出力する。ウェイト信号ＷＡＩＴはＡＮ
Ｄゲート４６を介してフリップフロップ４８のＤ＜２：
０＞端子に入力され、その次の制御信号ＯＥの立ち下り
でフリップフロップ４８が初期化され、インクリメント
信号ＩＮＣ＜２：０＞の値は‘０００：ｂｉｎ’に戻
る。以後、前述の動作が繰り返し行われる。

【００３６】すなわち、インクリメンタ２８では、イン
クリメント信号ＩＮＣ＜２：０＞の値が、制御信号ＯＥ
の立ち下りに同期して、‘０００→００１→０１０→０
１１→１００：ｂｉｎ’の順にインクリメントされる。
そして、インクリメント信号ＩＮＣ＜２：０＞の値が
‘１００：ｂｉｎ’になると、ウェイト信号ＷＡＩＴと
してアクティブ状態であるローレベルが出力され、イン
クリメント信号ＩＮＣ＜２：０＞の値は‘０００：ｂｉ
ｎ’に初期化される。

【００３７】続いて、図４に、遅延逓倍器の一実施例の
概念図を示す。図示例の遅延逓倍器３０は、遅延回路
（ディレイ）５２，５４，５６と、マルチプレクサ５８
と、ＡＮＤゲート６０とを有する。なお、本実施例で
は、遅延回路５２，５４，５６の遅延時間は同じである
とする。

【００３８】ここで、遅延回路５２にはクロック信号Ｃ
ＬＫが入力され、その出力は、次段の遅延回路５４に入
力されるとともに、遅延信号ＤＬ１として、マルチプレ
クサ５８の０１端子に入力されている。同じく、遅延回
路５４の出力は、次段の遅延回路５６に入力されるとと
もに、遅延信号ＤＬ２として、マルチプレクサ５８の１
０端子に入力され、遅延回路５６の出力は、遅延信号Ｄ
Ｌ３としてマルチプレクサ５８の１１端子に入力されて
いる。

【００３９】マルチプレクサ５８の００端子はローレベ
ル（Ｌ）に固定され、その選択端子には、前述のインク
リメンタ２８から出力されるインクリメント信号ＩＮＣ
＜１：０＞が選択信号ＭＵＬ＜１：０＞として入力さ
れ、マルチプレクサ５８の出力信号ＤＬＸは、ＡＮＤゲ
ート６０の一方の入力端子に入力されている。また、Ａ
ＮＤゲート６０の他方の反転入力端子にはクロック信号
ＣＬＫが入力され、ＡＮＤゲート６０からは遅延信号Ｄ
ＬＹが出力されている。

【００４０】遅延逓倍器３０では、図５の動作タイミン
グチャートに示すように、遅延回路５２，５４，５６に
より、クロック信号ＣＬＫが各々所定の一定時間ずつ遅
延され、遅延回路５２，５４，５６から、各々遅延信号
ＤＬ１，ＤＬ２，ＤＬ３として出力される。マルチプレ
クサ５８からは、出力信号ＤＬＸとして、選択信号ＭＵ
Ｌ＜１：０＞の値に応じて、００端子、０１端子、１０
端子または１１端子に入力される信号が選択的に出力さ
れる。

【００４１】すなわち、図示例では、選択信号ＭＵＬ＜
１：０＞の値が‘００：ｂｉｎ’の場合に、マルチプレ
クサ５８の００端子に入力されるローレベルが選択的に
出力され、以下同じく、‘０１：ｂｉｎ’の場合には０
１端子に入力される遅延信号ＤＬ１が、‘１０：ｂｉ
ｎ’の場合には１０端子に入力される遅延信号ＤＬ２
が、‘１１：ｂｉｎ’の場合には、１１端子に入力され
る遅延信号ＤＬ３が各々選択的に出力される。

【００４２】そして、ＡＮＤゲート６０からは、遅延信
号ＤＬＹとして、選択信号ＭＵＬ＜１：０＞の値が‘０
０：ｂｉｎ’の場合にローレベルが出力され、これ以外
の場合には、選択信号ＭＵＬ＜１：０＞の値に応じて、
前述のようにマルチプレクサ５８から選択的に出力され
る遅延信号ＤＬ１，ＤＬ２またはＤＬ３の遅延時間に相
当するパルス幅のハイレベルのパルスがクロック信号Ｃ
ＬＫの立ち下りに同期して出力される。以後、前述の動
作が繰り返し行われる。

【００４３】なお、選択信号ＭＵＬ＜１：０＞は、前述
のようにインクリメント信号ＩＮＣ＜１：０＞のことで
あるから、図５の動作タイミングチャートに示すよう
に、インクリメント信号ＩＮＣ＜２：０＞の値が‘００
０→００１→０１０→０１１→１００：ｂｉｎ’とイン
クリメントされた後、‘０００：ｂｉｎ’に初期化され
るのに応じて、選択信号ＭＵＬ＜１：０＞の値は、‘０
０→０１→１０→１１→００：ｂｉｎ’の順に繰り返し
変化する。

【００４４】本発明のデータアクセス装置は、基本的に
以上のような構成のものである。なお、上記図示例は、
理解を容易とするために、ＣＰＵ１２が、メモリ１４の
連続するアドレスに記憶されている複数のデータを高速
にリードアクセスする場合の構成のみを示している。し
たがって、ＣＰＵ１２が、メモリ１４のデータをランダ
ムにアクセスする場合には、アドレス信号、データ信号
および制御信号をメモリ１４に直接接続する必要がある
ため、両者の切り替えが可能となるようにマルチプレク
サを設ける必要がある。

【００４５】次に、図６に示す動作タイミングチャート
を参照しながら、本発明のデータアクセス装置の動作に
ついて説明する。なお、以下の説明では、ＣＰＵ１２の
サイクルタイムよりも、メモリ１４のアクセスタイムの
方が長い場合に、メモリ１４の連続するアドレスに格納
されている複数のデータをＣＰＵ１２が連続的にリード
する場合のデータアクセス装置６２の動作について説明
する。

【００４６】図６の動作タイミングチャートに示すよう
に、ＣＰＵ１２からは、値の連続するＣＰＵアドレス信
号ＣＰＵ＿Ａ＜１５：０＞が順に出力される。ＣＰＵア
ドレス信号ＣＰＵ＿Ａ＜１５：０＞は、プリフェッチア
ドレス生成回路１６によってインクリメントされ、ＣＰ
Ｕ１２が次のサイクルでアクセスするＣＰＵアドレス信
号ＣＰＵ＿Ａ＜１５：０＞の値に等しい値を持つプリフ
ェッチアドレス信号Ｐ＿Ａ＜１５：０＞として出力され
る。

【００４７】インクリメント信号ＩＮＣ＜２：０＞の値
は、制御信号ＯＥの立ち下り、すなわち、クロック信号
ＣＬＫの立ち上がりに同期して、‘０→１→２→３→４
（１０進数）’の順に１サイクル毎にインクリメントさ
れ、その後、‘０’に初期化され、以後同じ動作を繰り
返す。

【００４８】まず、１サイクル目のように、インクリメ
ント信号ＩＮＣ＜２：０＞すなわち選択信号ＭＵＬ＜
１：０＞の値が‘０’の場合、ウェイト信号ＷＡＩＴは
ハイレベルとなり、遅延信号ＤＬＹはローレベルとな
る。これに応じて、制御信号ＮＡ＿ＧおよびＮＯＥは、
クロック信号ＣＬＫがローレベルの期間にハイレベルと
なり、制御信号ＮＤ＿Ｇは、クロック信号ＣＬＫがハイ
レベルの期間にハイレベルとなる。

【００４９】続いて、２サイクル目のように、インクリ
メント信号ＩＮＣ＜２：０＞の値が‘１’の場合、遅延
信号ＤＬＹとして、クロック信号ＣＬＫの立ち下りに同
期して、遅延回路５２の遅延時間に相当するパルス幅を
有するハイレベルのパルスが出力される。これに応じ
て、制御信号ＮＡ＿ＧおよびＮＯＥの立ち上がり、およ
び、制御信号ＮＤ＿Ｇの立ち下りのタイミングが、遅延
回路５２の遅延時間に相当する時間遅延される。

【００５０】同じく、３および４サイクル目でも、遅延
信号ＤＬＹとして、クロック信号ＣＬＫの立ち下りに同
期して、それぞれ遅延回路５２，５４および遅延回路５
２，５４，５６の遅延時間に相当するハイレベルのパル
スが出力され、これに応じて、制御信号ＮＡ＿Ｇおよび
ＮＯＥの立ち上がり、および、制御信号ＮＤ＿Ｇの立ち
下りのタイミングが、それぞれ遅延回路５２，５４およ
び遅延回路５２，５４，５６の遅延時間に相当する時間
遅延される。

【００５１】プリフェッチアドレス信号Ｐ＿Ａ＜１５：
０＞は、制御信号ＮＡ＿Ｇによってアドレスラッチ１８
に保持され、メモリアドレス信号ＬＰ＿Ａ＜１５：０＞
として出力される。なお、図６の動作タイミングチャー
トを見れば明らかなように、各々のサイクルでのメモリ
アドレス信号ＬＰ＿Ａ＜１５：０＞は、ＣＰＵアドレス
信号ＣＰＵ＿Ａ＜１５：０＞と比べて、メモリ１４のア
クセスタイムを満足するように、遅延回路５２の遅延時
間に相当する時間の分だけ長く保持される。

【００５２】メモリ１４からは、メモリアドレス信号Ｌ
Ｐ＿Ａ＜１５：０＞の値が変化してから、または、制御
信号ＮＯＥがハイレベルとなってから所定のアクセスタ
イムの後（図中左右矢印）、メモリアドレス信号ＬＰ＿
Ａ＜１５：０＞に相当するアドレスに記憶されているメ
モリデータ信号ＭＤ＜７：０＞が出力される。本実施例
では、メモリデータ信号ＭＤ＜７：０＞は、これに対応
するプリフェッチアドレス信号Ｐ＿Ａ＜１５：０＞が出
力されている次のサイクルで出力される。

【００５３】メモリデータ信号ＭＤ＜７：０＞は、制御
信号ＮＤ＿Ｇによってデータラッチ２０に保持され、ラ
ッチデータ信号ＬＤ＜７：０＞として出力される。そし
て、ラッチデータ信号ＬＤ＜７：０＞は、クロック信号
ＣＬＫの立ち上がり（図中上矢印）に同期してＣＰＵに
フェッチされる。以上のように、ＣＰＵ１２は、１〜４
サイクル目までは、ウェイトサイクルを挿入することな
く、メモリ１４の連続するアドレスに記憶されている複
数のデータを連続的にリードする。

【００５４】続いて、５サイクル目のように、インクリ
メント信号ＩＮＣ＜２：０＞の値が‘４’の場合、クロ
ック信号ＣＬＫの立ち上がりに同期して、ウェイト信号
ＷＡＩＴがアクティブ状態であるローレベルとなる。ま
た、インクリメント信号ＩＮＣ＜１：０＞すなわち選択
信号ＭＵＬ＜１：０＞の値は‘０’であるため、インク
リメント信号ＩＮＣ＜２：０＞の値が‘０’の場合と同
じように、遅延信号ＤＬＹはローレベルとなる。

【００５５】ウェイト信号ＷＡＩＴがローレベルになる
と、制御信号ＮＡ＿ＧおよびＮＯＥは非アクティブ状態
のローレベルとなり、制御信号ＮＤ＿Ｇも非アクティブ
状態のハイレベルとなる。また、ＣＰＵ１２は、６サイ
クル目のクロック信号ＣＬＫの立ち上がりでウェイト信
号ＷＡＩＴのローレベルをサンプリングし、６サイクル
目のＣＰＵアドレス信号ＣＰＵ＿Ａ＜１５：０＞の値を
５サイクル目と同じ値とする。すなわち、ウェイトサイ
クルが挿入される。そして、６サイクル目以降は、前述
の動作が繰り返し行われる。

【００５６】ここで、上記実施例では、メモリアドレス
ＬＰ＿Ａ＜１５：０＞のパルス幅を、メモリ１４のアク
セスタイムを満足するように引き延ばして、ＣＰＵ１２
から、メモリ１４の連続するアドレスを４回リードアク
セスし、その後、パルス幅の引き延ばしが限界になると
１回のウェイトサイクルを挿入する動作が繰り返し行わ
れる。したがって、一連の動作では５種類の状態が存在
するため、この５種類の状態を区別するために、インク
リメント信号ＩＮＣとしては３ビットの情報量が必要で
ある。

【００５７】ウェイトサイクルでは、遅延信号ＤＬＹの
状態に係わらず、制御信号ＮＡ＿Ｇ，ＮＯＥおよびＮＤ
＿Ｇの状態が決定される。このため、本実施例では、ウ
ェイトサイクルに、遅延信号ＤＬＹとして１回目のリー
ドアクセスの場合と同じローレベルを出力している。し
たがって、本実施例では、４回のリードアクセスに相当
する４種類の状態に応じて、ローレベル（Ｌ）または遅
延信号ＤＬ１〜３の内の１つを選択的に出力する４入力
のマルチプレクサ５８を使用することができ、選択信号
ＭＵＬを３ビットから１ビット削減して２ビットとし、
遅延逓倍器３０の回路規模を削減している。

【００５８】これに対して、例えば５回のリードアクセ
スに対して１回のウェイトサイクルが必要な場合には、
６種類の状態が存在する。この場合も、インクリメント
信号ＩＮＣとしては同じ３ビットの情報量が必要であ
る。また、ウェイトサイクルでの遅延信号ＤＬＹの状態
は関係ないものの、３ビットの選択信号ＭＵＬを使用し
て、５回のリードアクセスに相当する５種類の状態の内
の１つを選択的に出力する５入力のマルチプレクサを使
用する必要がある。

【００５９】何回リードアクセスをすると、ウェイトサ
イクルを挿入しなければならないかというのは、ＣＰＵ
１２のサイクルタイムと、メモリ１４のアクセスタイム
と、両者の時間差によって決定される。しかし、遅延回
路５２，５４，５６の遅延時間を前述の時間差以上の範
囲で適宜設定することによって、一連のリードアクセス
の回数を４回、８回というように２ⁿ 回とすれば、前述
のようにマルチプレクサ５８の回路規模を削減すること
ができるという利点がある。

【００６０】本発明のデータアクセス装置は、基本的に
以上のようなものである。なお、本発明は、上記実施例
に限定されるものではない。例えば、アドレス信号やデ
ータ信号のビット長、メモリサイズ等は何ら限定されな
いし、ウェイト信号や遅延信号、制御信号等の信号極性
も適宜変更してもよい。また、インクリメンタや遅延逓
倍器の具体的な回路構成も何ら限定されず、同じ機能を
有する他の構成回路によって実現してもよい。

【００６１】さらに、上記実施例では、ＣＰＵがメモリ
の連続するアドレスをリードアクセスする場合の一例を
挙げて説明したが、ライトアクセスの場合も同じように
して実現可能であることは言うまでもないことである。
また、本発明は、メモリを制御するための制御信号を適
宜生成することにより、メモリとしてＳＲＡＭやＤＲＡ
Ｍ等の各種のＲＡＭに適用可能であるし、リードアクセ
ス専用とすれば、各種のＲＯＭにも適用可能である。

【００６２】以上、本発明のデータアクセス装置につい
て詳細に説明したが、本発明は上記実施例に限定され
ず、本発明の主旨を逸脱しない範囲において、種々の改
良や変更をしてもよいのはもちろんである。

【００６３】

【発明の効果】以上詳細に説明した様に、本発明のデー
タアクセス装置は、プロセッサが次のサイクルでアクセ
スするアドレス信号を生成し、メモリのアクセスタイム
を満足するようにアドレス信号のパルス幅を延長してメ
モリに供給し、アドレス信号に応じてメモリから出力さ
れるデータを保持して、次のサイクルでプロセッサに供
給し、プロセッサが、メモリの連続するアドレスを所定
回数アクセスする毎に１回のウェイトサイクルを挿入す
るよう制御するものである。これにより、本発明のデー
タアクセス装置によれば、プロセッサから、プロセッサ
のサイクルタイムよりも長いアクセスタイムで動作する
メモリに記憶されている複数のデータを連続的にアクセ
スする場合であっても、不要なウェイトサイクルが挿入
される回数を激減させることができ、プロセッサの性能
低下を抑えて高速にデータをアクセスすることができ
る。

【図面の簡単な説明】

【図１】 本発明のデータアクセス装置の一実施例の構
成概念図である。

【図２】 （ａ），（ｂ）および（ｃ）は、制御信号生
成回路の一実施例の概念図である。

【図３】 インクリメンタの一実施例の概念図である。

【図４】 遅延逓倍器の一実施例の概念図である。

【図５】 遅延逓倍器の動作を表す一実施例のタイミン
グチャートである。

【図６】 本発明のデータアクセス装置の動作を表す一
実施例のタイミングチャートである。

【図７】 従来のデータアクセス装置の一例の構成概念
図である。

【図８】 従来のデータアクセス装置の動作を表す一例
のタイミングチャートである。

【図９】 従来のデータアクセス装置の動作を表す別の
例のタイミングチャートである。

【符号の説明】

１０，６２ データアクセス装置 １２ プロセッサ １４ メモリ １６ プリフェッチアドレス生成回路 １８ アドレスラッチ ２０ データラッチ ２２ ＮＡ＿Ｇ生成回路 ２４ ＮＯＥ生成回路 ２６ ＮＤ＿Ｇ生成回路 ２８ インクリメンタ ３０ 遅延逓倍器 ３２ Ａ＿Ｇ生成回路 ３４ ＯＥ生成回路 ３６ Ｄ＿Ｇ生成回路 ３８，４０，４６，６０ ＡＮＤゲート ４２ ＮＡＮＤゲート ４４ ＋１回路 ４８ フリップフロップ ５０ コンパレータ ５２，５４，５６ 遅延回路 ５８ マルチプレクサ

Claims (1)

【特許請求の範囲】
1. 【請求項１】所定のサイクルタイムで動作するプロセッ
   サから、当該プロセッサのサイクルタイムよりも長いア
   クセスタイムで動作するメモリを順次アクセスするデー
   タアクセス装置であって、 前記プロセッサが次のサイクルでアクセスするアドレス
   信号を生成する手段と、前記メモリのアクセスタイムを
   満足するように前記アドレス信号のパルス幅を延長して
   前記メモリに供給する手段と、前記アドレス信号に応じ
   て前記メモリから出力されるデータを保持し、前記次の
   サイクルで前記プロセッサに供給する手段と、前記プロ
   セッサが、前記メモリの連続するアドレスを所定回数ア
   クセスする毎に１回のウェイトサイクルを挿入するよう
   制御する手段とを有することを特徴とするデータアクセ
   ス装置。