JP2000242675A - 半導体集積回路の配置方法及び配置プログラムを記録したコンピュータ読取可能な記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 セルのレイアウト修正機能を有するＥＣＯ手
段に必要なダミーゲートを、設計者の経験に頼らないで
再現性良く挿入する。 【解決手段】 開示されている半導体集積回路の配置方
法は、回路の接続情報が蓄えられた回路図接続情報１及
びスキャンセルの情報が蓄えられたスキャン用ライブラ
リ２の内容を読み出して、回路図接続情報１内の必要な
セルをスキャンセルに置き換えた後、新たな回路図接続
情報３の内容を解析して、スキャンセルに置き換えられ
た回路図接続情報３内の個所をＥＣＯ手段に必要なダミ
ーゲートの挿入個所と判定し、次に回路図接続情報３及
び置き換えられたスキャンセルと挿入すべきダミーゲー
トとを対応付けた情報が蓄えられたセル対応ライブラリ
４の内容を読み出して、ダミーゲート挿入個所にスキャ
ンセルに対応したダミーゲートを自動的に挿入する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
の配置方法に係り、詳しくは、セルのレイアウト修正機
能を有するＥＣＯ(Engineering Changing Order）手段
を利用して、自動レイアウトシステムによりセルのレイ
アウト設計を行う半導体集積回路の配置方法に関する。

【０００２】

【従来の技術】ＬＳＩ（大規模集積回路）等の半導体集
積回路を開発する場合、最初に半導体上にセルの配置を
行うためのマスクパターン設計（以下、レイアウト設計
と称する）が行われる。このようなレイアウト設計を行
う場合、従来から、論理合成ツール（支援プログラム）
を用いて論理合成により回路設計を行うＬＳＩ開発手法
を利用した、自動配置・配線システム（以下、自動レイ
アウトと称する）による設計方法が採用されている。

【０００３】この自動レイアウトに用いられる回路図接
続情報（回路の接続情報が蓄えられたネットリスト）
は、論理的な動作検証、予測配線長を基に計算された配
線遅延を考慮した遅延検証及びタイミング検証が行わ
れ、これらの検証により確認された回路図接続情報を基
にレイアウト設計を行っている。したがって、自動レイ
アウトを利用したレイアウト設計（以後、自動レイアウ
トシステムと称する）においては、上述の検証過程によ
り得られた遅延値やタイミング値から大きく外れること
なく、レイアウト設計を終了させること（以後、フォワ
ードアノテーションと称する）が求められている。

【０００４】しかしながら、上述の自動レイアウトシス
テムでは、フォワードアノテーションの精度が十分でな
く、レイアウト設計後に行うレイアウト設計基準違反チ
ェック（Design Rule Check：以下、ＤＲＣと称する）
や、ＬＳＩ製造終了後に行う電気的特性チェック（以
下、Ｔｅｓｔｅｒチェックと称する）において、不具合
が発生している。このように、ＤＲＣやＴｅｓｔｅｒチ
ェックで不具合が発生した場合には、論理変更やタイミ
ング変更を行わなければならず、それゆえ、レイアウト
設計終了後に回路図接続情報であるレイアウトデータを
部分的に修正する必要が生ずる。ところが、自動レイア
ウトシステムでは構成上、回路図接続情報の一部分のみ
を修正することは容易でなく、多くの場合、レイアウト
設計の全面的な修正が必要になるという制約を受けてい
る。

【０００５】そのような制約を緩和するために、自動レ
イアウトシステム（コンピュータシステム）において、
ＥＣＯと称されるレイアウト修正方法が開発されてい
る。このＥＣＯ手段を利用することにより、レイアウト
設計終了後のレイアウトデータの部分的な修正が容易に
なる。但し、上述のＥＣＯ手段を利用するためには、レ
イアウト設計回路内にＥＣＯ利用可能ゲート（以下、ダ
ミーゲートと称する）を備えていなければならないとい
う前提条件が必要である上に、そのダミーゲートをレイ
アウト修正を行う回路の近傍に存在させなければならな
い、という制限がある。

【０００６】図８は、上述したようなＥＣＯ手段を利用
した自動レイアウトシステムによる従来の半導体集積回
路の配置方法の構成を示すフローチャートである。以
下、同図を参照して、同半導体集積回路の配置方法につ
いて処理順に説明する。まず、図８に示すように、予め
用意された、回路の接続情報が蓄えられた回路図接続情
報５１及びスキャンセルの情報が蓄えられたスキャン用
ライブラリ５２から、その内容をスキャンセル置き換え
手段により読み出して、回路図接続情報内のスキャンチ
ェーン回路のスキャンテストを行うべきセルをスキャン
セルに置き換える（ステップＳＰ１）。これにより、上
述の回路図接続情報５１の内容は、他の回路図接続情報
５３に変更される。

【０００７】次に、設計者により回路図接続情報５３の
内容のスキャンチェーン回路を参照して、そのスキャン
チェーン回路における半導体基板上のダミーゲートの挿
入位置及び挿入量を判定することにより、手作業により
それらの位置に必要な量のダミーゲートを挿入する。こ
の場合、ダミーゲートの挿入位置及び挿入量等の配置条
件は、設計者の判定により前述したようにダミーゲート
をレイアウト設計回路内でかつレイアウト修正が必要な
回路の近傍に存在させるという条件を考慮して決められ
る（ステップＳＰ２）。

【０００８】次に、ダミーゲートを挿入したスキャンチ
ェーン回路を有する回路図接続情報に基づいてレイアウ
ト設計を開始する（ステップＳＰ３）。次に、レイアウ
ト設計の内容の正誤を判定し（ステップＳＰ４）、レイ
アウト設計の内容が正しいと判定された場合はレイアウ
ト設計を終了する（ステップＳＰ５）。レイアウト設計
の内容が誤っていると判定された場合は、ＥＣＯ手段を
利用して再度レイアウト設計を行い（ステップＳＰ
６）、続いて（ステップＳＰ３）に戻って、以後レイア
ウト設計の内容が正しいと判定されるまでこのルーチン
が繰り返される。レイアウト設計が終了した後は、この
レイアウト設計の内容に基づいてＬＳＩの製造を行い
（ステップＳＰ７）、次に、製造したＬＳＩのＴｅｓｔ
ｅｒチェック（評価）を行う（ステップＳＰ８）。Ｔｅ
ｓｔｅｒチェックの結果ＬＳＩが良と判定された場合
は、ＬＳＩＴｅｓｔｅｒチェックが終了（ステップＳＰ
９）して、ＬＳＩ開発が終了することになる。Ｔｅｓｔ
ｅｒチェックの結果ＬＳＩが不良と判定された場合は、
ＥＣＯ手段を利用して再度レイアウト設計を行った（ス
テップＳＰ６）後、（ステップＳＰ３）に戻り、以後Ｔ
ｅｓｔｅｒチェックの結果が良と判定されまでこのルー
チンが繰り返される。以上の一連のステップにより、半
導体集積回路の配置方法を終了させる。

【０００９】

【発明が解決しようとする課題】ところで、上述した従
来の半導体集積回路の配置方法では、設計者が配置条件
を考慮しながら、手作業により半導体基板上にダミーゲ
ートを挿入していたので、再現性良くダミーゲートを挿
入するのが困難である、という問題がある。すなわち、
従来では、設計者の経験に基づいてダミーゲートの挿入
位置及び挿入量を判定することにより、手作業によりそ
れらの位置に必要な量のダミーゲートを挿入していたの
で、設計者の勘に頼ってダミーゲートの挿入が行われる
ことになって、設計者によりダミーゲートの挿入結果が
異なってくるという事態が生じていた。したがって、必
要な位置にダミーゲートが挿入されないようなことが起
きるので、前述したように回路図接続情報を部分的に修
正したい場合に、修正が困難になったり、あるいは不要
に配線長を大きくしてしまう等がの不都合が生じてい
た。

【００１０】しかしながら、設計の経験の浅い者がダミ
ーゲートの挿入を行うと、必要以上に多くのダミーゲー
トを挿入しまうことになる。元々ダミーゲートそのもの
は本来の回路機能には不要な回路であることを考える
と、余分のダミーゲートを挿入してしまうことは、半導
体基板上に不要な面積を占有してしまうことになるの
で、ＬＳＩのコストアップを招くことになる。したがっ
て、従来においては、経験の豊かな設計者の勘に頼らざ
るを得ない、という事情があった。

【００１１】また、論理合成により回路設計を行うＬＳ
Ｉ開発手法においては、この開発方法に用いる論理合成
ツールそのものが有している論理圧縮機能の存在によっ
て、ダミーゲートを合成することが不可能であるため、
論理合成終了後の設計回路にダミーゲートを挿入するの
に人手作業に頼る以外に方法がなかった。

【００１２】この発明は、上述の事情に鑑みてなされた
もので、セルのレイアウト修正機能を有するＥＣＯ手段
に必要なダミーゲートを、設計者の経験に頼らないで再
現性良く挿入することができるようにした半導体集積回
路の配置方法を提供することを目的としている。

【００１３】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、半導体基板上にレイアウト
したセルのレイアウト修正機能を有するＥＣＯ手段を利
用して、自動レイアウト終了後の上記セルのレイアウト
修正を部分的に行う半導体集積回路の配置方法であっ
て、上記半導体集積回路の設計に用いられるスキャンセ
ル生成方法を利用して、上記半導体基板上にスキャンセ
ルを生成するとともに、上記ＥＣＯ手段に必要なダミー
ゲートを上記スキャンセルの近傍に自動的に挿入するこ
とを特徴としている。

【００１４】請求項２記載の発明は、半導体基板上にレ
イアウトしたセルのレイアウト修正機能を有するＥＣＯ
手段を利用して、自動レイアウト終了後の上記セルのレ
イアウト修正を部分的に行う半導体集積回路の配置方法
であって、回路の接続情報が蓄えられた回路図接続情報
及びスキャンセルの情報が蓄えられたスキャン用ライブ
ラリの内容を読み出して、上記回路図接続情報内の必要
なセルをスキャンセルに置き換える第１ステップと、上
記回路図接続情報の内容を解析して、上記スキャンセル
に置き換えられた上記回路図接続情報内の個所を上記Ｅ
ＣＯ手段に必要なダミーゲートの挿入個所と判定する第
２ステップと、上記回路図接続情報及び上記置き換えら
れたスキャンセルと挿入すべきダミーゲートとを対応付
けた情報が蓄えられたセル対応ライブラリの内容を読み
出して、上記ダミーゲート挿入個所に上記スキャンセル
に対応したダミーゲートを自動的に挿入する第３ステッ
プと、上記ダミーゲートを挿入した回路図接続情報に基
づいてレイアウト設計を開始する第４ステップとを含む
ことを特徴としている。

【００１５】請求項３記載の発明は、請求項２記載の半
導体集積回路の配置方法に係り、上記第３ステップを、
上記回路図接続情報、上記セル対応ライブラリ及び上記
ダミーゲートをスキャンチェーン回路の何段置きに挿入
するかを指定した情報が蓄えられた置き換え段数指定ラ
イブラリの内容を読み出して、上記置き換え段数指定ラ
イブラリの内容に基づいて上記ダミーゲート挿入個所に
上記スキャンセルに対応したダミーゲートを自動的に挿
入する第５ステップと入れ替えることを特徴としてい
る。

【００１６】請求項４記載の発明は、請求項２記載の半
導体集積回路の配置方法に係り、上記第３ステップを、
上記回路図接続情報、上記セル対応ライブラリ及び上記
ダミーゲートを挿入しないスキャンセルを指定した情報
が蓄えられたマクロ指定ライブラリの内容を読み出し
て、上記マクロ指定ライブラリの内容に基づいて上記指
定以外のダミーゲート挿入個所に上記スキャンセルに対
応したダミーゲートを自動的に挿入する第６ステップと
入れ替えることを特徴としている。

【００１７】請求項５記載の発明は、請求項１乃至４の
いづれか１に記載の半導体集積回路の配置方法に係り、
上記ダミーゲートがＮＡＮＤゲートを含むことを特徴と
している。

【００１８】請求項６記載の発明は、請求項２乃至５の
いづれか１に記載の半導体集積回路の配置方法に係り、
上記第４ステップにおいてレイアウト設計の内容が誤り
と判定された場合は、該レイアウト設計の内容が正しい
と判定されるまで上記ＥＣＯ手段を経由してレイアウト
設計を繰り返すことを特徴としている。

【００１９】また、請求項７記載の発明は、コンピュー
タに、半導体基板上にレイアウトしたセルのレイアウト
修正機能を有するＥＣＯ手段を利用して、自動レイアウ
ト終了後の上記セルのレイアウト修正を部分的に行わせ
る半導体集積回路の配置プログラムを記録したコンピュ
ータ読取可能な記録媒体に係り、コンピュータに、上記
半導体集積回路の設計に用いられるスキャンセル生成方
法を利用させて、上記半導体基板上にスキャンセルを生
成させるとともに、上記ＥＣＯ手段に必要なダミーゲー
トを上記スキャンセルの近傍に自動的に挿入させること
を特徴としている。

【００２０】さらにまた、請求項８記載の発明は、コン
ピュータに、半導体基板上にレイアウトしたセルのレイ
アウト修正機能を有するＥＣＯ手段を利用させて、自動
レイアウト終了後の上記セルのレイアウト修正を部分的
に行わせる半導体集積回路の配置プログラムを記録した
コンピュータ読取可能な記録媒体に係り、コンピュータ
に、回路の接続情報が蓄えられた回路図接続情報及びス
キャンセルの情報が蓄えられたスキャン用ライブラリの
内容を読み出させて、上記回路図接続情報内の必要なセ
ルをスキャンセルに置き換えさせ第１ステップと、上記
回路図接続情報の内容を解析させて、上記スキャンセル
に置き換えられた上記回路図接続情報内の個所を上記Ｅ
ＣＯ手段に必要なダミーゲートの挿入個所と判定させる
第２ステップと、上記回路図接続情報及び上記置き換え
られたスキャンセルと挿入すべきダミーゲートとを対応
付けた情報が蓄えられたセル対応ライブラリの内容を読
み出させて、上記ダミーゲート挿入個所に上記スキャン
セルに対応したダミーゲートを自動的に挿入させる第３
ステップと、上記ダミーゲートを挿入した回路図接続情
報に基づいて、レイアウト設計を開始させる第４ステッ
プとを含むことを特徴としている。

【００２１】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である半導体集積回路の
配置方法の構成を示すフローチャート、図２は、同半導
体集積回路の配置方法に用いられるセル対応ライブラリ
の内容を示す図、また、図３は、同半導体集積回路の配
置方法によりダミーゲートが挿入される前後のスキャン
セルを示す図である。

【００２２】この例の半導体集積回路の配置方法は、図
示せぬＣＰＵ（中央処理装置）と、ＲＯＭやＲＡＭ等の
内部記憶装置と、ＦＤＤ（フレキシブルディスクドライ
バ）、ＨＤＤ（ハードディスクドライバ）、ＣＤ−ＲＯ
Ｍドライバ等の外部記憶装置と、キーボードやマウス等
の入力装置と、表示装置とを有して構成されるコンピュ
ータシステムを利用して実施され、ＦＤ（フレキシブル
ディスク）やＨＤ（ハードディスク）やＣＤ−ＲＯＭ等
の記録媒体には、この例の半導体集積回路の配置プログ
ラムが記憶されている。なお、この記録媒体は、ＲＯＭ
等の半導体メモリでも良い。上記配置プログラムは、記
録媒体からＣＰＵに読み込まれ、ＣＰＵの動作を制御す
る。すなわち、この配置プログラムは、半導体基板上に
レイアウトしたセルのレイアウト修正機能を有するＥＣ
Ｏ手段を利用させて、自動レイアウト終了後の上記セル
のレイアウト修正を部分的に行わせるプログラムであ
り、スキャンセル置き換えサブプログラム（スキャンセ
ル置き換え手段）、及び論理合成ツールに備えられてい
るダミーゲート挿入サブプログラム（ダミーゲート挿
入）と、レイアウト設計サブプログラム等からなってい
る。上記スキャンセル置き換えサブプログラムは、コン
ピュータに、回路の接続情報が蓄えられた回路図接続情
報及びスキャンセルの情報が蓄えられたスキャン用ライ
ブラリの内容を読み出させて、上記回路図接続情報内の
必要なセルをスキャンセルに置き換えさせる。また、ダ
ミーゲート挿入サブプログラムは、上記回路図接続情報
及び上記置き換えられたスキャンセルと挿入すべきダミ
ーゲートとを対応付けた情報が蓄えられたセル対応ライ
ブラリの内容を読み出させて、上記ダミーゲート挿入個
所に上記スキャンセルに対応したダミーゲートを自動的
に挿入させる。また、レイアウト設計サブプログラム
は、上記ダミーゲートを挿入した回路図接続情報に基づ
いて、レイアウト設計を開始させる。ＣＰＵは、これら
サブプログラムの制御により、後述する半導体集積回路
の配置処理を実行する。

【００２３】以下、図１〜図３を参照して、同半導体集
積回路の配置方法について処理順に詳述する。まず、図
１に示すように、予め用意された、回路の接続情報が蓄
えられた回路図接続情報１及びスキャンセルの情報が蓄
えられたスキャン用ライブラリ２から、その内容をスキ
ャンセル置き換えサブプログラムを起動して読み出し
て、回路図接続情報内のスキャンチェーン回路のスキャ
ンテストを行うべきセルをスキャンセルに置き換える
（ステップＳＱ１）。これにより、上述の回路図接続情
報１の内容は、他の回路図接続情報３に変更される。な
お、前述したように、この例の配置方法は、論理合成ツ
ールを用いて論理合成により回路設計を行うＬＳＩ開発
手法を利用して行う。

【００２４】次に、設計者により回路図接続情報３の内
容のスキャンチェーン回路を解析して、上述のようにス
キャンセルに置き換えられた回路図接続情報３内の個所
をＥＣＯ手段に必要なダミーゲートの挿入個所と判定す
る（ステップＳＱ２）。

【００２５】次に、論理合成ツールに備わっているダミ
ーゲート挿入サブプログラムを稼動させて、回路図接続
情報３の内容及び、予め用意されている置き換えられた
スキャンセルと挿入すべきダミーゲートとを対応付けた
情報が蓄えられたセル対応ライブラリ４（図２参照）の
内容を読み出して、予め判定された上述の挿入個所にス
キャンセルに対応したダミーゲートを自動的に挿入する
（ステップＳＱ３）。図２のセル対応ライブラリ４にお
いて、例えば、スキャンセルＳ６０１にはＳ６０１ダミ
ーゲートが対応しているので、スキャンセルＳ６０１の
近傍にＳ６０１ダミーゲートを自動的に挿入する。

【００２６】図３は、上述のようなＳ６０１ダミーゲー
ト７を自動的に挿入する前後の、スキャンセルＳ６０１
のイメージを示している。ダミーゲート７の挿入前は、
スキャンセルＳ６０１のみのキャンチェーン回路であっ
たものは、セル対応ライブラリ４の情報とダミーゲート
挿入プログラムの実行により、スキャンセルＳ６０１の
近傍に例えば三段のＮＡＮＤゲート８で構成されたスキ
ャンチェーン回路に変化している。同様にして、他のス
キャンセルに対してもその近傍に、対応したダミーゲー
トを自動的に挿入する。例えばスキャンセルＳ６０２の
近傍にはＳ６０２ダミーゲートを、スキャンセルＳ６０
３の近傍にはＳ６０３ダミーゲートを自動的に挿入す
る。

【００２７】このように、この例の構成によれば半導体
基板上にまんべんなく配置されているスキャンセル（Ｓ
６０１、Ｓ６０２、Ｓ６０３、…）の近傍に、対応した
ダミーゲート（Ｓ６０１ダミーゲート、Ｓ６０２ダミー
ゲート、Ｓ６０３ダミーゲート、…）を自動的に配置す
るので、ダミーゲートもまんべんなく配置（グルーピン
グ）されるようになる。したがって、必要な位置にダミ
ーゲートが挿入されないようなことは起きない。この結
果、従来のように配置条件を考量しながらダミーゲート
を挿入する煩雑さから開放されることになる。

【００２８】このように、スキャンセルの近傍にダミー
ゲートをまんべんなく自動的に挿入する方法は、論理合
成を利用したＬＳＩ設計手法では一般的となっているス
キャン（テスト容易化設計）手法を用いて、レイアウト
設計ツール機能を利用することにより、必ずスキャンセ
ルの近傍にダミーゲートを配置させることができるよう
になる。

【００２９】次に、ダミーゲートを挿入したスキャンチ
ェーン回路を有する回路図接続情報に基づいてレイアウ
ト設計を開始する（ステップＳＱ４）。次に、レイアウ
ト設計の内容の正誤を判定し（ステップＳＱ５）、レイ
アウト設計の内容が正しいと判定された場合はレイアウ
ト設計を終了する（ステップＳＱ６）。レイアウト設計
の内容が誤っていると判定された場合は、ＥＣＯ手段を
利用して再度レイアウト設計を行い（ステップＳＱ
７）、続いて（ステップＳＱ４）に戻って、以後レイア
ウト設計の内容が正しいと判定されるまでこのルーチン
が繰り返される。

【００３０】レイアウト設計が終了した後は、このレイ
アウト設計の内容に基づいてＬＳＩの製造を行い（ステ
ップＳＱ８）、次に、製造したＬＳＩのＴｅｓｔｅｒチ
ェック（評価）を行う（ステップＳＱ９）。Ｔｅｓｔｅ
ｒチェックの結果ＬＳＩが良と判定された場合は、ＬＳ
ＩＴｅｓｔｅｒチェックが終了（ステップＳＱ１０）し
て、ＬＳＩ開発が終了することになる。Ｔｅｓｔｅｒチ
ェックの結果ＬＳＩが不良と判定された場合は、ＥＣＯ
手段を利用して再度レイアウト設計を行った（ステップ
ＳＱ７）後、（ステップＳＱ４）に戻り、以後Ｔｅｓｔ
ｅｒチェックの結果が良と判定されまでこのルーチンが
繰り返される。以上の一連のステップにより、半導体集
積回路の配置方法が完了する。この例によれば、論理合
成を利用したＬＳＩ設計手法では一般的となっているス
キャン手法を用いて、スキャンセル生成時に自動的にダ
ミーゲートを挿入することができ、しかも、上述の論理
合成を利用したＬＳＩ設計手法には何らの変更を加える
ことなく実現することができる。

【００３１】このように、この例の構成によれば、回路
の接続情報が蓄えられた回路図接続情報１及びスキャン
セルの情報が蓄えられたスキャン用ライブラリ２の内容
を読み出して、回路図接続情報１内の必要なセルをスキ
ャンセルに置き換えた後、新たな回路図接続情報３の内
容を解析して、スキャンセルに置き換えられた回路図接
続情報３内の個所をＥＣＯ手段に必要なダミーゲートの
挿入個所と判定し、次に回路図接続情報３及び置き換え
られたスキャンセルと挿入すべきダミーゲートとを対応
付けた情報が蓄えられたセル対応ライブラリ４の内容を
読み出して、ダミーゲート挿入個所にスキャンセルに対
応したダミーゲートを自動的に挿入するようにしたの
で、人手作業を不要にすることができる。したがって、
セルのレイアウト修正機能を有するＥＣＯ手段に必要な
ダミーゲートを、設計者の経験に頼らないで再現性良く
挿入することができる。

【００３２】◇第２実施例 図４は、この発明の第２実施例である半導体集積回路の
配置方法の構成を示すフローチャート、図５は同半導体
集積回路の配置方法に用いられる置き換え（リプレー
ス）段数指定ライブラリを示す図である。この例の半導
体集積回路の配置方法の構成が、上述した第１実施例の
構成と大きく異なるところは、ダミーゲートの自動的な
挿入を、回路図接続情報及びセル対応ライブラリの内容
に加えて、置き換え段数指定ライブラリの内容をも読み
出して行うようにした点である。この例の半導体集積回
路の配置方法では、図４に示すように、ステップＳＲ３
において、ダミーゲート挿入サブプログラムを稼動し
て、ダミーゲート挿入個所にスキャンセルに対応したダ
ミーゲートを自動的に挿入するときに、回路図接続情報
３及びセル対応ライブラリ４の内容を読み出すととも
に、図５に示したような、ダミーゲートをスキャンチェ
ーン回路の何段置きに挿入するかを指定した情報が蓄え
られた置き換え段数指定ライブラリ５の内容を読み出し
た上で、ダミーゲートを挿入する。

【００３３】このようにダミーゲートをスキャンチェー
ン回路に飛び飛びに挿入するのは、レイアウト回路の内
容によっては必ずしも各段ごとにダミーゲートを挿入す
る必要がないので、この要請に対処するためである。例
えば、図５の置き換え段数指定ライブラリ５の内容が読
み込まれた場合、Ｘ段置きにダミーゲートが挿入される
ことになる。この例においては、ダミーゲートの挿入量
が少なくなるので、その分半導体基板上の面積を余分に
占有することがなくなるため、半導体基板の利用率を向
上させることができる。次に、図４のステップＳＲ４で
は、置き換え段数指定ライブラリ５の内容に応じてダミ
ーゲートを挿入したスキャンチェーン回路を有する回路
図接続情報に基づいてレイアウト設計を開始する。これ
以外は、上述した第１実施例の構成と略同じである。そ
れゆえ、図４において、図１の構成部分と対応する各部
には、同一の番号を付してその説明を省略する。

【００３４】このように、この例の構成によっても、第
１実施例において述べたのと略同様な効果を得ることが
できる。加えて、この例の構成によれば、ダミーゲート
の挿入量が少なくなるので、その分半導体基板の利用率
を向上させることができる。

【００３５】◇第３実施例 図６は、この発明の第３実施例である半導体集積回路の
配置方法の構成を示すフローチャート、図７は同半導体
集積回路の配置方法に用いられるマクロ指定ライブラリ
を示す図である。この例の半導体集積回路の配置方法の
構成が、上述した第２実施例の構成と大きく異なるとこ
ろは、ダミーゲートの自動的な挿入を、回路図接続情報
及びセル対応ライブラリの内容に加えて、マクロ指定ラ
イブラリの内容をも読み出して行うようにした点であ
る。この例の半導体集積回路の配置方法は、図６に示す
ように、ステップＳＴ３において、ダミーゲート挿入サ
ブプログラムを稼動して、ダミーゲート挿入個所にスキ
ャンセルに対応したダミーゲートを自動的に挿入すると
きに、回路図接続情報３及びセル対応ライブラリ４の内
容を読み出すとともに、図７に示したような、ダミーゲ
ートを挿入しないスキャンセルを指定した情報が蓄えら
れたマクロ指定ライブラリ６の内容を読み出した上で、
ダミーゲートを挿入する。

【００３６】このようにダミーゲートをマクロ指定する
のは、レイアウト回路の内容によっては必ずしも各段ご
とにダミーゲートを挿入する必要がなく特定のマクロの
みで十分な場合があるので、この要請に対処するためで
ある。上述のステップＳＴ３では、マクロ指定ライブラ
リ６で指定している特定のマクロが回路図接続情報３の
情報の中に見つかった場合には、そのマクロへのダミー
ゲートの挿入は行わないで、ダミーゲートの自動挿入は
次のセルに移る。例えば、図７のマクロ指定ライブラリ
６の内容が読み込まれた場合、マクロＡ、マクロＢへの
ダミーゲートの自動挿入は行わない。これらマクロＡ、
マクロＢはユーザマクロのように過去に何度も使用され
た実績があり、ＥＣＯ手段を利用した回路修正は不要な
マクロである。この例においても、ダミーゲートの挿入
量が少なくなるので、その分半導体基板上の面積を余分
に占有することがなくなるため、半導体基板の利用率を
向上させることができる。

【００３７】このように、この例の構成によっても、第
２実施例において述べたのと略同様な効果を得ることが
できる。

【００３８】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、各実施例
で用いられたセル対応ライブラリ、置き換え段数指定ラ
イブラリ及びマクロ指定ライブラリの３つのライブラリ
は、同時に読み出すことが可能であり、また、置き換え
段数指定ライブラリの段数指定と、特定マクロへダミー
ゲートの挿入を行わない指定が同時に可能である。ま
た、ダミーゲートを構成する具体的なゲート回路はＮＡ
ＮＤゲートに限らず、ＡＮＤゲート、ＮＯＲゲート、Ｏ
Ｒゲート等の他のゲート回路を用いるようにしても良
い。

【００３９】

【発明の効果】以上説明したように、この発明の半導体
集積回路の配置方法によれば、少なくとも回路の接続情
報が蓄えられた回路図接続情報及びスキャンセルの情報
が蓄えられたスキャン用ライブラリの内容を読み出し
て、回路図接続情報内の必要なセルをスキャンセルに置
き換えた後、新たな回路図接続情報の内容を解析して、
スキャンセルに置き換えられた回路図接続情報内の個所
をＥＣＯ手段に必要なダミーゲートの挿入個所と判定
し、次に回路図接続情報及び置き換えられたスキャンセ
ルと挿入すべきダミーゲートとを対応付けた情報が蓄え
られたセル対応ライブラリの内容を読み出して、ダミー
ゲート挿入個所にスキャンセルに対応したダミーゲート
を自動的に挿入するようにしたので、人手作業を不要に
することができる。したがって、セルのレイアウト修正
機能を有するＥＣＯ手段に必要なダミーゲートを、設計
者の経験に頼らないで再現性良く挿入することができ
る。

【図面の簡単な説明】

【図１】この発明の第１実施例である半導体集積回路の
配置方法の構成を示すフローチャートである。

【図２】同半導体集積回路の配置方法に用いられるセル
対応ライブラリの内容を示す図である。

【図３】同半導体集積回路の配置方法によりダミーゲー
トが挿入される前後のスキャンセルを示す図である。

【図４】この発明の第２実施例である半導体集積回路の
配置方法の構成を示すフローチャートである。

【図５】同半導体集積回路の配置方法の実施に用いられ
る置き換え段数指定ライブラリの内容を示す図である。

【図６】この発明の第３実施例である半導体集積回路の
配置方法の構成を示すフローチャートである。

【図７】同半導体集積回路の配置方法に用いられるマク
ロ指定ライブラリの内容を示す図である。

【図８】従来の半導体集積回路の配置方法の構成を示す
フローチャートである。

【符号の説明】

１ 回路図接続情報 ２ スキャン用ライブラリ ３ 回路図接続情報（内容が変更されたもの） ４ セル対応ライブラリ ５ 置き換え段数指定ライブラリ ６ マクロ指定ライブラリ ７ ダミーゲート ８ ＮＡＮＤゲート

【手続補正書】

【提出日】平成１１年１２月３日（１９９９．１２．
３）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項８

【補正方法】変更

【補正内容】

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体基板上にレイアウトしたセルのレ
   イアウト修正機能を有するＥＣＯ手段を利用して、自動
   レイアウト終了後の前記セルのレイアウト修正を部分的
   に行う半導体集積回路の配置方法であって、 前記半導体集積回路の設計に用いられるスキャンセル生
   成方法を利用して、前記半導体基板上にスキャンセルを
   生成するとともに、前記ＥＣＯ手段に必要なダミーゲー
   トを前記スキャンセルの近傍に自動的に挿入することを
   特徴とする半導体集積回路の配置方法。
2. 【請求項２】 半導体基板上にレイアウトしたセルのレ
   イアウト修正機能を有するＥＣＯ手段を利用して、自動
   レイアウト終了後の前記セルのレイアウト修正を部分的
   に行う半導体集積回路の配置方法であって、 回路の接続情報が蓄えられた回路図接続情報及びスキャ
   ンセルの情報が蓄えられたスキャン用ライブラリの内容
   を読み出して、前記回路図接続情報内の必要なセルをス
   キャンセルに置き換える第１ステップと、 前記回路図接続情報の内容を解析して、前記スキャンセ
   ルに置き換えられた前記回路図接続情報内の個所を前記
   ＥＣＯ手段に必要なダミーゲートの挿入個所と判定する
   第２ステップと、 前記回路図接続情報及び前記置き換えられたスキャンセ
   ルと挿入すべきダミーゲートとを対応付けた情報が蓄え
   られたセル対応ライブラリの内容を読み出して、前記ダ
   ミーゲート挿入個所に前記スキャンセルに対応したダミ
   ーゲートを自動的に挿入する第３ステップと、 前記ダミーゲートを挿入した回路図接続情報に基づいて
   レイアウト設計を開始する第４ステップとを含むことを
   特徴とする半導体集積回路の配置方法。
3. 【請求項３】 前記第３ステップを、前記回路図接続情
   報、前記セル対応ライブラリ及び前記ダミーゲートをス
   キャンチェーン回路の何段置きに挿入するかを指定した
   情報が蓄えられた置き換え段数指定ライブラリの内容を
   読み出して、 前記置き換え段数指定ライブラリの内容に基づいて前記
   ダミーゲート挿入個所に前記スキャンセルに対応したダ
   ミーゲートを自動的に挿入する第５ステップと入れ替え
   ることを特徴とする請求項２記載の半導体集積回路の配
   置方法。
4. 【請求項４】 前記第３ステップを、前記回路図接続情
   報、前記セル対応ライブラリ及び前記ダミーゲートを挿
   入しないスキャンセルを指定した情報が蓄えられたマク
   ロ指定ライブラリの内容を読み出して、前記マクロ指定
   ライブラリの内容に基づいて前記指定以外のダミーゲー
   ト挿入個所に前記スキャンセルに対応したダミーゲート
   を自動的に挿入する第６ステップと入れ替えることを特
   徴とする請求項２記載の半導体集積回路の配置方法。
5. 【請求項５】 前記ダミーゲートがＮＡＮＤゲートを含
   むことを特徴とする請求項１乃至４のいづれか１に記載
   の半導体集積回路の配置方法。
6. 【請求項６】 前記第４ステップにおいてレイアウト設
   計の内容が誤りと判定された場合は、該レイアウト設計
   の内容が正しいと判定されるまで前記ＥＣＯ手段を経由
   してレイアウト設計を繰り返すことを特徴とする請求項
   ２乃至５のいずれか１に記載の半導体集積回路の配置方
   法。
7. 【請求項７】 コンピュータに、半導体基板上にレイア
   ウトしたセルのレイアウト修正機能を有するＥＣＯ手段
   を利用して、自動レイアウト終了後の前記セルのレイア
   ウト修正を部分的に行わせる半導体集積回路の配置プロ
   グラムを記録したコンピュータ読取可能な記録媒体であ
   って、 コンピュータに、前記半導体集積回路の設計に用いられ
   るスキャンセル生成方法を利用させて、前記半導体基板
   上にスキャンセルを生成させるとともに、前記ＥＣＯ手
   段に必要なダミーゲートを前記スキャンセルの近傍に自
   動的に挿入させることを特徴とする半導体集積回路の配
   置プログラムを記録した記録媒体。
8. 【請求項８】 コンピュータに、半導体基板上にレイア
   ウトしたセルのレイアウト修正機能を有するＥＣＯ手段
   を利用させて、自動レイアウト終了後の前記セルのレイ
   アウト修正を部分的に行わせる半導体集積回路の配置プ
   ログラムを記録したコンピュータ読取可能な記録媒体で
   あって、 コンピュータに、回路の接続情報が蓄えられた回路図接
   続情報及びスキャンセルの情報が蓄えられたスキャン用
   ライブラリの内容を読み出させて、前記回路図接続情報
   内の必要なセルをスキャンセルに置き換えさせ第１ステ
   ップと、 前記回路図接続情報の内容を解析させて、前記スキャン
   セルに置き換えられた前記回路図接続情報内の個所を前
   記ＥＣＯ手段に必要なダミーゲートの挿入個所と判定さ
   せる第２ステップと、 前記回路図接続情報及び前記置き換えられたスキャンセ
   ルと挿入すべきダミーゲートとを対応付けた情報が蓄え
   られたセル対応ライブラリの内容を読み出させて、前記
   ダミーゲート挿入個所に前記スキャンセルに対応したダ
   ミーゲートを自動的に挿入させる第３ステップと、 前記ダミーゲートを挿入した回路図接続情報に基づい
   て、レイアウト設計を開始させる第４ステップとを含む
   ことを特徴とする半導体集積回路の配置方法。