JP2000236097A - 半導体装置およびその作製方法 - Google Patents

半導体装置およびその作製方法

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Abstract

(57)【要約】 【課題】 大面積集積回路において、結晶質ＴＦＴの信
頼性を向上させることを第１の課題とする。さらに、前
記集積回路に適した配線構造実現することを課題とす
る。 【解決手段】 ＬＤＤ構造を有するＴＦＴにおいて、そ
のＬＤＤ領域がゲート電極とオーバーラップする領域
と、オーバーラップしない領域とが一つのＴＦＴに設け
られた構造とした。さらに、大面積集積回路において、
配線抵抗の低減と高集積化を実現するために、ゲートバ
スラインおよびゲート配線の一部をクラッド構造とし
た。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は絶縁表面を有する基
板上に薄膜トランジスタ（以下、ＴＦＴと記す）で構成
された回路を有する半導体装置およびその作製方法に関
する。例えば、液晶表示装置に代表される電気光学装置
および電気光学装置を搭載した電子機器の構成に関す
る。或いは、エレクトロルミネッセンス（ＥＬ：Electr
o Luminescence）が得られるＥＬ材料を用いたＥＬ表示
装置に代表される電気光学装置および電気光学装置を搭
載した電子機器の構成に関する。
【０００２】尚、本願明細書において半導体装置とは、
半導体特性を利用することで機能する装置全般を指し、
上記電気光学装置およびその電気光学装置を搭載した電
子機器をその範疇に含んでいる。
【０００３】
【従来の技術】ＴＦＴから成る大面積集積回路を有する
半導体装置の開発が進んでいる。アクティブマトリクス
型液晶表示装置やＥＬ表示装置、並びに密着型イメージ
センサはその代表例である。
【０００４】ＴＦＴはその構造や作製方法によって分類
することができる。特に、結晶構造を有する半導体膜を
活性層にしたＴＦＴ（結晶質ＴＦＴ）は電界効果移動度
が高いことから、いろいろな機能回路を形成することが
可能であった。
【０００５】尚、本明細書において、前記結晶構造を有
する半導体膜とは、単結晶半導体、多結晶半導体、微結
晶半導体を含むものであり、さらに、特開平７−１３０
６５２号公報、特開平８−７８３２９号公報、特開平１
０−１３５４６８号公報、特開平１０−２４７７３５号
公報、または特開平１０−１３５４６９号公報で開示さ
れた半導体を含んでいる。
【０００６】アクティブマトリクス型液晶表示装置に
は、機能ブロックごとにｎチャネル型ＴＦＴで構成され
る画素部（或いは画素マトリクス回路とも言う）や、Ｃ
ＭＯＳ回路を基本としたシフトレジスタ回路、レベルシ
フタ回路、バッファ回路、サンプリング回路などの駆動
回路が一枚の基板上に形成された。
【０００７】また、密着型イメージセンサでは、サンプ
ルホールド回路、シフトレジスタ回路、マルチプレクサ
回路などの集積回路がＴＦＴを用いて形成されていた。
【０００８】これらの回路はそれぞれにおいて動作条件
が必ずしも同一でないので、当然ＴＦＴに要求される特
性も少なからず異なっていた。
【０００９】ＴＦＴなどの電界効果トランジスタの特性
は、ドレイン電流とドレイン電圧が比例して増加する線
形領域と、ドレイン電圧が増加してもドレイン電流が飽
和する飽和領域と、ドレイン電圧を印加しても理想的に
は電流が流れない遮断領域とに分けて考えることができ
る。本明細書では、線形領域と飽和領域をＴＦＴのオン
領域と呼び、遮断領域をオフ領域と呼ぶ。また、便宜
上、オン領域のドレイン電流をオン電流と呼びオフ領域
の電流をオフ電流と呼ぶ。
【００１０】画素部はｎチャネル型ＴＦＴ（以下、この
ＴＦＴを画素ＴＦＴと記す）から成るスイッチ素子と補
助の保持容量を設けた構成であり、液晶に電圧を印加し
て駆動させるものである。ここで、液晶は交流で駆動さ
せる必要があり、フレーム反転駆動と呼ばれる方式が採
用されている。従って、要求されるＴＦＴの特性は、オ
フ電流を十分低減させておく必要があった。
【００１１】また、駆動回路のバッファ回路は高い駆動
電圧が印加されるため、耐圧を高めておく必要があっ
た。また電流駆動能力を高めるために、オン電流を十分
確保する必要があった。
【００１２】しかし、結晶質ＴＦＴのオフ電流は高くな
りやすいといった問題点があった。そして、結晶質ＴＦ
Ｔは信頼性の面で依然ＬＳＩなどに用いられるＭＯＳト
ランジスタ（単結晶半導体基板上に作製されるトランジ
スタ）に及ばないとされている。例えば、結晶質ＴＦＴ
にはオン電流の低下といった劣化現象が観測されること
があった。この原因はホットキャリア効果であり、ドレ
イン近傍の高電界によって発生したホットキャリアが劣
化現象を引き起こすものと考えられていた。
【００１３】ＴＦＴの構造には、低濃度ドレイン（ＬＤ
Ｄ：Lightly Doped Drain）構造が知られている。この
構造はチャネル形成領域と、高濃度に不純物が添加され
るソース領域またはドレイン領域との間に低濃度の不純
物領域を設けたものであり、この低濃度不純物領域はＬ
ＤＤ領域と呼ばれている。
【００１４】ＬＤＤ構造はさらにゲート電極との位置関
係により、ゲート電極とオーバーラップするＧＯＬＤ
（Gate-drain Overlapped LDD）構造や、ゲート電極と
オーバーラップしないＬＤＤ構造などがある。ＧＯＬＤ
構造は、ドレイン近傍の高電界を緩和してホットキャリ
ア効果を防ぎ、信頼性を向上させることができた。例え
ば、「Mutsuko Hatano,Hajime Akimoto and Takeshi Sa
kai,IEDM97 TECHNICAL DIGEST,p523-526,1997」では、
シリコンで形成したサイドウォールによるＧＯＬＤ構造
であるが、他の構造のＴＦＴと比べ、きわめて優れた信
頼性が得られることが確認されている。
【００１５】一方、大面積集積回路に係わる他の問題と
して、配線の問題があった。ＴＦＴで構成される集積回
路には、ゲート電極に接続されるゲート配線と、ソース
電極またはドレイン電極に接続されるデータ配線が設け
られる。特にゲート配線には寄生容量や配線抵抗の影響
による配線遅延の問題を有していた。ゲート電極やゲー
ト配線には耐熱性を考慮してモリブデン（Ｍｏ）、タン
タル（Ｔａ）やタングステン（Ｗ）といった材料が用い
られていたが、これらは面積抵抗で１０Ω程度あり、大
面積集積回路には適していなかった。本来はアルミニウ
ム（Ａｌ）や銅（Ｃｕ）などの低抵抗材料を用いること
が好ましかった。
【００１６】
【発明が解決しようとする課題】しかしながら、ＧＯＬ
Ｄ構造では通常のＬＤＤ構造に比べてオフ電流が大きく
なってしまう問題があり、大面積集積回路においてすべ
てのＴＦＴをその構造で形成することは必ずしも好まし
くなかった。例えば、画素ＴＦＴでは、オフ電流が増加
すると、消費電力が増えたり画像表示に異常が現れたり
するので、ＧＯＬＤ構造の結晶質ＴＦＴをそのまま適用
することは好ましくなかった。
【００１７】また、ＬＤＤ構造は直列抵抗の増加によ
り、オン電流が低下してしまうことが問題であった。オ
ン電流はＴＦＴのチャネル幅などにより自由に設計でき
るものではあるが、例えば、バッファ回路を構成するＴ
ＦＴにＬＤＤ構造を設ける必要は必ずしもなかった。
【００１８】本発明は、アクティブマトリクス型の液晶
表示装置やＥＬ表示装置、並びにイメージセンサに代表
される大面積集積回路を有する半導体装置において、機
能回路ごとに最適な構造のＴＦＴを提供することを課題
とする。また、そのようなＴＦＴを同一基板上に同一工
程で形成する方法を提供することを課題としている。
【００１９】また、アクティブマトリクス型液晶表示装
置やＥＬ表示装置、並びにイメージセンサに代表される
大面積集積回路を有する半導体装置において、配線抵抗
の低抵抗化と高集積化を両立させた配線構造を提供する
ことを課題としている。
【００２０】本発明はこのような課題を解決するための
技術であり、ＭＯＳトランジスタと同等かそれ以上の信
頼性が得られる結晶質ＴＦＴを実現することを目的とし
ている。そして、そのような結晶質ＴＦＴでさまざまな
機能回路を形成した大面積集積回路を有する半導体装置
の信頼性を高めることを目的としている。
【００２１】
【課題を解決するための手段】本発明は上記課題を解決
するために、ＬＤＤ領域がゲート電極とオーバーラップ
する領域と、オーバーラップしない領域とが一つのＴＦ
Ｔに設けられる構造とすることに特徴を有している。
【００２２】また、本発明はアクティブマトリクス型液
晶表示装置やＥＬ表示装置、並びにイメージセンサに代
表される大面積集積回路を有する半導体装置において、
それぞれの機能回路ごとに最適な構造のＴＦＴを実現す
るために、ＬＤＤ領域がゲート電極とオーバーラップす
る領域と、オーバーラップしない領域との比をそれぞれ
のＴＦＴで異ならせることを可能としている。
【００２３】さらに、アクティブマトリクス型液晶表示
装置やＥＬ表示装置、並びにイメージセンサに代表され
る大面積集積回路をにおいて、低抵抗材料であるＡｌや
Ｃｕを有効に使ったゲート配線を実現するために、クラ
ッド構造の配線を部分的に形成する配線構造とした。
【００２４】従って、本発明で開示する発明の構成は、
絶縁表面を有する基板上に、半導体層とゲート絶縁膜と
ゲート電極と、さらにそのゲート電極に接続したゲート
配線とを有する半導体装置において、ゲート電極は第１
の導電層、または第１の導電層と第２の導電層とから成
り、ゲート配線は、ゲート電極と同じ導電層で形成され
る領域と、第３の導電層が、前記第１の導電層と第２の
導電層とで覆われたクラッド構造を有する領域と、から
構成されるものである。
【００２５】また、前記半導体層は、チャネル形成領域
と、一導電型の第１の不純物領域と、前記チャネル形成
領域と前記一導電型の第１の不純物領域とに挟まれ、か
つ、前記チャネル形成領域に接する一導電型の第２の不
純物領域と、を有し、前記一導電型の第２の不純物領域
の一部は、前記ゲート絶縁膜を介して、前記ゲート電極
と重なっている構造を有している。
【００２６】本発明に適用される、前記第１の導電層と
第２の導電層とは、チタン（Ｔｉ）、タンタル（Ｔ
ａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選
ばれた一種または複数種の元素、あるいは前記元素を主
成分とする化合物を使用するものである。また、第３の
導電層はアルミニウム（Ａｌ）、銅（Ｃｕ）から選ばれ
た一種または複数種の元素、あるいは前記元素を主成分
とする化合物に代表される低抵抗導電性材料である。
【００２７】そして、本発明は、ｎチャネル型薄膜トラ
ンジスタで形成されたマトリクス回路と、ｎチャネル型
薄膜トランジスタと、ｐチャネル型薄膜トランジスタ
と、で形成されたＣＭＯＳ回路を有する半導体装置に適
用することができる。
【００２８】しかし、前記ＣＭＯＳ回路において、ｐチ
ャネル型ＴＦＴには、本発明構成を必ずしも適用する必
要はない。
【００２９】また、本発明の構成は、絶縁表面を有する
基板上に半導体層を形成する工程と、前記半導体層に接
してゲート絶縁膜を形成する工程と、前記ゲート絶縁膜
に接して第１の導電層を形成する工程と、一導電型の不
純物元素を前記半導体層に選択的に添加して第２の不純
物領域を形成する工程と、前記第１の導電層に接して第
３の導電層を形成する工程と、前記第１の導電層と前記
第３の導電層に接して第２の導電層を形成する工程と、
前記第１の導電層と前記第２の導電層とからゲート電極
を形成する工程と、前記第１の導電層と前記第２の導電
層と前記第３の導電層とからゲート配線を形成する工程
と、一導電型の不純物元素を前記半導体層に選択的に添
加して第１の不純物領域を形成する工程と、前記ゲート
電極の一部を除去する工程とを有することを特徴とす
る。
【００３０】また、本発明の他の構成は、絶縁表面を有
する基板上に半導体層を形成する工程と、前記半導体層
の一部を除去して少なくとも第１の島状半導体層と、第
２の島状半導体層とを形成する工程と、前記第１の島状
半導体層と第２の島状半導体層に接してゲート絶縁膜を
形成する工程と、前記ゲート絶縁膜に接して第１の導電
層を形成する工程と、一導電型の不純物元素を少なくと
も前記第１の島状半導体層の選択された領域に添加して
第２の不純物領域を形成する工程と、前記第１の導電層
に接して第３の導電層を形成する工程と、前記第１の導
電層と前記第３の導電層に接して第２の導電層を形成す
る工程と、前記第１の導電層と前記第２の導電層とから
ゲート電極を形成する工程と、前記第１の導電層と前記
第２の導電層と前記第３の導電層とからゲート配線を形
成する工程と、一導電型の不純物元素を前記第１の島状
半導体層の選択された領域に添加して第１の不純物領域
を形成する工程と、一導電型とは反対の導電型の不純物
元素を前記第２の島状半導体層の選択された領域に添加
して第３の不純物領域を形成する工程と、前記ゲート電
極の一部を除去する工程とを有することを特徴とする。
【００３１】
【発明の実施の形態】[実施形態１]本発明の実施形態を
図１と図２により説明する。ここでは、ｎチャネル型Ｔ
ＦＴとｐチャネル型ＴＦＴを同一基板上に作製し、ＣＭ
ＯＳ回路の基本構成であるインバータ回路を形成する実
施形態について説明する。
【００３２】基板１０１はガラス基板、プラスチック基
板、セラミックス基板などを用いることができる。ま
た、酸化シリコン膜や窒化シリコン膜などの絶縁膜を表
面に形成したシリコン基板やステンレスに代表される金
属基板を用いても良い。勿論、石英基板を用いることも
可能である。
【００３３】そして、基板１０１のＴＦＴが形成される
主表面には、窒化シリコン膜から成る下地膜１０２と、
酸化シリコン膜から成る下地膜１０３が形成される。こ
れらの下地膜はプラズマＣＶＤ法やスパッタ法で形成す
れば良く、基板１０１からＴＦＴに有害な不純物が半導
体層へ拡散することを防ぐために設けるものである。そ
の目的のために、窒化シリコン膜からなる下地膜１０２
を２０〜１００ｎｍ、代表的には５０ｎｍの厚さに形成
し、さらに酸化シリコン膜からなる下地膜１０３を５０
〜５００ｎｍ、代表的には１５０〜２００ｎｍの厚さに
形成すれば良かった。
【００３４】その他にも、応力バランスを考慮して、下
地膜１０２をプラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2
Ｏから作製される第１の酸化窒化シリコン膜で１０〜１
００nmの厚さに形成し、下地膜１０３をＳｉＨ4、Ｎ2Ｏ
から作製される第２の酸化窒化シリコン膜で１００〜２
００ｎｍの厚さに積層形成した２層構造としても良い。
【００３５】勿論、下地膜を窒化シリコン膜からなる下
地膜１０２または酸化シリコン膜からなる下地膜１０３
のどちらか一方のみで形成しても良いが、ＴＦＴの信頼
性のを考慮すると２層構造とすることが最も望ましかっ
た。
【００３６】下地膜１０３に接して形成される半導体層
はプラズマＣＶＤ法、減圧ＣＶＤ法、スパッタ法などの
成膜法で形成される非晶質半導体を、レーザーアニール
法や熱アニール法で結晶化された結晶質半導体を用いる
ことが望ましい。また、前記成膜法で形成される微結晶
半導体を適用することも可能である。ここで適用できる
半導体材料は、シリコン（Ｓｉ）、ゲルマニウム（Ｇ
ｅ）、またシリコンゲルマニウム合金、炭化シリコンが
あり、その他にガリウム砒素などの化合物半導体材料を
用いることもできる。
【００３７】または、基板１０１上に形成する半導体層
は、単結晶シリコン層を形成したＳＯＩ（Silicon On I
nsulators）基板としても良い。ＳＯＩ基板にはその構
造や作製方法によっていくつかの種類が知られている
が、代表的には、ＳＩＭＯＸ（Separation by Implante
d Oxygen）、ＥＬＴＲＡＮ（Epitaxial Layer Transfe
r：キャノン社の登録商標）基板、Smart-Cut（SOITEC社
の登録商標）などを使用することができる。勿論、その
他のＳＯＩ基板を使用することも可能である。
【００３８】半導体層は１０〜１００ｎｍ、代表的には
５０ｎｍの厚さとして形成されるものである。プラズマ
ＣＶＤ法で作製される非晶質半導体膜には１０〜４０at
omic％の割合で膜中に水素が含まれているが、結晶化の
工程に先立って４００〜５００℃の熱処理の工程を行い
水素を膜中から脱離させて含有水素量を５atomic％以下
としておくことが望ましい。また、非晶質シリコン膜を
スパッタ法や蒸着法などの他の作製方法で形成しても良
いが、膜中に含まれる酸素、窒素などの不純物元素を十
分低減させておくことが望ましい。
【００３９】また、下地膜と非晶質半導体膜とは同じ成
膜法で形成可能であるので、下地膜１０２と下地膜１０
３と、さらに半導体層を連続形成すると良い。それぞれ
の膜が形成された後、その表面が大気雰囲気に触れない
ことにより、その表面の汚染を防ぐことができる。その
結果、ＴＦＴの特性バラツキを発生させる要因の一つを
なくすことができた。
【００４０】非晶質半導体膜を結晶化する工程は、公知
のレーザーアニール法または熱アニール法の技術を用い
れば良い。また、触媒元素を用いた熱アニール法の技術
により結晶質半導体膜を形成すると優れたＴＦＴ特性を
得ることができる。
【００４１】こうして形成された結晶質半導体膜を、第
１のフォトマスクを使用して、公知のパターニング法に
よりレジストマスクを形成し、ドライエッチング法によ
り島状の半導体層１０４、１０５を形成した。
【００４２】次に、島状の半導体層１０４、１０５の表
面に、酸化シリコンまたは窒化シリコンを主成分とする
ゲート絶縁膜１０６を形成する。ゲート絶縁膜１０６
は、プラズマＣＶＤ法やスパッタ法で形成し、その厚さ
を１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍとし
て形成すれば良い。
【００４３】そして、ゲート絶縁膜１０６の表面に第１
の導電層１０７と、第３の導電層１０８とを形成した。
第１の導電層１０７は、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ば
れた元素を主成分とする導電性材料を用いる。第１の導
電層１０７の厚さは５〜５０ｎｍ、好ましくは１０〜２
５ｎｍで形成すれば良い。
【００４４】ゲート絶縁膜１０６と第１の導電層１０７
の厚さは重要である。これは、後に実施されるドーピン
グ工程において、ｎ型を付与する不純物をゲート絶縁膜
１０６と第１の導電層１０７を通過させて、半導体層１
０４、１０５に添加するためである。実際には、ゲート
絶縁膜１０６と第１の導電層１０７の厚さを考慮して、
ドーピング工程の条件が決定される。ここで、ゲート絶
縁膜１０６や第１の導電層１０７の厚さが予め決められ
た値よりも１０％以上変動すると、添加される不純物濃
度が減少してしまうためである。
【００４５】第３の導電層１０８はＡｌまたはＣｕを主
成分とする導電性材料を用いる。例えば、Ａｌを用いる
場合には、Ｔｉ、Ｓｉ、Ｓｃから選ばれた元素が０．１
〜５atomic%添加されたＡｌ合金を用いても良い。第３
の導電層は１００〜１０００ｎｍ、好ましくは２００〜
４００ｎｍで形成すれば良い。これは、ゲート配線また
はゲートバスラインの配線抵抗を下げるための配線材料
として形成されるものである。（図１（Ａ））
【００４６】本発明において、ゲート配線とは、ゲート
絶縁膜１０６上に、ゲート電極と同じ材料から形成さ
れ、ゲート電極に接続する配線であり、ゲート電極に接
続する構成においてゲートバスラインもゲート配線の一
部であると見なす。
【００４７】次に第２のフォトマスクを使用してレジス
トマスクを形成し、第３の導電層の不要な部分を除去し
て、ゲートバスラインの一部を形成した（図１（Ｂ）の
１０９）。第３の導電層がＡｌである場合、リン酸溶液
によるウエットエッチング法により、下地にある第１の
導電層と選択性良く除去することができた。
【００４８】そして、第３のフォトマスクにより、半導
体層１０４と、半導体層１０５のチャネル形成領域を覆
うレジストマスク１１０、１１１を形成した。このと
き、配線を形成する領域にもレジストマスク１１２を形
成しておいても良い。
【００４９】そして、ｎ型を付与するドーピング工程を
行った。結晶質半導体材料に対してｎ型を付与する不純
物元素としては、リン（Ｐ）、砒素（Ａｓ）、アンチモ
ン（Ｓｂ）などが知られているが、ここでは、リンを用
い、フォスフィン（ＰＨ3）を用いたイオンドープ法で
行った。この工程では、ゲート絶縁膜１０６と第１の導
電膜１０７を通してその下の半導体層にリンを添加する
ために、加速電圧は８０ｋｅＶと高めに設定した。半導
体層に添加されるリンの濃度は、１×１０16〜１×１０
19atoms/cm3の範囲にするのが好ましく、ここでは１×
１０18atoms/cm3とした。そして、半導体層にリンが添
加された不純物領域１１３、１１４が形成された。ここ
で形成されたリンが添加された領域の一部は、ＬＤＤ領
域として機能する第２の不純物領域とするものである。
(図１（Ｂ）)
【００５０】その後、レジストマスク１１０、１１１、
１１２を除去して、第２の導電層１１５を全面に形成し
た。第２の導電層１１５は第１の導電層１０７と同じ材
料で形成されても良く、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ば
れた元素を主成分とする導電性材料を用いる。そして、
第２の導電層１１５の厚さは１００〜１０００ｎｍ、好
ましくは２００〜５００ｎｍで形成しておけば良い。
（図１（Ｃ））
【００５１】次に、第４のフォトマスクによりレジスト
マスク１１６、１１７、１１８、１１９を形成した。第
４のフォトマスクは、ｐチャネル型ＴＦＴのゲート電極
と、ゲート配線、ゲートバスラインを形成するためのも
のである。ｎチャネル型ＴＦＴのゲート電極は後の工程
で形成するため、第１の導電層１２２と第２の導電層１
２３が半導体層１０５上で残るようにレジストマスク１
１７を形成した。
【００５２】第１の導電層と第２の導電層はドライエッ
チング法により不要な部分を除去した。そして、ゲート
電極１２０、１２１と、ゲート配線１２４、１２５と、
ゲートバスライン１２６、１２７を形成した。
【００５３】ゲートバスラインは、第３の導電層１０９
が第１の導電層１２６と第２の導電層１２７とで覆われ
たクラッド型の構造として形成される。第３の導電層は
ＡｌやＣｕを主成分とした低抵抗材料であり、配線抵抗
を下げることができた。
【００５４】そして、レジストマスク１１６、１１７、
１１８、１１９をそのまま残して、ｐチャネル型ＴＦＴ
が形成される半導体層１０４の一部にｐ型を付与する不
純物元素を添加するために、ドーピング工程を行った。
ｐ型を付与する不純物元素としては、ボロン（Ｂ）、ア
ルミニウム（Ａｌ）、ガリウム（Ｇａ）、が知られてい
るが、ここではボロンをその不純物元素として、ジボラ
ン（Ｂ2Ｈ6）を用いてイオンドープ法で添加した。ここ
でも加速電圧を８０ｋｅＶとして、２×１０20atoms/cm
3の濃度にボロンを添加した。そして、図１（Ｄ）に示
すようにボロンが高濃度に添加された第３の不純物領域
１５２、１５３を形成した。
【００５５】図１（Ｄ）設けられたレジストマスクを除
去した後、新たに第５のフォトマスクによりレジストマ
スク１２８、１２９、１３０を形成した。第５のフォト
マスクはｎチャネル型ＴＦＴのゲート電極を形成するた
めのものであり、ドライエッチング法によりゲート電極
１３１、１３２が形成される。このときゲート電極１３
１、１３２は第２の不純物領域１１３、１１４の一部と
重なるように形成される。（図１（Ｅ））
【００５６】そして、レジストマスク１２８、１２９、
１３０を完全に除去した後、レジストマスク１３３、１
３４、１３５を形成した。レジストマスク１３４はｎチ
ャネル型ＴＦＴのゲート電極１３１、１３２と、第２の
不純物領域の一部を覆う形で形成されるものである。レ
ジストマスク１３４は、ＬＤＤ領域のオフセット量を決
めるものである。
【００５７】そして、ｎ型を付与するドーピング工程を
行った。そして、ソース領域となる第１の不純物領域１
３７とドレイン領域となる第１の不純物領域１３６が形
成された。ここでは、フォスフィン（ＰＨ3）を用いた
イオンドープ法で行った。この工程でも、ゲート絶縁膜
１０６を通してその下の半導体層にリンを添加するため
に、加速電圧は８０ｋｅＶと高めに設定した。この領域
のリンの濃度はｎ型を付与するドーピング工程と比較し
て高濃度であり、１×１０19〜１×１０21atoms/cm3と
するのが好ましく、ここでは１×１０20atoms/cm3とし
た。（図２（Ａ））
【００５８】そして、ゲート絶縁膜１０６、ゲート電極
１２０、１２１、１３１、１３２、ゲート配線１２４、
１２５、ゲートバスライン１２６、１２７の表面に第１
の層間絶縁膜１３８、１５０を形成した。第１の層間絶
縁膜１５０は窒化シリコン膜であり、５０ｎｍの厚さで
形成した。また第１の層間絶縁膜１３８は酸化シリコン
膜であり、９５０ｎｍの厚さに形成した。
【００５９】ここで形成された窒化シリコン膜から成る
第１の層間絶縁膜１５０は次の熱処理の工程を行うため
に必要なものであった。これはゲート電極１２０、１２
１、１３１、１３２、ゲート配線１２４、１２５、ゲー
トバスライン１２６、１２７の表面が酸化することを防
ぐために効果的であった。
【００６０】熱処理の工程は、それぞれの濃度で添加さ
れたｎ型またはｐ型を付与する不純物元素を活性化する
ために行う必要があった。この工程は、電気加熱炉を用
いた熱アニール法や、前述のエキシマレーザーを用いた
レーザーアニール法や、ハロゲンランプを用いたラピッ
トサーマルアニール法（ＲＴＡ法）で行えば良い。しか
し、レーザーアニール法は低い基板加熱温度で活性をす
ることができるが、ゲート電極の下にかくれる領域まで
活性化させることは困難であった。従って、ここでは熱
アニール法で活性化の工程を行った。加熱処理は、窒素
雰囲気中において３００〜７００℃、好ましくは３５０
〜５５０℃、ここでは４５０℃、２時間の処理を行っ
た。
【００６１】第１の層間絶縁膜１３８、１５０はその
後、第７のフォトマスクを用い、所定のレジストマスク
を形成した後、エッチング処理によりそれぞれのＴＦＴ
のソース領域と、ドレイン領域に達するコンタクトホー
ルを形成した。そして、ソース電極１３９、１４０とド
レイン電極１４１を形成した。図示していないが、本実
施形態ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含
むＡｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で
連続して形成した３層構造の電極として用いた。
【００６２】以上の工程で、ＣＭＯＳ回路のｎチャネル
型ＴＦＴにはチャネル形成領域１４５、第１の不純物領
域１４８、１４９、第２の不純物領域１４６、１４７が
形成された。ここで、第２の不純物領域は、ゲート電極
と重なる領域（ＧＯＬＤ領域）１４６ａ、１４７ａと、
ゲート電極と重ならない領域（ＬＤＤ領域）１４６ｂ、
１４７ｂがそれぞれ形成された。そして、第１の不純物
領域１４８はソース領域として、第１の不純物領域１４
９はドレイン領域として機能した。
【００６３】一方、ｐチャネル型ＴＦＴは、チャネル形
成領域１４２、第３の不純物領域１４３、１４４が形成
された。そして、第３の不純物領域１４３はソース領域
として、第３の不純物領域１４４はドレイン領域となっ
た。（図２（Ｂ））
【００６４】また、図２（Ｃ）はインバータ回路の上面
図を示し、ＴＦＴ部分のＡ−Ａ'断面構造、ゲート配線
部分のＢ−Ｂ'断面構造，ゲートバスライン部分のＣ−
Ｃ'断面構造は、図２（Ｂ）と対応している。本発明に
おいて、ゲート電極とゲート配線は、第１の導電層と第
２の導電層とから形成され、ゲートバスラインは、第１
の導電層と第２の導電層と第３の導電層とから形成され
たクラッド構造を有している。
【００６５】図１と図２では、ｎチャネル型ＴＦＴとｐ
チャネル型ＴＦＴとを相補的組み合わせて成るＣＭＯＳ
回路を例にして示したが、ｎチャネル型ＴＦＴを用いた
ＮＭＯＳ回路や、液晶表示装置の画素部の画素ＴＦＴに
本願発明を適用することもできる。
【００６６】[実施形態２]本発明のＴＦＴの構成を図２
６を用いてさらに詳細に説明する。尚、ここでは図２６
における各符号は、図１および図２の各符号と対応させ
て用いている。ＬＤＤ領域である第２の不純物領域は、
ゲート電極１３１、１３２と重なる第２の不純物領域１
４６ａと、重ならない第２の不純物領域１４６ｂとに分
けることができる。即ち、ゲート電極とオーバーラップ
するＬＤＤ領域（Ｌov）とオーバーラップしないＬＤＤ
領域（Ｌoff）が形成されている。
【００６７】ＬＤＤ領域においてＬovとＬoffの長さは
実施形態１で示したように３枚のフォトマスクを用いた
パターニングにより容易に実施可能である。実施形態１
で示した工程では、第３のフォトマスクでレジストマス
クを形成したドーピング工程によりＬＤＤ領域が形成さ
れ、第５のフォトマスクにより、ゲート電極が形成され
ると同時にＬＤＤのオーバーラップ領域（Ｌov）が形成
される。さらに第６のフォトマスクで形成されるレジス
トマスクにより、オーバーラップしないＬＤＤ領域（Ｌ
off）が形成されるものである。
【００６８】しかし、この３枚のフォトマスクは、ドー
ピング工程において、レジストマスクを形成する目的の
他に、ゲート電極をパターニングするためのマスクでも
あり、これらの機能を兼用させることにより必ずしも工
程が増えることはなかった。
【００６９】従って、ＬovとＬoffとの長さには設計の
自由度が与えられ、作製するＴＦＴのサイズとの兼ね合
いの中で任意に設定することができた．これは、大面積
集積回路においてそれぞれの機能回路ごとに駆動電圧の
異なるＴＦＴを作製するような場合、きわめて有益な方
法であった。図２６にはその一例として、アクティブマ
トリクス型液晶表示装置のロジック回路部、バッファ回
路部、アナログスイッチ部、および画素部に使用するＴ
ＦＴの設計値の一例を示す。このとき、それぞれのＴＦ
Ｔの駆動電圧を考慮して、チャネル長はもとより、ゲー
ト電極とオーバーラップする第２の不純物領域１４６ａ
と、ゲート電極とオーバーラップしない第２の不純物領
域１４６ｂの長さを適宣設定することができた。
【００７０】例えば、液晶表示装置のドライバ回路のシ
フトレジスタ回路のＴＦＴや、バッファ回路のＴＦＴは
基本的にオン特性が重視されるので、いわゆるＧＯＬＤ
構造だけでも良く、ゲート電極とオーバーラップしない
第２の不純物領域１４６ｂは必ずしも設ける必要はなか
った。しかし設ける場合は駆動電圧を考慮してＬoffの
値を０．５〜３μｍの範囲で設定すれば良かった。耐圧
を考慮すればゲート電極とオーバーラップしない第２の
不純物領域１４６ｂの値は、駆動電圧が高くなるにした
がって大きくすることが望ましかった。
【００７１】また、サンプリング回路や、画素部に設け
るＴＦＴはオフ電流の増加を防ぐため、例えば、チャネ
ル長が３μｍの場合、ゲート電極とオーバーラップする
第２の不純物領域１４６ａを１．５μｍとし、ゲート電
極とオーバーラップしない第２の不純物領域１４６ｂを
１．５μｍとすれば良かった。勿論、本発明はここで示
す設計値に限定されるものでなく、適宣決定すれば良い
ものである。
【００７２】一方、ｐチャネル型ＴＦＴには、チャネル
形成領域、ソース領域、ドレイン領域だけを形成すれば
良かった。勿論、本発明のｎチャネル型ＴＦＴと同様の
構造としても良いが、ｐチャネル型ＴＦＴはもともと信
頼性が高いため、オン電流を稼いでｎチャネル型ＴＦＴ
との特性バランスをとった方が好ましい。本願発明を図
１に示すようにＣＭＯＳ回路に適用する場合には、特に
この特性のバランスをとることが重要である。但し、本
発明の構造をｐチャネル型ＴＦＴに適用しても何ら問題
はない。
【００７３】[実施形態３]まず、実施形態１と同じ工程
に従い図１（Ｅ）に示す状態を得た。そして図３（Ａ）
に示すように、レジストマスク１２８、１２９、１３０
を完全に除去した後、レジストマスク３０１、３０２、
３０３を形成した。レジストマスク３０２はｎチャネル
型ＴＦＴのゲート電極と第２の不純物領域の一部を覆う
形で形成され、ＬＤＤを形成するためのものであるが、
ここではｎチャネル型ＴＦＴのドレイン側のみ形成され
るようにした。ゲート電極とオーバーラップしないＬＤ
Ｄはオフ電流の増加を防ぐが、それはドレイン側のみに
設けるだけでも十分効果を得ることができた。（図３
（Ａ））
【００７４】以降の工程は実施形態１と同様にして行う
ことで、図３（Ｂ）に示すＣＭＯＳ回路が形成された。
そして、ｎチャネル型ＴＦＴにはチャネル形成領域１４
５、第１の不純物領域１４８、１４９、第２の不純物領
域１４７が形成された。ここで、第２の不純物領域は、
ゲート電極と重なる領域（ＧＯＬＤ領域）１４７ａと、
ゲート電極と重ならない領域（ＬＤＤ領域）１４７ｂが
形成された。そして、第１の不純物領域１４８はソース
領域として、第１の不純物領域１４９はドレイン領域と
なった。
【００７５】[実施形態４]本実施形態を図４を用いて説
明する。最初に実施形態１と同じ工程に従い、図１
（Ｃ）に示す状態を得た。
【００７６】そして、フォトマスクを使用して、レジス
トマスク４０１、４０２、４０３、４０４を形成し、ド
ライエッチング法により第１の導電層１０７と第２の導
電層１０８の一部を除去した。その後、レジストマスク
をそのまま使用して、ｎ型を付与するドーピング工程を
行い、半導体層１０４、１０５にリンが添加された領域
４３０、４３１、４３２、４３３を形成した。
【００７７】ここでレジストマスクをアッシングおよび
アルカリ性の剥離液を使用して完全に除去した。そして
再度フォトレジスト膜を形成し、裏面からの露光による
パターニングの工程を行った。このとき、ゲート電極、
ゲート配線、およびゲートバスラインのバターンがフォ
トマスクと同じ役割を果し、レジストマスク４１３、４
１４、４１５、４１６がそれぞれのパターン上に形成さ
れた。裏面からの露光は直接光と散乱光を利用して行う
もので、光強度や露光時間などの露光条件の調節によ
り、図４（Ｂ）に示すようにレジストマスクをゲート電
極上の内側に形成することができた。
【００７８】そして、ドライエッチング法によりゲート
電極、ゲート配線、およびゲートバスラインの一部を除
去することにより、ゲート電極４１９、４２０、４２
１、４２２、ゲート配線４２３、４２４、ゲートバスラ
イン４２５、４２６、４２７を形成した。
【００７９】そして、レジストマスク４１７、４１８を
形成し、ゲート電極４１９、４２０をマスクとしてｐ型
を付与するドーピング工程を行った。
【００８０】以降の工程は実施形態１と同様にして行う
ことで、図２（Ｂ）に示すＣＭＯＳ回路が形成された。
そして、ｎチャネル型ＴＦＴにはチャネル形成領域１４
５、第１の不純物領域１４８、１４９と第２の不純物領
域１４６、１４７が形成された。ここで、第２の不純物
領域は、ゲート電極とオーバーラップする領域（ＧＯＬ
Ｄ領域）１４６ａ、１４７ａと、ゲート電極とオーバー
ラップしない領域（ＬＤＤ領域）１４６ｂ、１４７ｂと
が形成された。そして、第１の不純物領域１４８はソー
ス領域として、第１の不純物領域１４９はドレイン領域
として機能した。
【００８１】[実施形態５]本発明の他の実施形態を図５
と図６により説明する。ここでは、ｎチャネル型ＴＦＴ
とｐチャネル型ＴＦＴを同一基板上に作製し、ＣＭＯＳ
回路の基本構成であるインバータ回路を形成する実施形
態について説明する。
【００８２】最初に、実施形態１と同様に基板５０１上
に下地膜５０２、５０３を形成し、さらに結晶質半導体
から成る島状半導体層５０４、５０５を形成した。さら
にゲート絶縁膜５０６、第１の導電層５０７、第３の導
電層５０８を形成し、図５（Ａ）の状態を得た。
【００８３】次に第２のフォトマスクを使用してレジス
トマスクを形成し、第３の導電層の不要な部分を除去し
て、ゲートバスラインの一部を形成した（図５（Ｂ）の
５１０）。第３の導電層がＡｌである場合、リン酸溶液
によるウエットエッチング法により、下地にある第１の
導電層と選択性良く除去することができた。
【００８４】そして、第３のフォトマスクにより、半導
体層５０４と、半導体層５０５のチャネル形成領域を覆
うレジストマスク５１１、５１２を形成した。このと
き、配線を形成する領域にもレジストマスク５１３を形
成しておいても良い。
【００８５】そして、フォスフィン（ＰＨ3）を用いた
イオンドープ法でｎ型を付与するドーピング工程を行っ
た。この工程では、ゲート絶縁膜５０６と第１の導電膜
５０７を通してその下の半導体層にリンを添加するため
に、加速電圧は８０ｋｅＶと高めに設定した。半導体層
に添加されるリンの濃度は、１×１０16〜１×１０19at
oms/cm3の範囲にするのが好ましく、ここでは１×１０
18atoms/cm3とした。そして、半導体層にリンが添加さ
れた領域５１４、５１５、５１６、５１７が形成され
た。ここで形成されたリンが添加された領域の一部は、
ＬＤＤ領域として機能する第２の不純物領域とされるも
のである。(図５（Ｃ）)
【００８６】そして、第４のフォトマスクによりレジス
トマスク５１８、５１９、５２０、をそのまま残して、
ｐチャネル型ＴＦＴが形成される半導体層５０４の一部
に、ｐ型を付与するドーピング工程を行った。ｐ型を付
与する不純物元素としては、ボロン（Ｂ）、アルミニウ
ム（Ａｌ）、ガリウム（Ｇａ）が知られているが、ここ
ではボロンをその不純物元素として、ジボラン（Ｂ
2Ｈ6）を用いてイオンドープ法で添加した。ここでも加
速電圧を８０ｋｅＶとして、２×１０20atoms/cm3の濃
度にボロンを添加した。そして、図５（Ｄ）に示すよう
にボロンが高濃度に添加された第３の不純物領域５２
１、５２２を形成した。
【００８７】その後、レジストマスク５１８、５１９、
５２０を除去して、第２の導電層５２３を全面に形成し
た。第２の導電層５２３は第１の導電層５０７と同じ材
料で形成しても良く、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれ
た元素を主成分とする導電性材料を用いる。そして、第
２の導電層５２３の厚さは１００〜１０００ｎｍ、好ま
しくは２００〜５００ｎｍで形成しておけば良い。（図
５（Ｅ））
【００８８】次に、第５のフォトマスクによりレジスト
マスク５２４、５２５、５２６、５２７を形成した。第
１の導電層と第２の導電層をドライエッチング法により
不要な部分を除去した。そして、ゲート電極５２８、５
２９、５３０、５３１と、ゲート配線５３２、５３３
と、ゲートバスライン５３４、５３５を形成した。
【００８９】ゲートバスラインは、第３の導電層５１０
が第１の導電層５３４と第２の導電層５３５とで覆われ
たクラッド型の構造として形成した。第３の導電層はＡ
ｌやＣｕを主成分とした低抵抗材料であり、配線抵抗を
下げることができた。
【００９０】そして、第６のフォトマスクによりレジス
トマスク５３６、５３７、５３８を形成した。レジスト
マスク５３７はｎチャネル型ＴＦＴのゲート電極５３
０、５３１と、第２の不純物領域の一部を覆う形で形成
されるものであった。レジストマスク５３７は、ＬＤＤ
領域のオフセット量を決めるものであった。
【００９１】そして、ｎ型を付与するドーピング工程を
行った。そして、ソース領域となる第１の不純物領域５
４０とドレイン領域となる第１の不純物領域５４１が形
成された。ここでは、フォスフィン（ＰＨ3）を用いた
イオンドープ法で行った。この工程でも、ゲート絶縁膜
５０６を通してその下の半導体層にリンを添加するため
に、加速電圧は８０ｋｅＶと高めに設定した。この領域
のリンの濃度はｎ型を付与するドーピング工程と比較し
て高濃度であり、１×１０19〜１×１０21atoms/cm3と
するのが好ましく、ここでは１×１０20atoms/cm3とし
た。（図６（Ａ））
【００９２】そして、ゲート絶縁膜５０６、ゲート電極
５２８、５２９、５３０、５３１、ゲート配線５３２、
５３３、ゲートバスライン５３４、５３５の表面に第１
の層間絶縁膜５４１、５４２を形成した。第１の層間絶
縁膜５４１は窒化シリコン膜であり、５０ｎｍの厚さで
形成された。また第１の層間絶縁膜５４２は酸化シリコ
ン膜であり、９５０ｎｍの厚さに形成された。
【００９３】熱処理の工程は、それぞれの濃度で添加さ
れたｎ型またはｐ型を付与する不純物元素を活性化する
ために行う必要があった。この工程は、電気加熱炉を用
いた熱アニール法や、前述のエキシマレーザーを用いた
レーザーアニール法や、ハロゲンランプを用いたラピッ
トサーマルアニール法（ＲＴＡ法）で行えば良い。しか
し、レーザーアニール法は低い基板加熱温度で活性をす
ることができるが、ゲート電極の下にかくれる領域まで
活性化させることは困難であった。従って、ここでは熱
アニール法で活性化の工程を行った。加熱処理は、窒素
雰囲気中において３００〜７００℃、好ましくは３５０
〜５５０℃、ここでは４５０℃、２時間の処理を行っ
た。
【００９４】第１の層間絶縁膜５４１、５４２はその
後、所定のレジストマスクを形成した後、エッチング処
理によりそれぞれのＴＦＴのソース領域と、ドレイン領
域に達するコンタクトホールが形成された。そして、ソ
ース電極５４３、５４４とドレイン電極５４５を形成し
た。図示していないが、本実施形態ではこの電極を、Ｔ
ｉ膜を１００ｎｍ、Ｔｉを含むＡｌ膜３００ｎｍ、Ｔｉ
膜１５０ｎｍをスパッタ法で連続して形成した３層構造
の電極として用いた。
【００９５】以上の工程で、ＣＭＯＳ回路のｎチャネル
型ＴＦＴにはチャネル形成領域５４９、第１の不純物領
域５５２、５５３、第２の不純物領域５５０、５５１が
形成された。ここで、第２の不純物領域は、ゲート電極
と重なる領域（ＧＯＬＤ領域）５５０ａ、５５１ａと、
ゲート電極と重ならない領域（ＬＤＤ領域）５５０ｂ、
５５１ｂがそれぞれ形成された。そして、第１の不純物
領域５５２はソース領域として、第１の不純物領域５５
３はドレイン領域となった。
【００９６】一方、ｐチャネル型ＴＦＴは、チャネル形
成領域５４６、第３の不純物領域５４７、５４８が形成
された。そして、第３の不純物領域５４７はソース領域
として、第３の不純物領域５４８はドレイン領域となっ
た。（図５（Ｂ））
【００９７】また、図５（Ｃ）はインバータ回路の上面
図を示し、ＴＦＴ部分のＡ−Ａ'断面構造、ゲート配線
部分のＢ−Ｂ'断面構造，ゲートバスライン部分のＣ−
Ｃ'断面構造は図５（Ｂ）と対応している。本発明にお
いて、ゲート電極とゲート配線は、第１の導電層と第２
の導電層とから形成され、ゲートバスラインは、第１の
導電層と第２の導電層と第３の導電層とから形成された
クラッド構造を有している。
【００９８】図５と図６では、ｎチャネル型ＴＦＴとｐ
チャネル型ＴＦＴとを相補的組み合わせて成るＣＭＯＳ
回路を例にして示したが、ｎチャネル型ＴＦＴを用いた
ＮＭＯＳ回路や、液晶表示装置の画素部の画素ＴＦＴに
本願発明を適用することもできる。
【００９９】[実施形態６]本発明の他の実施形態を図7
と図8により説明する。ここでは、ｎチャネル型ＴＦＴ
とｐチャネル型ＴＦＴを同一基板上に作製し、ＣＭＯＳ
回路の基本構成であるインバータ回路を形成する実施形
態について説明する。
【０１００】最初に、実施形態５と同様に基板７０１上
に下地膜７０２、７０３を形成し、さらに結晶質半導体
から成る島状半導体層７０４、７０５を形成した。さら
にゲート絶縁膜７０６、第１の導電層７０７、第３の導
電層７０８を形成し、図７（Ａ）の状態を得た。
【０１０１】次にレジストマスクを形成し、第３の導電
層の不要な部分を除去して、ゲートバスラインの一部を
形成した（図７（Ｂ）の７１０）。第３の導電層がＡｌ
である場合、リン酸溶液によるウエットエッチング法に
より、下地にある第１の導電層と選択性良く除去するこ
とができた。
【０１０２】そして、半導体層７０４と、半導体層７０
５のチャネル形成領域を覆うレジストマスク７１１、７
１２を形成した。このとき、配線を形成する領域にもレ
ジストマスク７１３を形成しておいても良い。
【０１０３】そして、フォスフィン（ＰＨ3）を用いた
イオンドープ法でｎ型を付与するドーピング工程を行っ
た。この工程では、ゲート絶縁膜７０６と第１の導電膜
７０７を通してその下の半導体層にリンを添加するため
に、加速電圧は８０ｋｅＶと高めに設定した。半導体層
に添加されるリンの濃度は、１×１０16〜１×１０19at
oms/cm3の範囲にするのが好ましく、ここでは１×１０
18atoms/cm3とした。そして、半導体層にリンが添加さ
れた領域７１４、７１５、７１６、７１７が形成され
た。ここで形成されたリンが添加された領域の一部は、
ＬＤＤ領域として機能する第２の不純物領域とされるも
のである。(図７（Ｃ）)
【０１０４】そして、レジストマスク７１８、７１９、
７２０を形成して、ｐ型を付与するドーピング工程に先
立って第１の導電層が露出している部分をエッチング法
により除去した。そして、ｐ型を付与するドーピング工
程を行った。ここでは、第１の導電層が除去されている
ので、イオンドープ法において加速電圧を低下させるこ
とができた。ボロンをその不純物元素として、ジボラン
（Ｂ2Ｈ6）を用いてイオンドープ法で添加した。ここで
も加速電圧を４０ｋｅＶとして、２×１０20atoms/cm3
の濃度にボロンを添加した。そして、図７（Ｄ）に示す
ようにボロンが高濃度に添加された第３の不純物領域７
２４、７２５を形成した。
【０１０５】以降の工程は実施形態５に従えば良く、図
８（Ａ）で示すようにレジストマスク７３９、７４０、
７４１を形成し、ｎ型を付与するドーピング工程により
第１の不純物領域７４２、７４３を形成した。そして、
ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領
域７５２、第１の不純物領域７５５、７５６、第２の不
純物領域７５３、７５４が形成された。ここで、第２の
不純物領域は、ゲート電極とオーバーラップする領域
（ＧＯＬＤ領域）７５３ａ、７５４ａと、ゲート電極と
オーバーラップしない領域（ＬＤＤ領域）７５３ｂ、７
５４ｂがそれぞれ形成された。そして、第１の不純物領
域７５５はソース領域として、第１の不純物領域７５６
はドレイン領域となった。
【０１０６】一方、ｐチャネル型ＴＦＴは、チャネル形
成領域７４９、第３の不純物領域７５０、７５１が形成
された。そして、第３の不純物領域７５０はソース領域
として、第３の不純物領域７５１はドレイン領域となっ
た。（図８（Ｂ））
【０１０７】また、図８（Ｃ）はインバータ回路の上面
図を示し、ＴＦＴ部分のＡ−Ａ'断面構造、ゲート配線
部分のＢ−Ｂ'断面構造，ゲートバスライン部分のＣ−
Ｃ'断面構造は、図８（Ｂ）と対応している。本発明に
おいて、ゲート電極とゲート配線は、第１の導電層と第
２の導電層とから形成され、ゲートバスラインは、第１
の導電層と第２の導電層と第３の導電層とから形成され
たクラッド構造を有している。
【０１０８】図７と図８では、ｎチャネル型ＴＦＴとｐ
チャネル型ＴＦＴとを相補的組み合わせて成るＣＭＯＳ
回路を例にして示したが、ｎチャネル型ＴＦＴを用いた
ＮＭＯＳ回路や、液晶表示装置の画素部の画素ＴＦＴに
本願発明を適用することもできる。
【０１０９】
【実施例】[実施例１]本実施例では、本願発明の構成を
図９〜図１１を用い、画素部とその周辺に設けられる駆
動回路の基本形態であるＣＭＯＳ回路を同時に作製する
方法について説明する。
【０１１０】図９において、基板９０１には、例えばコ
ーニング社の１７３７ガラス基板に代表される無アルカ
リガラス基板を用いた。そして、基板９０１のＴＦＴが
形成される表面に、下地膜９０２をプラズマＣＶＤ法や
スパッタ法で形成した。下地膜９０２は図示していない
が、窒化シリコン膜を２５〜１００ｎｍ、ここでは５０
ｎｍの厚さに、酸化シリコン膜を５０〜３００ｎｍ、こ
こでは１５０ｎｍの厚さに形成した。また、下地膜９０
２は、窒化シリコン膜や窒化酸化シリコン膜のみを用い
ても良い。
【０１１１】下地膜９０２は上記材料の他に、プラズマ
ＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される第１
の酸化窒化シリコン膜を１０〜１００nmの厚さに形成
し、その上にＳｉＨ4、Ｎ2Ｏから作製される第２の酸化
窒化シリコン膜を１００〜２００ｎｍの厚さに積層形成
した２層構造としても良い。
【０１１２】第１の酸化窒化シリコン膜は平行平板型の
プラズマＣＶＤ法を用いて形成する。第１の酸化窒化シ
リコン膜は、ＳｉＨ4を１０SCCM、ＮＨ3を１００SCCM、
Ｎ2Ｏを２０SCCMとして反応室に導入し、基板温度３２
５℃、反応圧力４０Pa、放電電力密度０．４１W/cm2、
放電周波数６０MHzとした。一方、第２の酸化窒化シリ
コン膜は、ＳｉＨ4を４SCCM、Ｎ2Ｏを４００SCCM、とし
て反応室に導入し、基板温度４００℃、反応圧力４０P
a、放電電力密度０．４１W/cm2、放電周波数６０MHzと
した。これらの膜は、基板温度を変化させ、反応ガスの
切り替えのみで連続して形成することもできる。また、
第１の酸化窒化シリコン膜は基板を中心に考えて、その
内部応力が引張り応力となるように形成する。第２の酸
化窒化シリコン膜も同様な方向に内部応力を持たせる
が、第１の酸化窒化シリコン膜よりも絶対値で比較して
小さい応力となるようにすると良い。
【０１１３】次に、この下地膜９０２の上に５０ｎｍの
厚さの、非晶質シリコン膜をプラズマＣＶＤ法で形成し
た。非晶質シリコン膜は含有水素量にもよるが、好まし
くは４００〜５５０℃で数時間加熱して脱水素処理を行
い、含有水素量を５atomic％以下として、結晶化の工程
を行うことが望ましい。また、非晶質シリコン膜をスパ
ッタ法や蒸着法などの他の作製方法で形成しても良い
が、膜中に含まれる酸素、窒素などの不純物元素を十分
低減させておくことが望ましい。
【０１１４】ここで、下地膜と非晶質シリコン膜とはい
ずれもプラズマＣＶＤ法で作製されるものであり、この
とき下地膜と非晶質シリコン膜を真空中で連続して形成
しても良い。下地膜を形成後、一旦大気雰囲気にさらさ
れない工程にすることにより、表面の汚染を防ぐことが
可能となり、作製されるＴＦＴの特性バラツキを低減さ
せることができた。
【０１１５】非晶質シリコン膜を結晶化する工程は、公
知のレーザーアニール法または熱アニール法を用いれば
良い。本実施例ではレーザーアニール法を用い、パルス
発振型のＫｒＦエキシマレーザー光を線状に集光して非
晶質シリコン膜に照射して結晶質シリコン膜を形成し
た。
【０１１６】尚、本実施例では半導体層を非晶質シリコ
ン膜から結晶質シリコン膜を形成したが、微結晶シリコ
ン膜を用いても構わないし、直接結晶質シリコン膜を成
膜しても良い。
【０１１７】こうして形成された結晶質シリコン膜を第
１のフォトマスクを使用してパターニングし、島状の半
導体層９０３、９０４、９０５を形成した。
【０１１８】次に、島状の半導体層９０３、９０４、９
０５を覆って、酸化シリコンまたは窒化シリコンを主成
分とするゲート絶縁膜９０６を形成した。ゲート絶縁膜
９０６は、プラズマＣＶＤ法でＮ2ＯとＳｉＨ4を原料と
した窒化酸化シリコン膜を１０〜２００ｎｍ、好ましく
は５０〜１５０ｎｍの厚さで形成すれば良い。ここでは
１００ｎｍの厚さに形成した。
【０１１９】そして、ゲート絶縁膜９０６の表面に第１
の導電膜９０７と、第３の導電膜９０８とを形成した。
第１の導電膜９０７はＴａ、Ｔｉ、Ｍｏ、Ｗから選ばれ
た一種の元素、またはこれらの元素を主成分とする半導
体膜で形成すれば良い。また、第１の導電膜９０７の厚
さは５〜５０ｎｍ、好ましくは１０〜３０ｎｍとする必
要がある。ここでは、２０ｎｍの厚さでＴａ膜を形成し
た。
【０１２０】Ｔａ膜を用いる場合にはスパッタ法で形成
することが可能である。Ｔａ膜はスパッタガスにＡｒを
用いる。また、これらのスパッタガス中に適量のＸｅや
Ｋｒを加えておくと、形成する膜の内部応力を緩和して
膜の剥離を防止することができる。α相のＴａ膜の抵抗
率は２０μΩcm程度でありゲート電極に使用することが
できるが、β相のＴａ膜の抵抗率は１８０μΩcm程度で
ありゲート電極とするには不向きである。しかし、Ｔａ
Ｎ膜はα相に近い結晶構造を持つので、この上にＴａ膜
を形成すればα相のＴａ膜が容易に得られる。従って、
図示しないが第１の導電膜の下に１０〜５０ｎｍの厚さ
でＴａＮ膜を形成しておいても良い。同様に図示しない
が、第１の導電膜の下に２〜２０ｎｍ程度の厚さでリン
（Ｐ）をドープしたシリコン膜を形成しておくことは有
効である。これにより、その上に形成される導電膜の密
着性向上と酸化防止を図ると同時に、第１の導電膜また
は第２の導電膜が微量に含有するアルカリ金属元素がゲ
ート絶縁膜９０６に拡散するのを防ぐことができる。い
ずれにしても、第１の導電膜は抵抗率を１０〜５０μΩ
cmの範囲ですることが好ましい。
【０１２１】その他に、Ｗ膜を用いることも可能であ
り、その場合はＷをターゲットとしたスパッタ法で、ア
ルゴン（Ａｒ）ガスと窒素（Ｎ2）ガスを導入してＷ膜
を２００nmの厚さに形成する。また、Ｗ膜を６フッ化タ
ングステン（ＷＦ6）を用いて熱ＣＶＤ法で形成するこ
ともできる。いずれにしてもゲート電極として使用する
ためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２
０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を
大きくすることで低抵抗率化を図ることができるが、Ｗ
膜中に酸素などの不純物元素が多い場合には結晶化が阻
害され高抵抗化する。このことより、スパッタ法による
場合、純度９９．９９９９％のＷターゲットを用い、さ
らに成膜時に気相中からの不純物の混入がないように十
分配慮してＷ膜を形成することにより、抵抗率９〜２０
μΩｃｍを実現することができる。
【０１２２】第３の導電層９０８はＡｌまたはＣｕを主
成分とする導電性材料を用いる。例えば、Ａｌを用いる
場合には、Ｔｉ、Ｓｉ、Ｓｃから選ばれた元素が０．１
〜５atomic%添加されたＡｌ合金を用いても良い。第３
の導電層は１００〜１０００ｎｍ、好ましくは２００〜
４００ｎｍで形成すれば良い。これは、ゲート配線また
はゲートバスラインの配線抵抗を下げるための配線材料
として形成されるものである。
【０１２３】また、同様に第３の導電層は基板９０１の
端部に設けられる入力端子から各回路に接続する配線を
形成する上で役立ち、配線抵抗を低減させることができ
る。
【０１２４】第１の導電膜として使用する半導体膜には
ｎ型あるいはｐ型の導電型を付与する不純物元素が添加
されていても良い。この半導体膜の作製法は公知の方法
に従えば良く、例えば、減圧ＣＶＤ法で基板温度を４５
０〜５００℃として、ジシラン（Ｓｉ2Ｈ6）を２５０Ｓ
ＣＣＭ、ヘリウム（Ｈｅ）を３００ＳＣＣＭ導入して作
製することができる。このとき同時に、Ｓｉ2Ｈ6に対し
てＰＨ3を０．１〜２％混入させてｎ型の半導体膜を形
成しても良い。（図９（Ａ））
【０１２５】また、島状の半導体層には、あらかじめ１
×１０16〜５×１０18atoms/cm3の濃度でボロン（Ｂ）
を添加しても良い。このボロン（Ｂ）はしきい値電圧を
制御するために添加するものであり、同様の効果が得ら
れるものであれば他の元素で代用することもできる。
【０１２６】次に、第２のフォトマスクを使用してレジ
ストマスクを形成し、第３の導電層の不要な部分を除去
して、ゲートバスラインやその他の配線の一部を形成し
た（図９（Ｂ）の９０９、９１０）。第３の導電層がＡ
ｌである場合、リン酸溶液によるウエットエッチング法
により、下地にある第１の導電層と選択性良く除去する
ことができた。
【０１２７】そして、第３のフォトマスクにより、半導
体層９０３と、半導体層９０４、９０５のチャネル形成
領域を覆うレジストマスク９１１、９１２、９１５、９
１６を形成した。このとき、配線を形成する領域にもレ
ジストマスク９１３、９１４を形成しておいても良い。
【０１２８】そして、ｎ型を付与するドーピング工程を
行った。結晶質半導体材料に対してｎ型を付与する不純
物元素としては、リン（Ｐ）、砒素（Ａｓ）、アンチモ
ン（Ｓｂ）などが知られているが、ここでは、リンを用
い、フォスフィン（ＰＨ3）を用いたイオンドープ法で
行った。この工程では、ゲート絶縁膜９０６と第１の導
電膜９０７を通してその下の半導体層にリンを添加する
ために、加速電圧は８０ｋｅＶと高めに設定した。半導
体層に添加されるリンの濃度は、１×１０16〜１×１０
19atoms/cm3の範囲にするのが好ましく、ここでは１×
１０18atoms/cm3とした。そして、半導体層にリン
（Ｐ）が添加された領域９１７、９１８、９１９、９２
０、９２１が形成された。ここで形成されたリンが添加
された領域の一部は、ＬＤＤ領域として機能する第２の
不純物領域とされるものである。(図９（Ｂ）)
【０１２９】その後、レジストマスクを除去して、第２
の導電層９２２を前面に形成した。第２の導電層９２２
は第１の導電層９０７と同じ材料で形成されても良く、
Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする
導電性材料を用いる。そして、第２の導電層９２２の厚
さは１００〜１０００ｎｍ、好ましくは２００〜５００
ｎｍで形成しておけば良い。（図９（Ｃ））
【０１３０】次に、第４のフォトマスクによりレジスト
マスク９２３、９２４、９２５、９２６、９２７、９２
８を形成した。第４のフォトマスクは、ｐチャネル型Ｔ
ＦＴのゲート電極と、ＣＭＯＳ回路および画素ＴＦＴの
ゲート配線、ゲートバスラインやその他の配線を形成す
るためのものである。ｎチャネル型ＴＦＴのゲート電極
は後の工程で形成するため、第１の導電層９３１、９４
２と第２の導電層９３２、９４１が半導体層上で残るよ
うにレジストマスク９２４、９２８を形成した。
【０１３１】第１の導電層と第２の導電層はドライエッ
チング法により不要な部分を除去した。そして、ゲート
電極９２９、９３０と、ゲート配線９３３、９３４と、
ゲートバスライン９３５、９３７、９３８、９４０を形
成した。
【０１３２】ゲートバスラインは、第３の導電層９３
６、９３９が第１の導電層９３５、９３８と第２の導電
層９３７、９４０とで覆われたクラッド型の構造として
形成された。第３の導電層はＡｌやＣｕを主成分とした
低抵抗材料であり、配線抵抗を下げることができた。
【０１３３】そして、レジストマスク９２３、９２４、
９２５、９２６、９２７、９２８をそのまま残して、ｐ
チャネル型ＴＦＴが形成される半導体層９０３の一部に
ｐ型を付与するドーピング工程を行った。ｐ型を付与す
る不純物元素としては、ボロン（Ｂ）、アルミニウム
（Ａｌ）、ガリウム（Ｇａ）、が知られているが、ここ
ではボロンをその不純物元素として、ジボラン（Ｂ
2Ｈ6）を用いてイオンドープ法で添加した。ここでも加
速電圧を８０ｋｅＶとして、２×１０20atoms/cm3の濃
度にボロンを添加した。そして、図１０（Ａ）に示すよ
うにボロンが高濃度に添加された第３の不純物領域９４
３、９４４が形成された。
【０１３４】図１０（Ａ）で設けられたレジストマスク
を除去した後、新たに第５のフォトマスクによりレジス
トマスク９４５、９４６、９４７、９４８、９４９、９
５０、９５１を形成した。第５のフォトマスクはｎチャ
ネル型ＴＦＴのゲート電極を形成するためのものであ
り、ドライエッチング法によりゲート電極９５２、９５
３、９５４、９５５、９５６、９５７が形成された。こ
のときゲート電極９５２、９５３、９５４、９５５、９
５６、９５７は第２の不純物領域９１７、９１８、９１
９、９２０、９２１の一部と重なるように形成された。
（図１０（Ｂ））
【０１３５】そして、レジストマスクを完全に除去した
後、新たなレジストマスク９６０、９６１、９６２、９
６３、９６４、９６５を形成した。レジストマスク９６
１、９６４、９６５はｎチャネル型ＴＦＴのゲート電極
９５２、９５３、９５４、９５５、９５６、９５７と、
第２の不純物領域の一部を覆う形で形成されるものであ
った。レジストマスク９６１、９６４、９６５は、ＬＤ
Ｄ領域のオフセット量を決めるものである。
【０１３６】そして、第６のフォトマスクを用いレジス
トマスク９６０、９６１、９６２、９６３、９６４、９
６５を形成し、ｎ型を付与するドーピング工程を行っ
た。そして、ソース領域となる第１の不純物領域９６
７、９６８とドレイン領域となる第１の不純物領域９６
６、９６９、９７０を形成した。ここでは、フォスフィ
ン（ＰＨ3）を用いたイオンドープ法で行った。この工
程でも、ゲート絶縁膜９０６を通してその下の半導体層
にリンを添加するために、加速電圧は８０ｋｅＶと高め
に設定した。この領域のリンの濃度はｎ型を付与するド
ーピング工程と比較して高濃度であり、１×１０19〜１
×１０21atoms/cm3とするのが好ましく、ここでは１×
１０20atoms/cm3とした。（図１０（Ｃ））
【０１３７】図１０（Ｃ）までの工程が終了したら、第
１の層間絶縁膜９７１、９７２を形成する工程を行っ
た。最初に窒化シリコン膜９７１を５０ｎｍの厚さに成
膜した。窒化シリコン膜９７１はプラズマＣＶＤ法で形
成され、ＳｉＨ4を５ＳＣＣＭ、ＮＨ3を４０ＳＣＣＭ、
Ｎ2を１００ＳＣＣＭ導入して０．７Ｔｏｒｒ、３００
Ｗの高周波電力を投入した。そして、続いて第１の層間
絶縁膜９７２として酸化シリコン膜をＴＥＯＳ（Tetrae
thyl Orthosilicate）を５００ＳＣＣＭ、Ｏ2を５０Ｓ
ＣＣＭ導入し１Ｔｏｒｒ、２００Ｗの高周波電力を投入
して９５０ｎｍの厚さに成膜した。
【０１３８】そして、熱処理の工程を行った。熱処理の
工程は、それぞれの濃度で添加されたｎ型またはｐ型を
付与する不純物元素を活性化するために行う必要があっ
た。この工程は、電気加熱炉を用いた熱アニール法や、
前述のエキシマレーザーを用いたレーザーアニール法
や、ハロゲンランプを用いたラピットサーマルアニール
法（ＲＴＡ法）で行えば良い。ここでは熱アニール法で
活性化の工程を行った。加熱処理は、窒素雰囲気中にお
いて３００〜７００℃、好ましくは３５０〜５５０℃、
ここでは４５０℃、２時間の処理を行った。
【０１３９】第１の層間絶縁膜９７１、９７２はその
後、パターニングでそれぞれのＴＦＴのソース領域と、
ドレイン領域に達するコンタクトホールを形成した。そ
して、ソース電極９７３、９７４、９７５とドレイン電
極９７６、９７７を形成した。図示していないが、本実
施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含む
Ａｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連
続して形成した３層構造の電極として用いた。
【０１４０】以上の工程で、ＣＭＯＳ回路のｎチャネル
型ＴＦＴにはチャネル形成領域９８１、第１の不純物領
域９８４、９８５、第２の不純物領域９８２、９８３が
形成された。ここで、第２の不純物領域は、ゲート電極
とオーバーラップする領域（ＧＯＬＤ領域）９８２ａ、
９８３ａ、ゲート電極とオーバーラップしない領域（Ｌ
ＤＤ領域）９８２ｂ、９８３ｂがそれぞれ形成された。
そして、第１の不純物領域９８４はソース領域として、
第１の不純物領域９８５はドレイン領域となった。
【０１４１】ｐチャネル型ＴＦＴは、同様にクラッド構
造のゲート電極が形成され、チャネル形成領域９７８、
第３の不純物領域９７９、９８０が形成された。そし
て、第３の不純物領域９７９はソース領域として、第３
の不純物領域９８０はドレイン領域となった。
【０１４２】また、画素ＴＦＴはマルチゲートであり、
チャネル形成領域９８６、９９１と第１の不純物領域９
８９、９９０、９９４と第２の不純物領域９８７、９８
８、９９２、９９３が形成された。ここで第２の不純物
領域は、ゲート電極とオーバーラップする領域９８７
ａ、９８８ａ、９９２ａ、９９３ａとゲート電極とオー
バーラップしない領域９８７ｂ、９８８ｂ、９９２ｂ、
９９３ｂとが形成された。
【０１４３】こうして図１１に示すように、基板９０１
上にＣＭＯＳ回路と、画素部が形成されたアクティブマ
トリクス基板が作製された。また、画素ＴＦＴのドレイ
ン側には保持容量部が同時に形成された。
【０１４４】[実施例２]本実施例を図１２を用いて説明
する。図１２において遮光膜９９６は、画素ＴＦＴの半
導体層が形成される領域に合わせて形成され、下地膜９
９７を形成する前に設けられた。遮光膜９９６は、Ｔ
ｉ、Ｔａ、Ｃｒ、Ｗなどの金属膜で形成すれば良い。ま
た、タングステンシリサイド(ＷＳｉ)で形成しても良
い。さらに好ましくは、ＷＳｉ膜とＳｉ膜の２層構造と
しても良い。遮光膜９９６は１００〜４００ｎｍ、代表
的には２００ｎｍの厚さで形成すれば良い。
【０１４５】遮光膜９９６上に形成するＴＦＴの工程は
実施例１に従えば良い。そして、図１２に示すアクティ
ブマトリクス基板が形成される。このようなアクティブ
マトリクス基板は、プロジェクション用の液晶表示装置
に使用すると好ましい。遮光膜が散乱光を遮り、画素Ｔ
ＦＴのオフ電流の増加を効果的に防ぐことができた。
【０１４６】［実施例３］本実施例では、実施例１にお
いて半導体層として用いる結晶質半導体膜を、触媒元素
を用いた熱アニール法により形成する例を示す。触媒元
素を用いる場合、特開平７−１３０６５２号公報、特開
平８−７８３２９号公報で開示された技術を用いること
が望ましい。
【０１４７】ここで、特開平７−１３０６５２号公報に
開示されている技術を本願発明に適用する場合の例を図
１８に示す。まず基板１８０１に酸化シリコン膜１８０
２を設け、その上に非晶質シリコン膜１８０３を形成し
た。さらに、重量換算で１０ｐｐｍのニッケルを含む酢
酸ニッケル塩溶液を塗布してニッケル含有層１８０４を
形成した。（図１８（Ａ））
【０１４８】次に、５００℃、１時間の脱水素工程の
後、５００〜６５０℃で４〜１２時間、例えば５５０
℃、８時間の熱処理を行い、結晶質シリコン膜１８０５
を形成した。こうして得られた結晶質シリコン膜１８０
５は非常に優れた結晶質を有した。（図１８（Ｂ））
【０１４９】また、特開平８−７８３２９号公報で開示
された技術は、触媒元素を選択的に添加することによっ
て、非晶質半導体膜の選択的な結晶化を可能としたもの
である。同技術を本願発明に適用した場合について、図
１９で説明する。
【０１５０】まず、ガラス基板１９０１に酸化シリコン
膜１９０２を設け、その上に非晶質シリコン膜１９０
３、酸化シリコン膜１９０４を連続的に形成した。この
時、酸化シリコン膜１９０４の厚さは１５０ｎｍとし
た。
【０１５１】次に酸化シリコン膜１９０４をパターニン
グして、選択的に開孔部１９０５を形成し、その後、重
量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶
液を塗布した。これにより、ニッケル含有層１９０６が
形成され、ニッケル含有層１９０６は開孔部１９０５の
底部のみで非晶質シリコン膜１９０２と接触した。（図
１９（Ａ））
【０１５２】次に、５００〜６５０℃で４〜２４時間、
例えば５７０℃、１４時間の熱処理を行い、結晶質シリ
コン膜１９０７を形成した。この結晶化の過程では、ニ
ッケルが接した非晶質シリコン膜の部分が最初に結晶化
し、そこから横方向へと結晶化が進行する。こうして形
成された結晶質シリコン膜１９０７は棒状または針状の
結晶が集合して成り、その各々の結晶は巨視的に見れば
ある特定の方向性をもって成長しているため、結晶性が
揃っているという利点がある。(図１９（Ｂ）)
【０１５３】尚、上記２つの技術において使用可能な触
媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム
（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓ
ｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、
銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良
い。
【０１５４】以上のような技術を用いて結晶質半導体膜
（結晶質シリコン膜や結晶質シリコンゲルマニウム膜な
どを含む）を形成し、パターニングを行えば、結晶質Ｔ
ＦＴの半導体層を形成することができる。本実施例の技
術を用いて、結晶質半導体膜から作製されたＴＦＴは、
優れた特性が得られるが、そのため高い信頼性を要求さ
れてあいた。しかしながら、本願発明のＴＦＴ構造を採
用することで、本実施例の技術を最大限に生かしたＴＦ
Ｔを作製することが可能となった。
【０１５５】［実施例４］本実施例は、実施例１で用い
られる半導体層を形成する方法として、非晶質半導体膜
を初期膜として前記触媒元素を用いて結晶質半導体膜を
形成した後で、その触媒元素を結晶質半導体膜から除去
する工程を行った例を示す。本実施例ではその方法とし
て、特開平１０−２４７７３５、特開平１０−１３５４
６８号公報または特開平１０−１３５４６９号公報に記
載された技術を用いた。
【０１５６】同公報に記載された技術は、非晶質半導体
膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタ
リング作用を用いて除去する技術である。同技術を用い
ることで、結晶質半導体膜中の触媒元素の濃度を１×１
０17atmos/cm3以下、好ましくは１×１０16atmos/cm3に
まで低減することができる。
【０１５７】本実施例の構成について図２０を用いて説
明する。ここではコーニング社の１７３７基板に代表さ
れる無アルカリガラス基板を用いた。図２０（Ａ）で
は、実施例３で示した結晶化の技術を用いて、下地２０
０２、結晶質シリコン膜２００３が形成された状態を示
している。そして、結晶質シリコン膜２００３の表面に
マスク用の酸化シリコン膜２００４が１５０ｎｍの厚さ
に形成され、パターニングにより開孔部が設けられ、結
晶質シリコン膜を露出させた領域を設けてある。そし
て、リンを添加する工程を実施して、結晶質シリコン膜
にリンが添加された領域２００５が設けられた。
【０１５８】この状態で、窒素雰囲気中で５５０〜８０
０℃、５〜２４時間、例えば６００℃、１２時間の熱処
理を行うと、結晶質シリコン膜にリンが添加された領域
２００５がゲッタリングサイトとして働き、結晶質シリ
コン膜２００３に残存していた触媒元素はリンが添加さ
れた領域２００５に偏析させることができた。
【０１５９】そして、マスク用の酸化シリコン膜２００
４と、リンが添加された領域２００５とをエッチングし
て除去することにより、結晶化の工程で使用した触媒元
素の濃度を１×１０17atmos/cm3以下にまで低減された
結晶質シリコン膜を得ることができた。この結晶質シリ
コン膜はそのまま実施例１で示した本願発明のＴＦＴの
半導体層として使用することができた。
【０１６０】［実施例５］本実施例では、実施例１で示
した本願発明のＴＦＴを作製する工程において、半導体
層とゲート絶縁膜を形成する他の実施形態を示す。そし
て、本実施例の構成を図２１で説明する。
【０１６１】ここでは、少なくとも７００〜１１００℃
程度の耐熱性を有する基板が必要であり、石英基板２１
０１が用いられた。そして実施例３及び実施例４で示し
た技術を用い、結晶質半導体が形成され、これをＴＦＴ
の半導体層にするために、島状にパターニングして半導
体層２１０２、２１０３を形成した。そして、半導体層
２１０２、２１０３を覆って、ゲート絶縁膜２１０４を
酸化シリコンを主成分とする膜で形成した。本実施例で
は、プラズマＣＶＤ法で窒化酸化シリコン膜を７０ｎｍ
の厚さで形成した。（図２１（Ａ））
【０１６２】そして、ハロゲン（代表的には塩素）と酸
素を含む雰囲気中で熱処理を行った。本実施例では、９
５０℃、３０分とした。尚、処理温度は７００〜１１０
０℃の範囲で選択すれば良く、処理時間も１０分から８
時間の間で選択すれば良かった。（図２１（Ｂ））
【０１６３】その結果、本実施例の条件では、半導体層
２１０２、２１０３とゲート絶縁膜２１０４との界面で
熱酸化膜が形成され、ゲート絶縁膜２１０７が形成され
た。また、ハロゲン雰囲気での酸化の過程で、ゲート絶
縁膜２１０４と半導体層２１０２、２１０３に含まれる
不純物で、特に金属不純物元素はハロゲンと化合物を形
成し、気相中に除去することができた。
【０１６４】以上の工程で作製されたゲート絶縁膜２１
０７は、絶縁耐圧が高く半導体層２１０５、２１０６と
ゲート絶縁膜２１０７の界面は非常に良好なものであっ
た。本願発明のＴＦＴの構成を得るためには、以降の工
程は実施例１に従えば良かった。
【０１６５】［実施例６］本実施例では、実施例３で示
したした方法で結晶質半導体膜を形成し、実施例１で示
す工程でアクティブマトリクス基板を作製方法におい
て、結晶化の工程で使用した触媒元素をゲッタリングに
より除去する例を示す。まず、実施例１において、図９
（Ａ）で示される半導体層９０３、９０４、９０５は、
触媒元素を用いて作製された結晶質シリコン膜であっ
た。このとき、結晶化の工程で用いられた触媒元素が半
導体層中に残存するので、ゲッタリングの工程を実施す
ることが望ましかった。
【０１６６】ここでは、図１０（Ｂ）に示す工程までそ
のまま実施した。そして、レジストマスク９４５、９４
６、９４７、９４８、９４９、９５０、９５１を除去し
た。
【０１６７】そして、図２２に示すように、新たなレジ
ストマスク２２０１、９６１、９６２、９６３、９６
４、９６５を形成した。そして、ｎ型を付与するドーピ
ング工程を行った。そして、半導体層にリンが添加され
た領域２２０２、２２０３、９６６、９６７、９６８、
９６９、９７０が形成された。
【０１６８】ここで、リンが添加された領域２２０２、
２２０３にはすでにｐ型を付与する不純物元素であるボ
ロンが添加されているが、このときリン濃度は１×１０
19〜１×１０21atoms/cm3であり、ボロンに対して１／
２程度の濃度で添加されるので、ｐチャネル型ＴＦＴの
特性には何ら影響を及ぼさなかった。
【０１６９】この状態で、窒素雰囲気中で４００〜８０
０℃、１〜２４時間、例えば６００℃、１２時間の加熱
処理の工程を行った。この工程により、添加されたｎ型
及びｐ型を付与する不純物元素を活性化することができ
た。さらに、前記リンが添加されている領域がゲッタリ
ングサイトとなり、結晶化の工程の後残存していた触媒
元素を偏析させることができた。その結果、チャネル形
成領域から触媒元素を除去することができた。（図２２
（Ｂ））
【０１７０】図２２（Ｂ）の工程が終了したら、以降の
工程は実施例１の工程に従い、図１１の状態を形成する
ことにより、アクティブマトリクス基板を作製すること
ができた。
【０１７１】［実施例７］本実施例では、実施例１〜６
に記載の技術で作製されたアクティブマトリクス基板か
ら、アクティブマトリクス型液晶表示装置を作製する工
程を図１３で説明する。
【０１７２】図１１の状態のアクティブマトリクス基板
に対して、パッシベーション膜１３０１を形成した。パ
ッシベーション膜１３０１は、窒化シリコン膜で５０ｎ
ｍの厚さで形成した。さらに、有機樹脂からなる第２の
層間絶縁膜１３０２を約１０００ｎｍの厚さに形成し
た。有機樹脂膜としては、ポリイミド、アクリル、ポリ
イミドアミド等を使用することができる。有機樹脂膜を
用いることの利点は、成膜方法が簡単である点や、比誘
電率が低いので、寄生容量を低減できる点、平坦性に優
れる点などが上げられる。なお上述した以外の有機樹脂
膜を用いることもできる。ここでは、基板に塗布後、熱
重合するタイプのポリイミドを用い、３００℃で焼成し
て形成した。
【０１７３】さらに第３の層間絶縁膜を形成した。第３
の層間絶縁膜１３０４は、ポリイミドなどの有機樹脂膜
で形成した。そして、第３の層間絶縁膜１３０４と第２
の層間絶縁膜１３０２、パッシベーション膜１３０１に
ドレイン電極９７７に達するコンタクトホールを形成
し、画素電極１３０５を形成した。画素電極１３０５
は、透過型液晶表示装置とする場合には透明導電膜を用
い、反射型の液晶表示装置とする場合には金属膜を用い
れば良い。ここでは透過型の液晶表示装置とするため
に、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの
厚さにスパッタ法で形成し、画素電極１３０５を形成し
た。
【０１７４】次に、図１４に示すように、配向膜１４０
１を第３の層間絶縁膜１３０４と画素電極１３０５形成
する。通常液晶表示素子の配向膜にはポリイミド樹脂が
多く用いられている。対向側の基板１４０２には、透明
導電膜１４０３と、配向膜１４０４とを形成した。配向
膜は形成された後、ラビング処理を施して液晶分子があ
る一定のプレチルト角を持って平行配向するようにし
た。
【０１７５】上記の工程を経て、画素部と、ＣＭＯＳ回
路が形成されたアクティブマトリクス基板と対向基板と
を、公知のセル組み工程によってシール材やスペーサ
（共に図示せず）などを介して貼りあわせる。その後、
両基板の間に液晶材料１４０５を注入し、封止剤（図示
せず）によって完全に封止した。よって図１４に示すア
クティブマトリクス型液晶表示装置が完成した。
【０１７６】次に本実施例のアクティブマトリクス型液
晶表示装置の構成を、図１５と図１６を用いて説明す
る。図１５は本実施例のアクティブマトリクス基板の斜
視図である。アクティブマトリクス基板は、ガラス基板
９０１上に形成された、画素部１５０１と、走査（ゲー
ト）線駆動回路１５０２と、データ(ソース)線駆動回路
１５０３で構成される。画素ＴＦＴ１５００はｎチャネ
ル型ＴＦＴであり、周辺に設けられる駆動回路はＣＭＯ
Ｓ回路を基本として構成されている。走査（ゲート）線
駆動回路１５０２と、データ（ソース）線駆動回路１５
０３はそれぞれゲート配線１６０３とソース配線１６０
４で画素部１５０１に接続されている。
【０１７７】図１６は画素部１５１の上面図であり、ほ
ぼ１画素の上面図である。画素ＴＦＴはｎチャネル型Ｔ
ＦＴである。ゲート配線１６０２に連続して形成される
ゲート電極１６０３は、図示されていないゲート絶縁膜
を介してその下の半導体層１６０１と交差している。図
示はしていないが、半導体層には、ソース領域、ドレイ
ン領域、第１の不純物領域が形成されている。また、画
素ＴＦＴのドレイン側には、半導体層と、ゲート絶縁膜
と、ゲート電極と同じ材料で形成された電極とから、保
持容量１６０７が形成されている。また、図１６で示す
Ａ―Ａ'、およびＢ−Ｂ'に沿った断面構造は、図１４に
示す画素部の断面図に対応している。
【０１７８】本実施例では、画素ＴＦＴ１５００をダブ
ルゲートの構造としているが、シングルゲートの構造で
も良いし、トリプルゲートとしたマルチゲート構造にし
ても構わない。本実施例のアクティブマトリクス基板の
構造は、本実施例の構造に限定されるものではない。本
願発明の構造は、ゲート電極の構造と、ゲート絶縁膜を
介して設けられた半導体層のソース領域と、ドレイン領
域と、その他の不純物領域の構成に特徴があるので、そ
れ以外の構成については実施者が適宣決定すれば良い。
【０１７９】［実施例８］本実施例では、アクティブマ
トリクス型液晶表示装置の画素部の他の構成例を図１７
で示す。
【０１８０】図１７（Ａ）は画素部の上面図であり、ほ
ぼ１画素の上面図である。画素部には画素ＴＦＴが設け
られている。また図１７（Ａ）のＡ−Ａ'断面は、図１
７（Ｂ）に対応している。ゲート配線はクラッド型の構
造で、第１の導電層１７１４、第２の導電層１７１６、
第３の導電層１７１５から成っている。また、ゲート配
線に接続されるゲート電極は第１の導電層１７１７、１
７１９と第２の導電層１７１８、１７２０とから成って
いる。図１７（Ａ）には図示はしていないが、半導体層
には、ソース領域、ドレイン領域、第１の不純物領域が
形成されている。また、画素ＴＦＴのドレイン側には、
半導体層と、ゲート絶縁膜と、ゲート電極と同じ材料で
形成された電極とから、保持容量が形成されている。
【０１８１】［実施例９］図２３は、実施例７で示した
アクティブマトリクス型液晶表示装置の回路構成の一例
を示す。本実施例のアクティブマトリクス型液晶表示装
置は、ソース信号線側駆動回路２３０１、ゲート信号線
側駆動回路（Ａ）２３０７、ゲート信号線側駆動回路
（Ｂ）２３１１、プリチャージ回路２３１２、画素部２
３０６を有している。
【０１８２】ソース信号線側駆動回路２３０１は、シフ
トレジスタ回路２３０２、レベルシフタ回路２３０３、
バッファ回路２３０４、サンプリング回路２３０５を備
えている。
【０１８３】また、ゲート信号線側駆動回路（Ａ）２３
０７は、シフトレジスタ回路２３０８、レベルシフタ回
路２３０９、バッファ回路２３１０を備えている。ゲー
ト信号線側駆動回路（Ｂ）２３１１も同様な構成であ
る。
【０１８４】ここで、それぞれの回路の駆動電圧の一例
を示すと、シフトレジスタ回路２３０２、２３０８は１
０〜１６Ｖであり、レベルシフタ回路２３０３、２３０
９、バッファ回路２３０４、２３１０、サンプリング回
路２３０５、画素部２３０６は１４〜１６Ｖであった。
サンプリング回路２３０５、画素部２３０６は印加され
る電圧の振幅であり、通常極性反転された電圧が交互に
印加されていた。
【０１８５】本発明は、ｎチャネル型ＴＦＴの駆動電圧
を考慮して、ＬＤＤ領域となる第２の不純物領域の長さ
を同一基板上で異ならしめることが容易であり、それぞ
れの回路を構成するＴＦＴに対して、最適な形状を同一
工程で作り込むことができた。
【０１８６】図２４（Ａ）はシフトレジスタ回路のＴＦ
Ｔの構成例を示している。シフトレジスタ回路のｎチャ
ネル型ＴＦＴはシングルゲートであり、ドレイン側にの
みＬＤＤ領域となる第２の不純物領域が設けられてい
る。ここで、ゲート電極とオーバーラップするＬＤＤ領
域（ＧＯＬＤ領域）２０６ａとオーバーラップしないＬ
ＤＤ領域２０６ｂの長さは、例えば、図２６に従えば良
く、２０６ａを２．０μｍ、２０６ｂを１．０μｍとし
て形成することができる。
【０１８７】図２４（Ｂ）はレベルシフタ回路、バッフ
ァ回路のＴＦＴの構成例を示している。これらの回路の
ｎチャネル型ＴＦＴはダブルゲートとしてあり、ドレイ
ン側にＬＤＤ領域となる第２の不純物領域が設けられて
いる。例えば、ゲート電極とオーバーラップするＬＤＤ
領域（ＧＯＬＤ領域）２０５ａ、２０５ｃの長さを２．
５μｍとし、オーバーラップしないＬＤＤ領域２０５
ｂ、２０５ｄの長さを２．５μｍとすることができる。
勿論、ＴＦＴのゲートはダブルゲートに限定されず、シ
ングルゲートの構造としても良いし、複数のゲートを設
けたマルチゲートの構造とすれば良い。レベルシフタ回
路、バッファ回路は高い電流駆動能力が要求されるた
め、キンク効果によりＴＦＴが劣化しやすい。しかし、
図２４（Ｂ）に示すようなＬＤＤ領域を設けることによ
り、ＴＦＴの劣化を防ぐことができる。
【０１８８】図２４（Ｃ）はサンプリング回路のＴＦＴ
の構成例を示している。この回路のｎチャネル型ＴＦＴ
はシングルゲートであるが、極性反転されるために、ソ
ース側およびドレイン側の両方にＬＤＤ領域となる第２
の不純物領域が設けられている。ゲート電極とオーバー
ラップするＬＤＤ領域（ＧＯＬＤ領域）２０５ａと２０
６ａ、及びオーバーラップしないＬＤＤ領域２０５ｂと
２０６ｂの長さは、それぞれ等しくすることが好まし
く、例えば、ゲート電極とオーバーラップするＬＤＤ領
域（ＧＯＬＤ領域）２０５ａと２０６ａを１．５μｍ、
オーバーラップしないＬＤＤ領域２０５ｂと２０６ｂの
長さを１．０μｍとすることができる。
【０１８９】図２４（Ｄ）は画素部の構成例を示してい
る。この回路のｎチャネル型ＴＦＴはマルチゲートであ
るが、極性反転されるために、ソース側およびドレイン
側の両方にＬＤＤ領域となる第２の不純物領域が設けら
れている。例えば、ゲート電極とオーバーラップするＬ
ＤＤ領域（ＧＯＬＤ領域）２０５a、２０５ｂ、２０６
ａ、２０６ｃを１．５μｍ、オーバーラップしないＬＤ
Ｄ領域２０６ｂ、２０６ｄの長さを１．５μｍとするこ
とができる。
【０１９０】［実施例１０］本実施例では、本発明のＴ
ＦＴ回路によるアクティブマトリクス型液晶表示装置を
組み込んだ半導体装置について図２５、図３３、図３４
で説明する。
【０１９１】このような半導体装置には、携帯情報端末
（電子手帳、モバイルコンピュータ、携帯電話等）、ビ
デオカメラ、スチルカメラ、パーソナルコンピュータ、
テレビ等が挙げられる。それらの一例を図２５に示す。
【０１９２】図２５（Ａ）は携帯電話であり、本体９０
０１、音声出力部９００２、音声入力部９００３、表示
装置９００４、操作スイッチ９００５、アンテナ９００
６から構成されている。本願発明は音声出力部９００
２、音声入力部９００３、及びアクティブマトリクス基
板を備えた表示装置９００４に適用することができる。
【０１９３】図２５（Ｂ）はビデオカメラであり、本体
９１０１、表示装置９１０２、音声入力部９１０３、操
作スイッチ９１０４、バッテリー９１０５、受像部９１
０６から成っている。本願発明は音声入力部９１０３、
及びアクティブマトリクス基板を備えた表示装置９１０
２、受像部９１０６に適用することができる。
【０１９４】図２５（Ｃ）はモバイルコンピュータであ
り、本体９２０１、カメラ部９２０２、受像部９２０
３、操作スイッチ９２０４、表示装置９２０５で構成さ
れている。本願発明は受像部９２０３、及びアクティブ
マトリクス基板を備えた表示装置９２０５に適用するこ
とができる。
【０１９５】図２５（Ｄ）はヘッドマウントディスプレ
イであり、本体９３０１、表示装置９３０２、アーム部
９３０３で構成される。本願発明は表示装置９３０２に
適用することができる。また、表示されていないが、そ
の他の信号制御用回路に使用することもできる。
【０１９６】図２５（Ｅ）はリア型プロジェクターであ
り、本体９４０１、光源９４０２、表示装置９４０３、
偏光ビームスプリッタ９４０４、リフレクター９４０
５、９４０６、スクリーン９４０７で構成される。本発
明は表示装置９４０３に適用することができる。
【０１９７】図２５（Ｆ）は携帯書籍であり、本体９５
０１、表示装置９５０２、９５０３、記憶媒体９５０
４、操作スイッチ９５０５、アンテナ９５０６から構成
されており、ミニディスク（ＭＤ）やＤＶＤに記憶され
たデータや、アンテナで受信したデータを表示するもの
である。表示装置９５０２、９５０３は直視型の表示装
置であり、本発明はこの適用することができる。
【０１９８】図３３（Ａ）はパーソナルコンピュータで
あり、本体９６０１、画像入力部９６０２、表示装置９
６０３、キーボード９６０４で構成される。
【０１９９】図３３（Ｂ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体９７０１、表示装置９７０２、スピーカ部９７
９３、記録媒体９７０４、操作スイッチ９７０５で構成
される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉ
ｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等
を用い、音楽鑑賞や映画鑑賞やゲームやインターネット
を行うことができる。本発明は表示装置９７０２やその
他の信号制御回路に適用することができる。
【０２００】図３３（Ｄ）はデジタルカメラであり、本
体９８０１、表示装置９８０２、接眼部９８０３、操作
スイッチ９８０４、受像部（図示しない）で構成され
る。本願発明を表示装置９８０２やその他の信号制御回
路に適用することができる。
【０２０１】図３４（Ａ）はフロント型プロジェクター
であり、投射装置３６０１、スクリーン３６０２で構成
される。本発明は投射装置３６０１やその他の信号制御
回路に適用することができる。
【０２０２】図３４（Ｂ）はリア型プロジェクターであ
り、本体３７０１、投射装置３７０２、ミラー３７０
３、スクリーン３７０４で構成される。本発明は投射装
置３７０２（特に５０〜１００インチの場合に効果的で
ある）やその他の信号制御回路に適用することができ
る。
【０２０３】なお、図３４（Ｃ）は、図３４（Ａ）及び
図３４（Ｂ）中における投射装置３６０１、３７０２の
構造の一例を示した図である。投射装置３６０１、３７
０２は、光源光学系３８０１、ミラー３８０２、３８０
５〜３８０７、ダイクロイックミラー３８０３、３８０
４、光学レンズ３８０８、３８０９、３８１１、液晶表
示装置３８１０、投射光学系３８１２で構成される。投
射光学系３８１２は、投射レンズを備えた光学系で構成
される。本実施例は液晶表示装置３８１０を三つ使用す
る三板式の例を示したが、特に限定されず、例えば単板
式であってもよい。また、図３４（Ｃ）中において矢印
で示した光路に実施者が適宜、光学レンズや、偏光機能
を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。
【０２０４】また、図３４（Ｄ）は、図３４（Ｃ）中に
おける光源光学系３８０１の構造の一例を示した図であ
る。本実施例では、光源光学系３８０１は、光源３８１
３、３８１４、合成プリズム３８１５、コリメータレン
ズ３８１６、３８２０、レンズアレイ３８１７、３８１
８、偏光変換素子３８１９で構成される。なお、図３４
（Ｄ）に示した光源光学系は光源を２つ用いたが、光源
を３〜４つ、あるいはそれ以上用いてもよく、勿論、光
源を１つ用いてもよい。また、光源光学系に実施者が適
宜、光学レンズや、偏光機能を有するフィルムや、位相
差を調節するフィルム、ＩＲフィルム等を設けてもよ
い。
【０２０５】また、ここでは図示しなかったが、本発明
はその他にも、イメージセンサやＥＬ型表示素子に適用
することも可能である。このように、本願発明の適用範
囲はきわめて広く、あらゆる分野の電子機器に適用する
ことが可能である。
【０２０６】[実施例１１]本実施例では、本発明を用い
てＥＬ（エレクトロルミネッセンス）表示パネル（ＥＬ
表示装置ともいう）を作製した例について説明する。
【０２０７】図２７（Ａ）は本発明を用いたＥＬ表示パ
ネルの上面図である。図２７（Ａ）において、１０は基
板、１１は画素部、１２はソース側駆動回路、１３はゲ
ート側駆動回路であり、それぞれの駆動回路は配線１４
〜１６を経てＦＰＣ１７に至り、外部機器へと接続され
る。
【０２０８】このとき少なくとも画素部、好ましくは駆
動回路及び画素部を囲むようにしてシーリング材（ハウ
ジング材ともいう）１８を設ける。なお、シーリング材
１８は素子部を囲めるような凹部を持つガラス板または
プラスチック板を用いても良いし、紫外線硬化樹脂を用
いても良い。シーリング材１８として素子部を囲めるよ
うな凹部を持つプラスチック板を用いた場合、接着剤１
９によって基板１０に固着させ、基板１０との間に密閉
空間を形成する。このとき、ＥＬ素子は完全に前記密閉
空間に封入された状態となり、外気から完全に遮断され
る。
【０２０９】さらに、シーリング材１８と基板１０との
間の空隙２０には不活性ガス（アルゴン、ヘリウム、窒
素等）を充填しておいたり、酸化バリウム等の乾燥剤を
設けておくことが望ましい。これによりＥＬ素子の水分
等による劣化を抑制することが可能である。
【０２１０】また、図２７（Ｂ）は本実施例のＥＬ表示
パネルの断面構造であり、基板１０、下地膜２１の上に
駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴ
とｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図
示している。）２２及び画素部用ＴＦＴ２３（但し、こ
こではＥＬ素子への電流を制御するＴＦＴだけ図示して
いる。）が形成されている。駆動回路用ＴＦＴ２２とし
ては、図２に示したｎチャネル型ＴＦＴまたはｐチャネ
ル型ＴＦＴを用いれば良い。また、画素部用ＴＦＴ２３
には図２に示したｎチャネル型ＴＦＴまたはｐチャネル
型ＴＦＴを用いれば良い。
【０２１１】本発明を用いて駆動回路用ＴＦＴ２２、画
素部用ＴＦＴ２３が完成したら、樹脂材料でなる層間絶
縁膜（平坦化膜）２６の上に画素部用ＴＦＴ２３のドレ
インと電気的に接続する透明導電膜でなる画素電極２７
を形成する。透明導電膜としては、酸化インジウムと酸
化スズとの化合物（ＩＴＯと呼ばれる）または酸化イン
ジウムと酸化亜鉛との化合物を用いることができる。そ
して、画素電極２７を形成したら、絶縁膜２８を形成
し、画素電極２７上に開口部を形成する。
【０２１２】次に、ＥＬ層２９を形成する。ＥＬ層２９
は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、
電子輸送層または電子注入層）を自由に組み合わせて積
層構造または単層構造とすれば良い。どのような構造と
するかは公知の技術を用いれば良い。また、ＥＬ材料に
は低分子系材料と高分子系（ポリマー系）材料がある。
低分子系材料を用いる場合は蒸着法を用いるが、高分子
系材料を用いる場合には、スピンコート法、印刷法また
はインクジェット法等の簡易な方法を用いることが可能
である。
【０２１３】本実施例では、シャドーマスクを用いて蒸
着法によりＥＬ層を形成する。シャドーマスクを用いて
画素毎に波長の異なる発光が可能な発光層（赤色発光
層、緑色発光層及び青色発光層）を形成することで、カ
ラー表示が可能となる。その他にも、色変換層（ＣＣ
Ｍ）とカラーフィルターを組み合わせた方式、白色発光
層とカラーフィルターを組み合わせた方式があるがいず
れの方法を用いても良い。勿論、単色発光のＥＬ表示装
置とすることもできる。
【０２１４】ＥＬ層２９を形成したら、その上に陰極３
０を形成する。陰極３０とＥＬ層２９の界面に存在する
水分や酸素は極力排除しておくことが望ましい。従っ
て、真空中でＥＬ層２９と陰極３０を連続成膜するか、
ＥＬ層２９を不活性雰囲気で形成し、大気解放しないで
陰極３０を形成するといった工夫が必要である。本実施
例ではマルチチャンバー方式（クラスターツール方式）
の成膜装置を用いることで上述のような成膜を可能とす
る。
【０２１５】なお、本実施例では陰極３０として、Ｌｉ
Ｆ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積
層構造を用いる。具体的にはＥＬ層２９上に蒸着法で１
ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上
に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公
知の陰極材料であるＭｇＡｇ電極を用いても良い。そし
て陰極３０は３１で示される領域において配線１６に接
続される。配線１６は陰極３０に所定の電圧を与えるた
めの電源供給線であり、導電性ペースト材料３２を介し
てＦＰＣ１７に接続される。
【０２１６】３１に示された領域において陰極３０と配
線１６とを電気的に接続するために、層間絶縁膜２６及
び絶縁膜２８にコンタクトホールを形成する必要があ
る。これらは層間絶縁膜２６のエッチング時（画素電極
用コンタクトホールの形成時）や絶縁膜２８のエッチン
グ時（ＥＬ層形成前の開口部の形成時）に形成しておけ
ば良い。また、絶縁膜２８をエッチングする際に、層間
絶縁膜２６まで一括でエッチングしても良い。この場
合、層間絶縁膜２６と絶縁膜２８が同じ樹脂材料であれ
ば、コンタクトホールの形状を良好なものとすることが
できる。
【０２１７】また、配線１６はシーリング材１８と基板
１０との間を隙間（但し接着剤１９で塞がれている。）
を通ってＦＰＣ１７に電気的に接続される。なお、ここ
では配線１６について説明したが、他の配線１４、１５
も同様にしてシーリング材１８の下を通ってＦＰＣ１７
に電気的に接続される。
【０２１８】以上のような構成でなるＥＬ表示パネルに
おいて、本願発明を用いることができる。ここで画素部
のさらに詳細な断面構造を図２８に、上面構造を図２９
（Ａ）に、回路図を図２９（Ｂ）に示す。図２８、図２
９（Ａ）及び図２９（Ｂ）では共通の符号を用いるので
互いに参照すれば良い。
【０２１９】図２８において、基板２４０１上に設けら
れたスイッチング用ＴＦＴ２４０２は本発明（例えば、
実施形態１で図２で示したＴＦＴ）のｎチャネル型ＴＦ
Ｔを用いて形成される。本実施例ではダブルゲート構造
としているが、構造及び作製プロセスに大きな違いはな
いので説明は省略する。但し、ダブルゲート構造とする
ことで実質的に二つのＴＦＴが直列された構造となり、
オフ電流値を低減することができるという利点がある。
なお、本実施例ではダブルゲート構造としているが、シ
ングルゲート構造でも構わないし、トリプルゲート構造
やそれ以上のゲート本数を持つマルチゲート構造でも良
い。或いは、また、本発明のｐチャネル型ＴＦＴを用い
て形成しても構わない。
【０２２０】また、電流制御用ＴＦＴ２４０３は本願発
明のｎチャネル型ＴＦＴを用いて形成される。このと
き、スイッチング用ＴＦＴ２４０２のドレイン配線３５
は配線３６によって電流制御用ＴＦＴのゲート電極３７
に電気的に接続されている。また、３８で示される配線
は、スイッチング用ＴＦＴ２４０２のゲート電極３９
a、３９bを電気的に接続するゲート配線である。
【０２２１】このとき、電流制御用ＴＦＴ２４０３が本
願発明の構造であることは非常に重要な意味を持つ。電
流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するた
めの素子であるため、多くの電流が流れ、熱による劣化
やホットキャリアによる劣化の危険性が高い素子でもあ
る。そのため、電流制御用ＴＦＴのドレイン側に、ゲー
ト絶縁膜を介してゲート電極（厳密にはゲート電極とし
て機能するサイドウォール）に重なるようにＬＤＤ領域
を設ける本願発明の構造は極めて有効である。
【０２２２】また、本実施例では電流制御用ＴＦＴ２４
０３をシングルゲート構造で図示しているが、複数のＴ
ＦＴを直列につなげたマルチゲート構造としても良い。
さらに、複数のＴＦＴを並列につなげて実質的にチャネ
ル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱に
よる劣化対策として有効である。
【０２２３】また、図２９（Ａ）に示すように、電流制
御用ＴＦＴ２４０３のゲート電極３７となる配線は２４
０４で示される領域で、電流制御用ＴＦＴ２４０３のド
レイン配線４０と絶縁膜を介して重なる。このとき、２
４０４で示される領域ではコンデンサが形成される。こ
のコンデンサ２４０４は電流制御用ＴＦＴ２４０３のゲ
ートにかかる電圧を保持するためのコンデンサとして機
能する。なお、ドレイン配線４０は電流供給線（電源
線）２５０１に接続され、常に一定の電圧が加えられて
いる。
【０２２４】スイッチング用ＴＦＴ２４０２及び電流制
御用ＴＦＴ２４０３の上には第１パッシベーション膜４
１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２
が形成される。平坦化膜４２を用いてＴＦＴによる段差
を平坦化することは非常に重要である。後に形成される
ＥＬ層は非常に薄いため、段差が存在することによって
発光不良を起こす場合がある。従って、ＥＬ層をできる
だけ平坦面に形成しうるように画素電極を形成する前に
平坦化しておくことが望ましい。
【０２２５】また、４３は反射性の高い導電膜でなる画
素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ２
４０３のドレインに電気的に接続される。画素電極４３
としてはアルミニウム合金膜、銅合金膜または銀合金膜
など低抵抗な導電膜またはそれらの積層膜を用いること
が好ましい。勿論、他の導電膜との積層構造としても良
い。
【０２２６】また、絶縁膜（好ましくは樹脂）で形成さ
れたバンク４４a、４４bにより形成された溝（画素に相
当する）の中に発光層４４が形成される。なお、ここで
は一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、
Ｂ（青）の各色に対応した発光層を作り分けても良い。
発光層とする有機ＥＬ材料としてはπ共役ポリマー系材
料を用いる。代表的なポリマー系材料としては、ポリパ
ラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバ
ゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられ
る。
【０２２７】なお、ＰＰＶ系有機ＥＬ材料としては様々
な型のものがあるが、例えば「H. Shcenk,H.Becker,O.G
elsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers
forLight Emitting Diodes”,Euro Display,Proceedin
gs,1999,p.33-37」や特開平１０−９２５７６号公報に
記載されたような材料を用いれば良い。
【０２２８】具体的な発光層としては、赤色に発光する
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は３０〜１５０ｎ
ｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２２９】但し、以上の例は発光層として用いること
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。
【０２３０】例えば、本実施例ではポリマー系材料を発
光層として用いる例を示したが、低分子系有機ＥＬ材料
を用いても良い。また、電荷輸送層や電荷注入層として
炭化珪素等の無機材料を用いることも可能である。これ
らの有機ＥＬ材料や無機材料は公知の材料を用いること
ができる。
【０２３１】本実施例では発光層４５の上にＰＥＤＯＴ
（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）で
なる正孔注入層４６を設けた積層構造のＥＬ層としてい
る。そして、正孔注入層４６の上には透明導電膜でなる
陽極４７が設けられる。本実施例の場合、発光層４５で
生成された光は上面側に向かって（ＴＦＴの上方に向か
って）放射されるため、陽極は透光性でなければならな
い。透明導電膜としては酸化インジウムと酸化スズとの
化合物や酸化インジウムと酸化亜鉛との化合物を用いる
ことができるが、耐熱性の低い発光層や正孔注入層を形
成した後で形成するため、可能な限り低温で成膜できる
ものが好ましい。
【０２３２】陽極４７まで形成された時点でＥＬ素子２
４０５が完成する。なお、ここでいうＥＬ素子２４０５
は、画素電極（陰極）４３、発光層４５、正孔注入層４
６及び陽極４７で形成されたコンデンサを指す。図２９
（Ａ）に示すように画素電極４３は画素の面積にほぼ一
致するため、画素全体がＥＬ素子として機能する。従っ
て、発光の利用効率が非常に高く、明るい画像表示が可
能となる。
【０２３３】ところで、本実施例では、陽極４７の上に
さらに第２パッシベーション膜４８を設けている。第２
パッシベーション膜４８としては窒化珪素膜または窒化
酸化珪素膜が好ましい。この目的は、外部とＥＬ素子と
を遮断することであり、有機ＥＬ材料の酸化による劣化
を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味
との両方を併せ持つ。これによりＥＬ表示装置の信頼性
が高められる。
【０２３４】以上のように本願発明のＥＬ表示パネルは
図２８のような構造の画素からなる画素部を有し、オフ
電流値の十分に低いスイッチング用ＴＦＴと、ホットキ
ャリア注入に強い電流制御用ＴＦＴとを有する。従っ
て、高い信頼性を有し、且つ、良好な画像表示が可能な
ＥＬ表示パネルが得られる。
【０２３５】なお、本実施例の構成は、実施形態１〜６
及び実施例１〜６の構成と自由に組み合わせて実施する
ことが可能である。また、実施例１０の電子機器の表示
部として本実施例のＥＬ表示パネルを用いることは有効
である。
【０２３６】［実施例１２］本実施例では、実施例１１
に示した画素部において、ＥＬ素子２４０５の構造を反
転させた構造について説明する。説明には図２６を用い
る。なお、図２９（Ａ）の構造と異なる点はＥＬ素子の
部分と電流制御用ＴＦＴだけであるので、その他の説明
は省略することとする。
【０２３７】図３０において、電流制御用ＴＦＴ２６０
１は本願発明のｐチャネル型ＴＦＴを用いて形成され
る。作製プロセスは実施例１を参照すれば良い。
【０２３８】本実施例では、画素電極（陽極）５０とし
て透明導電膜を用いる。具体的には酸化インジウムと酸
化亜鉛との化合物でなる導電膜を用いる。勿論、酸化イ
ンジウムと酸化スズとの化合物でなる導電膜を用いても
良い。
【０２３９】そして、絶縁膜でなるバンク５１a、５１b
が形成された後、溶液塗布によりポリビニルカルバゾー
ルでなる発光層５２が形成される。その上にはカリウム
アセチルアセトネート（ａｃａｃＫと表記される）でな
る電子注入層５３、アルミニウム合金でなる陰極５４が
形成される。この場合、陰極５４がパッシベーション膜
としても機能する。こうしてＥＬ素子２６０２が形成さ
れる。
【０２４０】本実施例の場合、発光層５３で発生した光
は、矢印で示されるようにＴＦＴが形成された基板の方
に向かって放射される。本実施例のような構造とする場
合、電流制御用ＴＦＴ２６０１はｐチャネル型ＴＦＴで
形成することが好ましい。
【０２４１】なお、本実施例の構成は、実施形態１〜６
及び実施例１〜６の構成と自由に組み合わせて実施する
ことが可能である。また、実施例１８の電子機器の表示
部として本実施例のＥＬ表示パネルを用いることは有効
である。
【０２４２】［実施例１３］本実施例では、図２９
（Ｂ）に示した回路図とは異なる構造の画素とした場合
の例について図３１に示す。なお、本実施例において、
２７０１はスイッチング用ＴＦＴ２７０２のソース配
線、２７０３はスイッチング用ＴＦＴ２７０２のゲート
配線、２７０４は電流制御用ＴＦＴ、２７０５はコンデ
ンサ、２７０６、２７０８は電流供給線、２７０７はＥ
Ｌ素子とする。
【０２４３】図３１（Ａ）は、二つの画素間で電流供給
線２７０６を共通とした場合の例である。即ち、二つの
画素が電流供給線２７０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。
【０２４４】また、図３１（Ｂ）は、電流供給線２７０
８をゲート配線２７０３と平行に設けた場合の例であ
る。なお、図３１（Ｂ）では電流供給線２７０８とゲー
ト配線２７０３とが重ならないように設けた構造となっ
ているが、両者が異なる層に形成される配線であれば、
絶縁膜を介して重なるように設けることもできる。この
場合、電源供給線２７０８とゲート配線２７０３とで専
有面積を共有させることができるため、画素部をさらに
高精細化することができる。
【０２４５】また、図３１（Ｃ）は、図３１（Ｂ）の構
造と同様に電流供給線２７０８をゲート配線２７０３と
平行に設け、さらに、二つの画素を電流供給線２７０８
を中心に線対称となるように形成する点に特徴がある。
また、電流供給線２７０８をゲート配線２７０３のいず
れか一方と重なるように設けることも有効である。この
場合、電源供給線の本数を減らすことができるため、画
素部をさらに高精細化することができる。
【０２４６】なお、本実施例の構成は、実施例１１また
は１２の構成と自由に組み合わせて実施することが可能
である。また、実施例１０の電子機器の表示部として本
実施例の画素構造を有するＥＬ表示パネルを用いること
は有効である。
【０２４７】［実施例１４］実施例１３に示した図３１
（Ａ）、図３１（Ｂ）では電流制御用ＴＦＴ２４０３の
ゲートにかかる電圧を保持するためにコンデンサ２４０
４を設ける構造としているが、コンデンサ２４０４を省
略することも可能である。
【０２４８】実施例１３の場合、電流制御用ＴＦＴ２４
０３として図２８に示すような本願発明のｎチャネル型
ＴＦＴを用いているため、ゲート絶縁膜を介してゲート
電極（と重なるように設けられたＬＤＤ領域を有してい
る。この重なり合った領域には一般的にゲート容量と呼
ばれる寄生容量が形成されるが、本実施例ではこの寄生
容量をコンデンサ２４０４の代わりとして積極的に用い
る点に特徴がある。
【０２４９】この寄生容量のキャパシタンスは上記ゲー
ト電極とＬＤＤ領域とが重なり合った面積によって変化
するため、その重なり合った領域に含まれるＬＤＤ領域
の長さによって決まる。
【０２５０】また、図３１（Ａ）、（Ｂ）、（Ｃ）の構
造においても同様にコンデンサ２７０５を省略すること
は可能である。
【０２５１】なお、本実施例の構成は、実施形態１〜６
及び実施例１〜６の構成と自由に組み合わせて実施する
ことが可能である。また、実施例１０の電子機器の表示
部として本実施例の画素構造を有するＥＬ表示パネルを
用いることは有効である。
【０２５２】[実施例１５]実施例７で示したの液晶表示
装置にはネマチック液晶以外にも様々な液晶を用いるこ
とが可能である。例えば、1998, SID, "Characteristic
s and Driving Scheme of Polymer-Stabilized Monosta
ble FLCD Exhibiting Fast Response Timeand High Con
trast Ratio with Gray-Scale Capability" by H. Furu
e et al.や、1997, SID DIGEST, 841, "A Full-Color T
hresholdless AntiferroelectricLCD Exhibiting Wide
Viewing Angle with Fast Response Time" by T. Yoshi
da et al.や、1996, J. Mater. Chem. 6(4), 671-673,
"Thresholdless antiferroelectricity in liquid cry
stals and its application to displays" by S. Inui
et al.や、米国特許第5594569 号に開示された液晶を用
いることが可能である。
【０２５３】等方相−コレステリック相−カイラルスメ
クティックＣ相転移系列を示す強誘電性液晶（ＦＬＣ）
を用い、ＤＣ電圧を印加しながらコレステリック相−カ
イラルスメクティックＣ相転移をさせ、かつコーンエッ
ジをほぼラビング方向に一致させた単安定ＦＬＣの電気
光学特性を図２２に示す。図２２に示すような強誘電性
液晶による表示モードは「Ｈａｌｆ−Ｖ字スイッチング
モード」と呼ばれている。図２２に示すグラフの縦軸は
透過率（任意単位）、横軸は印加電圧である。「Ｈａｌ
ｆ−Ｖ字スイッチングモード」については、寺田らの”
Ｈａｌｆ−Ｖ字スイッチングモードＦＬＣＤ”、第４６
回応用物理学関係連合講演会講演予稿集、１９９９年３
月、第１３１６頁、および吉原らの”強誘電性液晶によ
る時分割フルカラーＬＣＤ”、液晶第３巻第３号第１９
０頁に詳しい。
【０２５４】図３２に示されるように、このような強誘
電性混合液晶を用いると、低電圧駆動かつ階調表示が可
能となることがわかる。本発明の液晶表示装置には、こ
のような電気光学特性を示す強誘電性液晶も用いること
ができる。
【０２５５】また、ある温度域において反強誘電相を示
す液晶を反強誘電性液晶（ＡＦＬＣ）という。反強誘電
性液晶を有する混合液晶には、電場に対して透過率が連
続的に変化する電気光学応答特性を示す、無しきい値反
強誘電性混合液晶と呼ばれるものがある。この無しきい
値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応
答特性を示すものがあり、その駆動電圧が約±２．５Ｖ
程度（セル厚約１μｍ〜２μｍ）のものも見出されてい
る。
【０２５６】また、一般に、無しきい値反強誘電性混合
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶を液晶表示装置
に用いる場合には、画素に比較的大きな保持容量が必要
となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。
【０２５７】なお、このような無しきい値反強誘電性混
合液晶を本発明の液晶表示装置に用いることによって低
電圧駆動が実現されるので、低消費電力化が実現され
る。
【０２５８】
【発明の効果】本願発明を実施することで、安定した結
晶質ＴＦＴ動作を得ることができた。その結果、結晶質
ＴＦＴで作製されたＣＭＯＳ回路を含む半導体装置、ま
た、具体的には液晶表示装置の画素ＴＦＴや、その周辺
に設けられる駆動回路の信頼性を高め、長時間の使用に
耐える液晶表示装置を得ることができた。
【０２５９】また、本発明によれば、ｎチャネル型ＴＦ
Ｔのチャネル形成領域とドレイン領域との間に形成され
る第２の不純物領域において、その第２の不純物領域が
ゲート電極とオーバーラップする領域（ＧＯＬＤ領域）
とオーバーラップしない領域（ＬＤＤ領域）の長さを容
易に作り分けることが可能である。具体的には、ＴＦＴ
の駆動電圧に応じて第２の不純物領域がゲート電極とオ
ーバーラップする領域（ＧＯＬＤ領域）とオーバーラッ
プしない領域（ＬＤＤ領域）の長さを決めることも可能
であり、このことは、同一基板内において異なる駆動電
圧でＴＦＴ動作させる場合に、それぞれの駆動電圧に応
じたＴＦＴを同一工程で作製することを可能とした。
【０２６０】さらに、ゲート配線の一部、およびゲート
バスラインをクラッド型の構造とすることで、アクティ
ブマトリクス型液晶表示装置やイメージセンサに代表さ
れる大面積集積回路において、回路の集積化の向上を実
現する上できわめて有効であった。
【図面の簡単な説明】
【図１】 ＴＦＴの作製工程を示す断面図。
【図２】 ＴＦＴの作製工程を示す断面図とＣＭＯＳ回
路の平面図。
【図３】 ＴＦＴの作製工程を示す断面図。
【図４】 ＴＦＴの作製工程を示す断面図。
【図５】 ＴＦＴの作製工程を示す断面図。
【図６】 ＴＦＴの作製工程を示す断面図とＣＭＯＳ回
路の平面図。
【図７】 ＴＦＴの作製工程を示す断面図。
【図８】 ＴＦＴの作製工程を示す断面図とＣＭＯＳ回
路の平面図。
【図９】 ＴＦＴの作製工程を示す断面図。
【図１０】 ＴＦＴの作製工程を示す断面図。
【図１１】 アクティブマトリクス基板の断面図。
【図１２】 アクティブマトリクス基板の断面図。
【図１３】 液晶表示装置の作製工程を示す図。
【図１４】 液晶表示装置の断面図。
【図１５】 アクティブマトリクス基板の斜視図。
【図１６】 アクティブマトリクス回路の上面図。
【図１７】 画素部の上面図と断面図。
【図１８】 結晶質シリコン膜の作製工程を示す図。
【図１９】 結晶質シリコン膜の作製工程を示す図。
【図２０】 結晶質シリコン膜の作製工程を示す図。
【図２１】 結晶質シリコン膜の作製工程を示す図。
【図２２】 ＴＦＴの作製工程を示す断面図。
【図２３】 アクティブマトリクス型液晶表示装置の一
実施形態の回路ブロック図。
【図２４】 本発明のＴＦＴの構成を示す図。
【図２５】 半導体装置の一例を示す図。
【図２６】 本発明のゲート電極とＬＤＤ領域の関係を
説明する図。
【図２７】 ＥＬ表示パネルの上面図及び断面図。
【図２８】 ＥＬ表示パネルの画素部の断面構造を示す
図。
【図２９】 ＥＬ表示パネルの画素部の上面構造を及び
回路図を示す図。
【図３０】 ＥＬ表示パネルの画素部の断面構造を示す
図。
【図３１】 ＥＬ表示パネルの画素部の回路図を示す
図。
【図３２】 反強誘電性混合液晶の光透過率特性の一例
を示す図。
【図３３】 半導体装置の一例を示す図。
【図３４】 半導体装置の一例を示す図。
【符号の説明】
２０１、２０４ チャネル形成領域 ２０９、２１０ ゲート電極 ２１１、２１２ ソース電極 ２１３ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 29/78 ６１７Ｌ ６１８Ｆ

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】絶縁表面を有する基板上に半導体層と前記
    半導体層に接して形成されたゲート絶縁膜と前記ゲート
    絶縁膜に接して形成されたゲート電極と前記ゲート電極
    に接続されたゲート配線とを有する半導体装置におい
    て、 前記ゲート電極は第１の導電層と第２の導電層とから成
    り、 前記ゲート配線は前記第１の導電層と前記第２の導電層
    とで成る領域と、前記第１の導電層と前記第２の導電層
    と第３の導電層とで成る領域とを有し、 前記半導体層はチャネル形成領域と一導電型の第１の不
    純物領域と前記チャネル形成領域と前記一導電型の第１
    の不純物領域とに挟まれ、かつ、前記チャネル形成領域
    に接する一導電型の第２の不純物領域とを有し、 前記一導電型の第２の不純物領域の一部は前記ゲート電
    極と重なっていることを特徴とする半導体装置。
  2. 【請求項２】絶縁表面を有する基板上に半導体層と前記
    半導体層に接して形成されたゲート絶縁膜と前記ゲート
    絶縁膜に接して形成されたゲート電極と前記ゲート電極
    に接続されたゲート配線とを有する半導体装置におい
    て、 前記ゲート電極は前記ゲート絶縁膜に接して形成された
    第１の導電層を有し、 前記ゲート配線は前記第１の導電層と第２の導電層とで
    成る領域と、前記第１の導電層と前記第２の導電層と第
    ３の導電層とで成る領域とを有し、 前記半導体層はチャネル形成領域と一導電型の第１の不
    純物領域と前記チャネル形成領域と前記一導電型の第１
    の不純物領域とに挟まれ、かつ、前記チャネル形成領域
    に接する一導電型の第２の不純物領域とを有し、 前記一導電型の第２の不純物領域の一部は前記ゲート電
    極と重なっていることを特徴とする半導体装置。
  3. 【請求項３】画素部にｎチャネル型薄膜トランジスタを
    有する半導体装置において、 前記ｎチャネル型薄膜トランジスタのゲート電極はゲー
    ト絶縁膜に接して形成された第１の導電層を有し、 前記ｎチャネル型薄膜トランジスタのゲート電極に接続
    するゲート配線は、前記第１の導電層と第２の導電層と
    で成る領域と前記第１の導電層と、前記第２の導電層と
    第３の導電層とで成る領域とを有し、 前記ｎチャネル型薄膜トランジスタの半導体層は、チャ
    ネル形成領域と一導電型の第１の不純物領域と前記チャ
    ネル形成領域と前記一導電型の第１の不純物領域とに挟
    まれ、かつ、前記チャネル形成領域に接する一導電型の
    第２の不純物領域とを有し、 前記一導電型の第２の不純物領域の一部は前記ゲート電
    極と重なっていることを特徴とする半導体装置。
  4. 【請求項４】ｎチャネル型薄膜トランジスタとｐチャネ
    ル型薄膜トランジスタとで形成されたＣＭＯＳ回路を有
    する半導体装置において、 前記ｎチャネル型薄膜トランジスタのゲート電極はゲー
    ト絶縁膜に接して形成された第１の導電層を有し、 前記ｎチャネル型薄膜トランジスタのゲート電極に接続
    するゲート配線は、前記第１の導電層と第２の導電層と
    で成る領域と、前記第１の導電層と前記第２の導電層と
    第３の導電層とで成る領域とを有し、 前記ｎチャネル型薄膜トランジスタの半導体層は、チャ
    ネル形成領域と一導電型の第１の不純物領域と前記チャ
    ネル形成領域と前記一導電型の第１の不純物領域とに挟
    まれ、かつ、前記チャネル形成領域に接する一導電型の
    第２の不純物領域とを有し、 前記一導電型の第２の不純物領域の一部は前記ゲート電
    極と重なっていることを特徴とする半導体装置。
  5. 【請求項５】画素部のnチャネル型薄膜トランジスタ
    と、ｎチャネル型薄膜トランジスタと、ｐチャネル型薄
    膜トランジスタとで形成されたＣＭＯＳ回路を有する半
    導体装置において、 前記画素部とＣＭＯＳ回路のｎチャネル型薄膜トランジ
    スタのゲート電極はゲート絶縁膜に接して形成された第
    １の導電層を有し、 前記画素部とＣＭＯＳ回路のｎチャネル型薄膜トランジ
    スタのゲート電極に接続するゲート配線は前記第１の導
    電層と第２の導電層とで成る領域と、前記第１の導電層
    と前記第２の導電層と第３の導電層とで成る領域とを有
    し、 前記画素部とＣＭＯＳ回路のｎチャネル型薄膜トランジ
    スタの半導体層は、チャネル形成領域と一導電型の第１
    の不純物領域と前記チャネル形成領域と前記一導電型の
    第１の不純物領域とに挟まれ、かつ、前記チャネル形成
    領域に接する一導電型の第２の不純物領域とを有し、 前記一導電型の第２の不純物領域の一部は前記ゲート電
    極と重なっていることを特徴とする半導体装置。
  6. 【請求項６】一つの画素に少なくとも第１のｎチャネル
    型薄膜トランジスタと第２のｎチャネル型薄膜トランジ
    スタを有する半導体装置において、 前記第１及び第２のｎチャネル型薄膜トランジスタのそ
    れぞれのゲート電極はゲート絶縁膜に接して形成された
    第１の導電層を有し、 前記第１及び第２のｎチャネル型薄膜トランジスタのそ
    れぞれのゲート電極に接続するゲート配線は、前記第１
    の導電層と、第２の導電層とで成る領域と、前記第１の
    導電層と、前記第２の導電層と、第３の導電層とで成る
    領域とを有し、 前記第１のｎチャネル型ＴＦＴの半導体層は、チャネル
    形成領域と一導電型の第１の不純物領域と前記チャネル
    形成領域と前記一導電型の第１の不純物領域とに挟ま
    れ、かつ、前記チャネル形成領域に接する一導電型の第
    ２の不純物領域とが設けられ、前記一導電型の第２の不
    純物領域の一部は前記ゲート電極と重なる領域と重なら
    ない領域とを有し、 前記第２のｎチャネル型ＴＦＴの半導体層は、チャネル
    形成領域と一導電型の第１の不純物領域と前記チャネル
    形成領域と前記一導電型の第１の不純物領域とに挟ま
    れ、かつ、前記チャネル形成領域に接する一導電型の第
    ２の不純物領域とを有し、前記一導電型の第２の不純物
    領域の一部は前記ゲート電極と重なる領域を有すること
    を特徴とする半導体装置。
  7. 【請求項７】請求項６において、前記第１のｎチャネル
    型薄膜トランジスタはマルチゲート構造を有することを
    特徴とする半導体装置。
  8. 【請求項８】請求項６において、前記第２のｎチャネル
    型ＴＦＴには、発光層を有する素子が接続されているこ
    とを特徴とする半導体装置。
  9. 【請求項９】一つの画素にｎチャネル型薄膜トランジス
    タとｐチャネル型ＴＦＴとを有する半導体装置におい
    て、 前記ｎチャネル型薄膜トランジスタとｐチャネル型ＴＦ
    Ｔとのゲート電極は、ゲート絶縁膜に接して形成された
    第１の導電層を有し、 前記ｎチャネル型薄膜トランジスタとｐチャネル型ＴＦ
    Ｔとのゲート電極に接続するゲート配線は、前記第１の
    導電層と、第２の導電層とで成る領域と、前記第１の導
    電層と、前記第２の導電層と、第３の導電層とで成る領
    域とを有し、 前記ｎチャネル型薄膜トランジスタの半導体層は、チャ
    ネル形成領域と、一導電型の第１の不純物領域と、前記
    チャネル形成領域と前記一導電型の第１の不純物領域と
    に挟まれ、かつ、前記チャネル形成領域に接する一導電
    型の第２の不純物領域とが設けられ、前記一導電型の第
    ２の不純物領域の一部は、前記ゲート電極と重なる領域
    と重ならない領域とを有し、 前記ｐチャネル型薄膜トランジスタの半導体層は、チャ
    ネル形成領域と、一導電型とは反対の導電型の第３の不
    純物領域とが設けられていることを特徴とする半導体装
    置。
  10. 【請求項１０】請求項９において、前記ｎチャネル型薄
    膜トランジスタはマルチゲート構造を有することを特徴
    とする半導体装置。
  11. 【請求項１１】請求項９において、前記ｐチャネル型Ｔ
    ＦＴには、発光層を有する素子が接続されていることを
    特徴とする半導体装置。
  12. 【請求項１２】請求項４または請求項５または請求項９
    のいずれか一項において、 前記ｐチャネル型薄膜トランジスタのゲート電極はゲー
    ト絶縁膜に接して形成された第１の導電層を有し、 前記ｐチャネル型薄膜トランジスタのゲート電極に接続
    するゲート配線は、前記第１の導電層と第２の導電層と
    で成る領域と、前記第１の導電層と、前記第２の導電層
    と、第３の導電層とで成る領域とを有し、 前記ｐチャネル型薄膜トランジスタの半導体層は、チャ
    ネル形成領域と一導電型とは反対の導電型の第３の不純
    物領域とを有し、 前記一導電型とは反対の導電型の第３の不純物領域の一
    部は前記ゲート絶縁膜を介して前記ゲート電極と重なっ
    ていることを特徴とする半導体装置。
  13. 【請求項１３】請求項４または請求項５、或いは請求項
    ９乃至請求項１１のいずれか一項において、前記ｐチャ
    ネル型薄膜トランジスタのゲート電極はゲート絶縁膜に
    接して形成された第１の導電層を有し、 前記ｐチャネル型薄膜トランジスタのゲート電極に接続
    するゲート配線は、前記第１の導電層と第２の導電層と
    で成る領域と、前記第１の導電層と前記第２の導電層と
    第３の導電層とで成る領域とを有し、 前記ｐチャネル型薄膜トランジスタの半導体層は、チャ
    ネル形成領域と一導電型とは反対の導電型の第３の不純
    物領域とを有し、 前記一導電型とは反対の導電型の第３の不純物領域の一
    部は前記ゲート絶縁膜を介して前記ゲート電極と重なら
    ないことを特徴とする半導体装置。
  14. 【請求項１４】請求項１乃至請求項６または請求項９の
    いずれか一項において、前記第１の導電層と、前記第２
    の導電層と、は、チタン（Ｔｉ）、タンタル（Ｔａ）、
    タングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた
    一種または複数種の元素、あるいは前記元素を主成分と
    する化合物であることを特徴とする半導体装置。
  15. 【請求項１５】請求項１乃至請求項６または請求項９の
    いずれか一項において、前記第３の導電層はアルミニウ
    ム（Ａｌ）、銅（Ｃｕ）から選ばれた一種または複数種
    の元素、あるいは前記元素を主成分とする化合物である
    ことを特徴とする半導体装置。
  16. 【請求項１６】請求項１乃至請求項６または請求項９の
    いずれか一項において、前記半導体装置は、液晶表示装
    置、ＥＬ表示装置、またはイメージセンサであることを
    特徴とする半導体装置。
  17. 【請求項１７】請求項１乃至請求項６または請求項９の
    いずれか一項において、前記半導体装置は携帯電話、ビ
    デオカメラ、デジタルカメラ、プロジェクター、ゴーグ
    ル型ディスプレイ、パーソナルコンピュータ、ＤＶＤプ
    レーヤー、電子書籍、または携帯型情報端末から選ばれ
    た一つであることを特徴とする半導体装置。
  18. 【請求項１８】絶縁表面を有する基板上に半導体層を形
    成する工程と、 前記半導体層に接してゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜に接して第１の導電層を形成する工程
    と、 一導電型の不純物元素を前記半導体層に選択的に添加し
    て第２の不純物領域を形成する工程と、 前記第１の導電層に接して第３の導電層を形成する工程
    と、 前記第１の導電層と前記第３の導電層とに接して第２の
    導電層を形成する工程と、 前記第１の導電層と前記第２の導電層とからゲート電極
    を形成する工程と、 前記第１の導電層と前記第２の導電層と前記第３の導電
    層とからゲート配線を形成する工程と、 一導電型の不純物元素を前記半導体層に選択的に添加し
    て第１の不純物領域を形成する工程とを有することを特
    徴とする半導体装置の作製方法。
  19. 【請求項１９】絶縁表面を有する基板上に半導体層を形
    成する工程と、 前記半導体層に接してゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜に接して第１の導電層を形成する工程
    と、 一導電型の不純物元素を前記半導体層に選択的に添加し
    て第２の不純物領域を形成する工程と、 前記第１の導電層に接して第３の導電層を形成する工程
    と、 前記第１の導電層と前記第３の導電層とに接して第２の
    導電層を形成する工程と、 前記第１の導電層と前記第２の導電層とからゲート電極
    を形成する工程と、 前記第１の導電層と前記第２の導電層と前記第３の導電
    層とからゲート配線を形成する工程と、 一導電型の不純物元素を前記半導体層に選択的に添加し
    て第１の不純物領域を形成する工程と、 前記ゲート電極の一部を除去する工程とを有することを
    特徴とする半導体装置の作製方法。
  20. 【請求項２０】絶縁表面を有する基板上に半導体層を形
    成する工程と、 前記半導体層の一部を除去して少なくとも第１の島状半
    導体層と第２の島状半導体層とを形成する工程と、 前記第１の島状半導体層と第２の島状半導体層に接して
    ゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜に接して第１の導電層を形成する工程
    と、 一導電型の不純物元素を少なくとも前記第１の島状半導
    体層の選択された領域に添加して第２の不純物領域を形
    成する工程と、 前記第１の導電層に接して第３の導電層を形成する工程
    と、 前記第１の導電層と前記第３の導電層とに接して第２の
    導電層を形成する工程と、 前記第１の導電層と前記第２の導電層とからゲート電極
    を形成する工程と、 前記第１の導電層と前記第２の導電層と前記第３の導電
    層とからゲート配線を形成する工程と、 一導電型の不純物元素を前記第１の島状半導体層の選択
    された領域に添加して第１の不純物領域を形成する工程
    と、 一導電型とは反対の導電型の不純物元素を前記第２の島
    状半導体層の選択された領域に添加して第３の不純物領
    域を形成する工程とを有することを特徴とする半導体装
    置の作製方法。
  21. 【請求項２１】絶縁表面を有する基板上に半導体層を形
    成する工程と、 前記半導体層の一部を除去して少なくとも第１の島状半
    導体層と第２の島状半導体層とを形成する工程と、 前記第１の島状半導体層と第２の島状半導体層に接して
    ゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜に接して第１の導電層を形成する工程
    と、 一導電型の不純物元素を少なくとも前記第１の島状半導
    体層の選択された領域に添加して第２の不純物領域を形
    成する工程と、 前記第１の導電層に接して第３の導電層を形成する工程
    と、 前記第１の導電層と前記第３の導電層とに接して第２の
    導電層を形成する工程と、 前記第１の導電層と前記第２の導電層とからゲート電極
    を形成する工程と、 前記第１の導電層と前記第２の導電層と前記第３の導電
    層とからゲート配線を形成する工程と、 一導電型の不純物元素を前記第１の島状半導体層の選択
    された領域に添加して第１の不純物領域を形成する工程
    と、 一導電型とは反対の導電型の不純物元素を前記第２の島
    状半導体層の選択された領域に添加して第３の不純物領
    域を形成する工程と、 前記ゲート電極の一部を除去する工程とを有することを
    特徴とする半導体装置の作製方法。
  22. 【請求項２２】絶縁表面を有する基板上に半導体層を形
    成する工程と、 前記半導体層の一部を除去して少なくとも第１の島状半
    導体層と第２の島状半導体層とを形成する工程と、 前記第１の島状半導体層と第２の島状半導体層に接して
    ゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜に接して第１の導電層を形成する工程
    と、 一導電型の不純物元素を少なくとも前記第１の島状半導
    体層の選択された領域に添加して第２の不純物領域を形
    成する工程と、 一導電型とは反対の導電型の不純物元素を前記第２の島
    状半導体層の選択された領域に添加して第３の不純物領
    域を形成する工程と、 前記第１の導電層に接して第３の導電層を形成する工程
    と、 前記第１の導電層と前記第３の導電層とに接して第２の
    導電層を形成する工程と、 前記第１の導電層と前記第２の導電層とからゲート電極
    を形成する工程と、 前記第１の導電層と前記第２の導電層と前記第３の導電
    層とからゲート配線を形成する工程と、 一導電型の不純物元素を前記第１の島状半導体層の選択
    された領域に添加して第１の不純物領域を形成する工程
    と、を有することを特徴とする半導体装置の作製方法。
  23. 【請求項２３】請求項２０乃至請求項２２のいずれか一
    項において、一つの画素領域に前記第１の半導体層と前
    記第２の半導体層とを形成することを特徴とする半導体
    装置の作製方法。
  24. 【請求項２４】請求項１８乃至請求項２２のいずれか一
    項において、前記第１の導電層と、前記第２の導電層
    と、は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングス
    テン（Ｗ）、モリブデン（Ｍｏ）から選ばれた一種また
    は複数種の元素、あるいは前記元素を主成分とする化合
    物で形成することを特徴とする半導体装置の作製方法。
  25. 【請求項２５】請求項１８乃至請求項２２のいずれか一
    項において、前記第３の導電層は、アルミニウム（Ａ
    ｌ）、銅（Ｃｕ）から選ばれた一種または複数種の元
    素、あるいは前記元素を主成分とする化合物で形成する
    ことを特徴とする半導体装置の作製方法。
  26. 【請求項２６】請求項１８乃至請求項２２のいずれか一
    項において、前記半導体装置は、液晶表示装置、ＥＬ表
    示装置、またはイメージセンサであることを特徴とする
    半導体装置の作製方法。
  27. 【請求項２７】請求項１８乃至請求項２２のいずれか一
    項において、前記半導体装置は前記半導体装置は、携帯
    電話、ビデオカメラ、デジタルカメラ、プロジェクタ
    ー、ゴーグル型ディスプレイ、パーソナルコンピュー
    タ、ＤＶＤプレーヤー、電子書籍、または携帯型情報端
    末から選ばれた一つであることを特徴とする半導体装置
    の作製方法。
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