JP2000234875A

JP2000234875A - アーク電気炉用の予測式ラインコントローラおよびアーク電気炉

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Publication number: JP2000234875A
Application number: JP11035055A
Authority: JP
Inventors: Ari Kojori Hassan; アリコジョリハッサン
Original assignee: Inverpower Controls Ltd
Current assignee: Inverpower Controls Ltd
Priority date: 1995-10-26
Filing date: 1999-02-12
Publication date: 2000-08-29
Anticipated expiration: 2019-02-12
Also published as: EP1026921B1; JP4562216B2; EP1026921A1; DE69937873T2; CA2260516A1; ATE383061T1; US5991327A; CA2260516C; DE69937873D1

Abstract

(57)【要約】【課題】アーク電気炉用での過剰なライン電流のエス
クカージョンを防止し、予測式制御アルゴリズムに基づ
いた直列形フリッカーコントローラを提供する。【課題を解決するための手段】アーク電気炉は電圧を電
極に印加するための電源を備え、電極に電圧をかける
と、電極とスクラップ金属を溶解するためのコンテナの
間にアークが発生するように、電極は接地されたコンテ
ナから離れて配置される。アーク電気炉は、電源と電極
の中間にある複数のスイッチを備える予測式ラインコン
トローラ、および電圧をモニタし、その信号モデルを生
成するための中央コントローラを備える。中央コントロ
ーラは、複数のスイッチにゲート信号を生成、印加し、
ゲート信号は、アーク電気炉内のフリッカーを最小限に
抑えるように、スイッチに電圧をゲート制御させるため
に、そのモデルに基づくそれぞれ所定量だけ、遅延され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般にアーク電気
炉に関し、さらに特定するとＤＣまたはＡＣスクラップ
金属アーク電気炉内でフリッカーを低減するための方法
および装置に関する。

【０００２】

【従来の技術】アーク電気炉は、リサイクルの目的でス
クラップ金属を溶解するためによく知られている。アー
ク電気炉は、その熱エネルギーが、炉内部にある１つま
たは複数のアークを通る電流の流れにより生じる発熱装
置である。

【０００３】アーク電気炉に関連して１つの共通した問
題点とは、「フリッカー」（つまり、炉のある種の段階
の間、および最高２５Hｚの周波数で、負荷電流の大き
く急速な変動から生じる給電ネットワーク内での電圧の
乱れ）という問題である。フリッカーの重大度は、短絡
ＫＶＡから動作ＫＶＡの間の差の関数として見積もられ
ることがある。

【０００４】過去において、ＤＣシステムおよびＡＣシ
ステム内でのフリッカーを低減するために、ソフトウェ
ア電圧制御が使用されて来た（１９７６年、米国電力会
議の議事録第３８巻、１２７１−１２８６ページ、Ｌ．
ＧｙｕｇｙｉおよびＲ．Ｈ．Ｏｔｔｏによる「電圧フリ
ッカー低減および力率補正のための静的分路補償（Ｓｔ
ａｔｉｃＳｈｕｎｔＣｏｍｐｅｎｓａｔｉｏｎｆ
ｏｒＶｏｌｔａｇｅＦｌｉｃｋｅｒＲｅｄｕｃｔｉ
ｏｎａｎｄＰｏｗｅｒＦａｃｔｏｒＣｏｒｒｅｃ
ｔｉｏｎ）」および１９９１年、鋼製造会議議事録、７
４９−７５６ページ、Ｗ．Ｅ．Ｓｔａｉｂ、Ｎ．Ｇ．Ｂ
ｌｉｓｓ、およびＲ．Ｂ．Ｓｔａｉｂによる「アーク電
気炉のニューラルネットワーク交換（ＮｅｕｒａｌＮ
ｅｔｗｏｒｋＣｏｎｖｅｒｓｉｏｎｏｆｔｈｅ
ＥｌｅｃｔｒｉｃＡｒｃＦｕｒｎａｃｅ）」を参照の
こと）。

【０００５】分路型補償器（静的ＶＡＲ補償器）が、フ
リッカーの低減のために提案されたが（１９９３年ＣＥ
Ａ報告書第０４２７８１８ｍ号、Ｊ．Ｍ．Ｗｉｋｓｔｏ
ｎによる「アーク電気炉からの電圧フリッカーの静的Ｖ
ＡＲ補償（ＳｔａｔｉｃＶＡＲＣｏｍｐｅｎｓａｔ
ｉｏｎｏｆＶｏｌｔａｇｅＦｌｉｃｋｅｒＦｒ
ｏｍＡｒｃＦｕｒｎａｃｅｓ）」を参照）、これは
フリッカーを排除する上でのこのようなシステムでの困
難を説明する。

【０００６】これらの従来の技術によるシステムのどれ
も、直流での直列型Ａ．Ｃ．電流制御または予測式制御
を提供しない。

【０００７】

【課題を解決するための手段】本発明に従って、過剰な
ライン電流のエクスカーション（ｅｘｃｕｒｓｉｏｎ）
を防止するための，予測式制御アルゴリズムに基づいた
直列型フリッカーコントローラが提供される。好ましい
実施の形態によれば、ＡＣアーク電気炉への高圧（Ｈ
Ｖ）給電を制御するために、複数のサイリスタが使用さ
れる。３つのＡＣ相のそれぞれに、１対の並列接続式反
対極性サイリスタが使用される。精密ソフトウェア制御
が使用され、フリッカー低減を達成するためにサイリス
タのそれぞれに対する作動角度を予想する。

【０００８】一般的には、本発明に従って、スクラップ
金属を受け入れるための接地されたコンテナから離れて
配置される少なくとも１つの電極に、少なくとも１つの
ＡＣ／ＤＣ電圧をかけるための電源を有するアーク電気
炉に改善がなされ、その場合少なくとも１つのＡＣ／Ｄ
Ｃ電圧を少なくとも１つの電極に印加すると、電極とス
クラップ金属を溶解するためのコンテナの間でアークが
生じる。改善には、ａ）電源と少なくとも１つの電極の中間にある複数のＡ
Ｃスイッチと、ｂ）少なくとも１つのＡＣ／ＤＣ電圧をモニタし、その
システムモデルを生成し、それに応じて複数のゲート信
号を生成し、複数のＡＣスイッチに印加するための中央
コントローラであって、ゲート信号が前記モデルに基づ
いてそれぞれの所定量だけ遅延され、アーク電気炉内の
フリッカーを最小限に抑えるように、複数のＡＣスイッ
チに、本発明に従って少なくとも１つのＡＣ／ＤＣ電圧
をゲート制御させる中央コントローラと、を備える、予
測式ラインコントローラが含まれる。

【０００９】

【発明の実施の形態】図１を見ると、９０ＭＶＡ低リア
クタンス（ＬＲ）アーク電気炉が図示されている。三相
電力は、２３０ｋＶの高圧送電線１から受け取られ、
送電塔２およびモーター付き三相切断スイッチ３を介し
て内部プラント送電バス５に印加される。電力バス５
は、通常のように１つまたは複数の追加の三相切断スイ
ッチ７、８Ａ、８Ｂなどを具備することがある。電力は
ローカルバス５から引き出され、以下でさらに詳細に説
明される本発明の予測式ＡＣラインコントローラ１１に
印加するために、電源変圧器９Ａを介して電圧を下げら
れる。第２電源変圧器９Ｂが余分に具備される。必要な
場合には、比重計（ｈｙｄｒｏｍｅｔｅｒｉｎｇ）が
具備されてもよい。切断スイッチ４、６、および１０
は、変圧器９Ａおよび９Ｂのどちらが炉に電力を給電す
るのかを制御するために使用される。サーキットブレー
カ１３は、よく知られた方法で具備されてもよい。

【００１０】本発明に従うと、３つの補足リアクタ１５
Ａ、１５Ｂ、および１５Ｃ（図３）が、故障電流を制限
し、それによって短絡がスイッチに接続されている場合
に、ＡＣスイッチ１９（後述される）を保護するため、
三相電力の相に１つづつ具備される。通常、三相コンデ
ンサバンク（ｔｈｒｅｅｐｈａｓｅｃａｐａｃｉｔ
ｏｒｂａｎｋ）１７（通常、３５ＭＶＡＲで定格され
る）が、力率補正用に具備される。コンデンサバンク１
７は、無負荷で手動切断スイッチ１８によって切り替え
られてもよい。

【００１１】さらに詳細に後述されるように、複数のサ
イリスタスイッチ１９（図３）（対Ｑ１、Ｑ４とＱ３、
Ｑ６、およびＱ２，Ｑ５で構成される）が、直流成分を
低減し、それによってフリッカーを低減するようにアー
ク電圧および電流を制御するために具備される。ＡＣス
イッチ１９は、インライン（ｉｎ−ｌｉｎｅ）で接続さ
れるか、あるいは手動スイッチ２１、２３、および２５
を介して（つまり、無負荷状態のために）切断されても
よい。

【００１２】高圧スイッチダンパー２４は、ＡＣスイッ
チ１９の出力で４６ｋＶＡＣシステム電圧の高周波成
分を減衰するために具備される。このダンパーは、地下
ケーブル２６の過熱を防止するために必要とされる。

【００１３】三相電力は、スクラップ金属２９を溶解す
るために、炉電極２７Ａ、２７Ｂ、および２７Ｃにかけ
られる。電力は、変圧器マンホール３１を介して電極２
７Ａ、２７Ｂおよび２７Ｃにかけられる。変圧器マンホ
ール３１は、（１）電気炉変圧器３９の付勢用真空スイ
ッチ３３、（２）電気炉変圧器へのＡＣ／ＤＣ電圧フィ
ーダー内に視覚的な中断を提供するためのモーター付き
切断スイッチ３５、（３）真空スイッチ３３および切断
スイッチ２５が開放状態にある保守中に使用される入信
電圧フィーダーで接地を提供するための接地スイッチ３
７、および（４）４６ｋV から７８０V への電圧の変換
を提供するための電気炉変圧器３９を含む。必要とされ
る場合には、局所的な計量（ｌｏｃａｌｍｅｔｅｒｉ
ｎｇ）が提供されてもよい。

【００１４】さらに、変流器（ＣＴ）２０A 、２０B 、
２０C 、２２A 、２２B 、２２C 、２４A 、２４B 、２
４C 、３０A 、３０B 、３０C 、３２A 、３２B および
３２C 、ならびにルーフブッシュ２６A 、２６B 、２６
C 、および２８A 、２８B 、２８C が、図３に図示され
るように保護のために具備される。

【００１５】ラインＣＴ、２０A 、２０Ｂおよび２０Ｃ
はライン電流をモニタし、ＡＣスイッチ１９を通る過剰
なピーク電流を検出するために使用される。避雷器Ｃ
Ｔ、２２Ａ、２２Ｂおよび２２Ｃは、ＡＣスイッチ１９
全体での過電圧のために、所定のスレッショルドを超え
る避雷器導通をモニタする。

【００１６】次に図４を見ると、６つのサイリスタＱ１
−Ｑ６が、３対の反対極性スイッチとして接続され、示
されている。実際には、４４個の空冷サイリスタから成
るスタックが、ＡＣ相ごとに直列に配置され、高電圧定
格を提供する。サイリスタＱ１−Ｑ６用のゲート信号
は、図５および図１９〜２７を参照してさらに詳しく後
述されるように、制御回路によって生成される。

【００１７】図５を見ると、（ＭＣ６８３３２のよう
な）マイクロコントローラ４３用のコプロセッサとして
機能する（ＤＳＰ５６００１のような）デジタル信号プ
ロセッサＤＳＰ４１から成るコントローラが詳しく示さ
れている。（ゼロというカウントから始めてチャネル０
−１５に対応する）最高１６個のアナログ入力信号が、
最高１６個のアナログ入力を同時にサンプリングし、保
持し、Ａ／Ｄ変換を連続して実行し、ＤＳＰ４１との通
信を確立するために、アナログ／デジタル（Ａ／Ｄ）変
換器４７を介して受け取られる。

【００１８】簡単に図４に戻ると、１２個のアナログ入
力信号（チャネル０から１１）が、図４に示され、また
図２８〜３２を参照してさらに詳しく後述されるように
炉計器から受け取られ、Ａ／Ｄ変換器４７に印加され
る。チャネル１２および１３は、図２８〜３２を参照し
て詳しく後述されるように、フリッカー電圧（Ｖ_FLK）
および最小アルファ（α）限界制御電圧（Ｖｃ）のため
に使用される。限界制御電圧Ｖｃは、ＡＣスイッチ１９
をタップ切換器として制御することによってＡＣシステ
ム電圧の制御を提供する。２つのチャネル（チャネル１
４と１５）は使用されず、スペアとして確保される。ア
ーク電気炉から受信された１２個のアナログ信号には、
ラインから接地に対して測定される３つの電極電圧Ｖ
_arc,A、Ｖ_ar _c,B、およびＶ_arc,C、３つのライン（一
次コイル）電流（Ｉ_A、Ｉ_B、およびＩ_C）、３つの一
次コイルライン間ＡＣシステム電圧Ｖ_AB,prim、Ｖ
_BC,prim、およびＶ_CA,prim、ならびに図４に図示され
たように、ライン仮想接地間で測定される３つの二次コ
イルＡＣシステム電圧Ｖ_A,sec、Ｖ_B,sec、およびＶ
_C,secが含まれる。

【００１９】これらの１２個のアナログ信号に加えて、
（図１に示される変圧器９Ａおよび９Ｂから引き出され
る）２セットの３つの二次コイルＡＣシステム電圧、お
よび変圧器９Ａおよび９Ｂの一次コイル側での１つのラ
イン間電圧が、それぞれ中央コントローラの診断／保護
用、および同期用に提供される。

【００２０】アナログ信号ごとに、１つの１６ビットワ
ードが、ＤＳＰ５６００１の同期シリアルインタフェー
ス（ＳＳＩ）モードを使用してＡ／Ｄ変換器４７によっ
てＤＳＰ４１に転送される。成功したプロトタイプに従
うと、Ａ／Ｄ変換器４７は１４ビット変換器であり、し
たがって１６ビットワードのビット１４と１５は零充填
されている。双方向アナログ信号（つまり、＋／−３ボ
ルト、全目盛で６ボルト）の場合、各ビットは１ＬＳ
Ｂ（最下位ビット）＝６／１６，３８４＝３６．６２１
０９ｍＶという電圧を表す。

【００２１】オンラインフーリエ解析は、アーク電気炉
から受信される信号上でＤＳＰ４１によって実行され
る。アーク電気炉システムモデルを予測し、サイリスタ
Ｑ１−Ｑ６用のゲート信号の発生を制御するために、各
信号入力の基本成分および直流成分が計算され、使用さ
れる。この情報から、力率および炉に対する有効電力と
無効電力の入力も計算される。アーク電気炉パラメータ
は、ライン電流を調節するために必要とされる遅延角度
（α１−α６）にアクセスするために使用される。これ
らの遅延角度は、さらに詳しく後述されるように、事前
に計算され、マイクロコントローラ４３がアクセスでき
るルックアップテーブル内に記憶される。遅延角度は、
マイクロコントローラ４３によって使用され、サイリス
タＱ１−Ｑ６の実時間ゲートパターンを生成する。

【００２２】それから、限度条件および診断が実行さ
れ、遅延角度（α１−α６）の必要なオーバーライドを
提供する。

【００２３】（図１４から１７を参照してさらに詳しく
後述される）光ファイバゲートインタフェース基板９０
２は、サイリスタゲート信号を、約１，２００フィート
離れているマイクロコントローラ４３から炉ＡＣ交換室
内のサイリスタＱ１−Ｑ６へ移送するために使用され
る。

【００２４】マイクロコントローラ４３内に記憶される
ルックアップテーブルは、６つの次元から成る。各変数
が１つの次元を構成する。これらの変数は、ライン間電
極電圧のそれぞれ直流成分、実数部、および虚数部の内
の２つである。連続離散フーリエ級数展開（ＲＤＦＳ）
が、（ライン仮想接地間で測定される３つの電極電圧Ｖ
_arc,A、Ｖ_arc,BおよびＶ_arc,Cから導き出される）２
つのライン間電極電圧Ｖ_arc,ABおよびＶ_arc,BCのそれぞ
れに印加される。ＲＤＦＳの結果、２つのライン間電極
電圧のそれぞれに対して計算される１つの直流成分、１
つの実数部、および１つの虚数部が生じる。２つのライ
ン間電極電圧によって、三相アーク用の完全なモデルが
提供されるので、第３のライン間電圧は使用されない
（つまり、３つのライン間電圧の合計はつねにゼロであ
る）。

【００２５】ＡＣサイクルごとにＮ＝３２サンプルの場
合、

【数１】

【数２】

【数３】

【数４】基本成分（つまりｎ＝１）の場合、台形数値積分法を使
用して、以下を示すことができる。

【数５】

【数６】

【数７】ここで、

【数８】

【数９】ＲＤＦＳに付随した離散化エラーを最小限に抑えるた
め、データ取得システムのサンプリング時間は、周期
（Ｔ）の整数倍でなければならない。この要件は、オン
ライン周波数計算を提供し、ソフトウェア位相同期ルー
プを実現し、ＡＣシステム周波数とサンプリングレート
の間の３２という固定された整数率を維持するマイクロ
コントローラ４３（MC６８３３２）によって達成され
る。

【００２６】マイクロコントローラ４３内に記憶された
検索テーブルの連続アドレスロケーションには、各遅延
角度（α）が記憶される。例えば、Ｖ_arc,ABの直流成分
の範囲が−１００から＋１００ボルトであり、１６個の
ステップだけが使用され、指数「ｉ」がこの変数を表す
場合、５０という値によって４という指数「ｉ」が生じ
ることになる。同様に、それ以外の全変数の実際の値に
基づき、その他の指数「ｊ」、「ｋ」、「ｌ」、
「ｍ」、および「ｎ」が計算される。これによって、対
応する事前に計算された遅延角度（α）が記憶される、
マイクロコンピュータ４３の検索テーブル内のロケーシ
ョンアドレスが指定される。

【００２７】したがって、２つのライン間電極電圧ごと
に直流成分、実数部、および虚数部が発生すると、指数
計算が実行され、計算された指数値がマイクロコントロ
ーラ４３に伝送される。マイクロコントローラ４３に送
られる６つの指数に加えて、詳細に後述されるように、
追加入力値が診断／保護のために伝送される。さらに特
定すると、マイクロコントローラ４３のＤＳＰ４１は、
ＲＡＭベースの記憶場所内にある一定のファイルに適切
な情報を追加する。オペレータインタフェース（図１１
〜１３のフローチャートに図示されるＰＣ側符号）を通
して、システム動作情報が更新され、アーク電気炉オペ
レータによってアクセスすることができる。図４および
図５に関して前述された一般動作の記述は、図６から９
および図１１〜１３のフローチャート、ならびに図１０
のタイミング図に関してさらに詳しく述べられる。マイ
クロコントローラ４３が割込みを受け取るために待機し
ている間は、そのマイクロコントローラは診断／保護な
どのようなそれ以外の活動を実行するように、マイクロ
コントローラ４３の動作が割込み駆動されることに注意
する必要がある。

【００２８】図６および図７を見ると、プログラムフロ
ーは４００で開始する。初期化および起動４０２後、マ
イクロコントローラ４３の内部カウントレジスタがゼロ
にセットされる（ステップ４０４）。カウント＝０は、
ＤＳＰ４１のチャネルゼロに相当し、カウント＝１はチ
ャネル１に相当する等、カウント＝１５はＤＳＰ４１の
チャネル１５に相当する。

【００２９】ステップ４０６では、図１０に示されるよ
うに、サンプリング点（つまり６０ヘルツサイクルごと
に３２のサンプル）が発生するまで、プログラムループ
に入る。いったんサンプリング点が発生すると、Ａ／Ｄ
変換器４７が、ステップ４０８に示されるように、１６
すべてのアナログチャネル（つまり、チャネル０−チャ
ネル１５）を同時にサンプリングし、保持する。

【００３０】次に、ステップ４１０では、ＤＳＰ４１と
Ａ／Ｄ変換器４７の間でＳＳＩ通信が確立される。それ
から、Ａ／Ｄ変換器４７のサンプリングおよび保持機能
はディスエーブル（ｄｉｓａｂｌｅ）される。

【００３１】ステップ４１２では、Ａ／Ｄ変換が、カレ
ントアナログチャネルに関してＡ／Ｄ変換器４７によっ
て実行される。前述されたように、Ａ／Ｄ変換器は、１
４ビット解像度によって特徴付けられる。

【００３２】ステップ４１４では、Ａ／Ｄ変換が完了す
るまでプログラムループに入る。

【００３３】Ａ／Ｄ変換が完了すると、１６ビットデジ
タルワードがＡ／Ｄ変換器４７からＤＳＰ４１に転送さ
れる（前述されたように、ビット１４と１５は零充填さ
れている）。

【００３４】カウント値が１より少ない場合（ステップ
４１８）、カウント値は増分され（４２０）、プログラ
ムフローはステップ４１２に戻る。

【００３５】カウント値が１以上である場合（ステップ
４１８）、カウント値が１に等しいのか、あるいは２に
等しいのかに関する決定が下される（ステップ４２
２）。図示される実現例に従って、チャネルゼロは、仮
想接地（Ｖ_arc,A）を基準にした相Ａのアーク電気炉電
圧を含み、チャネル１は仮想接地（Ｖ_arc,B）を基準に
したアーク電気炉電圧Ｂに相当し、チャネル２は仮想接
地（Ｖ_arc,C）を基準にしたアーク電気炉電圧相Ｃに相
当する。

【００３６】このようにして、カウントがステップ４２
２で１に等しい場合、第１電極ライン間電圧Ｖ_arc,ABが
ステップ４２４で計算される。同様に、カウントがステ
ップ４２２で２に等しい場合には、第２ライン間電極電
圧Ｖ_arc,BCがステップ４２４で計算される。

【００３７】カウントがステップ４２２で３に等しいか
またはそれ以上の場合、プログラムフローは、ＤＳＰ４
１を使用して電流アナログチャネル上で連続離散フーリ
エ級数展開（ＲＤＦＳ）を計算するために、ただちにス
テップ４２６に進む。

【００３８】図示される実施の形態に従って、チャネル
３、４、および５は、それぞれ、さらに詳しく後述され
るように診断にも使用される相Ａ、相Ｂおよび相Ｃの一
次コイル電流に対応する。チャネル６は、アーク電気炉
一次コイルライン間電圧Ｖ_A _B,primに対応し、チャネル
７はアーク電気炉一次コイルライン間電圧Ｖ_BC,primに
相当し、チャネル８はアーク電気炉一次コイル電圧Ｖ
_CA,primに対応する。チャネル９、１０、１１は、アー
ク電気炉二次コイル側ライン仮想接地間電圧Ｖ_A, _sec、
Ｖ_B,sec、およびＶ_C,secを含む。

【００３９】アーク電気炉モデルを特定するためには、
前述した理由のために、２つのライン間電極アーク電圧
（Ｖ_arc,ABおよびＶ_arc,BC）上のＲＤＦＳだけが必要と
される。ただし、ここに開示される発明の成功したプロ
トタイプに従うと、ライン仮想接地間は、制御システム
の柔軟性に備えるために測定される、電気炉変圧器の二
次コイルでの接地電圧である。これによって、柔軟なイ
ンダクタンス変動のオンラインでのモニタが可能にな
る。ステップ４２８では、再び、カウントが１に等しい
のか、２に等しいのかの決定が下される。イエスである
場合には、Ｖ_arc, _ABおよびＶ_arc,BCの指数値が計算され
（ステップ４２９）、マイクロコントローラ４３に伝送
される（ステップ４３０）。

【００４０】指数値が、ライン間電極電圧のそれぞれに
印加されるＲＤＦＳの直流成分、実数部、および虚数部
から計算されると、他のいくつかのチャネルのＲＤＦＳ
が、有効電力／無効電力計算、ならびにソフトウェアベ
ースの保護および診断（例えば、ソフトウェアベースの
過負荷電流保護）に必要とされる。

【００４１】ステップ４３２では、カウント値が１５よ
り少ないか、または等しいのかに関する決定が下され
る。イエスである場合には、カウントは増分され（ステ
ップ４２０）、ステップ４１２から４３０で述べられる
ように、Ａ／Ｄ変換および指数値計算が次のチャネルで
実行される。前述したように、チャネル１４および１５
はスペアと見なされ、これらのチャネルに対応するアナ
ログ入力信号は存在しない。

【００４２】ステップ４３２で、カウントが１５より大
きいと決定されると、診断／保護が実行される（図１１
〜１３を参照のこと）。ステップ４３３では、診断／保
護に必要なデータがマイクロコントローラ４３に伝送さ
れ、カウントがゼロにリセットされ、ＤＳＰ４１とＡ／
Ｄ変換器４７の間のＳＳＩ通信がディスエーブルされ、
Ａ／Ｄ変換器４７のサンプリング／保持機能が再度イネ
ーブル（ｅｎａｂｌｅ）される。

【００４３】図５を見ると、マイクロコントローラ４３
によって実行されるゲートサブルーチンが詳細に説明さ
れる。プログラムフローは、ステップ５００で始まる。

【００４４】初期化および起動後（ステップ５０２）、
ライン間電圧の第１ゼロ交差（Ｖ_A _B,prim）が検出され
る（ステップ５０４）。図１０を簡単に見ると、前述さ
れたように、電源変圧器９Ａ、９Ｂの一次コイルの共通
結合点でのライン間電圧（Ｖ _AB,prim）の実際のゼロ交
差のπ／６後に発生する、第１ゼロ交差（ＺＣ）が図示
される。

【００４５】ステップ５０６では、図１０（ＺＣ）に図
示されるように、Ｖ_AB,primという次のゼロ交差が検出
される。

【００４６】ステップ５０８では、マイクロコントロー
ラ４３は、同期電圧信号Ｖ_AB,primの周期を計算し、図
１０の第２の線（Ｓ／Ｈ）で示されるように、適切なサ
ンプリング時間（つまり、６０ヘルツサイクルごとに３
２個のサンプル）を生成する。

【００４７】ステップ５１０では、マイクロコントロー
ラ４３は、指数値を受け取るためにＤＳＰ４１からの割
込みを待機する。いったん指数値が受け取られると（ス
テップ５１２）、ベースアドレスが、指数値からマイク
ロコントローラ４３によって形成され、内部ルックアッ
プテーブルから６つのサイリスタ遅延角度（α１−α
６）を検索するために使用される。

【００４８】ステップ５１４では、ゲートパターンが、
図１０の第３〜第８の線に図示されるように、受け取ら
れた遅延角度α１−α６に基づき修正される。ステップ
５１４に述べられるようなゲートパターンの修正は、図
９のゲートサブルーチンに述べられるような割込み駆動
である。

【００４９】ステップ５１６では、マイクロコントロー
ラ４３は、診断／保護データを受け取るために、ＤＳＰ
４１からのさらなる割込みを待機する。マイクロコント
ローラ４３がこのような割込みを受け取ると、プログラ
ムフローは、図１１、図１２、図１３に関してさらに詳
しく後述されるように、受け取られたデータに基づく診
断／保護に関するステップ５１８に分岐する。診断／保
護データがＤＳＰ４１から受け取られなかった場合に
は、プログラムフローは次のサンプリング周期を計算す
るためにステップ５０６に戻る。理解されるように、サ
ンプリング周期を頻繁に再計算し、指数値および遅延角
度の値を生成することによって、実時間予測式モデリン
グが、アーク電気炉内の正確なフリッカー低減を維持す
るために使用される。

【００５０】図９を参照すると、マイクロコントローラ
４３のゲートサブルーチンが描かれている。ステップ６
００で、サブルーチンに入る。遅延角度（α１−α６）
の内のどれかが低い場合、デジタル出力は「低α」で設
定される。

【００５１】遅延角度が、スタックの各サイリスタスイ
ッチ全体で最小の陽極陰極間電圧（Ｖ_AK）（約５００ボ
ルト）を測定するために必要な一定の遅延を下回る場
合、遅延角度は「低」と見なされる。この「低アルフ
ァ」を下回る遅延角度の場合、（後述される）サイリス
タ「ＡＣＬＣ素子故障」は無効にされ、ゲート信号は阻
止されないだろう。

【００５２】低遅延角度とは、ＡＣスイッチ１９がほと
んどオンのままであることを意味する。各サイリスタの
電圧が、ヒューズのとんだ（ｂｌｏｗｎ）素子に対する
保護のために連続して測定される。サイリスタのヒュー
ズがとぶと、短絡回路のように見える。したがって、「
低アルファ」状況が保護回路（図２２のゲートブロック
１１３０）に知らされない場合、ゲート信号は、故障に
関する間違った仮定のためにディスエーブルされるだろ
う。

【００５３】ステップ６２０では、新しいゲートパター
ンのパラメータが計算される（図１０を参照）。

【００５４】ステップ６３０では、ゲートパターンが、
新規ゲートパラメータに基づいて実現される。ゲートパ
ターンのパラメータは図１０に定義され、６個の遅延角
度（α１、α６）、ライン上で計算されたシステム周波
数、（ソフトウェアベースのオンライン位相同期ループ
によってオンライン上で発生する）オンライン適応サン
プル・保持（Ｓ／Ｈ）サンプリング信号を含む。

【００５５】ステップ６４０では、マイクロコントロー
ラ４３が、グローバル故障フラグがセットされているか
どうかを決定する。フラグがセットされている場合、ゲ
ートパターンがディスエーブルされ（ステップ６５
０）、２０アーク電気炉オペレータに、コントローラモ
ード信号の更新によって知らされる（ステップ６６
０）。

【００５６】サブルーチン割込みからステップ６７０に
戻る。

【００５７】図１１、図１２、および図１３は、簡単に
前述されたように、システム動作情報を更新するオペレ
ータインタフェースソフトウェアのＰＣ側符号を示す。
オペレータインタフェース診断／保護サブルーチンはス
テップ８００で開始する。

【００５８】初期化および起動後（ステップ８０２）、
システムは、任意のキーが押され、その後にキャリッジ
リターンが続けて押されたかどうかを決定する（ステッ
プ８０４）。このループは、キーが押されたようなとき
まで続行する。

【００５９】ステップ８０６では、「Ｍ」キーが押され
た場合、テーブルＡ( 表１）に示されるように、プログ
ラムフローがマスタウィンドウに進む（ステップ８０
８）。

【００６０】

【表1 】

【００６１】それ以外の場合、システムは、「Ｈ」キー
または「ＭＨ」キーが押されたのかを決定する。イエス
の場合、プログラムフローが、テーブルＢ( 表2 ）に示
されるように、ヘルプサブウィンドウ（ステップ８１
２）に移動する。

【００６２】

【表２】

【００６３】それ以外の場合、システムは、「Ｓ」キー
または「ＭＳ」キーが押されたのかを決定する。イエス
の場合、プログラムフローは、テーブルＣ( 表3 ）に示
されるように、システムステータスサブウィンドウ（ス
テップ８１６）に進む。

【００６４】

【表３】

【００６５】それ以外の場合、システムは、「Ｆ」キー
または「ＭＦ」キーが押されたのかを決定する。イエス
の場合、プログラムフローは、テーブルＤ( 表４）に示
されるように、故障サブウィンドウに進む（ステップ８
２０）。

【００６６】

【表４】

【００６７】それ以外の場合、システムは、「Ａ」キー
または「ＭＡ」キーが押されたのかどうかを決定する。
（ここに提示されるサブウィンドウに示される状態は例
にすぎず、通常の動作では、典型的には警報は発生しな
いことに注意する必要があるが）イエスの場合、プログ
ラムフローは、テーブルＥ( 表5 ）に示されるように、
警報サブウィンドウに進む（ステップ８２４）。

【００６８】

【表５】

【００６９】それ以外の場合、プログラムは、「Ｄ」キ
ーまたは「ＭＤ」キーが押されたかどうかを決定する。
イエスの場合、プログラムフローは、テーブルＦ( 表6
）に示されるように、データロギングウィンドウに進
む（ステップ８２８）。

【００７０】

【表６】

【００７１】それ以外の場合、システムは、「Ｅ」キー
または「ＭＥ」キーが押されたかどうかを決定する。イ
エスの場合、プログラムフローは、テーブルＧ( 表７）
に示されるように、エラーサブウィンドウに進む（ステ
ップ８３２）。

【００７２】

【表７】

【００７３】それ以外の場合、システムは、「Ｐ」キー
または「ＭＰ」キーが押されたかどうかを決定する（図
１２のステップ８３４）。イエスの場合、フローは、テ
ーブルＨ( 表８）に示されるように、電力回路構成サブ
ウィンドウに進む（ステップ８３６）。

【００７４】

【表８】

【００７５】それ以外の場合、システムは「Ｗ」キーま
たは「ＭＷ」キーが押されたのかどうかを決定する。イ
エスの場合、テーブルＩ( 表９）に示されるように、プ
ログラムフローは配線システムサブウィンドウに移動す
る（ステップ８４０）。

【００７６】

【表９】

【００７７】それ以外の場合、システムは「Ｃ」キーま
たは「ＭＣ」キーが押されたのかどうかを決定する。イ
エスの場合、プログラムフローは、テーブルＪ( 表１
０）に示されるように、計算サブウィンドウに進む（ス
テップ８４４）。

【００７８】

【表１０】

【００７９】それ以外の場合、システムは「Ｒ」キーま
たは「ＭＲ」キーが押されたかどうかを決定する。イエ
スの場合、システムはユーザのパスワードを要求する
（ステップ８４８）。パスワードが無効であると、シス
テムはパスワードに対する要求を繰り返す（ステップ８
４８）。パスワードが有効であると、プログラムフロー
は、テーブルＫ( 表１１）に示されるように、リセット
／セットアップサブウィンドウに進む（ステップ８５
２）。

【００８０】

【表１１】

【００８１】システムハードウェアおよびソフトウェア
の初期化は、一連のさらなるサブウィンドウ（簡略にす
るために、図８では図示されていない）を使用して実行
される。

【００８２】適合キーエントリのどれも押されなかった
場合（つまり、ステップ８４６での「Ｎ」の決定）に
は、システムは「間違った選択」メッセージを印刷し、
有効な選択についてオペレータに知らせ、その後でキー
ボードポーリングモードに戻る（ステップ８５４）。

【００８３】簡単に前述されたように、チャネル３−１
４は、本発明に従ったコントローラのオペレータ診断お
よび保護に使用される。

【００８４】提供される保護には以下の２つのレベルが
ある。（１）結線による保護、および（２）プロセッサ
ベースモニタおよび保護。

【００８５】結線による保護は、各スイッチスタック
（つまりサイリスタ１９）上での過剰なピーク電圧、Ａ
Ｃ切換えサイリスタを通る過電流、避雷器伝導、ＳＣＲ
故障、および過剰な接地電流を検出するために提供され
る。

【００８６】各ラインスイッチ全体でのピーク電圧およ
びＡＣ切換えサイリスタを通るピークライン電流は、ハ
ードウェア保護基板によってモニタされる。相ごとに２
つ以上のスイッチが短絡すると、ＳＣＲ故障が検出さ
れ、ゲート信号（ｇ１−ｇ６）が保護基板によってディ
スエーブルされる。最小遅延角度での動作が検出され、
故障ＳＣＲは、このような間隔の間に（図２２を参照し
て後述されるゲート回路１１３０を介して）ディスエー
ブルされる。

【００８７】プロセッサベース診断／保護は、ステータ
ス信号および他の低速信号に使用される。以下に示す信
号は、診断／保護のためにマイクロコントローラ４３に
よって使用され、ＡＣＬＣ９０３（図１７）が、三相４
６ｋＶスイッチ、補助カード、および光ファイバパネル
を含むＡＣラインコントローラを示す。本発明のスマー
ト予測式ラインコントローラ（ＳＰＬＣ）は、ＡＣＬＣ
９０３および中央コントローラ９００（図１４）、冷却
装置９０１（図１７）、計器などを含む。ａ）ＬＡＳＣＯオーケー（進め）信号ｂ）ＡＣＬＣオーケー信号（精密コントローラ内部のイ
ンターロックの合計）ｃ）（長い周期に渡る）ＡＣスイッチ過電流ｄ）ＡＣスイッチ過電圧ステータスｅ）冷却装置オーケー信号ｆ）局所素子警報（Ｌｏｃａｌｄｅｖｉｃｅａｌａ
ｒｍ）ｇ）局所素子故障（Ｌｏｃａｌｄｅｖｉｃｅｆａｕ
ｌｔ）ｈ）接地故障ステータスｉ）ＡＣ交換ピーク電流ステータスｊ）切断スイッチステータス信号ｋ）避雷器ステータス

【００８８】以上の信号およびその結果のプロセッサベ
ースのモニタおよび保護は、以下のように説明される。ａ）Ｌａｓｃｏオーケー（進め）信号この信号（図１５、２４）がアーク電気炉から受信さ
れ、ＳＰＬＣがオンになっている場合はゲート信号をイ
ネーブルするために使用される。ｂ）ＡＣＬＣオーケー信号この信号は、冷却装置９０１を介してＡＣラインコント
ローラ（ＡＣＬＣ）９０３から中央コントローラ９００
によって受信され、ＡＣＬＣ保護システムがオーケーで
はない場合に、ゲート信号をディスエーブルするために
使用される。ｃ）ＡＣスイッチ過電流すべてのＡＣスイッチ１９を通る過電流は、時間に対し
てモニタされる。一定の規模の過電流が、その過電流に
見越される対応する最大時間以上検出されると、ゲート
信号はディスエーブルされる（図２６を参照のこと）。ｄ）ＡＣスイッチ過電圧ステータス相ごとのＡＣ切換えサイリスタ１９のいづれかでの過電
圧に対する局所的な結線による保護（図１９〜２７を参
照のこと）。ｅ）冷却装置オーケー信号オーケー信号（図１７）は、保護／診断のために冷却装
置９０１から中央コントローラ９００に送られる。さら
に特定すると、中央コントローラに送信される「冷却装
置警報」信号および「冷却装置故障」信号はフェイルセ
ーフ機構であるように設計されている。つまり、それら
のいづれも表明されない場合、冷却装置はＯＫである
（つまり、冷却装置オーケー信号）。ｆ）ＡＣＬＣ素子警報サイリスタ１９のどれかが故障している場合、警報信号
がマイクロコントローラ４３に送信される（つまり、Ａ
ＣＬＣ素子警報は、図２２および図２６に図示されるよ
うに、ゲートカード１１３０によって受信される光ファ
イバ−信号である）。ｇ）ＡＣＬＣ素子故障相ごとに２つ以上のサイリスタ１９が故障すると、故障
信号がマイクロコントローラ４３に送信される。このよ
うな故障が発生すると、ゲート信号はディスエーブルさ
れる（つまり、ＡＣＬＣ素子故障は、図２２および図２
６に図示されるように、ゲートカード１１３０によって
受信される光ファイバー信号である）。ｈ）接地故障ステータス３つのライン電流の合計は、つねにゼロに等しくなけれ
ばならない。この条件が満たされないと、接地故障が検
出され、これのステータスが、図２２に図示されるよう
に、保護／診断のために中央コントローラ９００に送信
される。ｉ）ＡＣスイッチピーク電流ステータスゲート信号がＡＣＬＣを通る過剰なピーク電流のために
ディスエーブルされると、ステータス信号が、図２２に
「ピーク電流（１５Ｖ）」として図示されるように、診
断のためにプロセッサ９００に送信される。ｊ）切断スイッチステータス信号図１に示された切断スイッチのステータスが、図１５お
よび図２７に図示されるように、モニタされる。特に、
スイッチ４、６、および１０は、どの変圧器（９Ａまた
は９Ｂ）が電力を炉に給電しているのかを決定するため
に使用される。ｋ）避雷器ステータス避雷器２０，２２または２４の内のどれかが通電してい
るか、あるいは通電しそうな場合、作動信号がディスエ
ーブルされなければならず、３つのＣＴが避雷器電流を
測定するために使用され、局所的な結線による保護回路
がディスエーブル信号をＡＣラインコントローラに送信
する。ステータス信号が、診断のために中央コントロー
ラ９００に送信される。中央コントローラの詳細は、図
１９〜２７に提供される。避雷器故障信号は、ゲート回
路１１３０およびシリアルＩ／Ｏを通り抜け、マイクロ
コントローラ４３まで伝わる。

【００８９】このようにして、本発明に従ってシステム
の動作および構造を説明したが、最良モードの実施の簡
単な説明を、図１４〜３９を参照して以下に示す。

【００９０】本発明に従った制御回路の基本ブロック図
は、図１４に示される。中央制御回路の基本動作原則
は、以下に簡略に説明される。その後で、制御回路ハー
ドウェアのさまざまなセクションが特定され、簡略に説
明される。

【００９１】中央コントローラ回路９００は、順番に以
下の機能を実行し、アーク電気炉内でのライン電流を調
節する。１．Ｉ／Ｏインタフェース２．デジタル信号処理３．アーク電気炉モデルの予測４．限界条件および診断５．ゲート信号の生成６．光ファイバー送信および受信

【００９２】Ｉ／Ｏインタフェースの機能性は、起動／
停止シーケンス、アーク電気炉モデル診断および保護の
オンライン予測、電気炉変圧器３９の線形性のモニタ、
およびＡＣＬＣ９０３の同期を順序正しく達成するため
の、中央コントローラ９００によって提供される。

【００９３】ＡＣＬＣ９０３のデジタル信号処理の機能
性は、詳細に前述されたように、選択された入力信号に
関する離散フーリエ解析を達成するために使用され、ア
ーク電気炉モデルパラメータを決定する。この情報か
ら、炉に対する力率および有効電力と無効電力の入力も
計算される。

【００９４】デジタル信号処理機能によって予測される
アーク電気炉パラメータが、アーク電気炉ライン電流を
調節するために必要とされる遅延角度にアクセスするた
めに使用される。これらの遅延角度は、前述されたよう
に、事前に計算され、ルックアップテーブル内に記憶さ
れる。遅延角度は、ＡＣサイリスタＱ１−Ｑ６への実時
間ゲートパターンを生成するためにＡＣＬＣ９０３のマ
イクロコントローラ４３内で使用される。

【００９５】それから、前述されたように、計算された
遅延角度の必要なオーバーライドがあるかどうか、限度
条件および診断がチェックされる。

【００９６】光ファイバーゲートインタフェース基板９
０２は、ＳＣＲゲート信号を、コンピュータ室から最高
１２００フィート離れている可能性がある、ＡＣスイッ
チ室内のサイリスタＱ１−Ｑ６に転送するために使用さ
れる。光ファイバーゲートインタフェース基板９０２
は、光ファイバーパッチパネル９０４（図３４）を介し
て、中央コントローラから信号を受信する。光ファイバ
ーゲートインタフェース基板９０２は、並列接続された
サイリスタＱ１およびＱ４（第２および第３送信／受信
回路は、それぞれゲートサイリスタＱ３、Ｑ６、および
Ｑ５、Ｑ２に対して同一である）に対する適切なゲート
信号を生成するために、３つの送信機／受信機回路、図
１８に図示されている代表的な送信／受信回路を含む。

【００９７】避雷器故障検出回路および過電流検出回路
９０６および９０８は、本発明の診断・保護機能に関連
して前述されたように、ＡＣスイッチ過電流および避雷
器検出を達成するために提供される。

【００９８】中央コントローラ９００に対するアナログ
信号入力および制御信号入力は、それぞれ、中央コント
ローラアナログ端末ブロック９１０および中央コントロ
ーラ制御信号端末ブロック９１２を介して提供される。
中央コントローラアナログ信号端末ブロック９１０は、
アナログ電圧分離ブロック９０５を介して中央コントロ
ーラ９００に接続され、図３５〜３８を参照してさらに
詳細に図示される。中央コントローラ２５制御信号端末
ブロック９１２は、図３９参照してさらに詳細に図示さ
れる。

【００９９】前述されたように、制御回路の追加機能
が、図１９〜３３を参照してさらに詳細に示される。制
御ハードウェアは、（図３３を参照して詳細に示され
る）ＶＭＥバックプレーン１１０２に基礎を置いてい
る。３８６パーソナルコンピュータ１１００は、直接、
ＶＭＥバックプレーン１１０２に差し込まれる。３８６
ＰＣ１１００は、マスタコントローラとして機能する。
第２プロセッサ基板は、スイッチゲート信号を生成する
ために、ＭＣ６８３３２マイクロコントローラ４３の制
御下で実装される。マイクロコントローラ４３は、前述
された制御アルゴリズムに必要とされるアナログ信号を
処理する、ＤＳＰ４１を収容するＤＳＰ５６００１ドー
ターボードを有する。アナログ信号は、最初は、アナロ
グ信号調整回路１１０４を介して受信され、Ａ／Ｄ変換
器４７を具備するアナログインタフェース１１０６に印
加される。アナログ信号調整回路１１０４およびアナロ
グインタフェース１１０６は、図２８から３２を参照し
てさらに詳細に図示される。

【０１００】さらに詳細に後述されるように、汎用シス
テム制御および保護Ｉ／Ｏに使用される３つのＶＭＥ
Ｉ／Ｏ基板がある。

【０１０１】前述されたように、図３３はバックプレー
ン１１０２のスロットの配置を示す。ＶＭＥバックプレ
ーン１１０２は２つの基板を備える。１つの基板はコネ
クタ用に使用される（この基板には標準ＶＭＥＰＩコ
ネクタの２０個のスロットがある）。第２の基板は、Ｐ
２コネクタ用のカスタム基板である。この基板には１８
個のスロットがあり、スロットの内の６個はＶＳＢ／拡
張ＶＭＥスロットであり、１２個のスロットは未接続で
ある。これらの余分の１２個のスロットは、バックプレ
ーンを通して外部信号を受信するＩ／Ｏ基板に使用され
る。

【０１０２】３８６ＰＣ１１００は、オペレータインタ
フェース、システム制御およびデバッグを提供する。こ
のＰＣは、ＶＧＡコントローラ１１０８、キーボード入
力１１１０、シリアルポート１１１６、およびプリンタ
１１１８とをともなう標準形態で構成される。ＶＧＡモ
ニタ１１０８およびキーボード１１１０を通して、シス
テムの動作状態がオペレータによって観察、修正するこ
とができる。ステータス信号および保護信号は、ＶＭＥ
Ｉ／Ｏ基板１１２０、１１２２、および１１２４を通
してＰＣ１１００に結合される。処理済みのデータ信号
（例えば、アーク電圧および電流）は、マイクロコント
ローラ４３によってＶＭＥバックプレーン１１０２上で
ＰＣ１１００に通信される。アルファルックアップテー
ブルは、ハードドライブ１１１２上に記憶され、ＰＣ１
１００がこのテーブルを電源投入時にＲＡＭメモリ１１
２６にロードする。したがって、マイクロコントローラ
４３は、ＶＭＥバス１１０２を通して直接的にこのＲＡ
Ｍベースのルックアップテーブルにアクセスすることが
できる。

【０１０３】ソフトウェア制御下で使用されるＭＣ６８
３３２Ｉ／Ｏポートを含む、ＶＭＥバックプレーン１
１０２に接続される５つの汎用Ｉ／Ｏ基板がある。これ
らの基板は、システム制御とステータスＩ／Ｏ、および
相対的に低速の診断／保護信号のすべて（つまり、１０
ミリ秒より長い周期の信号）を処理する。簡単に前述さ
れたように、信号調整基板１１０４は、Ｉ／Ｏ基板に印
加される前にアナログ信号を調整する。

【０１０４】ハードウェア保護基板１１３１は、ＡＣＬ
Ｃに以下の結線による保護を提供する。・任意のスイッチスタックでの過剰なピーク電圧・ＡＣスイッチ１９を通る過剰なピーク電流・接地故障

【０１０５】ピーク電圧保護のため、最初は、各スイッ
チスタックでの相あたり電圧が、陽極電圧（ＶＰＡ、Ｖ
ＰＢ、ＶＰＣ）を陰極電圧（ＶＫ１、ＶＫ２、ＶＫ３）
から差し引くことによって計算される。それから、これ
らの差異は、調節可能な電位差計Ｐ２によって制御する
ことができる事前に設定された限度と比較される。

【０１０６】ピーク電流保護のためには、ライン電流
が、さらなる調整可能な電位差計Ｐ１によって制御する
ことができる事前に設定された限度に比較される。

【０１０７】接地故障信号は、三相精密電流（ＩＡＬ、
ＩＢＬ、ＩＣＬ）の合計を、追加の調整可能な電位差計
Ｐ３によって制御することができる事前に設定された限
度と比較することによって生成される。

【０１０８】これらの比較のすべては、アナログｏｐ−
アンプ（Ｕ８、Ｕ９、Ｕ１１，Ｕ１２）を使用して達成
される。Ｒ−Ｓラッチ（Ｕ１４，Ｕ１６）は、コンパレ
ータ出力信号をデジタル信号Ｖｐｅａｋ、Ｉｐｅａｋ、
およびＧＮＤＦＬＴに波形整形するために利用される。
これらの信号は、それらが、ゲート信号をオンにするの
か、オフにするのかを決定するために（他の診断信号と
ともに）使用されるゲート光ファイバー基板１１３０に
送信される。

【０１０９】これらの出力信号は、結線による回路を通
して生成されるため、保護処置は迅速に講じることがで
きる。

【０１１０】ハードウェア保護基板１１３１は、デジタ
ル出力基板１１２０から２つのデジタル信号ＲＳＴおよ
びＥＭＳＴも受信する。リセット信号ＲＳＴは、コンパ
レータ出力のすべてを上書きし、Ｖｐｅａｋ信号とＩｐ
ｅａｋ信号、およびＧＮＤＦＬＴ信号を低論理レベルに
リセットする。緊急停止信号ＥＭＳＴは、ゲート光ファ
イバー基板１１３０までこの基板を通り抜ける。

【０１１１】さらに詳しく前述され、図２１および２２
に図示されたように、マイクロコントローラ４３および
ＤＳＰ４１は、ＶＭＥバス１１０２に接続される。マイ
クロコントローラ４３は、実時間制御を実行し、必要と
されるスイッチゲート信号を生成するが、ＤＳＰ４１は
アナログフィードバック信号を前処理する。５００マイ
クロ秒ごとに、ＤＳＰ４１はマイクロコントローラ４３
に対し新規データを生成する。マイクロコントローラ４
３は、この情報を使用し、ＲＡＭメモリ１１２６に記憶
されるルックアップテーブルから必要とされる遅延角度
を取得し、それによってゲート回路１１３０を介してス
イッチゲートパターンを更新する。好ましい実施の形態
は、ルックアップテーブルを記憶するために別個のメモ
リ基板１１２６を利用するが、マイクロコントローラ４
３（ＭＣ６８３３２）は、小さなルックアップテーブル
を処理することができる２ＭＢ二重ポート付きＤＲＡＭ
を実装している。

【０１１２】再び図２８〜３２を見ると、アナログイン
タフェース１１０６およびアナログ信号調整装置１１０
４の構造が示されている。１７個のアナログ入力信号
が、アナログ信号調整基板１１０４によって受信され、
その内の１６個は測定チャネルであり、１個は同期信号
（一次コイル２３０ｋＶ電圧）を提供するものである。
同期信号はフィルタリングされ、ゼロ交差回路１２０１
（図２８）を介して、直接マイクロコントローラ４３に
伝送される。マイクロコントローラ４３は、図８〜１０
を参照してさらに詳しく前述されたように、ライン周波
数を測定し、ライン周波数の正確に３２分の１の信号を
返す。前述されたように、同期信号はデータ収集のタイ
ミングを制御する。アナログ基板１１０４は、１６個の
サンプリング・保持回路１２００Ａ−１２００Ｄ（図３
１、３２）を有し、チャネル内にスキューがないことを
確実にする。測定済みの各チャネルは、３００ヘルツと
いうフィルタカットオフ周波数の、５次ベッセル低域通
過フィルターを実装するために、アンチエイリアシング
フィルター（ａｎｔｉ−ａｌｉａｓｉｎｇｆｉｌｔｅ
ｒ）１２０２Ａ−１２０２Ｄを有する。サンプリング・
保持回路１２００Ａ−１２００Ｄは、リボンケーブルコ
ネクタ１２０３（図２８、２９）を介してフィルター１
２０２Ａ−１２０２Ｄに接続される。

【０１１３】Ａ／Ｄ変換器４７は、２つの１４ビット直
列Ａ／Ｄ変換器４７Ａと４７Ｄとして実現される。各Ａ
／Ｄ変換器は、チャネルの連続スキャニングを強制す
る、外部８チャネルマルチプレクサ（ｍｕｌｔｉｐｌｅ
ｘｅｒ）（１２０６Ａおよび１２０６Ｂ）（図３１、３
２）を有する。マルチプレクサ１２０６Ａおよび１２０
６Ｂ用のライン選択制御信号は、プログラマブルアレイ
ロジック（ＰＡＬ）１２０８（図２８）を介して生成さ
れる。マルチプレクサのそれぞれは、２２４マイクロ秒
という総変換時間の間、変換のために１４マイクロ秒を
必要とする。各チャネルが変換されるに従って、結果は
ＤＳＰ４１に送信される。ＤＳＰ４１は、計算更新が、
最後のチャネルが変換を終了してから１４マイクロ秒以
内に完了するように、Ａ／Ｄ変換と並列で継続中の計算
を実行する。

【０１１４】ゲートインタフェース基板１１３０（図２
２）は、マイクロコントローラ４３から論理レベルゲー
ト信号を受信し、６個の光ファイバーゲートファイン
（ｆｉｎｅｓ）を、ＡＣＬＣおよび図３４に図示される
コントローラ光ファイバーパ値パネル経由で駆動する。

【０１１５】データロギングシステム１１３２（図１
９）は、１６チャネルをモニタするという高速データロ
ギング要件を満たすために、データロギング用のハード
ディスク（５２０ＭＢ）付きの４８６型コンピュータ、
およびデータ取得用の別個のＡ／Ｄ基板を含む、ラック
マウント型フォーマットで具備される。データロギング
システムへの入力／出力は、ＢＮＣコネクタ１１３３
（図２５）によって提供される。完全な熱サイクルの
間、１６個のアナログ信号のすべては、後で任意のデー
タロギング目的のために使用することができるハードデ
ィスク上にデジタルで記憶することができる。また、こ
の記憶データは、故障信号の前にあらゆる問題点の原因
を分析するために有効なツールとなる。

【０１１６】２７０ＭＢの取外し可能ハードディスクが
データロギングシステムに具備され、アーク電気炉の連
続熱サイクルの間で使用可能な５−１０分という時間の
間の熱サイクルの非常に高速なバックアップを可能にす
る。

【０１１７】当業者は、そのすべてがここに添付される
請求項によって定められるように、本発明の領分および
範囲内にあると考えられる、それ以外の変化および代替
実施の形態を考えることがあるだろう。

【図面の簡単な説明】

実施の形態の詳細な説明は、以下の図面に関してここに
提供される。

【図１】図１は、本発明に従って予測式ラインコントロ
ーラを含むように修正されたアーク電気炉の概略図であ
る。

【図２】図２は、本発明に従って予測式ラインコントロ
ーラを含むように修正されたアーク電気炉の概略図であ
る。

【図３】図３は、本発明に従って予測式ラインコントロ
ーラを含むように修正されたアーク電気炉の概略図であ
る。

【図４】図４は、図１〜３に図示される電気炉変圧器の
一次コイル側面および二次コイル側面のアナログ信号調
整を示すブロック図である。

【図５】図５は、好ましい実施の形態に従ったラインコ
ントローラのデジタル信号処理装置およびマイクロコン
トローラのブロック図である。

【図６】図６は、図５のデジタル信号プロセッサの動作
を示すフローチャートである。

【図７】図７は、図５のデジタル信号プロセッサの動作
を示すフローチャートである。

【図８】図８は、図５のマイクロコンピュータの動作を
示すフローチャートである。

【図９】図９は、図８のマイクロコントローラフローチ
ャート用ゲート制御サブルーチンである。

【図１０】図１０は、好ましい実施の形態のラインコン
トローラのサイリスタゲート信号のタイミングを示すゲ
ート信号タイミング図である。

【図１１】図１1 は、好ましい実施の形態に従った診断
／保護動作を示すフローチャートである。

【図１２】図１2 は、好ましい実施の形態に従った診断
／保護動作を示すフローチャートである。

【図１３】図１３は、好ましい実施の形態に従った診断
／保護動作を示すフローチャートである。

【図１４】図１４は、好ましい実施の形態に従ったライ
ンコントローラのシステム制御インタフェースブロック
図である。

【図１５】図１５は、好ましい実施の形態に従ったライ
ンコントローラのシステム制御インタフェースブロック
図である。

【図１６】図１６は、好ましい実施の形態に従ったライ
ンコントローラのシステム制御インタフェースブロック
図である。

【図１７】図１７は、好ましい実施の形態に従ったライ
ンコントローラのシステム制御インタフェースブロック
図である。

【図１８】図１８は、好ましい実施の形態に従ったライ
ンコントローラ送信機受信機概略図である。

【図１９】図１９は、好ましい実施の形態に従ったライ
ンコントローラの中央コントローラのブロック図であ
る。

【図２０】図２０は、好ましい実施の形態に従ったライ
ンコントローラの中央コントローラのブロック図であ
る。

【図２１】図２１は、好ましい実施の形態に従ったライ
ンコントローラの中央コントローラのブロック図であ
る。

【図２２】図２２は、好ましい実施の形態に従ったライ
ンコントローラの中央コントローラのブロック図であ
る。

【図２３】図２３は、好ましい実施の形態に従ったライ
ンコントローラの中央コントローラのブロック図であ
る。

【図２４】図２４は、好ましい実施の形態に従ったライ
ンコントローラの中央コントローラのブロック図であ
る。

【図２５】図２５は、好ましい実施の形態に従ったライ
ンコントローラの中央コントローラのブロック図であ
る。

【図２６】図２６は、好ましい実施の形態に従ったライ
ンコントローラの中央コントローラのブロック図であ
る。

【図２７】図27は、好ましい実施の形態に従ったライン
コントローラの中央コントローラのブロック図である。

【図２８】図２８は、好ましい実施の形態に従ったアナ
ログインタフェースブロック図である。

【図２９】図２９は、好ましい実施の形態に従ったアナ
ログインタフェースブロック図である。

【図３０】図３０は、好ましい実施の形態に従ったアナ
ログインタフェースブロック図である。

【図３１】図３１は、好ましい実施の形態に従ったアナ
ログインタフェースブロック図である。

【図３２】図３２は、好ましい実施の形態に従ったアナ
ログインタフェースブロック図である。

【図３３】図３３は、好ましい実施の形態に従ったＶＭ
Ｅ背面概略図である。

【図３４】図３４は、好ましい実施の形態に従った予測
式ラインコントローラのＡＣラインコントローラおよび
中央コントローラ光ファイバパッチパネルを示す。

【図３５】図３５は、好ましい実施の形態に従ったライ
ンコントローラの中央コントローラアナログ信号端末ブ
ロックを示す。

【図３６】図３６は、好ましい実施の形態に従ったライ
ンコントローラの中央コントローラアナログ信号端末ブ
ロックを示す。

【図３７】図３７は、好ましい実施の形態に従ったライ
ンコントローラの中央コントローラアナログ信号端末ブ
ロックを示す。

【図３８】図３８は、好ましい実施の形態に従ったライ
ンコントローラの中央コントローラアナログ信号端末ブ
ロックを示す。

【図３９】図３９は、好ましい実施の形態に従ったライ
ンコントローラの中央制御信号端末ブロックを示す。

【図４０】図４０は、図１、図２、および図３の関係性
を示すブロック図である。

【図４１】図４１は、図１４、図１５、図１６および図
１７の関係性を示すブロック図である。

【図４２】図４２は、図１９、図２０、図２１，図２
２、図２３、図２４、図２５、図２６、図２７、および
図２８の関係性を示すブロック図である。

【図４３】図４３は、図２８、図２９、図３０、図３１
および図３２の関係性を示すブロック図である。

【図４４】図４４は、図３５、図３６、図３７および図
３８の関係性を示すブロック図である。

───────────────────────────────────────────────────── フロントページの続き (71)出願人 599020140 835 ＨａｒｒｉｎｇｔｏｎＣｏｕｒｔＢｕｒｌｉｎｇｔｏｎ，ＯｎｔａｒｉｏＣａｎａｄａＬ７Ｎ３Ｐ３ (72)発明者ハッサンアリコジョリカナダ国Ｍ８Ｚ２Ｈ７オンタリオ州エトビコークアンブルサイドアベニュー 44 Ｆターム(参考） 3K084 AA02 AA05 AA16 BA04 BA07 BB03 BB08 BC09 BE04 BE08 4K063 AA04 AA12 BA02 BA03 CA01 FA53 FA72 FA78

Claims

【特許請求の範囲】

【請求項１】少なくとも１つの電圧を少なくとも１つ
の電極に印加するための電源を有し、前記電極が金属を
受け入れるための接地されたコンテナから離間してお
り、前記電圧を前記電極に印加することにより、前記電
極と、前記金属を溶解するための前記コンテナとの間に
電気アークを生じるアーク電気炉内において、ａ）前記電源と前記電極の中間にある複数のスイッチ
と、ｂ）前記電圧をモニタし、そのシステムモデルを生成
し、それに応じて複数のゲート信号を生成し、前記複数
のスイッチに印加するための中央コントローラであっ
て、前記ゲート信号が、前記モデルに基づいてそれぞれ
の所定量だけ、遅延されて前記アーク電気炉内でのフリ
ッカーを低減するように、前記複数のスイッチに、前記
モデルに従って前記電圧をゲート制御させる中央コント
ローラと、を備え、前記中央コントローラが、ｉ）前記電圧に関する周波数領域分析を実行するための
信号プロセッサと、およびｉｉ）前記ゲート信号を前記分析から生成するための前
記信号プロセッサに結合されたマイクロコントローラ
と、を備える、予測式ラインコントローラ。
【請求項２】前記中央コントローラが、さらに、ｉｉｉ）前記電圧をデジタル化するためのアナログ／デ
ジタル変換器と、を備え、前記信号プロセッサが、直流成分、その実数部および虚
数部を生成するためのデジタル化された電圧上で連続離
散フーリエ級数展開を実行し、前記直流成分、実数部お
よび虚数部に基づいて指数値を生成するための前記アナ
ログ／デジタル変換器に結合されたデジタル信号プロセ
ッサを備え、前記マイクロコントローラが前記指数値に
応じて前記ゲート信号を生成する、請求項１記載の予測
式ラインコントローラ。
【請求項３】前記デジタル信号プロセッサが、さら
に、前記連続離散フーリエ級数展開を実行するためのデ
ジタルフィルタ、および前記指数値を生成するための指
数計算機を備える、請求項２記載の予測式ラインコント
ローラ。
【請求項４】前記マイクロコントローラが、さらに、
前記それぞれの所定量だけ、前記ゲート信号を遅延させ
るための遅延角度の値を記憶するためのメモリを備え、
前記遅延角度の値が前記指数値によって前記メモリ内で
アドレス指定される、請求項２記載の予測式ラインコン
トローラ。
【請求項５】前記複数のスイッチが複数のサイリスタ
を備える、請求項１記載の予測式ラインコントローラ。
【請求項６】前記複数のサイリスタが、反対極性の対
として配列され、前記対のそれぞれが前記電圧の３つの
相の内の１つに対応する、請求項５記載の予測式ライン
コントローラ。
【請求項７】ａ）三相電源と、ｂ）前記三相電源のそれぞれの相に接続される３つの反
対極性対のサイリスタと、ｃ）一次コイル巻き線および二次コイル巻き線を有する
電気炉変圧器であって、前記一次コイル巻き線が前記３
つの反対極性対のサイリスタに接続される電気炉変圧器
と、ｄ）前記二次コイル巻き線に接続される３つの電極と、ｅ）金属を受け入れるための接地されたコンテナであっ
て、前記電極が前記コンテナ内に配置され、そこから離
間され、それによって前記電源からの前記電極への電力
の印加により、前記電極のそれぞれと前記金属を溶解す
るための前記コンテナの間にそれぞれの電気アークを発
生させる接地されたコンテナと、およびｆ）所定のライン電流および電圧を前記電気炉変圧器に
向かい合う側でモニタし、それに応じて、前記アーク電
気炉内のフリッカーを低減させるように所定時間に前記
サイリスタの対応するものを作動させるために所定のゲ
ート信号を生成するための予測式ラインコントローラ
と、を備え、前記予測式ラインコントローラが、ｉ）前記ライン電流および前記電圧に関する周波数領域
分析を実行するための信号プロセッサと、ｉｉ）前記分析から前記ゲート信号を生成するための前
記信号プロセッサに結合されたマイクロコントローラ
と、を備える、アーク電気炉。
【請求項８】前記所定ライン電流および電圧が、前記
３つの電極のそれぞれでのライン仮想接地間電圧、前記
一次コイル巻き線のそれぞれを流れるライン電流、前記
３つの一次コイル巻き線全体でのライン間電圧、および
前記二次コイル巻き線のそれぞれでのライン仮想接地間
電圧を含む、請求項７記載のアーク電気炉。
【請求項９】前記予測式ラインコントローラが、さら
に、前記コントローラの同期のために前記一次コイルラ
イン間電圧の１つをモニタする、請求項８記載のアーク
電気炉。
【請求項１０】前記予測式ラインコントローラが、さ
らに、ｉｉｉ）前記ライン電流および前記電圧をデジタル化す
るためのアナログ／デジタル変換器と、を備え、前記信号プロセッサが、直流成分、その実数部および虚
数部を生成するためにデジタル化されたライン電流およ
び電圧上で連続離散フーリエ級数展開を実行し、前記直
流成分、実数部および虚数部に基づいて指数値を生成す
るための前記アナログ／デジタル変換器に結合されたデ
ジタル信号プロセッサを備え、前記マイクロコントロー
ラが、前記指数値に基づき対応する遅延角度を求め、前
記遅延角度を持った前記ゲート信号を生成する、請求項
７記載のアーク電気炉。
【請求項１１】三相電力を３つのそれぞれの電極に印
加するための電源を有し、前記電極が金属を受け入れる
ための接地されたコンテナから離間しており、前記電力
を前記電極に印加すると、前記電極と、前記金属を溶解
するための前記コンテナとの間で電気アークを発生させ
るアーク電気炉において、ａ）前記電源により生じる１つのライン間電圧の周期を
計算するステップと、ｂ）前記周期から複数のサンプリング点を生成するステ
ップと、ｃ）前記サンプリング点のそれぞれ１つに対して、前記
スイッチと前記電極の中間にある所定のライン電流およ
び電圧を同時にサンプリングし、保持するステップと、ｄ）サンプリングされたライン電流および電圧をデジタ
ル値に連続的に変換するステップと、ｅ）デジタル値に変換された前記ライン電圧のそれぞれ
に対し、２つのライン間デジタル電圧値を計算するステ
ップと、ｆ）前記アーク電気炉の周波数モデルを生成するために
前記ライン電流およびデジタル値のそれぞれの上で連続
離散フーリエ級数展開を実行するステップと、ｇ）前記モデルに基づき複数の指数値を計算するステッ
プと、ｈ）前記指数値のそれぞれに対し、ベースアドレスを形
成するステップと、ｉ）それぞれの前記ベースアドレスを使用してルックア
ップテーブルの所定記憶場所にアクセスし、前記記憶場
所からそれぞれの遅延角度の値を検索するステップと、ｊ）前記遅延角度の値に基づきそれぞれのゲート信号を
生成するステップ、およびｋ）前記遅延角度に従って前記スイッチを作動し、それ
によって前記アーク電気炉内でのフリッカーを低減する
ように前記電力を前記電極に印加するために、前記ゲー
ト信号を前記スイッチに印加するステップと、を含む、
前記電源のそれぞれの相と前記３つの電極の中間に接続
された複数のスイッチを作動させるための方法。
【請求項１２】アーク電気炉用の予測式ラインコント
ローラであって、アーク電気炉が、金属を受け入れるた
めのコンテナと、そのコンテナから離間した電極と、前
記電極と前記コンテナに結合され、前記電極と前記コン
テナの間で電気放電を生じさせるための電圧を有する電
源とを含み、電源と電極の間に電気的に接続され、電極を電源に接続
し、電極を電源から切断するためのゲート入力を含むス
イッチと、電圧をモニタし、そのシステムモデルを生成するために
電源に結合された中央コントローラであって、アーク電
気炉内のフリッカーを低減するために前記システムモデ
ルから導き出される量だけ、遅延されたゲート信号をゲ
ート入力に印加する中央コントローラと、を備える、予
測式ラインコントローラ。
【請求項１３】前記中央コントローラが、ｉ）前記電圧に関する周波数領域分析を実行するための
信号プロセッサと、およびｉｉ）前記ゲート信号を前記分析から生成するために前
記信号プロセッサに結合されたマイクロコントローラ
と、を備える、請求項１２記載の予測式ラインコントロ
ーラ。
【請求項１４】前記中央コントローラが、さらに、ｉｉｉ）前記電圧をデジタル化するためのアナログ／デ
ジタル変換器を備え、前記信号プロセッサが、デジタル化された電圧の直流成
分、実数部、および虚数部を生成し、前記直流成分、実
数部、および仮想部に基づき指数値を生成するため、デ
ジタル化された電圧で連続離散フーリエ級数展開を実行
するための、前記アナログ／デジタル変換器に結合され
たデジタル信号プロセッサを備え、前記マイクロコント
ローラが、前記指数値に応じて前記ゲート信号を生成す
る、請求項１３記載の予測式ラインコントローラ。
【請求項１５】前記デジタル信号プロセッサが、前記
連続離散フーリエ級数展開を実行するためのデジタルフ
ィルタ、および前記指数値を生成するための指数計算機
とを備える、請求項１４記載の予測式ラインコントロー
ラ。
【請求項１６】前記マイクロコントローラが、さら
に、前記ゲート信号を前記それぞれの所定量だけ遅延さ
せるための遅延角度の値を記憶するメモリを備え、前記
遅延角度の値が、前記指数値によって、前記メモリ内で
アドレス指定される、請求項１３記載の予測式ラインコ
ントローラ。
【請求項１７】前記スイッチが、互いに反対の極性で
配列された１対のサイリスタを備える、請求項１２記載
の予測式ラインコントローラ。
【請求項１８】前記電圧が３つの相を含み、前記サイ
リスタ対のうちの１つが前記相のそれぞれに結合され
る、請求項１７記載の予測式ラインコントローラ。
【請求項１９】ａ）３つの相を含む電源と、ｂ）３本の一次コイル巻き線および３本の二次コイル巻
き線を含む電気炉変圧器と、ｃ）３つのスイッチであって、前記スイッチのそれぞれ
が、互いに反対の極性で配列され、前記相の内のそれぞ
れ１つ、および前記一次コイル巻き線の内のそれぞれ１
本に電気的に接続された１対のサイリスタを備え、それ
ぞれ１つの相をそれぞれ１つの一次コイル巻き線に接続
し、それから切断するためのゲート入力を含む、３つの
スイッチと、ｄ）各電極が前記二次コイル巻き線の内のそれぞれ１本
に結合された３つの電極と、ｅ）金属を受け入れるための、電源に結合されたコンテ
ナであって、前記電極がコンテナの中であって、コンテ
ナから離間しており、それによって前記電源から前記電
極への電力の印加により、前記電極のそれぞれと前記コ
ンテナとの間で電気アークが生じる、コンテナ、およびｆ）前記電気炉変圧器の向かい合う側で交流信号をモニ
タし、それに応じてゲート信号を生成し、前記ゲート信
号が、前記交流信号に基づき所定の時間だけ遅延され、
前記アーク電気炉内でのフリッカーを低減するように前
記所定時間で前記サイリスタのそれぞれを作動させるた
めの予測式ラインコントローラと、を備えるアーク電気
炉。
【請求項２０】前記予測式ラインコントローラが、ｉ）前記交流信号についての周波数領域分析を実行する
ための信号プロセッサと、ｉｉ）前記ゲート信号を前記分析から生成させるため
の、前記信号プロセッサに結合されたマイクロコントロ
ーラと、を備える、請求項１９記載のアーク電気炉。
【請求項２１】前記予測式ラインコントローラが、さ
らに、ｉｉｉ）前記交流信号をデジタル化するためのアナログ
／デジタル変換器を備え、前記信号プロセッサが、デジタル化された信号の直流成
分、実数部、および虚数部を生成するためにデジタル化
された信号上で連続離散フーリエ級数展開を実行し、前
記直流成分、実数部、虚数部に基づき指数値を生成する
ための前記アナログ／デジタル変換器に結合されたデジ
タル信号プロセッサを備え、前記マイクロコントローラ
が前記指数値に応じて前記ゲート信号を生成する、請求
項２０記載のアーク電気炉。
【請求項２２】前記交流信号が、前記３つの電極のそ
れぞれでのライン仮想接地間電圧、前記一次コイル巻き
線のそれぞれを流れるライン電流、前記３つの一次コイ
ル巻き線全体でのライン間電圧、および前記二次コイル
巻き線のそれぞれでのライン仮想間電圧を含む、請求項
１９記載のアーク電気炉。
【請求項２３】前記予測式ラインコントローラが、さ
らに、前記コントローラの同期のために前記一次コイル
ライン間電圧の内の１つをモニタする、請求項２２記載
のアーク電気炉。