JP2000228626A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 電源電圧変動，周囲温度変動，ウェハの製造
ばらつき等が発生した場合であっても，小振幅で，かつ
高い周波数の信号の振幅変動を抑制しつつ伝送すること
が可能な半導体装置を提供する。 【解決手段】 半導体チップ１は，電源電圧の変動，周
囲温度の変動，およびウェハの製造ばらつき等を検出
し，検出した変動量に応じた変動量検出信号を出力する
パルス信号出力回路としての変動量検出回路３，変動量
検出信号を変動電圧／電流に変換する信号変換回路５，
および出力パッド７−１〜７−ｎを介して高速かつ小振
幅の出力信号を外部に出力するｎ個の出力回路８−１〜
８−ｎから成る出力レベル制御回路２を備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，半導体装置にかか
り，特に，周波数の高い信号を出力する出力回路を備え
た半導体装置に関するものである。

【０００２】

【従来の技術】半導体装置において，ＣＭＯＳ（Ｃｏｍ
ｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）によって入出力回路（以下，
「Ｉ／Ｏ回路」という。）を構成した場合，装置コスト
の削減および消費電力の低減等の効果が得られる。特
に，ＥＣＬ（Ｅｍｉｔｔｅｒ−Ｃｏｕｐｌｅｄ Ｌｏｇ
ｉｃ）インタフェース規格を満足するＩ／Ｏ回路をＬＳ
Ｉ−光モジュール素子の接続等に用いた場合，バイポー
ラ装置の介在が不要となる。

【０００３】以上のような利点がある反面，ＣＭＯＳに
よって構成されたＩ／Ｏ回路，特に出力回路は，電源電
圧の変動，周囲温度の変動，およびウェハの製造ばらつ
き等によって出力レベルが変動するという問題も抱えて
いた。なお，ここでのウェハの製造ばらつきとは，ウェ
ハ製造プロセスにおいて生じた，ウェハの一の領域に形
成された回路と他の領域に形成された回路との間の電気
的特性の差異をいう。

【０００４】近年，通信の高速化に伴い，伝送信号の周
波数はより高く設定され，振幅はより小さく設定されて
いる。伝送信号が小振幅化された場合，わずかな出力レ
ベルの変動によって伝送信号の送受信が不安定となるお
それがある。すなわち，伝送信号の安定した送受信を実
現するためには，この出力レベルの変動を最小限に抑制
する必要があった。

【０００５】このような課題の解決を目的とした従来の
出力回路として，特開平９−１８６５８０号に開示され
ているものがある。

【０００６】特開平９−１８６５８０号に記載の出力回
路１０１は，図１１に示すように，入力パッド１０３か
ら入力される出力イネーブル信号ＯＥによってイネーブ
ル状態とされ，入力パッド１０５から入力される入力デ
ータ信号ＩＮＰＵＴに基づき負荷１０７を充放電するこ
とによって，出力パッド１０９から外部に出力信号を伝
達するものである。

【０００７】第１インバータ手段１１１および第２イン
バータ手段１１３は，電源電圧Ｖｃｃおよび周囲温度の
変動に応じた電圧レベルの信号をＮＯＲゲート１１５お
よびＮＡＮＤゲート１１７に対して出力する。ＮＯＲゲ
ート１１５およびＮＡＮＤゲート１１７は，スレショル
ド電圧が正確に調整されており，第１インバータ手段１
１１および第２インバータ手段１１３からの信号の電圧
レベルに従い，論理的高レベル（以下，「Ｈレベル」と
いう。）信号または論理的低レベル（以下，「Ｌレベ
ル」という。）信号のいずれかをＰチャネル型トランジ
スタ１１９およびＮチャネル型トランジスタ１２０に対
して供給する。かかる動作によって，出力パッド１０９
から外部に出力される電流は，電源電圧Ｖｃｃおよび周
囲温度の変動に応じて調節されたものとなるため，出力
パッド１０９から外部に出力される出力信号のレベル変
動は最小限に抑制されることになる。

【０００８】

【発明が解決しようとする課題】しかしながら，従来の
出力回路１０１には，以下の解決すべき課題があった。
出力回路１０１によれば，電源電圧Ｖｃｃの変動および
周囲温度の変動に対する出力信号のレベル変動抑制効果
は期待できるものの，出力信号の変動を検出するＮＯＲ
ゲート１１５およびＮＡＮＤゲート１１７のスレショル
ド電圧をウェハ製造プロセスにおいて正確に調整する必
要があるため，ウェハの製造ばらつきがあった場合の出
力信号のレベル変動に関しては有効な回路となり得な
い。

【０００９】本発明は，上記のような問題点に鑑みてな
されたものであり，その目的は，電源電圧変動，周囲温
度変動，ウェハの製造ばらつき等が発生した場合であっ
ても，小振幅で，かつ高い周波数の信号の振幅変動を抑
制しつつ伝送することが可能な半導体装置を提供するこ
とにある。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に，請求項１によれば，クロック信号に従いキャパシタ
の充電および放電を行い，キャパシタの充放電時間に応
じたパルス幅を有するパルス信号を出力するパルス信号
出力回路と，パルス幅に応じた電流電圧レベルを有する
制御信号を出力する制御信号生成回路と，供給される電
源電流電圧を制御信号によって調整し，電源電流電圧に
応じた電流電圧レベルを有する出力信号を出力する出力
回路とを含む１または２以上の出力信号レベル制御回路
を備えたことを特徴とする半導体装置が提供される。

【００１１】半導体装置において，例えば，電源電圧の
変動が生じた場合，かかる変動に応じてパルス信号出力
回路に供給される電源電圧も変動するため，キャパシタ
の充放電時間が変化することになる。さらに，半導体装
置の周囲温度が変動した場合，または，半導体装置の製
造ばらつきが生じた場合，パルス信号出力回路に備えら
れたキャパシタの静電容量が変化し，キャパシタに対す
る充放電時間が変化することになる。すなわち，半導体
装置について，少なくとも電源電圧の変動，周囲温度の
変動，製造ばらつきは，パルス信号出力回路から出力さ
れるパルス信号のパルス幅に反映されることになる。そ
して，制御信号生成回路において，パルス幅に応じた制
御信号が生成される。ここで，制御信号生成回路は，例
えば，パルス幅が広い場合，制御信号の出力レベルが上
昇（または，低下）し，パルス幅が狭い場合，制御信号
の出力レベルが低下（または，上昇）するように構成さ
れる。

【００１２】出力回路に対して供給される電源電流電圧
は，制御信号によって調整される。そして，出力回路か
ら出力される出力信号の電流電圧レベルは，電源電流電
圧に応じたものである。したがって，出力信号の電流電
圧レベル変動は，制御信号によって抑制することが可能
となる。例えば，出力信号の電流電圧レベルが基準値を
下回ったときは，制御信号によって，出力回路に供給さ
れる電源電流電圧を増加させ，出力信号の電流電圧レベ
ルを基準値に復帰させる。逆に，出力信号の電流電圧レ
ベルが基準値を上回ったときは，制御信号によって，出
力回路に供給される電源電流電圧を減少させ，出力信号
の電流電圧レベルを基準値に復帰させる。このように，
請求項１に記載の半導体装置によれば，例えば，電源電
圧の変動，周囲温度の変動，または半導体装置の製造ば
らつきが生じ，出力回路から出力される出力信号の電流
電圧レベルが変動した場合であっても，かかる変動は，
パルス信号出力回路，制御信号生成回路，および出力回
路を含む出力信号レベル制御回路によって抑制されるこ
とになる。

【００１３】また，請求項２によれば，クロック信号に
従いキャパシタの充電および放電を行い，キャパシタの
充放電時間に応じたパルス幅を有するパルス信号を出力
するパルス信号出力回路と，パルス幅に応じた電流電圧
レベルを有する制御信号を出力する制御信号生成回路
と，供給される電源電流電圧を制御信号によって調整
し，電源電流電圧に応じた電流電圧レベルを有する出力
信号を出力する２以上の出力回路とを含む１または２以
上の出力信号レベル制御回路を備えたことを特徴とする
半導体装置が提供される。

【００１４】かかる半導体装置によれば，複数の出力回
路から出力される出力信号の電流電圧レベル変動は，１
個のパルス信号出力回路および１個の制御信号生成回路
によって抑制されることになる。したがって，回路規模
の増加を最低限に抑えつつ，複数の出力回路から出力さ
れる出力信号の電流電圧レベルの安定化を図ることが可
能となる。

【００１５】請求項３に記載のように，パルス信号出力
回路は，キャパシタの充放電時間に応じて変化するパル
ス信号のパルス幅を制御信号の電圧レベルに応じてさら
に調節するパルス幅調整手段を備えたことを特徴として
いる。

【００１６】かかる構成によれば，パルス信号出力回路
と制御信号生成回路との間にいわゆるフィードバックル
ープが形成され，このフォードバックループによって，
パルス信号のパルス幅は自動的に最適値に収束する。上
述のように，出力回路から出力される出力信号の電流電
圧レベルの変動は，パルス幅に応じて抑制されるため，
最適化されたパルス幅のパルス信号によって，出力信号
の電流電圧レベルは基準値に戻され，かつ，維持される
ことになる。

【００１７】請求項４に記載のように，複数のパルス信
号出力回路は，チップ内の全回路領域の電気的特性の偏
差を検出することが可能な位置に配置されることが好ま
しい。かかる構成によれば，例えば，チップの一カ所に
半導体装置の製造上のばらつきが生じ，かかるばらつき
によって出力信号の電流電圧レベルが変動する場合であ
っても，効果的に変動を抑制することが可能となる。

【００１８】そして，請求項５に記載のように，パルス
信号出力回路を各チップの外縁近傍に均等間隔で配置す
るようにしてもよい。通常，出力回路およびこれに関す
る回路は，ワイヤボンディングの関係上チップ外縁に備
えられる。パルス信号出力回路を外縁近傍に備えること
によって，出力回路およびこれに関する回路に影響を及
ぼす半導体装置の製造ばらつきを効果的に検出すること
が可能となる。したがって，無駄な箇所にパルス信号出
力回路を配置することなく（すなわち回路規模の増加を
抑えつつ），出力信号の電流電圧レベルの変動を抑制す
ることが可能となる。

【００１９】また，半導体装置が複数の電源ラインを備
える場合，請求項６に記載のように，各出力信号レベル
制御回路を電源ライン毎に割り当てるようにしてもよ
い。かかる構成によれば，複数の電源ラインのうちの１
つから供給される電源電流電圧が不安定になり，出力信
号の電流電圧レベルが変動する場合であっても，かかる
出力信号の電流電圧レベルの安定化を図ることが可能と
なる。

【００２０】請求項７に記載のように，出力回路は，出
力信号の論理的高レベルの電流電圧を制御する第１の出
力トランジスタと，出力信号の論理的低レベルの電流電
圧を制御する第２の出力トランジスタと，制御信号によ
って電源電流電圧を調整し第１の出力トランジスタに供
給する第１の調整トランジスタと，制御信号によって電
源電流電圧を調整し第２の出力トランジスタに供給する
第２の調整トランジスタから構成されることが好まし
い。かかる構成によれば，出力信号の小振幅化を図るこ
とが可能となる。さらに，論理的高レベルおよび論理的
低レベルそれぞれの電圧レベルの変動が生じた場合で
も，各電圧レベル変動を独立して抑制することが可能と
なる。

【００２１】そして，請求項８に記載のように，第１の
調整トランジスタの第１電源端子および第２の調整トラ
ンジスタの第１電源端子を電源ラインに接続し，第１の
調整トランジスタの第２電源端子を第１の出力トランジ
スタの第１電源端子に接続し，第２の調整トランジスタ
の第２電源端子を第２の出力トランジスタの第１電源端
子に接続すれば，簡単な回路構成で出力回路を実現する
ことが可能となる。

【００２２】また，請求項９によれば，制御信号生成回
路は，抵抗素子および容量素子から構成され，パルス信
号のパルス幅に応じた電圧レベルを有するパルス幅変換
信号を出力するローパスフィルタ部と，パルス幅変換信
号が入力され，制御信号を出力するカレントミラー回路
とを備えたことを特徴としている。

【００２３】カレントミラー回路は，パルス幅変換信号
に対して高速に応答するため，出力回路に備えられた第
１の調整トランジスタおよび第２の調整トランジスタ
は，パルス信号のパルス幅の変動に対して速やかに動作
することになる。したがって，周波数の高い出力信号に
おいて電流電圧レベルの変動が生じた場合であっても，
電流電圧レベルの変動は遅延することなく抑制される。
また，カレントミラー回路によって，第１の調整トラン
ジスタおよび第２のトランジスタのタイプに応じた制御
信号を供給することが可能となる。さらに，ローパスフ
ィルタ部に備えられた抵抗素子および容量素子の定数を
変更することによって，カレントミラー回路に対して供
給されるパルス幅変換信号の電圧レベルを容易に調整す
ることが可能となる。

【００２４】

【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる半導体装置の好適な実施の形態について
詳細に説明する。なお，以下の説明において，略同一の
機能および構成を有する構成要素については，同一符号
を付することにより，重複説明を省略することにする。

【００２５】本発明の実施の形態にかかる半導体装置と
しての半導体チップ１は，図１に示すように，電源電圧
の変動，周囲温度の変動，およびウェハの製造ばらつき
等を検出し，検出した変動量に応じた変動量検出信号を
出力するパルス信号出力回路としての変動量検出回路
３，変動量検出信号に基づき制御信号Ｓｃｏｎｔを生成
する制御信号生成回路５，および出力パッド７−１〜７
−ｎを介して高速かつ小振幅の出力信号を外部に出力す
るｎ個の出力回路８−１〜８−ｎから成る出力信号レベ
ル制御回路２を備えている。なお，各出力回路８−１〜
８−ｎは，相互に略同一の構成を有するものである。

【００２６】変動量検出回路３の構成について図２を用
いて説明する。この変動量検出回路３は，信号立ち上が
り／立ち下がり時間検出部３１，インバータ部３２，パ
ルス幅調整手段としての補助インバータ部４１，Ｐチャ
ネル型トランジスタ４２，Ｎチャネル型トランジスタ４
３，およびキャパシタ３３を備えるものである。信号立
ち上がり／立ち下がり時間検出部３１は，２個のインバ
ータ３４，３５，ＮＡＮＤゲート３６，およびＡＮＤゲ
ート３７から構成されている。インバータ部３２は，Ｐ
チャネル型トランジスタ３８およびＮチャネル型トラン
ジスタ３９から構成されている。補助インバータ部４１
は，Ｐチャネル型トランジスタ４４およびＮチャネル型
トランジスタ４５から構成されている。

【００２７】ここで，変動量検出回路３の構成要素の接
続内容について説明する。インバータ３４の入力端子お
よびＮＡＮＤゲート３６の一方の入力端子は，クロック
信号ＣＬＯＣＫが入力されるノードＮ１に接続されてい
る。インバータ３４の出力端子は，ＡＮＤゲート３７の
一方の入力端子に接続されており，インバータ３５の出
力端子は，ＮＡＮＤゲート３６の他方の入力端子に接続
されている。ノードＮ２には，インバータ３５の入力端
子，ＡＮＤゲート３７の他方の入力端子，Ｐチャネル型
トランジスタ３８のドレイン端子，Ｎチャネル型トラン
ジスタ３９のドレイン端子，Ｐチャネル型トランジスタ
４４のドレイン端子，Ｎチャネル型トランジスタ４５の
ドレイン端子，およびキャパシタ３３の一端が接続され
ている。ノードＮ３には，ＮＡＮＤゲート３６の出力端
子，Ｐチャネル型トランジスタ３８のゲート端子，およ
びＰチャネル型トランジスタ４４のゲート端子が接続さ
れており，ノードＮ４には，ＡＮＤゲート３７の出力端
子，Ｎチャネル型トランジスタ３９のゲート端子，およ
びＮチャネル型トランジスタ４５のゲート端子が接続さ
れている。Ｐチャネル型トランジスタ３８のソース端子
およびＰチャネル型トランジスタ４２のソース端子に
は，電源電圧Ｖｃｃが印加されており，Ｎチャネル型ト
ランジスタ３９のソース端子，Ｎチャネル型トランジス
タ４３のソース端子，およびキャパシタ３３の他端は接
地されている。Ｐチャネル型トランジスタ４２のドレイ
ン端子は，Ｐチャネル型トランジスタ４４のソース端子
に接続されており，Ｎチャネル型トランジスタ４３のド
レイン端子は，Ｎチャネル型トランジスタ４５のソース
端子に接続されている。

【００２８】また，Ｐチャネル型トランジスタ４２は，
そのゲート端子に対して，後述の制御信号生成回路５か
ら出力されるＰチャネル型トランジスタ制御電圧Ｖｐｃ
が印加されるように構成されており，Ｎチャネル型トラ
ンジスタ４３は，そのゲート端子に対して，Ｎチャネル
型トランジスタ制御電圧Ｖｎｃが印加されるように構成
されている。これらＰチャネル型トランジスタ４２およ
びＮチャネル型トランジスタ４３によって，変動量検出
回路３の変動量検出機能を無効とすることが可能とな
る。

【００２９】次に，制御信号生成回路５の構成について
図３を用いて説明する。この制御信号生成回路５は，チ
ャージポンプ回路５１，ローパスフィルタ５２，および
カレントミラー回路９から構成されている。

【００３０】チャージポンプ回路５１は，Ｐチャネル型
トランジスタ５３およびＮチャネル型トランジスタ５４
を備えるものであり，ローパスフィルタ５２は，２個の
抵抗５５，５６および負荷５７を備えるものである。ま
た，カレントミラー回路９は，２個のＮチャネル型トラ
ンジスタ９１，９２および２個のＰチャネル型トランジ
スタ９３，９４を備えるものである。

【００３１】変動量検出回路３におけるノードＮ３およ
びノードＮ４は，制御信号生成回路５との接続ノードと
なる。変動量検出回路３と制御信号生成回路５との接続
において，ノードＮ３が用いられる場合，図３に示すよ
うに，Ｐチャネル型トランジスタ５３のゲート端子がノ
ードＮ３に接続され，Ｎチャネル型トランジスタ５４の
ゲート端子が接地される。また，変動量検出回路３と制
御信号生成回路５との接続において，ノードＮ４が用い
られる場合，Ｎチャネル型トランジスタ５４のゲート端
子がノードＮ４に接続され，Ｐチャネル型トランジスタ
５３のゲート端子には電源電圧Ｖｃｃが印加される。

【００３２】Ｐチャネル型トランジスタ５３のソース端
子には，電源電圧Ｖｃｃが印加されており，Ｎチャネル
型トランジスタ５４のソース端子は接地されている。Ｐ
チャネル型トランジスタ５３のドレインとＮチャネル型
トランジスタ５４のドレインは，共通化され抵抗５５の
一端に接続されている。ノードＮ５には，抵抗５５の他
端および抵抗５６の一端が接続されている。抵抗５６の
他端は，負荷５７を介して接地されている。なお，ここ
でのローパスフィルタ５２は，ラグリード形であるが，
その他の構成も適用可能である。

【００３３】Ｎチャネル型トランジスタ９１のゲート端
子は，ノードＮ５に接続されており，ソース端子は接地
されている。ノードＮ８ｐには，Ｎチャネル型トランジ
スタ９１のドレイン端子，Ｐチャネル型トランジスタ９
３のゲート端子，ドレイン端子，およびＰチャネル型ト
ランジスタ９４のゲート端子が接続されている。また，
ノードＮ８ｎには，Ｎチャネル型トランジスタ９２のゲ
ート端子，ドレイン端子，およびＰチャネル型トランジ
スタ９４のドレイン端子が接続されている。そして，Ｎ
チャネル型トランジスタ９１およびＮチャネル型トラン
ジスタ９２のソース端子は接地されており，Ｐチャネル
型トランジスタ９３およびＰチャネル型トランジスタ９
４のソース端子には，電源電圧Ｖｃｃが印加されてい
る。

【００３４】次に，出力回路８−１〜８−ｎについて図
４を用いて説明する。なお，上述のように，各出力回路
８−１〜８−ｎは，相互に略同一の構成を有するもので
あるため，ここでは，代表的に出力回路８−１について
説明する。

【００３５】出力回路８−１は，５個のインバータ８
１，８２，８３，８４，８５，ＮＡＮＤゲート８６，２
つのＰチャネル型トランジスタ８７，８９，および２つ
のＰチャネル型トランジスタ８８，９０から構成されて
いる。

【００３６】半導体チップ１の内部または外部から伝送
される高速信号Ｓｉｎが入力されるノードＮ６に対し
て，インバータ８１およびインバータ８２は，順方向直
列に接続されている。同様に，半導体チップ１の内部ま
たは外部から伝送されるイネーブル信号Ｓｅｎが入力さ
れるノードＮ７に対して，インバータ８３およびインバ
ータ８４は，順方向直列に接続されている。ＮＡＮＤゲ
ート８６の一方の入力端子は，インバータ８２の出力端
子に接続されており，他方の入力端子は，インバータ８
４の出力端子およびインバータ８５の入力端子に接続さ
れている。

【００３７】ＮＡＮＤゲート８６の出力端子は，Ｐチャ
ネル型トランジスタ８７のゲート端子に接続され，イン
バータ８５の出力端子は，Ｐチャネル型トランジスタ８
９のゲート端子に接続されている。Ｐチャネル型トラン
ジスタ８７のソース端子は，Ｐチャネル型トランジスタ
８８のドレイン端子に接続されており，Ｐチャネル型ト
ランジスタ８９のソース端子は，Ｐチャネル型トランジ
スタ９０のドレイン端子に接続されている。Ｐチャネル
型トランジスタ８８およびＰチャネル型トランジスタ９
０の各ゲート端子は，ノードＮ８ｐに共通接続されてい
る。そして，Ｐチャネル型トランジスタ８８およびＰチ
ャネル型トランジスタ９０の各ソース端子には電源電圧
Ｖｃｃが印加されている。

【００３８】Ｐチャネル型トランジスタ８７およびＰチ
ャネル型トランジスタ８９のドレイン端子は共通化さ
れ，出力パッド７−１を介して，外部負荷ＣＬの一端に
接続されている。なお，外部負荷ＣＬの他端は接地され
ている。

【００３９】以上のように，出力回路８−１は，Ｐチャ
ネル型トランジスタ・オープンドレインタイプで構成さ
れているが，その他，Ｎチャネル型トランジスタ・オー
プンドレインタイプ，Ｎチャネル型トランジスタ・プッ
シュプルタイプ等で構成するようにしてもよい。

【００４０】図３に示すように，制御信号生成回路５
は，ノードＮ８ｐに対してＰチャネル型トランジスタ制
御電圧Ｖｐｃを出力し，ノードＮ８ｎに対してＮチャネ
ル型トランジスタ制御電圧Ｖｎｃを出力する。これらＰ
チャネル型トランジスタ制御電圧ＶｐｃおよびＮチャネ
ル型トランジスタ制御電圧Ｖｎｃは，図１に示した制御
信号Ｓｃｏｎｔを構成するものであり，変動量検出回路
３および出力回路８−１〜８−ｎに対して出力される。

【００４１】具体的には，Ｐチャネル型トランジスタ制
御電圧Ｖｐｃは，図２に示すように，変動量検出回路３
に備えられたＰチャネル型トランジスタ４２のゲート端
子に印加され，Ｎチャネル型トランジスタ制御電圧Ｖｎ
ｃは，Ｎチャネル型トランジスタ４３のゲート端子に印
加される。

【００４２】出力回路８−１〜８−ｎに対しては，Ｐチ
ャネル型トランジスタ制御電圧Ｖｐｃ，または，Ｎチャ
ネル型トランジスタ制御電圧Ｖｎｃのいずれか一方が供
給される。出力回路８−１〜８−ｎは，図４に示すよう
に，Ｐチャネル型トランジスタ・オープンドレインタイ
プとして構成されているため，出力回路８−１〜８−ｎ
に備えられたＰチャネル型トランジスタ８８，９０のゲ
ート端子は，ノードＮ８ｐに接続されており，Ｐチャネ
ル型トランジスタ制御電圧Ｖｐｃが印加されるように構
成されている。そして，ノードＮ８ｎは，電気的にオー
プン状態とされ，制御信号生成回路５から出力されたＮ
チャネル型トランジスタ制御電圧Ｖｎｃは，出力回路８
−１〜８−ｎには供給されない。ただし，出力回路８−
１〜８−ｎがＮチャネル型トランジスタ・オープンドレ
インタイプで構成された場合，Ｐチャネル型トランジス
タ制御電圧Ｖｐｃに代えて，Ｎチャネル型トランジスタ
制御電圧Ｖｎｃが用いられることになる。

【００４３】以上のように構成された本発明の実施の形
態にかかる半導体チップ１の動作について説明する。

【００４４】まず，変動量検出回路３の動作を図２，図
５に基づき説明する。半導体チップ１の外部から入力さ
れた，または，内部半導体チップ１の内部で生成された
クロック信号ＣＬＯＣＫをノードＮ１に入力する。この
クロック信号ＣＬＯＣＫの周期は，変動量検出回路３が
各種変動量を検出する時間間隔に設定されている。

【００４５】クロック信号ＣＬＯＣＫがノードＮ１に入
力されると（図５，波形ａ），変動量検出回路３に備え
られたＰチャネル型トランジスタ３８が動作し，キャパ
シタ３３への充電が開始する（図５，波形ｂ）。ノード
Ｎ１とノードＮ２における電圧がインバータ３５および
ＮＡＮＤゲート３６によって比較され，ノードＮ２にお
ける電圧の立ち上がり時間に応じてノードＮ３に第１の
パルス信号Ｐ１が出力される（図５，波形ｃ）。

【００４６】クロック信号ＣＬＯＣＫが立ち下がると
（図５，波形ａ），Ｎチャネル型トランジスタ３９によ
ってキャパシタ３３の電荷が放電される（図５，波形
ｂ）。その際，ノードＮ１とノードＮ２における電圧
は，インバータ３４およびＡＮＤゲート３７によって比
較され，ノードＮ２における電圧の立ち下がり時間に応
じてノードＮ４に第２のパルス信号Ｐ２が出力される
（図５，波形ｄ）。なお，第１のパルス信号Ｐ１および
第２のパルス信号Ｐ２は，図１に示した変動量検出信号
に対応するものである。そして，かかる変動量の検出が
開始された段階においては，Ｐチャネル型トランジスタ
４２およびＮチャネル型トランジスタ４３がともにオフ
状態とされており，変動量検出回路３の検出機能は有効
とされている。

【００４７】半導体チップ１において，電源電圧Ｖｃｃ
の変動，周囲温度の変動，ウェハ製造のばらつき等が生
じた場合，キャパシタ３３に対する充放電時間が変化す
るため，かかる充放電時間の変化に対応して第１のパル
ス信号Ｐ１および第２のパルス信号Ｐ２のパルス幅が変
化する。

【００４８】例えば，電源電圧Ｖｃｃが低下した場合，
この電圧低下に応じてキャパシタ３３の充放電時間が遅
延し，第１のパルス信号Ｐ１および第２のパルス信号Ｐ
２のパルス幅が広がることになる。逆に，電源電圧Ｖｃ
ｃが上昇した場合，この電圧上昇に応じて，第１のパル
ス信号Ｐ１および第２のパルス信号Ｐ２のパルス幅が狭
まることになる。また，周囲温度が変化した場合，この
周囲温度の変化量に応じてキャパシタ３３の充放電時間
が変化し，第１のパルス信号Ｐ１および第２のパルス信
号Ｐ２のパルス幅が変化することになる。そして，ウェ
ハの製造プロセスにおける各種条件にばらつきが生じた
場合もキャパシタ３３の充放電時間が変化し，第１のパ
ルス信号Ｐ１および第２のパルス信号Ｐ２のパルス幅が
変化することになる。

【００４９】すなわち，半導体チップ１が電源電圧Ｖｃ
ｃの変動，周囲温度の変動，ウェハ製造のばらつき等の
ない，いわゆる最適条件下にある場合の第１のパルス信
号Ｐ１および第２のパルス信号Ｐ２のパルス幅に対し
て，実際に変動量検出回路３において検出された第１の
パルス信号Ｐ１および第２のパルス信号Ｐ２のパルス幅
が略同一であれば，かかる半導体チップ１は最適条件下
にあると判断される。

【００５０】なお，キャパシタ３３の静電容量は，検出
すべき変動量内であれば必ず所定のパルス幅（例えば数
十ｐｓ程度）の第１のパルス信号Ｐ１および第２のパル
ス信号Ｐ２が出力されるように設定される。

【００５１】第１のパルス信号Ｐ１は，制御信号生成回
路５に備えられたチャージポンプ回路５１を構成するＰ
チャネル型トランジスタ５３のゲート端子に入力され
る。なお，上述のように，変動量検出回路３と制御信号
生成回路５との接続において，ノードＮ３が用いられる
場合，図３に示すように，Ｐチャネル型トランジスタ５
３のゲート端子がノードＮ３に接続され，Ｎチャネル型
トランジスタ５４のゲート端子が接地される。また，変
動量検出回路３と制御信号生成回路５との接続におい
て，ノードＮ４が用いられる場合，Ｎチャネル型トラン
ジスタ５４のゲート端子がノードＮ４に接続され，Ｐチ
ャネル型トランジスタ５３のゲート端子には電源電圧Ｖ
ｃｃが印加される。すなわち，チャージポンプ回路５１
は，第１のパルス信号Ｐ１または第２のパルス信号Ｐ２
によって動作し，ローパスフィルタ５２を介してノード
Ｎ５に対してパルス幅変換信号としての変動電圧Ｖｖを
出力する。なお，ノードＮ３が用いられた場合，この変
動電圧Ｖｖは，初期値として接地レベルＧＮＤとされ，
ノードＮ４が用いられた場合は，初期値として電源レベ
ルＶｃｃとされが，ここでは，図３に示したように，ノ
ードＮ３が用いられた場合に即して説明する。変動電圧
Ｖｖの電圧値は，図６に示すように第１のパルス信号Ｐ
１のパルス幅に応じて上昇する。この変動電圧Ｖｖの特
性は，ローパスフィルタ５２を構成する抵抗５５，５
６，および負荷５７によって決定される。

【００５２】変動電圧Ｖｖは，ノードＮ５を介して，カ
レントミラー回路９を構成するＮチャネル型トランジス
タ９１のゲート端子に印加される。図７に示すように，
カレントミラー回路９は，変動電圧Ｖｖの変化に応じ
て，ノードＮ８ｐに対してＰチャネル型トランジスタ制
御電圧Ｖｐｃを速やかに出力し，ノードＮ８ｎに対して
Ｎチャネル型トランジスタ制御電圧Ｖｎｃを速やかに出
力する。すなわち，周波数の高い電源電圧Ｖｃｃの変動
に対しても十分に対応することが可能となる。また，カ
レントミラー回路９によって，Ｐチャネル型トランジス
タ制御電圧ＶｐｃおよびＮチャネル型トランジスタ制御
電圧Ｖｎｃの電圧レベルを適切な値に調節することが容
易化される。

【００５３】次に，出力回路８−１〜８−ｎの動作を図
８を用いて説明する。これら出力回路８−１〜８−ｎ
は，上述のように，Ｐチャネル型トランジスタ・オープ
ンドレインタイプとして構成されており，出力回路８−
１〜８−ｎに備えられたＰチャネル型トランジスタ８
８，９０のゲート端子には，制御信号生成回路５から出
力されるＰチャネル型トランジスタ制御電圧Ｖｐｃが入
力される。なお，出力回路８−１〜８−ｎが例えばＮチ
ャネル型トランジスタ・オープンドレインタイプで構成
された場合は，Ｎチャネル型トランジスタ制御電圧Ｖｎ
ｃが用いられることになる。

【００５４】半導体チップ１において，出力回路８−１
から出力信号Ｓｏｕｔを出力しようとする場合，まずＨ
レベルのイネーブル信号ＳｅｎがノードＮ７に入力され
る。そして，半導体チップ１の内部または外部から伝送
される高速信号ＳｉｎがノードＮ６から入力されると，
この高速信号Ｓｉｎに基づきインバータ８１，８２，Ｎ
ＡＮＤゲート８６が動作し，ノードＮ９にＰチャネル型
トランジスタ８７を制御する信号が出力される（図８，
波形ａ）。

【００５５】Ｐチャネル型トランジスタ８７は，Ｈレベ
ルの高速信号Ｓｉｎによってオン状態とされ，Ｐチャネ
ル型トランジスタ８９は，イネーブル信号Ｓｅｎによっ
て，オン状態とされる。高速信号ＳｉｎがＬレベルに切
り替わると，Ｐチャネル型トランジスタ８７はオフ状態
とされる。このとき，Ｐチャネル型トランジスタ８９
は，イネーブル信号Ｓｅｎによってオン状態を継続して
いる。

【００５６】出力回路８−１がＨレベルのイネーブル信
号Ｓｅｎによってイネーブル状態とされ，高速信号Ｓｉ
ｎがＨレベルの場合，出力パッド７−１に供給される出
力信号Ｓｏｕｔは，Ｐチャネル型トランジスタ８７およ
びＰチャネル型トランジスタ８９から出力されたものと
なる。これに対して，高速信号ＳｉｎがＬレベルの場
合，出力パッド７−１に供給される出力信号Ｓｏｕｔ
は，Ｐチャネル型トランジスタ８９のみから出力された
ものとなる。すなわち，高速信号ＳｉｎがＨレベルの場
合，ノードＮ９はＬレベルとされ，出力信号Ｓｏｕｔは
Ｈレベルとされる。逆に，高速信号ＳｉｎがＬレベルの
場合，ノードＮ９はＨレベルとされ，出力信号Ｓｏｕｔ
はＬレベルとされる（図８，波形ｂ）。

【００５７】Ｐチャネル型トランジスタ８７のソース端
子への流入電流量は，Ｐチャネル型トランジスタ制御電
圧Ｖｐｃによって制御されるＰチャネル型トランジスタ
８８によって調整される。また，Ｐチャネル型トランジ
スタ８９のソース端子への流入電流量は，同じくＰチャ
ネル型トランジスタ制御電圧Ｖｐｃによって制御される
Ｐチャネル型トランジスタ９０によって調整される。す
なわち，Ｐチャネル型トランジスタ制御電圧Ｖｐｃを調
整することによって出力パッド７−１から出力される出
力信号ＳｏｕｔのＨレベル電圧およびＬレベル電圧が調
整されることになる。ところで，Ｐチャネル型トランジ
スタ制御電圧Ｖｐｃは，変動量検出回路３が検出する電
源電圧Ｖｃｃの変動，周囲温度の変動，ウェハの製造ば
らつき等に基づき調整されるため，結果的に，電源電圧
Ｖｃｃの変動，周囲温度の変動，ウェハの製造ばらつき
等が発生した場合であっても，出力信号ＳｏｕｔのＨレ
ベル電圧の変動は，Ｐチャネル型トランジスタ８８，９
０によって抑制され，Ｌレベル電圧の変動は，Ｐチャネ
ル型トランジスタ９０によって制御されることになる。

【００５８】ところで，変動量検出回路３におけるＰチ
ャネル型トランジスタ４２のゲート端子およびＮチャネ
ル型トランジスタ４３のゲート端子には，それぞれ，制
御信号生成回路５からフィードバックされたＰチャネル
型トランジスタ制御電圧ＶｐｃおよびＮチャネル型トラ
ンジスタ制御電圧Ｖｎｃが入力される。図９に示すよう
に，出力信号Ｓｏｕｔの電圧が定常状態に対して高い場
合，変動量検出回路３は，パルス幅の広い第１のパルス
信号Ｐ１および第２のパルス信号を出力する。Ｐチャネ
ル型トランジスタ制御電圧ＶｐｃおよびＮチャネル型ト
ランジスタ制御電圧Ｖｎｃのフィードバックによって，
第１のパルス信号Ｐ１および第２のパルス信号Ｐ２（図
示せず。）のパルス幅は，クロック信号ＣＬＯＣＫが変
動量検出回路３に入力される毎に狭まっていく。第１の
パルス信号Ｐ１および第２のパルス信号Ｐ２のパルス幅
が狭くなると，ノードＮ５における変動電圧Ｖｖが上昇
するために，フィードバックされるＰチャネル型トラン
ジスタ制御電圧Ｖｐｃは低下し，Ｎチャネル型トランジ
スタ制御電圧Ｖｎｃは上昇することになる。そして，第
１のパルス信号Ｐ１および第２のパルス信号Ｐ２のパル
ス幅がさらに狭くなり，所定のパルス幅に収束すること
になる。かかる第１のパルス信号Ｐ１および第２のパル
ス信号Ｐ２のパルス幅の収束に伴い，変動電圧Ｖｖ，Ｐ
チャネル型トランジスタ制御電圧Ｖｐｃ，およびＮチャ
ネル型トランジスタ制御電圧Ｖｎｃは，定常値に収束す
る。そして，出力信号Ｓｏｕｔは，定常値に調整される
ことになる。

【００５９】以上のように，本発明の実施の形態にかか
る半導体チップ１によれば，電源電圧Ｖｃｃの変動，周
囲温度の変動，ウェハの製造ばらつき等が生じた場合で
あっても，各出力パッド７−１〜７−ｎから出力される
出力信号ＳｏｕｔのＨレベル電圧およびＬレベル電圧の
変動が抑制されることになり，周波数の高い高速信号Ｓ
ｉｎに基づき，安定した小振幅信号である出力信号Ｓｏ
ｕｔを外部負荷ＣＬに供給することが可能となる。

【００６０】また，変動量検出回路３および制御信号生
成回路５を各１個ずつ備えるだけで，複数の出力回路８
−１〜８−ｎそれぞれから出力される出力信号Ｓｏｕｔ
のＨレベル電圧およびＬレベル電圧の変動が抑制される
ことになる。したがって，チップ面積を増大させること
なく，安定した出力信号Ｓｏｕｔを出力することが可能
となる。

【００６１】また，変動量検出回路３は，ＮＡＮＤゲー
ト３６，ＡＮＤゲート３７，Ｐチャネル型トランジスタ
３８，４２，４４，およびＮチャネル型トランジスタ３
９，４３，４５，キャパシタ３３といった基本的な回路
で構成されているため，その動作は，極めて安定したも
のとなる。さらに，単純な回路構成であるため，半導体
設計において，ゲートアレイ方式，エンベデッドアレイ
方式で用いられるセルライブラリの作成が容易化され
る。

【００６２】制御信号生成回路５において，第１のパル
ス信号Ｐ１および第２のパルス信号Ｐ２は，変動電圧Ｖ
ｖに変換されるが，この変換率は，制御信号生成回路５
に備えられたローパスフィルタ５２のＣＲ定数を変更す
ることによって調整可能である。したがって，変動電圧
Ｖｖの調整は，極めて容易である。

【００６３】また，電源電圧Ｖｃｃの変動，周囲温度の
変動，ウェハの製造ばらつき等に伴う出力信号Ｓｏｕｔ
の変動が大きくなると予想される場合は，各出力回路８
−１〜８−ｎに備えられたＰチャネル型トランジスタ８
８およびＰチャネル型トランジスタ９０のサイズを大き
くすることによって対応可能である。

【００６４】次に，本発明の実施の形態にかかる半導体
チップ１のレイアウトを図１０に示す。通常，入出力回
路は，半導体チップの外縁近傍に配置される。半導体チ
ップ１の場合，出力回路８−１〜８−１６は，半導体チ
ップ１の４つのエッジ部Ｅ１，Ｅ２，Ｅ３，Ｅ４に配置
されている。

【００６５】変動量検出回路３−１および制御信号生成
回路５−１は，エッジ部Ｅ１に配置されており，制御信
号生成回路５−１に対して出力回路８−１〜８−４が並
列に接続されている。変動量検出回路３−２および制御
信号生成回路５−２は，エッジ部Ｅ２に配置されてお
り，制御信号生成回路５−２に対して出力回路８−５〜
８−８が並列に接続されている。変動量検出回路３−３
および制御信号生成回路５−３は，エッジ部Ｅ３に配置
されており，制御信号生成回路５−３に対して出力回路
８−９〜８−１２が並列に接続されている。変動量検出
回路３−４および制御信号生成回路５−４は，エッジ部
Ｅ４に配置されており，制御信号生成回路５−４に対し
て出力回路８−１３〜８−１６が並列に接続されてい
る。なお，変動量検出回路３−１〜３−４は，図２に示
す変動量検出回路３と略同一の回路構成および機能を有
するものである。また，制御信号生成回路５−１〜５−
４は，図３に示す制御信号生成回路５と略同一の回路構
成および機能を有するものである。

【００６６】以上のようにレイアウトされた半導体チッ
プ１によれば，電源電圧Ｖｃｃの変動，周囲温度の変
動，ウェハの製造ばらつき等が４つのエッジ部Ｅ１〜Ｅ
４近傍で検出されることになるため，検出精度が向上す
ることになる。したがって，各出力回路８−１〜８−１
６から出力される全ての出力信号Ｓｏｕｔの変動は効果
的に抑制される。

【００６７】そして，変動量検出回路３−１〜３−４お
よび制御信号生成回路５−１〜５−４は，半導体チップ
１の４つのエッジ部Ｅ１〜Ｅ４近傍に配置されている
が，本発明は，これに限定されるものではない。例え
ば，変動量検出回路３および制御信号生成回路５は，半
導体チップ１のあらゆる箇所に配置することが可能であ
り，配置個所を増やすことによって電源電圧Ｖｃｃの変
動，周囲温度の変動，ウェハの製造ばらつき等の検出精
度は，さらに向上することになる。

【００６８】また，半導体チップ１が複数の電源ライン
を備える場合，かかる電源ライン毎に変動量検出回路３
および制御信号生成回路５を配置することによって，複
数の電源の電圧変動を検出することが可能となる。した
がって，一の電源電圧が変動した場合，かかる電源電圧
によって動作する出力回路から出力される出力信号の変
動が抑制されることになる。

【００６９】そして，本発明の実施の形態にかかる半導
体チップ１によれば，電源電圧Ｖｃｃの変動，周囲温度
の変動，ウェハの製造ばらつき等が発生した場合であっ
ても，出力信号Ｓｏｕｔの変動は自動的に抑制されるた
め，従来，回路設計を行うのに際し出力信号Ｓｏｕｔの
変動を抑制するため必要とされていたシュミレーション
作業，改善設計作業等を省略することが可能となる。し
たがって，回路設計にかかるＴＡＴ（ＴｕｒｎＡｒｏｕ
ｎｄ Ｔｉｍｅ）は短縮されることになる。

【００７０】以上，添付図面を参照しながら本発明の好
適な実施形態について説明したが，本発明はかかる例に
限定されない。当業者であれば，特許請求の範囲に記載
された技術的思想の範疇内において各種の変更例または
修正例に想到し得ることは明らかであり，それらについ
ても当然に本発明の技術的範囲に属するものと了解され
る。

【００７１】

【発明の効果】以上説明したように，請求項１，２，
３，４，５，６，７，８，または９のいずれかに記載の
発明によれば，例えば，電源電圧の変動，周囲温度の変
動，または半導体装置の製造ばらつきが生じ，出力信号
のレベルが変動した場合であっても，かかる変動は抑制
されることになる。

【００７２】そして，請求項２によれば，回路規模の増
加を抑えつつ，出力信号のレベルの変動を抑制すること
が可能となる。

【００７３】また，請求項４，５によれば，特に半導体
装置の製造ばらつきによる出力信号のレベル変動を効果
的に抑制することが可能となり，請求項６によれば，電
源電圧の変動による出力信号のレベル変動を効果的に抑
制することが可能となる。

【００７４】請求項７，８，９によれば，出力信号が小
振幅，高周波数であっても，出力信号のレベル変動を抑
制することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態にかかる半導体チップに備
えられた出力信号レベル制御回路の構成を示すブロック
図である。

【図２】図１の出力信号レベル制御回路を構成する変動
量検出回路の回路図である。

【図３】図１の出力信号レベル制御回路を構成する制御
信号生成回路の回路図である。

【図４】図１の出力信号レベル制御回路を構成する出力
回路の回路図である。

【図５】図２の変動量検出回路の動作を示す波形図であ
る。

【図６】図３の制御信号生成回路の動作を示す波形図で
ある。

【図７】図３の制御回路生成回路に備えられたカレント
ミラー回路の動作を示す波形図である。

【図８】図４の出力回路の動作を示す波形図である。

【図９】図１の出力信号レベル制御回路の動作を示すタ
イミングチャートである。

【図１０】本発明の実施の形態にかかる半導体チップの
レイアウトを示す平面図である。

【図１１】従来の出力回路を示す回路図である。

【符号の説明】

１ 半導体チップ ２ 出力信号レベル制御回路 ３ 変動量検出回路 ５ 制御信号生成回路 ７−１ 出力パッド ８−１ 出力回路 ９ カレントミラー回路 ３３ キャパシタ ５２ ローパスフィルタ ＣＬ 外部負荷 ＣＬＯＣＫ クロック信号 Ｐ１ 第１のパルス信号 Ｐ２ 第２のパルス信号 Ｓｅｎ イネーブル信号 Ｓｉｎ 高速信号 Ｓｏｕｔ 出力信号 Ｖｎｃ Ｎチャネル型トランジスタ制御電圧 Ｖｐｃ Ｐチャネル型トランジスタ制御電圧 Ｖｖ 変動電圧

Claims (9)

【特許請求の範囲】
1. 【請求項１】 クロック信号に従いキャパシタの充電お
   よび放電を行い，前記キャパシタの充放電時間に応じた
   パルス幅を有するパルス信号を出力するパルス信号出力
   回路と，前記パルス幅に応じた電流電圧レベルを有する
   制御信号を出力する制御信号生成回路と，供給される電
   源電流電圧を前記制御信号によって調整し，前記電源電
   流電圧に応じた電流電圧レベルを有する出力信号を出力
   する出力回路と，を含む１または２以上の出力信号レベ
   ル制御回路を備えたことを特徴とする，半導体装置。
2. 【請求項２】 クロック信号に従いキャパシタの充電お
   よび放電を行い，前記キャパシタの充放電時間に応じた
   パルス幅を有するパルス信号を出力するパルス信号出力
   回路と，前記パルス幅に応じた電流電圧レベルを有する
   制御信号を出力する制御信号生成回路と，供給される電
   源電流電圧を前記制御信号によって調整し，前記電源電
   流電圧に応じた電流電圧レベルを有する出力信号を出力
   する２以上の出力回路と，を含む１または２以上の出力
   信号レベル制御回路を備えたことを特徴とする，半導体
   装置。
3. 【請求項３】 前記パルス信号出力回路は，前記キャパ
   シタの充放電時間に応じて変化する前記パルス信号のパ
   ルス幅を前記制御信号の電圧レベルに応じてさらに調節
   するパルス幅調整手段を備えたことを特徴とする，請求
   項１または２に記載の半導体装置。
4. 【請求項４】 前記各出力信号レベル制御回路に備えら
   れた前記各パルス信号出力回路は，チップ内の全回路領
   域の電気的特性の偏差を検出することが可能な位置に配
   置されたことを特徴とする，請求項１，２，または３の
   いずれかに記載の半導体装置。
5. 【請求項５】 前記各出力信号レベル制御回路に備えら
   れた前記各パルス信号出力回路は，チップの外縁近傍に
   実質的に均等間隔で配置されたことを特徴とする，請求
   項４に記載の半導体装置。
6. 【請求項６】 複数の電源ラインを有し，前記各出力信
   号レベル制御回路は，前記電源ライン毎に割り当てられ
   たことを特徴とする，請求項１，２，３，４，または５
   のいずれかに記載の半導体装置。
7. 【請求項７】 前記出力回路は，前記出力信号の論理的
   高レベルの電流電圧を制御する第１の出力トランジスタ
   と，前記出力信号の論理的低レベルの電流電圧を制御す
   る第２の出力トランジスタと，前記制御信号によって前
   記電源電流電圧を調整し前記第１の出力トランジスタに
   供給する第１の調整トランジスタと，前記制御信号によ
   って前記電源電流電圧を調整し前記第２の出力トランジ
   スタに供給する第２の調整トランジスタと，を備えたこ
   とを特徴とする，請求項１，２，３，４，５，または６
   のいずれかに記載の半導体装置。
8. 【請求項８】 前記第１の調整トランジスタの第１電源
   端子および前記第２の調整トランジスタの第１電源端子
   は，電源ラインに接続され，前記第１の調整トランジス
   タの第２電源端子は，前記第１の出力トランジスタの第
   １電源端子に接続され，前記第２の調整トランジスタの
   第２電源端子は，前記第２の出力トランジスタの第１電
   源端子に接続されたことを特徴とする，請求項７に記載
   の半導体装置。
9. 【請求項９】 前記制御信号生成回路は，抵抗素子およ
   び容量素子から構成され，前記パルス信号のパルス幅に
   応じた電圧レベルを有するパルス幅変換信号を出力する
   ローパスフィルタ部と，前記パルス幅変換信号が入力さ
   れ，前記制御信号を出力するカレントミラー回路と，を
   備えたことを特徴とする，請求項１，２，３，４，５，
   ６，７，または８のいずれかに記載の半導体装置。