JPH0696586A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0696586A JPH0696586A JP4243505A JP24350592A JPH0696586A JP H0696586 A JPH0696586 A JP H0696586A JP 4243505 A JP4243505 A JP 4243505A JP 24350592 A JP24350592 A JP 24350592A JP H0696586 A JPH0696586 A JP H0696586A
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- power supply
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Abstract
(57)【要約】
【目的】 電源電圧の変動によって発生する残留電荷に
よる悪影響を受け難く、動作マージンの高い半導体装置
を得る。 【構成】 電源電圧の変動を検出する検出回路４と、こ
の検出回路４の検出信号に基づいて、前記電源電圧が変
動したときに発生した基板３の残留電荷を放電させる基
板用放電回路５とを備えた。
よる悪影響を受け難く、動作マージンの高い半導体装置
を得る。 【構成】 電源電圧の変動を検出する検出回路４と、こ
の検出回路４の検出信号に基づいて、前記電源電圧が変
動したときに発生した基板３の残留電荷を放電させる基
板用放電回路５とを備えた。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に係り、
特に電源電圧の変動によって発生する残留電荷による悪
影響を受けず、高い信頼性を得ることができる半導体装
置に関するものである。
特に電源電圧の変動によって発生する残留電荷による悪
影響を受けず、高い信頼性を得ることができる半導体装
置に関するものである。
【０００２】
【従来の技術】図１２は、従来の半導体装置における基
板電位の発生部を示すブロック図である。図において、
１は電源、２はこの電源１に接続され、基板電位を発生
するための基板電位発生回路、そして３はこの基板電位
発生回路２の出力側に接続された基板である。
板電位の発生部を示すブロック図である。図において、
１は電源、２はこの電源１に接続され、基板電位を発生
するための基板電位発生回路、そして３はこの基板電位
発生回路２の出力側に接続された基板である。
【０００３】基板電位発生回路２としては、図１３の回
路図に示されるような例えばチャージポンプ回路が用い
られる。このチャージポンプ回路は、入力端子Ｊに一端
が接続されたコンデンサＣと、このコンデンサＣの他端
とグランドＧ間に、グランドＧ方向を順方向とするダイ
オード接続された電界効果トランジスタＴｒ１と、この
電界効果トランジスタＴｒ１と出力端子Ｋ間に、コンデ
ンサＣ方向を順方向とするダイオード接続された電界効
果トランジスタＴｒ２とを備え、入力端子Ｊにリングオ
シレータパルスを入力することでコンデンサＣにカップ
リングを生じさせて出力端子Ｋに接続される基板３を負
電位にするものである。
路図に示されるような例えばチャージポンプ回路が用い
られる。このチャージポンプ回路は、入力端子Ｊに一端
が接続されたコンデンサＣと、このコンデンサＣの他端
とグランドＧ間に、グランドＧ方向を順方向とするダイ
オード接続された電界効果トランジスタＴｒ１と、この
電界効果トランジスタＴｒ１と出力端子Ｋ間に、コンデ
ンサＣ方向を順方向とするダイオード接続された電界効
果トランジスタＴｒ２とを備え、入力端子Ｊにリングオ
シレータパルスを入力することでコンデンサＣにカップ
リングを生じさせて出力端子Ｋに接続される基板３を負
電位にするものである。
【０００４】図１４は、従来の半導体装置における電源
電圧の変化に対する基板電位の変化を示すタイミング図
である。図より明らかなように、電源電圧がａ１のよう
に急に正常電圧から異常低電圧に変化すると、電源１側
と基板３側との間に生じる寄生容量によるデカップリン
グにより、基板電位も電源電圧につられてＣ１のように
低下し、その後Ｃ２のように緩やかに上昇し、変動後の
電源電圧に対応して所定の電位で安定する。この基板電
位の変動レベルは、例えば電源電圧が正常電圧５Ｖから
異常低電圧４Ｖへ変化した場合、基板電位は通常の−４
Ｖから電源電圧の変動分である１Ｖ程度デカップリング
によって低下して−５Ｖ程度となり、その後緩やかに上
昇して−３Ｖ程度となる。
電圧の変化に対する基板電位の変化を示すタイミング図
である。図より明らかなように、電源電圧がａ１のよう
に急に正常電圧から異常低電圧に変化すると、電源１側
と基板３側との間に生じる寄生容量によるデカップリン
グにより、基板電位も電源電圧につられてＣ１のように
低下し、その後Ｃ２のように緩やかに上昇し、変動後の
電源電圧に対応して所定の電位で安定する。この基板電
位の変動レベルは、例えば電源電圧が正常電圧５Ｖから
異常低電圧４Ｖへ変化した場合、基板電位は通常の−４
Ｖから電源電圧の変動分である１Ｖ程度デカップリング
によって低下して−５Ｖ程度となり、その後緩やかに上
昇して−３Ｖ程度となる。
【０００５】
【発明が解決しようとする課題】上述した基板電位の低
下は、半導体特有の基板３のデカップリングに基づき、
電源電圧の変動によって発生する電荷の影響によるもの
であるが、従来の半導体装置では、例えば上述したチャ
ージポンプ回路の構成上、正電荷が基板３側に誘導され
難く、前記電荷が長時間残留し、従ってこの残留電荷の
ため一度基板電位が下がる（例えば−４Ｖから−５Ｖ）
と再び上昇（−５Ｖから−３Ｖ）するのに時間を要し
（この時間は半導体装置の製造工程に基づくバラツキも
あるが、およそ数μｓｅｃ〜数百μｓｅｃ）、このた
め、Ｃ２のように比較的長時間Ｔに亘って基板電位が不
安定になり、この間、半導体装置の動作マージンが低下
し、例えばダイナミックラム（ＤＲＡＭ）においては、
アクセス時間の遅れや、書き込み不良を起こし易くなる
などの問題点があった。
下は、半導体特有の基板３のデカップリングに基づき、
電源電圧の変動によって発生する電荷の影響によるもの
であるが、従来の半導体装置では、例えば上述したチャ
ージポンプ回路の構成上、正電荷が基板３側に誘導され
難く、前記電荷が長時間残留し、従ってこの残留電荷の
ため一度基板電位が下がる（例えば−４Ｖから−５Ｖ）
と再び上昇（−５Ｖから−３Ｖ）するのに時間を要し
（この時間は半導体装置の製造工程に基づくバラツキも
あるが、およそ数μｓｅｃ〜数百μｓｅｃ）、このた
め、Ｃ２のように比較的長時間Ｔに亘って基板電位が不
安定になり、この間、半導体装置の動作マージンが低下
し、例えばダイナミックラム（ＤＲＡＭ）においては、
アクセス時間の遅れや、書き込み不良を起こし易くなる
などの問題点があった。
【０００６】又、上述した残留電荷による悪影響は、基
板電位に限らず、セルプレート電位や、ビットライン電
位についても同様であり、更には又、カレントミラー回
路ではノードに残留した電荷によって、回路の信号増幅
動作自体が長時間に亘って不十分になるという問題点が
あった。
板電位に限らず、セルプレート電位や、ビットライン電
位についても同様であり、更には又、カレントミラー回
路ではノードに残留した電荷によって、回路の信号増幅
動作自体が長時間に亘って不十分になるという問題点が
あった。
【０００７】この発明は、上述したような問題点を解決
するためになされたもので、電源電圧の変動によって発
生する残留電荷による悪影響を受け難く、動作マージン
の高い半導体装置を得ることを目的としている。
するためになされたもので、電源電圧の変動によって発
生する残留電荷による悪影響を受け難く、動作マージン
の高い半導体装置を得ることを目的としている。
【０００８】
【課題を解決するための手段】この発明に係る半導体装
置は、電源電圧の変動を検出する検出回路と、この検出
回路の検出信号に基づいて、前記電源電圧が変動したと
きに半導体物品に発生した残留電荷を放電させる放電回
路とを備えたものである。
置は、電源電圧の変動を検出する検出回路と、この検出
回路の検出信号に基づいて、前記電源電圧が変動したと
きに半導体物品に発生した残留電荷を放電させる放電回
路とを備えたものである。
【０００９】
【作用】検出回路が電源電圧の変動を検出し、放電回路
が検出回路の検出信号に基づいて残留電荷を放電させ
る。
が検出回路の検出信号に基づいて残留電荷を放電させ
る。
【００１０】
実施例１．図１はこの発明に係る半導体装置の実施例１
を示すブロック図である。図において、１〜３は図１２
で説明したものと全く同じである。４は電源１に接続さ
れ、電源電圧の変化を検出する検出回路、５はこの検出
回路４の出力側と基板３の間に接続された基板用放電回
路である。
を示すブロック図である。図において、１〜３は図１２
で説明したものと全く同じである。４は電源１に接続さ
れ、電源電圧の変化を検出する検出回路、５はこの検出
回路４の出力側と基板３の間に接続された基板用放電回
路である。
【００１１】検出回路４は図２に示すように、基準電位
を発生する基準電位発生回路４ａと、この基準電位発生
回路４ａと電源１の出力側に接続され、基準電位に対し
て電源電圧が変動したときに、その変動分を増幅して出
力する差動増幅回路４ｂとから構成される。
を発生する基準電位発生回路４ａと、この基準電位発生
回路４ａと電源１の出力側に接続され、基準電位に対し
て電源電圧が変動したときに、その変動分を増幅して出
力する差動増幅回路４ｂとから構成される。
【００１２】又、基板用放電回路５は、基板３の残留電
荷を一時的に放電させるもので、例えば図３に示すよう
に、検出回路４の検出信号によって閉じられるスイッチ
５ａを有し、このスイッチ５ａにより基板３を一時的に
グランドＧに短絡させる。尚、スイッチ５ａは、例えば
トランジスタスイッチ回路（図示しない）によって具体
化されることができる。又、基板用放電回路５による放
電時間、即ちスイッチ５ａの閉成時間は、基板３の残留
電荷をグランドＧに放電するのに十分な時間で、且つ基
板電位に影響しない程度の時間として５〜６ｎｓｅｃと
される。
荷を一時的に放電させるもので、例えば図３に示すよう
に、検出回路４の検出信号によって閉じられるスイッチ
５ａを有し、このスイッチ５ａにより基板３を一時的に
グランドＧに短絡させる。尚、スイッチ５ａは、例えば
トランジスタスイッチ回路（図示しない）によって具体
化されることができる。又、基板用放電回路５による放
電時間、即ちスイッチ５ａの閉成時間は、基板３の残留
電荷をグランドＧに放電するのに十分な時間で、且つ基
板電位に影響しない程度の時間として５〜６ｎｓｅｃと
される。
【００１３】この発明の半導体装置は上述したように構
成されており、以下にその動作を図４のタイミング図に
ついて説明する。電源１は通常時５Ｖの電圧を発生して
いるが、ａ１に示すように、例えば５Ｖから４Ｖへ変化
すると、検出回路４がこの電源電圧の変動を検出して検
出信号ｂ１を基板用放電回路５に出力する。基板用放電
回路５はこの検出信号ｂ１に基づいてスイッチ５ａを一
時（５〜６ｎｓｅｃ）的に閉じ、基板３をグランドＧに
一時的に短絡させる。この結果、基板３に発生した残留
電荷は速やかにグランドＧに流れ、基板３の電位は速や
かに−３Ｖの一定電位Ｃ３となる。これにより基板３の
デカプリングによる電位変動Ｃ１及びＣ２（図１４のＣ
１及びＣ２）を抑えて基板電位の安定化を図ることがで
きる。尚、スイッチ５ａの開放後において基板３の電位
がＣ３に安定した後、電源電圧がａ２で示すように上昇
変動して再び５Ｖになった場合は、チャージポンプ回路
により負電荷を速やかに供給できるため、基板用放電回
路５は動作しなくても、基板３の電位はＣ４に示すよう
に速やかにもとの電位−４Ｖに戻る。
成されており、以下にその動作を図４のタイミング図に
ついて説明する。電源１は通常時５Ｖの電圧を発生して
いるが、ａ１に示すように、例えば５Ｖから４Ｖへ変化
すると、検出回路４がこの電源電圧の変動を検出して検
出信号ｂ１を基板用放電回路５に出力する。基板用放電
回路５はこの検出信号ｂ１に基づいてスイッチ５ａを一
時（５〜６ｎｓｅｃ）的に閉じ、基板３をグランドＧに
一時的に短絡させる。この結果、基板３に発生した残留
電荷は速やかにグランドＧに流れ、基板３の電位は速や
かに−３Ｖの一定電位Ｃ３となる。これにより基板３の
デカプリングによる電位変動Ｃ１及びＣ２（図１４のＣ
１及びＣ２）を抑えて基板電位の安定化を図ることがで
きる。尚、スイッチ５ａの開放後において基板３の電位
がＣ３に安定した後、電源電圧がａ２で示すように上昇
変動して再び５Ｖになった場合は、チャージポンプ回路
により負電荷を速やかに供給できるため、基板用放電回
路５は動作しなくても、基板３の電位はＣ４に示すよう
に速やかにもとの電位−４Ｖに戻る。
【００１４】実施例２．実施例１はこの発明を基板３に
適用したものであるが、この発明はセルプレートにも適
用することができる。図５はこの発明の実施例２を示す
ブロック図である。図において１，４は図１に示したも
のと同じであり、６は電源１に接続され、セルプレート
電位を発生するための１／２電源電圧発生回路、７は検
出回路４の出力側に接続され、後述するセルプレートの
残留電荷を放電させるセルプレート用放電回路、８は１
／２電源電圧発生回路６の出力側及びセルプレート用放
電回路７に接続されたセルプレートである。
適用したものであるが、この発明はセルプレートにも適
用することができる。図５はこの発明の実施例２を示す
ブロック図である。図において１，４は図１に示したも
のと同じであり、６は電源１に接続され、セルプレート
電位を発生するための１／２電源電圧発生回路、７は検
出回路４の出力側に接続され、後述するセルプレートの
残留電荷を放電させるセルプレート用放電回路、８は１
／２電源電圧発生回路６の出力側及びセルプレート用放
電回路７に接続されたセルプレートである。
【００１５】１／２電源電圧発生回路６は、図６に示す
ように、例えばＮ型及びＰ型のＭＯＳ電界効果トランジ
スタＴｒ３，Ｔｒ４を用いたソースホロワのコンプリメ
ント回路から成り、トランジスタＴｒ３のゲートに，電
源電圧ＶCCを抵抗分割して得られる１／２ＶCCとトラン
ジスタＴｒ３のスレショルド電圧ＶTHとを加えた電圧を
入力すると共に、トランジスタＴｒ４のゲートに、同じ
く電源電圧ＶCCを抵抗分割して得られる１／２ＶCCとト
ランジスタＴｒ４のスレショルド電圧−ＶTHとを加えた
電圧を入力するようになっている。
ように、例えばＮ型及びＰ型のＭＯＳ電界効果トランジ
スタＴｒ３，Ｔｒ４を用いたソースホロワのコンプリメ
ント回路から成り、トランジスタＴｒ３のゲートに，電
源電圧ＶCCを抵抗分割して得られる１／２ＶCCとトラン
ジスタＴｒ３のスレショルド電圧ＶTHとを加えた電圧を
入力すると共に、トランジスタＴｒ４のゲートに、同じ
く電源電圧ＶCCを抵抗分割して得られる１／２ＶCCとト
ランジスタＴｒ４のスレショルド電圧−ＶTHとを加えた
電圧を入力するようになっている。
【００１６】セルプレート用放電回路７は、例えば上述
した１／２電源電圧発生回路６のトランジスタＴｒ３，
Ｔｒ４の電力容量を大きくしたものを用い、この出力端
子（図示しない）に、検出回路４の検出信号に基づいて
セルプレート８を一時的に短絡させるようにする。
した１／２電源電圧発生回路６のトランジスタＴｒ３，
Ｔｒ４の電力容量を大きくしたものを用い、この出力端
子（図示しない）に、検出回路４の検出信号に基づいて
セルプレート８を一時的に短絡させるようにする。
【００１７】図７は実施例２の動作説明用タイミング図
であり、電源電圧がａ１のように低下すると、検出回路
４が検出信号ｂ１をセルプレート用放電回路７に出力す
る。セルプレート用放電回路７は、この検出信号ｂ１に
基づいて、セルプレート８を一時的にセルプレート用放
電回路７の出力端子に接続してセルプレート８の残留電
荷を放電させ、セルプレート電位を速やかに変動後の電
源電圧ＶCCの１／２である一定電位Ｃ４（１／２ＶCC）
とする。これにより破線Ｃ５で示すような従来の不安定
なセルプレート電位の変動を抑えてその安定化を図る。
尚、セルプレート用放電回路７を、電力容量を大きくし
た１／２電源電圧発生回路で構成する場合は、この電力
容量を大きくすればするほど、より速やかな安定化を図
ることができる。
であり、電源電圧がａ１のように低下すると、検出回路
４が検出信号ｂ１をセルプレート用放電回路７に出力す
る。セルプレート用放電回路７は、この検出信号ｂ１に
基づいて、セルプレート８を一時的にセルプレート用放
電回路７の出力端子に接続してセルプレート８の残留電
荷を放電させ、セルプレート電位を速やかに変動後の電
源電圧ＶCCの１／２である一定電位Ｃ４（１／２ＶCC）
とする。これにより破線Ｃ５で示すような従来の不安定
なセルプレート電位の変動を抑えてその安定化を図る。
尚、セルプレート用放電回路７を、電力容量を大きくし
た１／２電源電圧発生回路で構成する場合は、この電力
容量を大きくすればするほど、より速やかな安定化を図
ることができる。
【００１８】又、図７では電源電圧が低下する場合につ
いて説明したが、この発明は図８に示すように、電源電
圧が上昇する場合にも同様に適用でき、破線Ｃ６で示す
ような従来の緩慢な電位変動をＣ７で示すように抑え
て、速やかにセルプレート電位を安定した一定電位（１
／２ＶCC）とすることができる。
いて説明したが、この発明は図８に示すように、電源電
圧が上昇する場合にも同様に適用でき、破線Ｃ６で示す
ような従来の緩慢な電位変動をＣ７で示すように抑え
て、速やかにセルプレート電位を安定した一定電位（１
／２ＶCC）とすることができる。
【００１９】実施例３．実施例２は、この発明をセルプ
レート８に適用したものであるが、この発明はＤＲＡＭ
のビットラインにも適用することができる。図９はＤＲ
ＡＭのメモリーセルの一部を示す回路図であり、図にお
いて９がリード信号を伝えるビットライン、１０が情報
を伝えるワードライン、１１がメモリーセルである。ビ
ットライン９も上述したセルプレート８と同様、電源電
圧の変動によって残留電荷が発生し易く、この残留電荷
によってビットライン９の電位がそのときの電源電圧の
１／２（１／２ＶCC）に対して正負のいずれかに偏ると
リードマージンが低下し、アクセス時間の遅れなどが生
じる。そこで、このビットライン９にも実施例２で示し
たセルプレート用放電回路７と同様な構成のビットライ
ン用放電回路（図示しない）を設けることで、ビットラ
イン電位が電源電圧の変動による残留電荷の影響でハイ
側、又はロー側に偏るのを速やかに抑えることができ、
リード信号伝達の信頼度を向上させることができる。
レート８に適用したものであるが、この発明はＤＲＡＭ
のビットラインにも適用することができる。図９はＤＲ
ＡＭのメモリーセルの一部を示す回路図であり、図にお
いて９がリード信号を伝えるビットライン、１０が情報
を伝えるワードライン、１１がメモリーセルである。ビ
ットライン９も上述したセルプレート８と同様、電源電
圧の変動によって残留電荷が発生し易く、この残留電荷
によってビットライン９の電位がそのときの電源電圧の
１／２（１／２ＶCC）に対して正負のいずれかに偏ると
リードマージンが低下し、アクセス時間の遅れなどが生
じる。そこで、このビットライン９にも実施例２で示し
たセルプレート用放電回路７と同様な構成のビットライ
ン用放電回路（図示しない）を設けることで、ビットラ
イン電位が電源電圧の変動による残留電荷の影響でハイ
側、又はロー側に偏るのを速やかに抑えることができ、
リード信号伝達の信頼度を向上させることができる。
【００２０】実施例４．図１０はこの発明をカレントミ
ラー回路に適用した場合を示すブロック図である。カレ
ントミラー回路は、ＤＲＡＭのプリアンプに使用されて
おり、メモリーセルから出力されたデータの微弱な電気
信号を高速に増幅する回路である。カレントミラー回路
は、電源電圧の低下によってノードに電荷が残り、この
残留電荷によって動作が不十分となることがある。そこ
で、実施例４はカレントミラー回路にもこの発明を適用
してその速やかな安定化を図らんとするものである。図
において１２はカレントミラー回路、１３はこのカレン
トミラー回路１２のノード１２ａと検出回路４の出力側
との間に接続されたカレントミラー回路用放電回路であ
る。このカレントミラー回路用放電回路１３にも実施例
２，３に示したものと同様、電力容量の大きな１／２電
源電圧発生回路を使用することができる。
ラー回路に適用した場合を示すブロック図である。カレ
ントミラー回路は、ＤＲＡＭのプリアンプに使用されて
おり、メモリーセルから出力されたデータの微弱な電気
信号を高速に増幅する回路である。カレントミラー回路
は、電源電圧の低下によってノードに電荷が残り、この
残留電荷によって動作が不十分となることがある。そこ
で、実施例４はカレントミラー回路にもこの発明を適用
してその速やかな安定化を図らんとするものである。図
において１２はカレントミラー回路、１３はこのカレン
トミラー回路１２のノード１２ａと検出回路４の出力側
との間に接続されたカレントミラー回路用放電回路であ
る。このカレントミラー回路用放電回路１３にも実施例
２，３に示したものと同様、電力容量の大きな１／２電
源電圧発生回路を使用することができる。
【００２１】図１１のタイミング図について実施例４の
動作を説明する。電源電圧が変動してａ１で示すように
低下すると、この変動を検出回路４が検出し、その検出
信号ｂ１をカレントミラー回路用放電回路１３に出力す
る。カレントミラー回路用放電回路１３はこの検出信号
ｂ１に基づきカレントミラー回路１２のノード１２ａに
残留した内部電荷を放電させる。この結果、破線Ｃ８で
示すような従来の緩慢で不安定な、カレントミラー回路
１２のノード出力の変動が抑えられ、速やかにノード出
力を一定電位Ｃ９とすることができ、カレントミラー回
路１２の動作の速やかな安定化を図ることができる。
尚、カレントミラー回路用放電回路１３として１／２電
源電圧発生回路を用いた場合は、一定電位Ｃ９は変動後
の電源電圧ＶCCに対しＶCC−ＶTHなる値となる。
動作を説明する。電源電圧が変動してａ１で示すように
低下すると、この変動を検出回路４が検出し、その検出
信号ｂ１をカレントミラー回路用放電回路１３に出力す
る。カレントミラー回路用放電回路１３はこの検出信号
ｂ１に基づきカレントミラー回路１２のノード１２ａに
残留した内部電荷を放電させる。この結果、破線Ｃ８で
示すような従来の緩慢で不安定な、カレントミラー回路
１２のノード出力の変動が抑えられ、速やかにノード出
力を一定電位Ｃ９とすることができ、カレントミラー回
路１２の動作の速やかな安定化を図ることができる。
尚、カレントミラー回路用放電回路１３として１／２電
源電圧発生回路を用いた場合は、一定電位Ｃ９は変動後
の電源電圧ＶCCに対しＶCC−ＶTHなる値となる。
【００２２】
【発明の効果】以上、詳述したようにこの発明によれ
ば、電源電圧の変動を検出する検出回路と、この検出回
路の検出信号に基づいて、前記電源電圧が変動したとき
に発生した残留電荷を放電する放電回路とを備えたの
で、電源電圧の変動によって発生した残留電荷を速やか
に放電させることができ、もって電源電圧の変動の影響
を受け難く、安定した、高い動作マージンを有する信頼
性の高い半導体装置を得ることができるという効果を奏
する。
ば、電源電圧の変動を検出する検出回路と、この検出回
路の検出信号に基づいて、前記電源電圧が変動したとき
に発生した残留電荷を放電する放電回路とを備えたの
で、電源電圧の変動によって発生した残留電荷を速やか
に放電させることができ、もって電源電圧の変動の影響
を受け難く、安定した、高い動作マージンを有する信頼
性の高い半導体装置を得ることができるという効果を奏
する。
【図１】この発明の実施例１を示すブロック図である。
【図２】検出回路を示すブロック図である。
【図３】基板用放電回路を示すブロック図である。
【図４】この発明の実施例１の動作説明用タイミング図
である。
である。
【図５】この発明の実施例２を示すブロック図である。
【図６】１／２電源電圧発生回路の回路図である。
【図７】この発明の実施例２の動作説明用タイミング図
である。
である。
【図８】この発明の実施例２の他の動作説明用タイミン
グ図である。
グ図である。
【図９】実施例３におけるＤＲＡＭのメモリーセルを示
す回路図である。
す回路図である。
【図１０】この発明の実施例４を示すブロック図であ
る。
る。
【図１１】この発明の実施例４の動作説明用タイミング
図である。
図である。
【図１２】従来の半導体装置の基板電位の発生部を示す
ブロック図である。
ブロック図である。
【図１３】基板電位発生回路の一例を示す回路図であ
る。
る。
【図１４】従来の半導体装置の動作説明用タイミング図
である。
である。
１ 電源 ２ 基板電位発生回路 ３ 基板 ４ 検出回路 ５ 基板用放電回路 ５Ａ スイッチ回路 ６ １／２電源電圧発生回路 ７ セルプレート用放電回路 ９ ビットライン １２ カレントミラー回路 １３ カレントミラー回路用放電回路
Claims (1)
- 【請求項１】 電源電圧が供給されると動作するが、前
記電源電圧が変動したときに残留電荷を発生して動作が
不安定となる半導体物品を備えた半導体装置において、 前記電源電圧の変動を検出する検出回路と、 この検出回路の検出信号に基づいて、前記電源電圧が変
動したときに前記半導体物品に発生した前記残留電荷を
放電させる放電回路と、 を備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4243505A JPH0696586A (ja) | 1992-09-11 | 1992-09-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4243505A JPH0696586A (ja) | 1992-09-11 | 1992-09-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0696586A true JPH0696586A (ja) | 1994-04-08 |
Family
ID=17104904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4243505A Pending JPH0696586A (ja) | 1992-09-11 | 1992-09-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0696586A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323707B1 (en) | 1999-02-04 | 2001-11-27 | Oki Electric Industry Co., Ltd. | Output signal level control circuit in a semiconductor device |
-
1992
- 1992-09-11 JP JP4243505A patent/JPH0696586A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323707B1 (en) | 1999-02-04 | 2001-11-27 | Oki Electric Industry Co., Ltd. | Output signal level control circuit in a semiconductor device |
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