JP2000223464A

JP2000223464A - 基板洗浄方法

Info

Publication number: JP2000223464A
Application number: JP11025315A
Authority: JP
Inventors: Tomoko Wake; 智子和氣; Takashi Sako; 隆佐甲
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-02-02
Filing date: 1999-02-02
Publication date: 2000-08-11

Abstract

(57)【要約】【課題】下地となる膜の膜減りや表面の変質を防止し
つつドライエッチング残渣等の堆積物を実質的に完全に
除去する基板の洗浄方法を提供すること。【解決手段】ドライエッチング残渣等をウエット処理
により除去する際、ウエット処理時間ｔを、ダミー基板
を用いた予備実験の結果に基づいて決定する。ダミー基
板のテストパターン領域の膜厚について、浸漬時間と膜
減り量の関係をプロットする。テストパターン領域のエ
ッチング残渣が除去された時点で膜減り量の速度が顕著
に変化する。この時点をウエット処理時間ｔと決定す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板の洗浄
方法及びこの洗浄方法を利用した半導体装置の製造方法
に関するものであり、より詳しくは、半導体基板上に堆
積したエッチング残渣等を、下地膜を損傷させることな
く除去する洗浄方法及びこの洗浄方法を利用した半導体
装置の製造方法に関するものである。

【０００２】

【従来の技術】半導体素子を作製する際、半導体層や金
属層をドライエッチングによりエッチングする手法は様
々な工程で広く用いられている。ドライエッチングを行
うと、一般に、エッチングガスと被エッチング対象との
化学反応により生成したエッチング残渣が生じる。この
エッチング残渣を残したまま次の工程に移ると、素子に
不具合が生じたり素子特性に悪影響を及ぼす。また、半
導体製造装置のクロス汚染を引き起こす原因となる。こ
のため、ウエット処理によりエッチング残渣を充分に除
去する必要がある。

【０００３】ところが、エッチング残渣を充分に除去で
きる条件でウエット処理を行うと、半導体膜や酸化膜等
の下地膜がエッチングされたり下地膜の表面が変質する
等の問題を引き起こす。さらに、半導体装置の微細化に
伴い、従来のフォトレジストをマスクにしてエッチング
すると、エッチングによって生じたガスによってフォト
レジストパターン内部が削られてしまい、所望の形状に
エッチングできないという問題も生じている。これは、
フォトレジストが厚くて、開口部の狭い箇所では、エッ
チングによって生じたガスが開口部内に閉じこめられる
ためである。このような問題を避けるため、薄い酸化膜
などを形成し、これをフォトレジストをマスクとしてパ
ターニングした後、フォトレジストを除去し、パターニ
ングされた酸化膜（以下、「ハードマスク」という）を
マスクとしてエッチングすることが知られている。

【０００４】以下、図１６〜２０を参照して第一の従来
技術について説明する。この従来技術は、高融点金属層
を含むゲート電極層をドライエッチングすることにより
第一および第二のゲート電極を形成し、これらのゲート
電極の上に跨るように導電膜を形成し、さらにその上に
ビット線を設ける工程を含む半導体装置の製造方法の例
を示すものである。

【０００５】まず図１６（ａ）に示すように、ｐ-形シ
リコン単結晶からなる半導体基板１の表面にｐ型ウエル
領域６、酸化シリコン膜２を形成した後、多結晶シリコ
ン膜３、ＷＳｉ膜４、およびシリコン酸化膜５をそれぞ
れＣＶＤ法により成膜する。次いでフォトレジスト２５
をパターニングし（図１６（ｂ））、このフォトレジス
トをマスクとしてシリコン酸化膜５をエッチングする。

【０００６】フォトレジスト２５を硫酸−過酸化水素水
の混合液（以下、「ＳＰＭ」という）で剥離した後、
（図１６（ｃ））、パターニングされたシリコン酸化膜
５をマスクにして、ＷＳｉ膜４および多結晶シリコン膜
３をドライエッチングし、ワード線を兼ねるゲート電極
１０を形成する。このように、ゲート電極のパターニン
グに際し、厚いフォトレジストでなく薄いシリコン酸化
膜からなるハードマスクを用いることにより、微細化し
たパターンを精密に形成することができる。エッチング
終了後、被エッチング対象物とエッチングガスとの反応
生成物等からなるエッチング残渣７が各ゲート電極の側
面およびシリコン酸化膜５上に付着する（図１７）。

【０００７】このエッチング残渣７を除去するため、ア
ンモニアー過酸化水素水の混合液（以下、「ＡＰＭ」と
いう）を用いてウエット処理（洗浄）する。この際、エ
ッチング残渣７を完全に除去するため、処理時間を長め
にとる必要があるが、このとき、図１８（ａ）に示すよ
うにＷＳｉ膜の側面の溶解が進み、膜減り部が発生す
る。これは、ＡＰＭに対するエッチングレートが、多結
晶シリコン膜３やシリコン酸化膜５に比べ、ＷＳｉ膜４
が特に高いことによるものである。このような膜減り部
が生じた箇所に層間絶縁膜１４を形成すると、層間絶縁
膜１４中にボイドが生じることがある。このボイドはワ
ード線を兼ねるゲート電極１０に平行して形成される
（図１８（ｂ）、（ｃ））。その後、コンタクトホール
を形成して多結晶シリコン３を埋め込むと、この多結晶
シリコン３がボイド中に入り込んで隣接コンタクト間を
ショートさせる（図１８（ｃ））。

【０００８】また、多結晶シリコン３を全面に形成し、
コンタクト部分だけ多結晶シリコン３を残すようにパタ
ーニングした後、層間絶縁膜１４を形成する製造方法も
ある（図１８（ｄ）、（ｅ））。このような製造方法で
は、膜減り部が生じたサイドウォール８中の凹部にも多
結晶シリコン３が埋め込まれる。その後、コンタクト以
外の領域の多結晶シリコン３を異方性エッチングにより
除去しても、凹部の多結晶シリコン３を完全に除去する
ことができない。この残存した多結晶シリコン３が隣接
コンタクト間をショートさせるという問題が生じる（図
１８（ｅ））。

【０００９】このような問題を回避するため、ＡＰＭに
よるウエット処理時間を短くすると、エッチング残渣７
が残存し、別の問題を生じる。図１９（ａ）は、ウエッ
ト処理後、エッチング残渣７が残存した状態を示す図で
ある。この状態でサイドウォール８を形成すると、ゲー
ト電極層とサイドウォールを８との間にエッチング残渣
７が介在することとなる（図１９（ｂ））。このため、
サイドウォール形成のためのドライエッチングを行った
後のウエット処理で、上記の箇所に介在したエッチング
残渣７も同時に除去され、スリットが発生する（図１９
（ｃ））。したがって、リンドープ多結晶シリコン３を
全面に成膜してパターニングする場合（図１９
（ｄ））、このスリット部にもリンドープ多結晶シリコ
ン３が埋め込まれる。その後、層間絶縁膜１４を形成
し、全面を平坦化することにより、図２０（ａ）に示す
ような構造となる。このような構造になると、隣接する
２つのゲート電極、および、その後の工程で形成される
ビット線１５とゲート電極（ワード線）１０またはゲー
ト電極（ワード線）１０同士が短絡することとなり（図
２０（ｂ））、素子が正常に動作しなくなる。

【００１０】以上述べた問題を解消するため、ウエット
処理時間を精密に決定する必要がある。すなわち図１７
におけるエッチング残渣７を除去するのに必要な時間を
正確に把握する必要がある。このためには、図１７のエ
ッチング残渣７をウエット処理しながら、エッチング残
渣７の堆積物の膜厚を、経時的に測定する方法も考えら
れる。しかしながら、この方法を図１７のゲート電極１
０やその周辺に堆積したエッチング残渣７の堆積膜厚を
直接測定することに対して適用することは困難である。
たとえば、膜厚の測定方法として広く利用されているＵ
Ｖ光の反射率の測定による膜厚測定を図１７のエッチン
グ残渣７の堆積膜厚の測定に適用した場合、ゲート電極
１０の周辺の表面凹凸により、精度の良い測定を行うこ
とが困難となる。ＵＶ反射率測定以外の方法として、ダ
ミー基板をウエット処理してエッチング残渣の除去程度
をＳＥＭにより経時的に外観観察し、除去に必要な時間
を測定する方法も考えられる。しかしこの方法では、手
間がかかる上、エッチング残渣の除去が完了する時点を
正確に判定することが困難であるという問題がある。特
に、上述したハードマスクを用いた場合、下地膜とエッ
チング残渣とが同一材質であるため、境界が不明確とな
ったり、分析可能な特定の金属も存在しないので、ＳＥ
Ｍによる外観判定はきわめて困難となる。

【００１１】次に図２１〜２３を参照して第二の従来技
術について説明する。この従来技術は、ＡＰＭウエット
処理に対するエッチングレートの異なる複数の膜からな
る層間絶縁膜を備えた半導体装置の製造方法の例であ
る。

【００１２】まず図２１（ａ）に示すように、シリコン
半導体基板上にワード線を兼ねるゲート電極１０を形成
する。ゲート電極１０は、多結晶シリコン膜３、ＷＳｉ
膜４、およびシリコン酸化膜５からなっている。

【００１３】次に図２１（ｂ）に示すように、ＣＶＤ法
により、ノンドープの酸化シリコン膜１７、ＢＰＳＧ
（Boro Phospho Silicate Glass)膜１８、ＢＳＧ（Boro
Silicate Glass)膜１９およびＢＰＳＧ膜２０を成膜す
る。次いでエッチバック又は化学的機械的研磨（Chemic
al Mechanical Polishing ;CMP）により表面の平坦化
を行う（図２１（ｃ））。

【００１４】次にフォトレジスト２５をマスクにして、
酸化シリコン膜１７、ＢＰＳＧ膜１８、ＢＳＧ膜１９お
よびＢＰＳＧ膜２０からなる層間絶縁膜をエッチングす
る。エッチングガスとしては、たとえばＣ₄Ｈ₈、Ａｒお
よびＯ₂を用いる。このとき、被エッチング対象物とエ
ッチングガスとの反応生成物等からなるエッチング残渣
２４がホールの内壁等に付着する（図２２（ａ））。

【００１５】このエッチング残渣７を除去するため、Ａ
ＰＭを用いてウエット処理（洗浄）する。ここで、層間
絶縁膜は複数のシリコン酸化膜が積層した構造となって
おり、各膜はＡＰＭに対して異なるエッチングレートを
有している。エッチング残渣２４を完全に除去するため
にはウエット処理時間をある程度長くする必要がある
が、このとき、上記エッチングレートの差によりコンタ
クトホールの内壁に凹凸が生じる。この状態を図２２
（ｂ）に示す。

【００１６】次に全面にリンがドープされた多結晶シリ
コン膜３を成膜した後、その表面をＣＭＰにより平坦化
する（図２３）。ここで多結晶シリコン膜３の成膜の
際、コンタクトホール内壁に生じた凹凸に起因して、埋
め込み不良が起こり、コンタクトプラグ中に図２３に示
すボイドが発生する。このような問題を回避するため、
ウエット処理時間を短くするとエッチング残渣が残存
し、不純物拡散層１１との接触抵抗が上昇する等の問題
が発生する。

【００１７】以上は２つのゲート電極に跨るコンタクト
プラグを形成する場合の例であるが、プラグを形成せず
単に層間絶縁膜を形成する場合にも、ゲート電極間のボ
イドの発生が問題となることがある。

【００１８】以上述べた問題を解消するため、ウエット
処理時間を精密に決定する必要があるが、前述のよう
に、エッチング残渣の除去が完了する時点を正確に判定
する方法は現状では見いだされていない。

【００１９】次に、図２４〜２７を参照して第三の従来
技術について説明する。この従来技術は、強誘電体膜を
容量絶縁膜とする容量素子を備えた半導体装置の製造方
法の例である。

【００２０】はじめに、公知の方法を用い、図２４
（ａ）のようにＭＯＳ型トランジスタをシリコン基板１
０１上に形成する。まず熱酸化によりシリコン酸化膜１
０２を形成する。ついでリンドープポリシリコン１０
３、ＷＳｉ１０４をこの順で成膜した後、これらをパタ
ーニングしてゲート電極を形成する。次に、イオン注入
により不純物拡散層１０５を形成してＭＯＳＦＥＴを完
成する。

【００２１】次に図２４（ｂ）に示すように、層間絶縁
膜としてボロンを含んだシリコン酸化膜（ＢＰＳＧ）１
０８をＣＶＤ法により成膜した後、コンタクトホールを
エッチングにより開口し、ホール内にＴｉ膜１０９、タ
ングステン膜１１０をこの順で成膜する。以上によりタ
ングステンプラグが形成される。

【００２２】つづいて図２４（ｃ）のように、容量下部
電極層１１３を形成した後、ＰＺＴ膜１１４、容量上部
電極層１１５をこの順で形成する。たとえば、容量下部
電極層１１３はＰｔ／ＴｉＮ／Ｔｉ、容量上部電極層１
１５はＩｒＯ₂／Ｉｒの積層構造とする。ＰＺＴ膜はＣ
ＶＤ法等により形成する。

【００２３】次に容量上部電極層１１５の上にフォトレ
ジスト１１６を形成する（図２５（ａ））。ついで、こ
のフォトレジスト１１６をマスクとして、容量下部電極
層１１３、ＰＺＴ膜１１４、および容量上部電極層１１
５をドライエッチングし、所定の形状とする（図２５
（ｂ））。このときエッチング残渣１１７が、誘電体容
量の側壁に付着する。このエッチング残渣１１７は、エ
ッチングされたフォトレジスト材料や強誘電体膜材料、
上部、下部電極材料およびエッチングガスと強誘電体膜
材料との反応生成物などからなる。

【００２４】ここでフォトレジスト１１６をレジスト剥
離液を用いて除去すると、図２６（ａ）のように、容量
下部電極層１１３の側面に接触し、上方に延びるエッチ
ング残渣１１７が残存する。このエッチング残渣１１７
を除去するための物理的・機械的方法による処理を行う
と、上方に突出した部分のみが折れ、図２６（ｂ）のよ
うに容量素子の側面にエッチング残渣１１７が残存した
状態となる。このような状態となると、下部電極と上部
電極が電気的に接続され、容量素子としての機能が損な
われる。

【００２５】このような問題を回避するため、通常は、
洗浄によりエッチング残渣１１７を除去する。この洗浄
工程を加えたプロセスについて、図２６、２７を参照し
て説明する。

【００２６】図２６（ｂ）は、エッチング残渣１１７が
容量素子側壁に付着した状態を示す。この状態で、基板
を塩酸と水の混合液や、フッ酸と硝酸の混合液に浸漬等
することにより洗浄を行う。これにより、図２７（ａ）
のようにエッチング残渣１１７が溶解し、除去される。
しかしながら、これらの洗浄液はＰＺＴ膜をも溶解させ
てしまうため、ＰＺＴ膜の露出部から溶解が進行し、図
２７（ａ）のように膜減り部が発生する。

【００２７】強誘電体は、その特性が組成や膜厚等に大
きく依存し、ウエット処理によって溶解すると特性が大
きく変化する。特にＰＺＴ膜のような多元系の強誘電体
膜とした場合、一部の元素が多量に溶解しやすく、組成
変化が生じやすい。従来技術においては、このような組
成変化により強誘電体膜の特性が大きく変化し、素子特
性が劣化するという問題があった（図２７（ａ）、
（ｂ））。

【００２８】また、洗浄により強誘電体膜の膜厚が変化
すると、歩留まりが低下するという問題も生じる。した
がって、強誘電体膜の特性を劣化させることなく洗浄を
行うためには、薬液による膜の浸食を最小限に抑え、組
成や表面の状態を変化させずに洗浄を行うことが必要で
ある。

【００２９】また、強誘電体材料は薬品に対する反応性
が高いため、ウエット処理時間を長くとると強誘電体膜
表面に処理液の成分が吸着して表面状態が変化し、強誘
電体膜等の特性が劣化することがあった。

【００３０】

【発明が解決しようとする課題】本発明は、上述した種
々の課題を解決するためになされたものであり、ウエッ
ト処理時間を最適化し、下地となる膜の膜減りや表面の
変質を防止しつつドライエッチング残渣等の堆積物を実
質的に完全に除去する方法を提供することを課題とす
る。

【００３１】

【課題を解決するための手段】上記課題を解決する本発
明によれば、半導体基板上の膜（ａ）の表面に堆積した
堆積物（ａ）を、薬液を用いたウエット処理により除去
する基板洗浄方法であって、前記ウエット処理を行う時
間ｔを、下記ステップ（Ａ）〜（Ｃ）により決定するこ
とを特徴とする基板洗浄方法が提供される。（Ａ）素子形成部およびテストパターン部を有するダミ
ー基板を用い、該素子形成部に膜（ａ）と実質的に同一
材料からなる膜（ｂ）を形成した後、その表面に、堆積
物（ａ）と実質的に同一の材料、同一の膜厚の堆積物
（ｂ）を堆積するステップ（Ｂ）前記薬液と実質的に同一な薬液を用いてダミー基
板のウエット処理を行い、この際、テストパターン部の
膜厚の経時変化を測定するステップ（Ｃ）前記テストパターン部の膜厚の経時変化に基づい
て前記ウエット処理を行う時間ｔを決定するステップまた本発明によれば、半導体基板上の膜（ａ）をドライ
エッチングすることにより膜（ａ）の表面に付着したエ
ッチング残渣を、薬液を用いたウエット処理により除去
する基板洗浄方法であって、前記ウエット処理を行う時
間ｔを、下記ステップ（Ａ）〜（Ｃ）により決定するこ
とを特徴とする基板洗浄方法が提供される。（Ａ）素子形成部およびテストパターン部を有するダミ
ー基板を用い、該素子形成部に膜（ａ）と実質的に同一
材料からなる膜（ｂ）を形成した後、前記ドライエッチ
ングと同一条件で膜（ｂ）のドライエッチングを行うス
テップ（Ｂ）前記薬液と実質的に同一な薬液を用いてダミー基
板のウエット処理を行い、この際、テストパターン部の
膜厚の経時変化を測定するステップ（Ｃ）前記テストパターン部の膜厚の経時変化に基づい
て前記ウエット処理を行う時間ｔを決定するステップまた本発明によれば、半導体基板を洗浄液に浸漬して半
導体基板上に堆積した堆積物を除去する基板洗浄方法で
あって、前記堆積物を少なくとも含む膜厚の前記洗浄液
への浸漬時間に対する経時変化を測定することによって
洗浄時間を決定するようにしたことを特徴とする基板洗
浄方法が提供される。

【００３２】これらの基板洗浄方法は、ウエット処理を
行う時間ｔを、ダミー基板を用いた膜厚測定に基づいて
決定している。

【００３３】素子領域の膜をドライエッチングしたと
き、素子領域のみならずテストパターン部にもエッチン
グ残渣が堆積する。ここで、本発明者の検討によれば、
素子領域の堆積厚みとテストパターン部の堆積厚みがほ
ぼ同一となることが明らかになった。本発明は、このよ
うな知見に基づいてなされたものである。

【００３４】前述したように、素子領域に堆積したエッ
チング残渣の膜厚を、直接、測定することは困難であ
る。そこで、本発明は、素子領域ではなく、テストパタ
ーン部に堆積したエッチング残渣の膜厚を測定すること
によりウエット処理時間を正確に決定する。

【００３５】ダミー基板の素子形成部およびテストパタ
ーン部には、それぞれ同一材料、同一膜厚の堆積物また
はエッチング残渣が付着している。したがって、これら
の領域を含むウエハをウエット処理した場合、テストパ
ターン部と素子領域とで同時にエッチング残渣の除去が
完了する。テストパターン部において、エッチング残渣
が除去されると、今度は下地層の溶解が進行する。しか
し、エッチング残渣と下地層とでは、上記ウエット処理
による膜厚の減少速度が異なる。一般に、エッチング残
渣の方がより速くエッチングされる。したがって、テス
トパターン部における膜厚変化を経時的に測定し、ウエ
ット処理時間と膜厚との関係を調べれば、エッチング残
渣の除去が完了した時点を正確に把握することができ
る。この時点をもってウエット処理時間をｔとすること
により、下地となる膜の膜減りや表面の変質を防止しつ
つドライエッチング残渣等の堆積物を実質的に完全に除
去することができる。

【００３６】本発明は以上のような原理で最適ウエット
処理時間を正確に決定するものであるから、テストパタ
ーン部表面には、膜（ｂ）が形成されていないことが好
ましい。テストパターン部表面は下地層となるので、こ
のようにすることによって、エッチング残渣の除去が完
了した時点をより正確に把握することができる。

【００３７】さらに本発明によれば、上述した基板洗浄
方法を応用した、以下の各半導体装置の製造方法が提供
される。これらの半導体装置の製造方法によれば、上述
したのと同様の理由により、下地となる膜の膜減りや表
面の変質を防止しつつドライエッチング残渣等の堆積物
を実質的に完全に除去することができ、高品質の半導体
装置が提供される。

【００３８】すなわち、本発明によれば、半導体基板上
に高融点金属膜を含むゲート電極層（ａ）を形成する第
一の工程と、マスクを用いてゲート電極層（ａ）をドラ
イエッチングすることによりパターニングする第二の工
程と、該ドライエッチングによりゲート電極層（ａ）の
表面に付着したエッチング残渣を、薬液を用いたウエッ
ト処理により除去する第三の工程と、ゲート電極層
（ａ）の上に層間絶縁膜を形成する第四の工程とを含む
半導体装置の製造方法であって、前記ウエット処理を行
う時間ｔを、下記ステップ（Ａ）〜（Ｃ）により決定す
ることを特徴とする半導体装置の製造方法が提供され
る。（Ａ）素子形成部およびテストパターン部を有するダミ
ー基板を用い、該素子形成部にゲート電極層（ａ）と実
質的に同一なゲート電極層（ｂ）を形成した後、第二の
工程と同一条件でゲート電極層（ｂ）をドライエッチン
グするステップ（Ｂ）前記薬液と実質的に同一な薬液を用いて前記ダミ
ー基板をウエット処理し、この際、テストパターン部の
膜厚の経時変化を測定するステップ（Ｃ）前記テストパターン部の膜厚の経時変化に基づい
て前記ウエット処理を行う時間ｔを決定するステップまた本発明によれば、半導体基板上に高融点金属膜を含
むゲート電極層（ａ）を形成する第一の工程と、マスク
を用いてゲート電極層（ａ）をドライエッチングするこ
とにより第一のゲート電極および第二のゲート電極を形
成する第二の工程と、該ドライエッチングにより第一の
ゲート電極および第二のゲート電極の表面に付着したエ
ッチング残渣を、薬液を用いたウエット処理により除去
する第三の工程と、第一のゲート電極および第二のゲー
ト電極の上に層間絶縁膜を形成する第四の工程とを含む
半導体装置の製造方法であって、前記ウエット処理を行
う時間ｔを、下記ステップ（Ａ）〜（Ｃ）により決定す
ることを特徴とする半導体装置の製造方法が提供され
る。（Ａ）素子形成部およびテストパターン部を有するダミ
ー基板を用い、該素子形成部にゲート電極層（ａ）と実
質的に同一なゲート電極層（ｂ）を形成した後、第二の
工程と同一条件でゲート電極層（ｂ）をドライエッチン
グするステップ（Ｂ）前記薬液と実質的に同一な薬液を用いて前記ダミ
ー基板をウエット処理し、この際、テストパターン部の
膜厚の経時変化を測定するステップ（Ｃ）前記テストパターン部の膜厚の経時変化に基づい
て前記ウエット処理を行う時間ｔを決定するステップまた本発明によれば、半導体基板上に高融点金属膜を含
むゲート電極層（ａ）を形成する第一の工程と、マスク
を用いてゲート電極層（ａ）をドライエッチングするこ
とにより第一のゲート電極および第二のゲート電極を形
成する第二の工程と、該ドライエッチングにより第一の
ゲート電極および第二のゲート電極の表面に付着したエ
ッチング残渣を、薬液を用いたウエット処理により除去
する第三の工程と、第一のゲート電極および第二のゲー
ト電極に跨るように導電膜を形成する第四の工程とを含
む半導体装置の製造方法であって、前記ウエット処理を
行う時間ｔを、下記ステップ（Ａ）〜（Ｃ）により決定
することを特徴とする半導体装置の製造方法が提供され
る。（Ａ）素子形成部およびテストパターン部を有するダミ
ー基板を用い、該素子形成部にゲート電極層（ａ）と実
質的に同一なゲート電極層（ｂ）を形成した後、第二の
工程と同一条件でゲート電極層（ｂ）をドライエッチン
グするステップ（Ｂ）前記薬液と実質的に同一な薬液を用いて前記ダミ
ー基板をウエット処理し、この際、テストパターン部の
膜厚の経時変化を測定するステップ（Ｃ）前記テストパターン部の膜厚の経時変化に基づい
て前記ウエット処理を行う時間ｔを決定するステップこれらの半導体装置の製造方法によれば、ウエット処理
時間が最適に決定されるため、ゲート電極層がウエット
処理によりサイドエッチングされ、膜減りが起こること
を防止できる。特にゲート電極層が多層構造である場
合、サイドエッチングによる側面部の凹凸の発生を効果
的に抑止し、その後の絶縁膜や導電膜の埋め込み工程に
おける埋め込み不良等を防止することができる。

【００３９】なお、この半導体装置の製造方法におい
て、テストパターン部表面には、ゲート電極層（ｂ）が
形成されていないことが好ましい。テストパターン部表
面はウエット処理時に下地層となるので、このようにす
ることによって、エッチング残渣の除去が完了した時点
をより正確に把握することができる。

【００４０】また本発明によれば、半導体基板上に層間
絶縁膜（ａ）を形成する第一の工程と、マスクを用いて
層間絶縁膜（ａ）の所定箇所をドライエッチングし、接
続孔を形成する第二の工程と、該ドライエッチングによ
り該接続孔の表面に付着したエッチング残渣を、薬液を
用いたウエット処理により除去する第三の工程と、該接
続孔を導電膜により埋め込む第四の工程とを含み、前記
層間絶縁膜（ａ）は、前記ウエット処理によるエッチン
グレートの異なる複数の膜を含む半導体装置の製造方法
であって、前記ウエット処理を行う時間ｔを、下記ステ
ップ（Ａ）〜（Ｃ）により決定することを特徴とする半
導体装置の製造方法が提供される。（Ａ）素子形成部およびテストパターン部を有するダミ
ー基板を用い、該素子形成部に層間絶縁膜（ａ）と実質
的に同一な層間絶縁膜（ｂ）を形成した後、第二の工程
と同一条件で層間絶縁膜（ｂ）の所定箇所をドライエッ
チングし、接続孔を形成するステップ（Ｂ）前記薬液と実質的に同一な薬液を用いて前記ダミ
ー基板をウエット処理し、この際、テストパターン部の
膜厚の経時変化を測定するステップ（Ｃ）前記テストパターン部の膜厚の経時変化に基づい
て前記ウエット処理を行う時間ｔを決定するステップこの半導体装置の製造方法によれば、ウエット処理時間
が最適に決定されるため、層間絶縁膜がウエット処理に
より過剰にエッチングされ、接続孔の内壁に凹凸が発生
することを効果的に抑止することができる。したがっ
て、その後の導電膜の埋め込み工程における埋め込み不
良等を有効に防止することができる。

【００４１】なお、この半導体装置の製造方法におい
て、テストパターン部表面には、層間絶縁膜（ｂ）が形
成されていないことが好ましい。テストパターン部表面
はウエット処理時に下地層となるので、このようにする
ことによって、エッチング残渣の除去が完了した時点を
より正確に把握することができる。

【００４２】また本発明によれば、半導体基板上に強誘
電体膜（ａ）を形成する第一の工程と、マスクを用いて
強誘電体膜（ａ）をドライエッチングする第二の工程
と、強誘電体膜（ａ）の表面に付着したエッチング残渣
を、薬液を用いたウエット処理により除去する第三の工
程とを含む半導体装置の製造方法であって、前記ウエッ
ト処理を行う時間ｔを、下記ステップ（Ａ）〜（Ｃ）に
より決定することを特徴とする半導体装置の製造方法が
提供される。（Ａ）素子形成部およびテストパターン部を有するダミ
ー基板を用い、該素子形成部に強誘電体膜（ａ）と実質
的に同一な強誘電体膜（ｂ）を形成した後、第二の工程
と同一条件で強誘電体膜（ｂ）をドライエッチングする
ステップ（Ｂ）前記薬液と実質的に同一な薬液を用いて前記ダミ
ー基板をウエット処理し、この際、テストパターン部の
膜厚の経時変化を測定するステップ（Ｃ）前記テストパターン部の膜厚の経時変化に基づい
て前記ウエット処理を行う時間ｔを決定するステップこの半導体装置の製造方法における半導体装置は、たと
えば、上記強誘電体を容量絶縁膜とするキャパシタ等を
いう。この半導体装置の製造方法によればウエット処理
時間が最適に決定されるため、強誘電体膜がウエット処
理により過剰にエッチングされることを効果的に防止で
きる。これにより、強誘電体膜の溶解、組成変化および
表面変質を抑え、これらによる強誘電体膜の特性の低下
を防止することができる。また、洗浄による強誘電体膜
の膜厚の変化を抑え、歩留まりの低下を防止することが
できる。

【００４３】なお、この半導体装置の製造方法におい
て、テストパターン部表面には、強誘電体膜（ｂ）が形
成されていないことが好ましい。テストパターン部表面
はウエット処理時に下地層となるので、このようにする
ことによって、エッチング残渣の除去が完了した時点を
より正確に把握することができる。

【００４４】

【発明の実施の形態】本発明では、テストパターン部の
膜厚の経時変化に基づいてウエット処理を行う時間ｔを
決定する。たとえば、ウエット処理開始後、膜厚の減少
速度が実質的に変化するまでの時間を求め、この時間を
ウエット処理を行う時間ｔとする。ウエット処理による
ドライエッチング残渣とその下地膜とのエッチングレー
トは顕著に異なるため、上記方法により、ドライエッチ
ング残渣等の堆積物の除去が完了した時点を正確に判定
することができる。

【００４５】本発明においては、半導体装置とダミー基
板は同一工程で成膜されたりエッチングされ、（Ｂ）の
ステップで、実際の基板洗浄あるいは半導体装置の製造
の際に用いる薬液と実質的に同一な薬液を用いてダミー
基板のウエット処理を行う。「実質的に同一な薬液」と
は、組成、液温等が実質的に同一であることをいうが、
これらが異なっていても、その差を数式等により補正可
能なものも含まれる。また、実際の基板洗浄あるいは半
導体装置の製造の際のウエット処理と、ダミーウエハの
ウエット処理とは、同じ条件で行うことが望ましい。

【００４６】本発明において、ウエット処理を行う処理
液については特に限定がないが、ドライエッチング残渣
を効果的に除去できるものが好ましく用いられる。たと
えば、アンモニア−過酸化水素水混合液等が用いられ
る。また、特に強誘電体膜のドライエッチング後のウエ
ット処理においては、処理液としてｐＨ７未満の酸性液
を用いることが好ましい。エッチング残渣を効果的に除
去できるからである。この場合、ｐＨ範囲は５以下、よ
り好ましくは４以下とする。

【００４７】本発明において、ダミー基板は素子形成部
およびテストパターン部を有する。素子形成部とは、実
際に素子を形成する部分をいう。トランジスタ形成箇所
やキャパシタの形成箇所のほか、コンタクト形成箇所等
も含む。テストパターン部とは、素子形成部以外の箇所
に設けられた膜厚測定のための部分をいう。また、テス
トパターン部は、後の工程で配線やコンタクト等、別の
素子形成部に使用されても良い。テストパターン部は、
エリプソメトリック法などを用いて測定するのに必要な
平坦な領域に形成される。層間絶縁膜上の平坦部であっ
て素子形成部に隣接する箇所に設けられても良い。テス
トパターン部は、２０μｍ□以上の面積を有することが
好ましい。このようにすることによって膜厚の測定が容
易となる。また、テストパターン部は、素子形成部と同
程度の残渣が堆積していることが必要であるので、素子
形成部に近接していることが望ましく、また、ウエハ上
の異なる箇所にテストパターン部を設けて数カ所で膜厚
測定を行い、平均をとることが望ましい。このようにす
ることによって膜厚測定値がより正確となり、ウエット
処理に必要な時間をより正確に決定できる。たとえばス
クライブ線上にテストパターン部を設ければ、このよう
な測定を容易に行うことができる。

【００４８】図１はダミーウエハの一例を示す図であ
る。ウエハー５０上には、素子形成部を含む素子領域５
１と、スクライブ線５２とを有している。テストパター
ン部は、スクライブ線５２上またはウエハ周辺部の空領
域、又は素子形成領域５１内で、素子形成部に隣接する
平坦な領域に設けられている。

【００４９】テストパターン部は、その表面に素子形成
部に形成されたのと同一の膜、たとえばシリコン酸化
膜、シリコン窒化膜またはシリコン酸窒化膜が設けられ
てなることが好ましい。このようにすることによって、
ドライエッチング残渣の除去が完了した時点が素子形成
部と等価になるからである。たとえば、シリコン基板
と、その上に形成された自然酸化膜あるいはゲート酸化
膜とからなる断面構造とすることが好ましい。

【００５０】本発明の基板洗浄方法において、ドライエ
ッチングする際、シリコン酸化膜、シリコン窒化膜また
はシリコン酸窒化膜をマスクとして用いることが好まし
い。このようなハードマスクを用いることにより微細化
したパターンを精密に形成することができるからであ
る。このようなマスクを用いた場合、従来技術では、特
にウエット処理の完了時点を判定することが困難であっ
たが、本発明によれば、この困難を解消でき、上記ハー
ドマスクの利点をいかすことができる。

【００５１】本発明において、膜（ａ）、（ｂ）あるい
はゲート電極層（ａ）、（ｂ）がウエット処理によりエ
ッチングされる材料を含むものである場合、本発明の効
果はより顕著に発揮される。但しこのような材料でなく
とも、たとえばウエット処理により表面が変質等起こす
ものであっても本発明の方法は有効である。本発明はウ
エット処理に最適な時間を正確に決定することにより、
下地膜の損傷を最小限に抑えるものだからである。

【００５２】また本発明において、膜（ａ）、（ｂ）あ
るいはゲート電極層（ａ）、（ｂ）が、ウエット処理に
よるエッチングレートの異なる複数の膜を含んでなる場
合、本発明の効果は顕著に発揮される。このような例と
して、上記膜あるいはゲート電極層が高融点金属膜およ
び多結晶シリコン膜を含んでなる構成が挙げられる。こ
の場合、ウエット処理を過剰に行うと上記膜あるいはゲ
ート電極層に凹凸が発生することとなるが、本発明によ
ればドライエッチング残渣等の除去が完了する時間を正
確に把握できるので、ウエット処理を過剰に行わなくて
済み、上記問題を解決できる。

【００５３】さらに本発明の基板洗浄方法において、膜
（ａ）、（ｂ）が、強誘電体膜を含むものである場合に
も本発明の効果は顕著に発揮される。強誘電体は、その
特性が組成や膜厚等に大きく依存し、ウエット処理によ
って溶解したり表面状態が変化するとその特性が大きく
変化するが、本発明によればウエット処理時間が最適化
されるため、強誘電体膜の溶解および表面変質を有効に
防止できるからである。

【００５４】ここで強誘電体とは、自発分極を有し、そ
れが電界により反転される性質を持つ材料をいう。代表
的にはペロブスカイト構造を有する金属酸化物を挙げる
ことができる。

【００５５】本発明における強誘電体膜とは、たとえば
比誘電率１０以上の金属酸化膜をいう。このうち、スト
ロンチウム、チタン、バリウム、ジルコニウム、鉛、ビ
スマス、タンタルから選ばれる少なくとも一種を含む酸
化物であることが好ましい。具体的には、ＢＳＴ（Ｂａ
_xＳｒ_1-xＴｉＯ₃）、ＰＺＴ（ＰｂＺｒ_xＴｉ_1-xＯ₃）、
ＰＬＺＴ（Ｐｂ_1-yＬａ_yＺｒ_xＴｉ_1-xＯ₃）、ＳｒＢｉ₂
Ｔａ₂Ｏ₉などのペロブスカイト系材料からなる膜である
ことが好ましい（ここで上記化合物いずれについても、
０≦ｘ≦１、０＜ｙ＜１である。）。また、Ｔａ₂Ｏ₅な
どを用いることもできる。このような材料を選択した場
合、本発明の効果はより顕著に発揮される。すなわち、
これらの材料を容量素子に適用した場合、大きな蓄積容
量が得られる一方で、強誘電体膜の膜減り・特性劣化を
抑えつつエッチング残渣を除去することが困難であると
いう課題を有していた。本発明の方法では、かかる課題
が解決されるので、上記材料の優れた特性を充分に活か
すことができる。

【００５６】本発明において強誘電体膜の成膜方法は特
に限定されない。たとえばＰＺＴ膜の場合、ゾルゲル
法、スパッタ法、ＣＶＤ法等の公知の方法により成膜す
ることができる。

【００５７】

【実施例】（実施例１）本実施例は、高融点金属層を含
むゲート電極層をドライエッチングすることにより第一
および第二のゲート電極を形成し、これらのゲート電極
の上に跨るように導電膜を形成し、さらにその上にビッ
ト線を設ける工程を経て半導体装置を製造する例を示す
ものである。ゲート電極層をドライエッチングした後、
ウエット処理によりドライエッチング残渣を除去する
が、このウエット処理を行う時間ｔを精密に決定するこ
とが重要となる。そこで本実施例では、まずダミー基板
を用い、実際の素子の製造工程と同一のプロセスを実施
し、その際、以下のようにしてウエット処理時間を決定
した。

【００５８】（ウエット処理時間の決定）まず図２
（ａ）に示すように、ｐ-形シリコン単結晶からなる半
導体基板１の表面にｐ型ウエル領域６を形成し、熱酸化
処理により酸化シリコン膜２（膜厚９ｎｍ）を形成した
後、その上に多結晶シリコン膜３（膜厚７０ｎｍ）、Ｗ
Ｓｉ膜４（膜厚１５０ｎｍ）、およびシリコン酸化膜５
（膜厚２００ｎｍ）をそれぞれＣＶＤ法により成膜し
た。次に図２（ｂ）に示すように、シリコン酸化膜５の
上にフォトレジスト２５を形成した後、これをマスクと
して、図２（ｃ）のようにシリコン酸化膜５をエッチン
グした。その後、フォトレジスト２５をＳＰＭで剥離し
た。

【００５９】次に、パターニングされたシリコン酸化膜
５をマスクにして、ＷＳｉ膜４および多結晶シリコン膜
３を同一エッチング条件にてドライエッチングし、ワー
ド線を兼ねるゲート電極１０を形成した。このとき同時
に、スクライブ線上に設けられたテストパターン領域に
ついても、パターニングされたシリコン酸化膜５をマス
クとしてドライエッチングを行い、シリコン酸化膜２を
露出させテストパターン部を形成した。なお、本実施例
ではテストパターン部表面にシリコン酸化膜２を露出さ
せたが、テストパターン部表面がシリコン酸化膜５であ
ってもよく、また、エッチング残渣とエッチング速度の
異なる膜（窒化膜など）であってもよい。

【００６０】上記ドライエッチングにおいて、エッチン
グガスとしては、Ｃｌ、ＣＦ₄を含むガスを用いた。こ
のとき、被エッチング対象物とエッチングガスとの反応
生成物等からなるエッチング残渣７が各ゲート電極の側
面やシリコン酸化膜５、およびテストパターン部上に付
着した（図３（ａ）、（ｂ））。

【００６１】このエッチング残渣７を除去するため、ア
ンモニアー過酸化水素水の混合液（以下、「ＡＰＭ」と
いう）を用いてウエット処理（洗浄）した。ＡＰＭによ
るウエット処理する際、液の温度を３５℃とした。

【００６２】ＡＰＭは、特にＷＳｉに対して強い溶解性
を示す。このため、上記ウエット処理の時間は、エッチ
ング残渣を除去するための必要最小限の時間とする必要
がある。そこで本実施例では、ダミー基板のテストパタ
ーン部における膜厚の経時変化を測定することにより、
ウエット処理時間を決定した。

【００６３】エッチング残渣７は、素子領域と同様にテ
ストパターン部にも堆積する（図３（ｂ））。ここで、
エッチング残渣７の堆積する厚みは、素子領域のゲート
電極１０側面やシリコン酸化膜２上と、テストパターン
部のシリコン酸化膜２上とで、ほぼ同一となる。したが
って、これらの領域を含むウエハをウエット処理のため
の洗浄槽に浸漬した場合、テストパターン部と素子領域
とで同時にエッチング残渣の除去が完了する。テストパ
ターン部において、エッチング残渣７が除去されると、
今度は下地のシリコン酸化膜２の溶解が進行する。しか
し、エッチング残渣７とシリコン酸化膜２とでは、ＡＰ
Ｍによる溶解速度が顕著に異なり、エッチング残渣７の
方が溶解が速く進む。したがって、テストパターン部に
おいてＡＰＭウエット処理による膜厚変化を経時的に測
定すると、エッチング残渣の除去が完了し下地のシリコ
ン酸化膜２が露出した時点で膜厚の減少速度が顕著に変
化する。この様子を図６に示す。図６は、ＡＰＭによる
ウエット処理時間とテストパターン部の膜厚変化の挙動
との関係を示す図である。テストパターン部の膜厚はエ
リプソメトリック法等の光学的な方法により測定した。
なおエリプソメトリック法で測定する場合は、通常、残
渣だけでなく下地の膜厚を含めた膜厚を測定する。図中
に示されるように、１８分の時点で膜厚の減少速度が変
化しており、この時点でエッチング残渣の除去が完了し
たことがわかる。以上により、ウエット処理時間を１８
分と決定した。

【００６４】（素子の作製）以上のようにしてウエット
処理時間を決定した後、素子の作製を行った。

【００６５】まず図２、３に示した工程と同一の工程を
実施した。テストパターン部は設けていない。次に、Ａ
ＰＭによるウエット処理（洗浄）を行った。ウエット処
理時間は、前述のようにして決定した１８分とした。洗
浄後の状態を図４に示す。

【００６６】次に、半導体基板１に熱酸化処理を施すこ
とにより、ゲート電極の側壁に、薄い酸化シリコン膜等
からなる絶縁膜を形成した（不図示）。つづいて全面に
リンをイオン注入し熱拡散させた後、ＣＶＤ法による成
膜および異方性エッチングをにより、ゲート電極の側壁
にサイドウォールを８を形成した。ついで前記したリン
よりも高濃度の砒素をイオン注入し、熱拡散することに
よりＬＤＤ（LightlyDoped Drain)構造の不純物拡散層
１１を形成した。

【００６７】この上に、多結晶シリコン膜３を成膜して
パターニングした後（図５（ａ））、層間絶縁膜１４を
成膜して、その表面をＣＭＰにより平坦化した（図５
（ｂ））。平坦化はエッチバックにより行うこともで
き、この場合は、サイドウォール８やシリコン酸化膜５
を窒化膜にするか窒化膜で覆い、層間絶縁膜とのエッチ
ング比を確保することが好ましい。さらにその上に、多
結晶シリコン膜３（膜厚７０ｎｍ）、ＷＳｉ膜４（膜厚
１５０ｎｍ）、およびシリコン酸化膜５（膜厚２００ｎ
ｍ）をそれぞれＣＶＤ法により成膜した後、ドライエッ
チングによりパターニングし、ビット線１５を形成した
（図５（ｃ））。

【００６８】以上のようにして作製した半導体装置の断
面構造を走査型電子顕微鏡によって観察したところ、ボ
イドの発生やゲート電極側面のスリットの発生のない、
良好な形状の素子が形成されていることが確認された。

【００６９】なお、本実施例では２つのゲート電極に跨
るコンタクトプラグを形成する場合を示したが、プラグ
を形成せず単に層間絶縁膜を形成する場合にも、本実施
例の方法は有効であり、図２８のようなエッチング残渣
が残存せず埋め込み不良のない良好な半導体装置を形成
することができる。

【００７０】（実施例２）図２〜３の工程においてＡＰ
Ｍウエット処理によるエッチング残渣７を除去する際、
ＡＰＭの温度を４５℃とし、ウエット処理時間を変更し
たこと以外は実施例１と同様にして、ウエット処理時間
を決定し半導体素子を作製した。

【００７１】図７は、本実施例におけるＡＰＭによるウ
エット処理時間とテストパターン部の膜厚変化の挙動と
の関係を示す図である。図中に示されるように、７分の
時点で膜厚の減少速度が変化しており、この時点でエッ
チング残渣の除去が完了したことがわかる。以上によ
り、ＡＰＭ洗浄液の温度を上げた場合にはエッチング速
度が速くなり、ウエット処理時間を７分と決定した。

【００７２】以上のようにして作製した半導体装置の断
面構造を走査型電子顕微鏡によって観察したところ、ボ
イドの発生やゲート電極側面のスリットの発生のない、
良好な形状の素子が形成されていることが確認された。

【００７３】（実施例３）本実施例は、ダミー基板を用
いたウエット処理時間の決定方法を、ウエット処理に対
するエッチングレートの異なる複数の膜からなる層間絶
縁膜を備えた半導体装置の製造方法に適用した例であ
る。

【００７４】本実施例では、層間絶縁膜をドライエッチ
ングしてコンタクトホールを形成した後、ＡＰＭウエッ
ト処理によりドライエッチング残渣を除去しているが、
このウエット処理を行う時間ｔを精密に決定することが
重要となる。本実施例の層間絶縁膜はＡＰＭウエット処
理に対するエッチングレートの異なる複数の膜から構成
されているため、ウエット処理時間を長くするとコンタ
クトホールの内壁に凹凸が生じ、ホールの埋め込み不良
を引き起こすからである。

【００７５】そこで本実施例では、まずダミー基板を用
い、実際の素子の製造工程と同一のプロセスを実施し、
その際、以下のようにしてウエット処理時間を決定し
た。

【００７６】（ウエット処理時間の決定）ダミー基板を
用いたウエット処理時間の決定プロセスについて、図８
〜１０を参照して説明する。

【００７７】まず図８（ａ）に示すように、シリコン半
導体基板上にワード線を兼ねるゲート電極１０を形成す
る。以下、この状態に至るまでの工程の概略を説明す
る。はじめにｐ-形シリコン単結晶からなる半導体基板
１の表面に選択酸化によりフィールド絶縁膜１６を形成
した。次にリンをイオン注入し、ｐ型ウエル領域６を形
成した。つづいて熱酸化処理により酸化シリコン膜２
（膜厚９ｎｍ）を形成した後、その上に多結晶シリコン
膜３（膜厚７０ｎｍ）、ＷＳｉ膜４（膜厚１５０ｎ
ｍ）、シリコン酸化膜５（膜厚２００ｎｍ）およびシリ
コン窒化膜（不図示）をそれぞれＣＶＤ法により成膜し
た。次にシリコン酸化膜５の上にフォトレジスト（不図
示）を形成した後、これをマスクとして、多結晶シリコ
ン膜３、ＷＳｉ膜４およびシリコン酸化膜５をエッチン
グし、ゲート電極１０を形成した。

【００７８】次に、半導体基板１に熱酸化処理を施すこ
とにより、ゲート電極の側壁に、薄い酸化シリコン膜等
からなる絶縁膜を形成した（不図示）。つづいて全面に
リンをイオン注入し熱拡散させた後、ＣＶＤ法による成
膜および異方性エッチングをにより、ゲート電極の側壁
にサイドウォールを８を形成した。ついで前記したリン
よりも高濃度の砒素をイオン注入し、熱拡散することに
よりＬＤＤ（LightlyDoped Drain)構造の不純物拡散層
１１を形成した。以上の工程により図８（ａ）の状態と
なる。

【００７９】次に図８（ｂ）に示すように、ＣＶＤ法に
より、ノンドープの酸化シリコン膜１７、ＢＰＳＧ（Bo
ro Phospho Silicate Glass)膜１８、ＢＳＧ（Boro Sil
icate Glass)膜１９をこの順で堆積した。各膜厚は、酸
化シリコン膜１７が１００ｎｍ、ＢＰＳＧ膜１８が２０
０ｎｍ、ＢＳＧ１９膜が５０ｎｍである。各膜の堆積
後、窒素アニールによりリフローを行った。

【００８０】ついでこの上にＢＰＳＧ膜２０（膜厚２０
０ｎｍ）をＣＶＤ法を用いて堆積した後、バッファード
フッ化水素（ＢＨＦ）を用いてエッチバックを行い、Ｂ
ＰＳＧ膜２０表面の平坦化を行った（図８（ｃ））。

【００８１】次に、ＢＰＳＧ膜２０の表面にパターニン
グされたフォトレジスト２５を設け、これをマスクにし
て、酸化シリコン膜１７、ＢＰＳＧ膜８、ＢＳＧ膜１９
およびＢＰＳＧ膜２０からなる層間絶縁膜をエッチング
した。エッチングガスとしては、Ｃ₄Ｈ₈、ＡｒおよびＯ
₂を含むガスを用いた。このとき、被エッチング対象物
とエッチングガスとの反応生成物等からなるエッチング
残渣２４がホールの内壁およびテストパターン部に付着
した（図９（ａ）、（ｂ））。テストパターン部の開口
部は、エリプソメトリック法などにより測定可能な面積
があればよく、２０μｍ□とした。

【００８２】このエッチング残渣２４を除去するため、
アンモニアー過酸化水素水の混合液（以下、「ＡＰＭ」
という）を用いてウエット処理（洗浄）した。ＡＰＭに
よるウエット処理する際、液の温度を３５℃とした。

【００８３】上述のように、本実施例の層間絶縁膜は複
数の膜が積層した構造となっており、各膜はＡＰＭに対
して異なるエッチングレートを有している。エッチング
残渣２４を完全に除去するためにはウエット処理時間を
ある程度長くする必要があるが、このとき、上記エッチ
ングレートの差によりコンタクトホールの内壁に凹凸が
生じることとなる。そこで、ＡＰＭによるウエット処理
の時間は、エッチング残渣を除去するための必要最小限
の時間とする必要がある。そこで本実施例では、ダミー
基板のテストパターン部における膜厚の経時変化を測定
することにより、ウエット処理の最適時間を正確に決定
した。

【００８４】エッチング残渣２４は、素子領域と同様に
テストパターン部にも堆積する（図９（ｂ））。ここ
で、エッチング残渣の堆積する厚みは、コンタクトホー
ル内壁と、テストパターン部のシリコン酸化膜２上と
で、ほぼ同一となる。したがって、これらの領域を含む
ウエハをウエット処理のための洗浄槽に浸漬した場合、
テストパターン部と素子領域とで同時にエッチング残渣
の除去が完了する。テストパターン部において、エッチ
ング残渣２４が除去されると、今度は下地のシリコン酸
化膜２の溶解が進行する。しかし、エッチング残渣２４
とシリコン酸化膜２とでは、ＡＰＭによる溶解速度が顕
著に異なり、エッチング残渣７の方が溶解が速く進む。
したがって、テストパターン部においてＡＰＭウエット
処理による膜厚変化を経時的に測定すると、エッチング
残渣の除去が完了し下地のシリコン酸化膜２が露出した
時点で膜厚の減少速度が顕著に変化する。本実施例では
１６分の時点で膜厚の減少速度が変化した。この時点で
エッチング残渣の除去が完了したことがわかる。以上に
より、ウエット処理時間を１６分と決定した。

【００８５】（素子の作製）以上のようにしてウエット
処理時間を決定した後、素子の作製を行った。

【００８６】まず図８〜９に示した工程と同一の工程を
実施した。テストパターン部は設けていない。次に、Ｓ
ＰＭによるレジスト剥離を１０分間行った後、ＡＰＭに
よるウエット処理（洗浄）を行った。ウエット処理時間
は、前述のようにして決定した１６分とした。洗浄後の
状態を図１０に示す。

【００８７】次に全面にリンがドープされた多結晶シリ
コン膜３を形成した後、その表面をＣＭＰにより平坦化
した（図１１（ａ））。さらにその上に、多結晶シリコ
ン膜３（膜厚７０ｎｍ）、ＷＳｉ膜４（膜厚１５０ｎ
ｍ）、およびシリコン酸化膜５（膜厚２００ｎｍ）をそ
れぞれＣＶＤ法により成膜した後、ドライエッチングに
よりパターニングし、ビット線１５を形成した（図１１
（ｂ））。

【００８８】以上のようにして作製した半導体装置の断
面構造を走査型電子顕微鏡によって観察したところ、ボ
イドの発生やゲート電極側面のスリットの発生のない、
良好な形状の素子が形成されていることが確認された。

【００８９】（実施例４）本実施例は、図１２のような
強誘電体膜１１４を容量絶縁膜とする容量素子を備えた
半導体装置の製造方法の一例を示すものである。本実施
例について図１３〜１５を参照して説明する。

【００９０】まず図１３（ａ）のようにＭＯＳ型トラン
ジスタをシリコン基板１０１上に形成した。熱酸化によ
りシリコン基板１０１表面にゲート酸化膜となるシリコ
ン酸化膜１０２を膜厚１０ｎｍ程度形成した。次いでそ
の上に、リンドープポリシリコン１０３、ＷＳｉ１０４
を、それぞれ、ＣＶＤ法により膜厚１００ｎｍとして成
膜した。つづいてシリコン酸化膜１０２、リンドープポ
リシリコン１０３およびＷＳｉ１０４をパターニングし
てゲート電極を形成した。ゲート長は０．３μｍとし
た。次に、イオン注入により不純物拡散層１０５を形成
した。以上のようにして素子分離酸化膜１０７により分
離された領域中にＭＯＳＦＥＴを完成した（図１３
（ａ））。

【００９１】次に図１３（ｂ）に示すようにコンタクト
プラグを形成した。まず層間絶縁膜としてボロンを含ん
だシリコン酸化膜（ＢＰＳＧ）１０８をＣＶＤ法により
成膜した後、ＣＭＰ法により平坦化した。ついでコンタ
クトホールをエッチングにより開口した後、バリアメタ
ルとしてＴｉ膜１０９を成膜し、さらにその上にタング
ステン膜１１０を成膜した。これによりタングステンプ
ラグを形成した。

【００９２】次に図１３（ｃ）に示すように強誘電体容
量を構成する層を形成した。まずＴｉ膜及びＴｉＮ膜を
連続してスパッタし、その上に１００ｎｍのＰｔ膜を形
成して容量下部電極層１１３を形成した。次にＣＶＤ法
によりＰＺＴ膜１１４（膜厚１００ｎｍ）を形成した。
原料ガスとしては、ビスジピバロイルメタナート鉛、チ
タンイソポロポキシド、ジルコニウムブトキシドを用
い、酸化剤としてＮＯ₂を用いた。成膜時の基板温度は
４００℃とし、成膜時の真空容器内のガスの全圧は５×
１０^-3Ｔｏｒｒとした。つづいてＩｒＯ₂及びＩｒをス
パッタリング法により成膜し、容量上部電極層１１５を
形成した。

【００９３】次に図１４（ａ）に示すように、容量上部
電極層１１５の上にフォトレジスト１１６を形成した。

【００９４】ついで、このフォトレジスト１１６をマス
クとして、容量下部電極層１１３、ＰＺＴ膜１１４、お
よび容量上部電極層１１５をドライエッチングし、所定
の形状とした（図１４（ｂ））。このとき、フォトレジ
スト材料や強誘電体膜材料およびエッチングガスと強誘
電体膜材料との反応生成物などからなるエッチング残渣
１１７が、誘電体容量の側壁に付着する。

【００９５】このエッチング残渣１１７を塩酸と水の混
合液（ｐＨ＝３）を洗浄液として用い洗浄した。洗浄は
浸漬法により行い、超音波印加を併用した。洗浄液の温
度は２５℃とした。

【００９６】エッチング残渣１１７を完全に除去するた
めには、上記洗浄液による洗浄をある程度長い時間行う
必要がある。エッチング残渣１１７が残存すると、素子
特性が劣化するばかりでなくクロス汚染の問題等が発生
するからである。しかし、洗浄時間を長くすると、強誘
電体膜１１４が溶解したり、表面が変質する等の問題が
ある。そこで、本実施例ではダミー基板を用いて洗浄時
間の最適化を行った。最適化の手順は、実施例１〜３と
同様にして行った。その結果、洗浄時間を１０分と決定
した。この洗浄を行うことにより、図１４（ｂ）に示し
たエッチング残渣１１７が除去された（図１５
（ａ））。

【００９７】つづいて、レジスト剥離液を用いてフォト
レジスト１１６を剥離し、ＰＺＴ容量を完成した（図１
５（ｂ））。

【００９８】以上のようにして作製した半導体装置につ
いて、エッチング残渣１１７の除去効果および強誘電体
膜の膜減りの程度を評価した。評価は、走査型電子顕微
鏡による断面観察により行った。その結果、エッチング
残渣はほぼ完全に除去されており、強誘電体膜の膜減り
は発生していないことが確認された。

【００９９】

【発明の効果】以上説明したように本発明によれば、ダ
ミーウエハを用いた膜厚測定によりウエット処理時間が
最適に決定されるため、下地となる膜の膜減りや表面の
変質を防止しつつドライエッチング残渣等の堆積物を実
質的に完全に除去することができる。特に、微細なコン
タクト孔底部やコンタクト孔側面のように、光学的に膜
厚測定の困難な部分に堆積したエッチング残渣に対して
も、テストパターン部の膜減り量の変化を測定すること
により、最適洗浄時間を正確に見積もることが可能とな
る。

【図面の簡単な説明】

【図１】本発明の基板洗浄方法に用いるダミー基板の概
略図である。

【図２】本発明の半導体装置の製造方法を示す工程断面
図である。

【図３】本発明の半導体装置の製造方法を示す工程断面
図である。

【図４】本発明の半導体装置の製造方法を示す工程断面
図である。

【図５】本発明の半導体装置の製造方法を示す工程断面
図である。

【図６】ウエット処理時間の決定方法を説明するための
図である

【図７】ウエット処理時間の決定方法を説明するための
図である

【図８】本発明の半導体装置の製造方法を示す工程断面
図である。

【図９】本発明の半導体装置の製造方法を示す工程断面
図である。

【図１０】本発明の半導体装置の製造方法を示す工程断
面図である。

【図１１】本発明の半導体装置の製造方法を示す工程断
面図である。

【図１２】本発明の半導体装置の製造方法により得られ
る容量素子を備えた半導体装置を示す断面図である。

【図１３】本発明の半導体装置の製造方法を示す工程断
面図である。

【図１４】本発明の半導体装置の製造方法を示す工程断
面図である。

【図１５】本発明の半導体装置の製造方法を示す工程断
面図である。

【図１６】従来の半導体装置の製造方法を示す工程断面
図である。

【図１７】従来の半導体装置の製造方法を示す工程断面
図である。

【図１８】従来の半導体装置の製造方法を示す工程断面
図である。

【図１９】従来の半導体装置の製造方法を示す工程断面
図である。

【図２０】従来の半導体装置の製造方法を示す工程断面
図である。

【図２１】従来の半導体装置の製造方法を示す工程断面
図である。

【図２２】従来の半導体装置の製造方法を示す工程断面
図である。

【図２３】従来の半導体装置の製造方法を示す工程断面
図である。

【図２４】従来の半導体装置の製造方法を示す工程断面
図である。

【図２５】従来の半導体装置の製造方法を示す工程断面
図である。

【図２６】従来の半導体装置の製造方法を示す工程断面
図である。

【図２７】従来の半導体装置の製造方法を示す工程断面
図である。

【図２８】本発明の半導体装置の製造方法により得られ
る半導体装置の一例を示す断面図である。

【符号の説明】

１シリコン基板２シリコン酸化膜３ＷＳｉ膜４多結晶シリコン膜５シリコン酸化膜６ｐ型ウエル７エッチング残渣８サイドウォール１０ゲート電極（ワード線）１１不純物拡散層１５ビット線１６フィールド絶縁膜１７ノンドープ酸化シリコン膜１８ＢＰＳＧ膜１９ＢＳＧ２０ＢＰＳＧ膜２３フォトレジスト２４エッチング残渣２５フォトレジスト５０シリコンウエハ５１素子形成領域５２スクライブ線１０１シリコン基板１０２シリコン酸化膜１０３リンドープポリシリコン１０４ＷＳｉ１０５不純物拡散層１０７素子分離酸化膜１０８シリコン酸化膜（ＢＰＳＧ）１０９Ｔｉ膜１１０タングステン膜１１３容量下部電極層１１４ＰＺＴ膜１１５容量上部電極層１１６フォトレジスト１１７エッチング残渣

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/308 Ｈ０１Ｌ 21/306 ＵＦターム(参考） 3B201 AA03 AB01 BB02 BB82 BB83 BB92 BB96 CB12 5F004 AA09 AA11 CB14 CB18 DA00 DA01 DA04 DA23 DA26 DB02 DB17 EA06 EA07 EA10 EA21 EB01 EB02 EB03 5F043 AA37 BB03 BB18 BB25 BB27 DD12 DD15 DD27 DD30 EE05 GG04 GG10

Claims

【特許請求の範囲】

【請求項１】半導体基板上の膜（ａ）の表面に堆積し
た堆積物（ａ）を、薬液を用いたウエット処理により除
去する基板洗浄方法であって、前記ウエット処理を行う
時間ｔを、下記ステップ（Ａ）〜（Ｃ）により決定する
ことを特徴とする基板洗浄方法。（Ａ）素子形成部およびテストパターン部を有するダミ
ー基板を用い、該素子形成部に膜（ａ）と実質的に同一
材料からなる膜（ｂ）を形成した後、前記素子形成部お
よび前記テストパターン部の表面に、堆積物（ａ）と実
質的に同一の材料、同一の膜厚の堆積物（ｂ）を堆積さ
せるステップ（Ｂ）前記薬液と実質的に同一な薬液を用いてダミー基
板のウエット処理を行い、この際、テストパターン部の
膜厚の経時変化を測定するステップ（Ｃ）前記テストパターン部の膜厚の経時変化に基づい
て前記ウエット処理を行う時間ｔを決定するステップ
【請求項２】半導体基板上の膜（ａ）をドライエッチ
ングすることにより膜（ａ）の表面に付着したエッチン
グ残渣を、薬液を用いたウエット処理により除去する基
板洗浄方法であって、前記ウエット処理を行う時間ｔ
を、下記ステップ（Ａ）〜（Ｃ）により決定することを
特徴とする基板洗浄方法。（Ａ）素子形成部およびテストパターン部を有するダミ
ー基板を用い、該素子形成部に膜（ａ）と実質的に同一
材料からなる膜（ｂ）を形成した後、前記ドライエッチ
ングと同一条件で膜（ｂ）のドライエッチングを行うス
テップ（Ｂ）前記薬液と実質的に同一な薬液を用いてダミー基
板のウエット処理を行い、この際、テストパターン部の
膜厚の経時変化を測定するステップ（Ｃ）前記テストパターン部の膜厚の経時変化に基づい
て前記ウエット処理を行う時間ｔを決定するステップ
【請求項３】膜（ａ）および膜（ｂ）をドライエッチ
ングする際、シリコン酸化膜、シリコン窒化膜またはシ
リコン酸窒化膜をマスクとして用いることを特徴とする
請求項２に記載の基板洗浄方法。
【請求項４】前記テストパターン部の膜厚の経時変化
に基づいて前記ウエット処理を行う時間ｔを決定する
際、ウエット処理開始後、膜厚の減少速度が実質的に変
化するまでの時間を求め、この時間を前記ウエット処理
を行う時間ｔとすることを特徴とする請求項１乃至３い
ずれかに記載の基板洗浄方法。
【請求項５】膜（ａ）および膜（ｂ）は、前記ウエッ
ト処理によりエッチングされる材料を含むことを特徴と
する請求項１乃至４いずれかに記載の基板洗浄方法。
【請求項６】膜（ａ）および膜（ｂ）は、前記ウエッ
ト処理によるエッチングレートの異なる複数の膜を含む
ことを特徴とする請求項１乃至５いずれかに記載の基板
洗浄方法。
【請求項７】膜（ａ）および膜（ｂ）は、高融点金属
膜および多結晶シリコン膜を含む請求項１乃至６いずれ
かに記載の基板洗浄方法。
【請求項８】膜（ａ）および膜（ｂ）は、強誘電体膜
を含むことを特徴とする請求項１乃至７いずれかに記載
の基板洗浄方法。
【請求項９】前記強誘電体膜は、ストロンチウム、チ
タン、バリウム、ジルコニウム、鉛、ビスマス、タンタ
ルから選ばれる少なくとも一種を含む金属酸化物である
ことを特徴とする請求項８に記載の半導体装置の製造方
法。
【請求項１０】前記強誘電体膜は、ＢＳＴ、ＰＺＴ、
ＰＬＺＴ、ＳｒＢｉ ₂Ｔａ₂Ｏ₉、およびＴａ₂Ｏ₅からな
る群から選ばれるいずれかの膜であることを特徴とする
請求項９に記載の半導体装置の製造方法。
【請求項１１】前記ウエット処理を行う際、処理液と
してアンモニア−過酸化水素水混合液を用いることを特
徴とする請求項１乃至１０いずれかに記載の基板洗浄方
法。
【請求項１２】前記ウエット処理を行う際、処理液と
して酸性液を用いることを特徴とする請求項１乃至１０
いずれかに記載の基板洗浄方法。
【請求項１３】前記テストパターン部は、その表面に
シリコン酸化膜、シリコン窒化膜またはシリコン酸窒化
膜が設けられてなることを特徴とする請求項１乃至１２
いずれかに記載の基板洗浄方法。
【請求項１４】半導体基板上に高融点金属膜を含むゲ
ート電極層（ａ）を形成する第一の工程と、マスクを用
いてゲート電極層（ａ）をドライエッチングすることに
よりパターニングする第二の工程と、該ドライエッチン
グによりゲート電極層（ａ）の表面に付着したエッチン
グ残渣を、薬液を用いたウエット処理により除去する第
三の工程と、ゲート電極層（ａ）の上に層間絶縁膜を形
成する第四の工程とを含む半導体装置の製造方法であっ
て、前記ウエット処理を行う時間ｔを、下記ステップ
（Ａ）〜（Ｃ）により決定することを特徴とする半導体
装置の製造方法。（Ａ）素子形成部およびテストパターン部を有するダミ
ー基板を用い、該素子形成部にゲート電極層（ａ）と実
質的に同一なゲート電極層（ｂ）を形成した後、第二の
工程と同一条件でゲート電極層（ｂ）をドライエッチン
グするステップ（Ｂ）前記薬液と実質的に同一な薬液を用いて前記ダミ
ー基板をウエット処理し、この際、テストパターン部の
膜厚の経時変化を測定するステップ（Ｃ）前記テストパターン部の膜厚の経時変化に基づい
て前記ウエット処理を行う時間ｔを決定するステップ
【請求項１５】半導体基板上に高融点金属膜を含むゲ
ート電極層（ａ）を形成する第一の工程と、マスクを用
いてゲート電極層（ａ）をドライエッチングすることに
より第一のゲート電極および第二のゲート電極を形成す
る第二の工程と、該ドライエッチングにより第一のゲー
ト電極および第二のゲート電極の表面に付着したエッチ
ング残渣を、薬液を用いたウエット処理により除去する
第三の工程と、第一のゲート電極および第二のゲート電
極の上に層間絶縁膜を形成する第四の工程とを含む半導
体装置の製造方法であって、前記ウエット処理を行う時
間ｔを、下記ステップ（Ａ）〜（Ｃ）により決定するこ
とを特徴とする半導体装置の製造方法。（Ａ）素子形成部およびテストパターン部を有するダミ
ー基板を用い、該素子形成部にゲート電極層（ａ）と実
質的に同一なゲート電極層（ｂ）を形成した後、第二の
工程と同一条件でゲート電極層（ｂ）をドライエッチン
グするステップ（Ｂ）前記薬液と実質的に同一な薬液を用いて前記ダミ
ー基板をウエット処理し、この際、テストパターン部の
膜厚の経時変化を測定するステップ（Ｃ）前記テストパターン部の膜厚の経時変化に基づい
て前記ウエット処理を行う時間ｔを決定するステップ
【請求項１６】半導体基板上に高融点金属膜を含むゲ
ート電極層（ａ）を形成する第一の工程と、マスクを用
いてゲート電極層（ａ）をドライエッチングすることに
より第一のゲート電極および第二のゲート電極を形成す
る第二の工程と、該ドライエッチングにより第一のゲー
ト電極および第二のゲート電極の表面に付着したエッチ
ング残渣を、薬液を用いたウエット処理により除去する
第三の工程と、第一のゲート電極および第二のゲート電
極に跨るように導電膜を形成する第四の工程とを含む半
導体装置の製造方法であって、前記ウエット処理を行う
時間ｔを、下記ステップ（Ａ）〜（Ｃ）により決定する
ことを特徴とする半導体装置の製造方法。（Ａ）素子形成部およびテストパターン部を有するダミ
ー基板を用い、該素子形成部にゲート電極層（ａ）と実
質的に同一なゲート電極層（ｂ）を形成した後、第二の
工程と同一条件でゲート電極層（ｂ）をドライエッチン
グするステップ（Ｂ）前記薬液と実質的に同一な薬液を用いて前記ダミ
ー基板をウエット処理し、この際、テストパターン部の
膜厚の経時変化を測定するステップ（Ｃ）前記テストパターン部の膜厚の経時変化に基づい
て前記ウエット処理を行う時間ｔを決定するステップ
【請求項１７】前記ゲート電極層（ａ）および前記ゲ
ート電極層（ｂ）は、前記ウエット処理によりエッチン
グされる材料を含むことを特徴とする請求項１４乃至１
６いずれかに記載の半導体装置の製造方法。
【請求項１８】前記ゲート電極層（ａ）および前記ゲ
ート電極層（ｂ）は、前記ウエット処理によるエッチン
グレートの異なる複数の膜を含んでなることを特徴とす
る請求項１４乃至１７いずれかに記載の半導体装置の製
造方法。
【請求項１９】前記ゲート電極層（ａ）および前記ゲ
ート電極層（ｂ）は、高融点金属膜および多結晶シリコ
ン膜を含むことを特徴とする請求項１４乃至１８いずれ
かに記載の半導体装置の製造方法。
【請求項２０】半導体基板上に層間絶縁膜（ａ）を形
成する第一の工程と、マスクを用いて層間絶縁膜（ａ）
の所定箇所をドライエッチングし、接続孔を形成する第
二の工程と、該ドライエッチングにより該接続孔の表面
に付着したエッチング残渣を、薬液を用いたウエット処
理により除去する第三の工程と、該接続孔を導電膜によ
り埋め込む第四の工程とを含み、前記層間絶縁膜（ａ）
は、前記ウエット処理によるエッチングレートの異なる
複数の膜を含む半導体装置の製造方法であって、前記ウ
エット処理を行う時間ｔを、下記ステップ（Ａ）〜
（Ｃ）により決定することを特徴とする半導体装置の製
造方法。（Ａ）素子形成部およびテストパターン部を有するダミ
ー基板を用い、該素子形成部に層間絶縁膜（ａ）と実質
的に同一な層間絶縁膜（ｂ）を形成した後、第二の工程
と同一条件で層間絶縁膜（ｂ）の所定箇所をドライエッ
チングし、接続孔を形成するステップ（Ｂ）前記薬液と実質的に同一な薬液を用いて前記ダミ
ー基板をウエット処理し、この際、テストパターン部の
膜厚の経時変化を測定するステップ（Ｃ）前記テストパターン部の膜厚の経時変化に基づい
て前記ウエット処理を行う時間ｔを決定するステップ
【請求項２１】半導体基板上に強誘電体膜（ａ）を形
成する第一の工程と、マスクを用いて強誘電体膜（ａ）
をドライエッチングする第二の工程と、強誘電体膜
（ａ）の表面に付着したエッチング残渣を、薬液を用い
たウエット処理により除去する第三の工程とを含む半導
体装置の製造方法であって、前記ウエット処理を行う時
間ｔを、下記ステップ（Ａ）〜（Ｃ）により決定するこ
とを特徴とする半導体装置の製造方法。（Ａ）素子形成部およびテストパターン部を有するダミ
ー基板を用い、該素子形成部に強誘電体膜（ａ）と実質
的に同一な強誘電体膜（ｂ）を形成した後、第二の工程
と同一条件で強誘電体膜（ｂ）をドライエッチングする
ステップ（Ｂ）前記薬液と実質的に同一な薬液を用いて前記ダミ
ー基板をウエット処理し、この際、テストパターン部の
膜厚の経時変化を測定するステップ（Ｃ）前記テストパターン部の膜厚の経時変化に基づい
て前記ウエット処理を行う時間ｔを決定するステップ
【請求項２２】強誘電体膜（ａ）および強誘電体膜
（ｂ）は、ストロンチウム、チタン、バリウム、ジルコ
ニウム、鉛、ビスマス、タンタルから選ばれる少なくと
も一種を含む金属酸化物であることを特徴とする請求項
２１に記載の半導体装置の製造方法。
【請求項２３】強誘電体膜（ａ）および強誘電体膜
（ｂ）は、ＢＳＴ、ＰＺＴ、ＰＬＺＴ、ＳｒＢｉ₂Ｔａ₂
Ｏ₉、およびＴａ₂Ｏ₅からなる群から選ばれるいずれか
の膜であることを特徴とする請求項２２に記載の半導体
装置の製造方法。
【請求項２４】前記ドライエッチングを行う際、シリ
コン酸化膜、シリコン窒化膜またはシリコン酸窒化膜を
マスクとして用いることを特徴とする請求項１４乃至２
３いずれかに記載の半導体装置の製造方法。
【請求項２５】前記テストパターン部の膜厚の経時変
化に基づいて前記ウエット処理を行う時間ｔを決定する
際、ウエット処理開始後、膜厚の減少速度が実質的に変
化するまでの時間を求め、この時間を前記ウエット処理
を行う時間ｔとすることを特徴とする請求項１４乃至２
４いずれかに記載の基板洗浄方法。
【請求項２６】前記ウエット処理を行う際、処理液と
してアンモニア−過酸化水素水混合液を用いることを特
徴とする請求項１４乃至２５いずれかに記載の半導体装
置の製造方法。
【請求項２７】前記ウエット処理を行う際、処理液と
して酸性液を用いることを特徴とする請求項１４乃至２
５いずれかに記載の半導体装置の製造方法。
【請求項２８】前記テストパターン部は、その表面に
シリコン酸化膜、シリコン窒化膜またはシリコン酸窒化
膜が設けられてなることを特徴とする請求項１４乃至２
７いずれかに記載の半導体装置の製造方法。
【請求項２９】半導体基板を洗浄液に浸漬して半導体
基板上に堆積した堆積物を除去する基板洗浄方法であっ
て、前記堆積物を少なくとも含む膜厚の前記洗浄液への
浸漬時間に対する経時変化を測定することによって洗浄
時間を決定するようにしたことを特徴とする基板洗浄方
法。