JP2000223361A - 構成要素を有する薄膜回路 - Google Patents

Abstract

(57)【要約】 【課題】 受動構成要素、または、受動および能動構成
要素によって形成された電気回路のサイズを減少する。 【解決手段】 本発明は、構成要素を有する薄膜回路に
関係する。薄膜回路は、キャパシタの回路網か、キャパ
シタおよび抵抗の回路網か、キャパシタ、抵抗およびイ
ンダクタンスの回路網か、キャパシタおよびインダクタ
ンスの回路網を具える。例えば、ＳＭＤ末端接点または
バンプ末端接点のような電流接点は、薄膜回路を、回路
の他の構成要素に接続することを可能にし、または、例
えば、接触表面の使用によって能動構成要素と組み合わ
せることを可能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、少なくとも第1お
よび第２電流供給接点と、キャリヤ基板と、少なくとも
第１の構成された導電層と、これらに重ねられた少なく
とも１つの構成された誘電体と、これらに重ねられた少
なくとも第２の構成された導電層とを有する構成要素を
具える薄膜回路と、このような構成要素とに関する。

【０００２】

【従来の技術】多くの電子装置の開発は、以下の傾向、
すなわち、小型化と、より高い確実性と、より高い機能
的レベルに伴ってより低いか少なくとも一定の価格レベ
ルとによって特徴付けられる。ディジタル化におけるす
べての努力にもかかわらず、受動構成要素の数は、多く
の消費者電子装置、例えばＴＶセットおよびビデオレコ
ーダにおいて存在する構成要素の総数の７０％を占める
と思われる。

【０００３】一定した小型化に向かう方向におけるステ
ップは、いわゆるＳＭＤ技術である。この技術は、プリ
ント回路ボードまたはセラミック基板の表面に直接取り
付けられた小型化された構成要素（ＳＭＤ、表面搭載装
置）を基礎としている。ＳＭＤは、対応する慣例的に配
線された構成要素より大幅に小さい。一貫して使用した
場合、これらは、必要な表面または空間と、構成要素の
重量とを、２分の１または３分の１まで減少させること
ができる。前記ＳＭＤ技術の最適化された使用によっ
て、より小さい回路ボードを使用することができるた
め、費用の削減も達成することができる。

【０００４】しかしながら、連続する小型化は、受動Ｓ
ＭＤ構成要素の製造、取り扱いおよび取り付けをより困
難にもする。これを、集積された受動構成要素（ＩＰ
Ｓ）を使用することによって軽減することができる。こ
の技術において、例えば、抵抗（Ｒ）、キャパシタ
（Ｃ）またはインダクタンス（Ｌ）のような受動構成要
素を、分離できない基本回路およびシステム内に結合す
る。マスクによる薄膜技術の使用は、いわゆる薄膜回路
を絶縁材料のキャリヤプレート上に形成し、サイズにお
いてきわめて縮小されたプリント回路を形成する。薄膜
回路の製造は既知であり、いくつかの連続的なまたは同
時の層形成プロセスによって通常行われている。異なっ
た形状、構成および厚さの種々の層が、抵抗、キャパシ
タまたはインダクタンスの組み合わせを具える薄膜回路
を形成するために与えられている。

【０００５】大幅に異なる受動および能動構成要素を有
する回路の簡単な実現は、別個の（ＳＭＤ）構成要素
と、特別な機能（例えば、フィルタ処理機能）を有する
能動構成要素との組み合わせによって達成される。しか
しながら、ＳＭＤ構成要素をすべて別々にはんだ付けし
なければならないのが欠点である。大きい表面領域がは
んだスポットに必要であり、結果として、前記回路はき
わめてかさばってしまう。

【０００６】本発明の目的は、受動構成要素、または、
受動および能動構成要素によって形成された電気回路の
サイズを減少することである。

【０００７】この目的は、少なくとも第１および第２電
流供給接点と、キャリヤ基板と、少なくとも第１の構成
された導電層と、これらに重ねられた少なくとも１つの
構成された誘電体と、これらに重ねられた少なくとも第
２の構成された導電層とを有する構成要素を具える薄膜
回路において、前記電流供給接点を、電気メッキされた
末端接点またはバンプ末端接点、または、接触表面とし
たことを特徴とする薄膜ネットワークによって達成され
る。

【０００８】本発明によるすべての構成要素を、通常は
前記構成要素と互いに反対側に設けられる回路の他の構
成要素に、その電流供給接点によって電気的に接続す
る。用途の性質と、構成要素取り付けの性質とに応じ
て、電気メッキされたＳＭＤ末端接点またはバンプ末端
接点、または、接触表面を使用することができる。例え
ば、Ｃｒ／Ｃｕ、Ｎｉ／ＳｎまたはＣｒ／Ｃｕ、Ｃｕ／
Ｎｉ／ＳｎまたはＣｒ／Ｎｉ、Ｐｂ／ＳｎからなるＳＭ
Ｄ末端接点、または、バンプ末端接点の使用は、別個の
構成要素を製造することを可能にする。これらを、単
に、導体トラックを設けた回路ボードにおいて固定す
る。接触表面の使用は、能動素子を有する構成要素の集
積を可能にする。

【０００９】好適実施形態において、構成されたバリヤ
層を、前記構成された誘電体と、前記第２の構成された
導電層との間に設ける。

【００１０】本発明による構成要素は、前記個々の層を
構成した後、２つの導電層（電極）および１つの誘電体
を有する少なくとも１つのキャパシタを具える。前記構
成された誘電体と、前記第２の構成された導電層との間
の反応を防ぐために、構成されたバリヤ層を、前記構成
された誘電体と、前記第２の構成された導電層との間に
含めてもよい。

【００１１】有利な実施形態において、Ｃｕ、Ａｕ、Ａ
ｌ、ＣｕドープＡｌ、ＳｉドープＡｌまたはＭｇドープ
Ａｌからなる第３の構成された導電層を、前記第２の構
成された導電層上に設ける。前記材料を堆積した後、前
記第３の構成された導電層を、例えば、乾式または湿式
エッチングと組み合わせたリソグラフィックプロセスに
よって、薄膜コイルとして動作するように構成する。

【００１２】本発明による構成要素のこの実施形態にお
いて、前記構成要素は、少なくとも１つのキャパシタお
よび少なくとも１つのインダクタンスとを、関連する層
の構成後、取り付けられる。

【００１３】他の有利な実施形態において、構成された
抵抗層を、前記構成された誘電体と、前記第２の構成さ
れた導電層との間に設ける。

【００１４】他の有利な実施形態を、構成された抵抗層
を、前記キャリヤ基板と、前記第１の構成された導電層
との間に設けるように形成してもよい。

【００１５】前記構成要素には、少なくとも１つのキャ
パシタおよび少なくとも１つの抵抗が、本発明による構
成要素の双方の実施形態において、個々の層における関
連する構成動作後に与えられる。

【００１６】本発明によるこの構成要素の好適実施形態
において、Ｃｕ、Ａｕ、Ａｌ、ＣｕをドープしたＡｌ、
ＳｉをドープしたＡｌまたはＭｇをドープしたＡｌから
なる第３の構成された導電層を、前記第２の構成された
導電層上に設ける。

【００１７】前記構成要素のこの実施形態には、少なく
とも１つのキャパシタと、少なくとも１つの抵抗と、少
なくとも１つのインダクタンスとが、前記関連する層の
構成後に与えられる。

【００１８】少なくとも１つのインダクタンスを具える
本発明による構成要素において、Ｔｉ、Ｃｒ、Ｔｉ_ｘＷ
_ｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｔｉ_ｘＷ_ｙ（０≦ｘ≦
１，０≦ｙ≦１）／Ａｕ、Ｃｒ／Ｃｕ、Ｎｉ_ｘＣｒ
_ｙ（０≦ｘ≦１，０≦ｙ≦１）／ＡｕまたはＴｉ_ｘＷ_ｙ
（０≦ｘ≦１，０≦ｙ≦１）／Ｃｒ／Ｃｕの核形成層
を、前記第２の構成された導電層と、前記第３の構成さ
れた導電層との間に設けるのが好適である。

【００１９】本発明によるすべての構成要素に関して、
セラミック材料、ガラス−セラミック材料、ガラス、ま
たは、ガラス平坦化層を有するセラミック材料を、前記
キャリヤ基板として使用するのが好適である。これらの
材料から成るキャリヤ基板を安価に製造することがで
き、結果として、これらの構成要素のプロセス費用を低
く保つことができる。

【００２０】前記第１および第２の構成された導電層
を、金属か、合金か、導電性酸化物か、金属および合金
か、金属および導電性酸化物か、金属および合金および
導電性酸化物かを具える材料で形成するのがさらに好適
である。前記材料を堆積した後、前記第１および第２の
導電層を、前記薄膜回路が満たすべき機能に基づいて、
例えば、フォトリソグラフィックプロセスおよび乾式ま
たは湿式エッチングステップによって構成する。

【００２１】前記誘電体が、比較的高い比誘電率ε_ｒ＞
３を有する材料を具えるのも好適である。これらのよう
な材料は、小さい寸法との組み合わせにおいて高いキャ
パシタンス値を可能にする。

【００２２】Ｔｉ、ＣｒまたはＮｉ_ｘＣｒ_ｙ（０≦ｘ≦
１，０≦ｙ≦１）の粘着層を、前記キャリヤ基板と、前
記第１の構成された導電層との間に設けるのが好適であ
る。この粘着層は、前記キャリヤ基板と、前記第１の導
電層との間の粘着を改善する。

【００２３】構成されたバリヤ層を、前記第１の構成さ
れた導電層と、前記構成された誘電体との間に設けるの
も好適である。

【００２４】このバリヤ層は、前記第１に構成された導
電層と、前記構成された誘電体との間の反応を防止す
る。

【００２５】無機材料および／または有機材料の保護層
を、前記薄膜回路全体の上に設けるのも好適である。

【００２６】前記保護層は、下にある層を、機械的負荷
と、水分によって生じる腐食とから保護する。

【００２７】反応防止層を、前記キャリヤ層上に設ける
ことも好適である。前記キャパシタの短絡を生じさせる
か、高周波特性を悪化させる恐れがある、前記誘電体
と、前記導電層の粗い表面との反応を、このような反応
防止層によって回避することができる。

【００２８】本発明は、少なくとも第１および第２電流
供給接点と、キャリヤ基板と、少なくとも第１の構成さ
れた導電層と、これらの上に重ねられた少なくとも１つ
の構成された誘電体と、これらの上に重ねられた少なく
とも第２の構成された導電層とを有する薄膜回路に関す
る構成要素において、前記電流供給接点を、電気メッキ
されたＳＭＤ末端接点またはバンプ末端接点、または、
接触表面としたことを特徴とする構成要素にも関する。

【００２９】

【発明の実施の形態】ここで本発明を、図面および５つ
の実施形態の参照と共に以下に詳細に説明する。図１
は、ここではキャパシタ、抵抗およびインダクタンスを
具える、本発明による構成要素を有する薄膜回路の構成
を示す断面図を示す。

【００３０】図1において、構成要素を有する薄膜回路
は、キャリヤ基板を具え、このキャリヤ基板は、例え
ば、セラミック材料、ガラス−セラミック材料、ガラス
材料、または、ガラス平坦化層を有するセラミック材料
を具える。前記キャパシタの下部電極を形成する第１導
電層２と、接続ラインに関する前記第１導電層と、前記
インダクタンスに関する接続部とを、このキャリヤ基板
上に設け、構成する。次のステップにおいて、比誘電率
ε_ｒ＞３を有する材料の誘電体３を堆積する。この層
は、一般的に、キャリヤ基板１の表面領域全体を覆い、
下にある第１の構成された導電層２への接触孔を形成す
るためにのみ特定の場所において分断される。誘電体３
は、例えば、Ｓｉ_３Ｎ_４、ＳｉＯ_２、Ｓｉ_ｘＮ_ｙＯ
_ｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、Ａｌ_２Ｏ
_３、Ｔａ_２Ｏ_５、（Ｔａ_２Ｏ_５）_ｘ−（Ａｌ_２Ｏ_３）
_１−ｘ（０≦ｘ≦１）、（Ｔａ_２Ｏ_５）_ｘ−（Ｔｉ
Ｏ_２）_１−ｘ（０≦ｘ≦１）、（Ｔａ_２Ｏ_５）_ｘ−（Ｎ
ｂ_２Ｏ_５）_１−ｘ（０≦ｘ≦１）、（Ｔａ _２Ｏ_５）_ｘ−
（ＳｉＯ_２）_１−ｘ（０≦ｘ≦１）、ＴｉＯ_２、余分の
鉛を含むまたは含まないＰｂＺｒ_ｘＴｉ_１−ｘＯ_３（０
≦ｘ≦１）、Ｐｂ_１−αｙＬａ_ｙＺｒ_ｘＴｉ_１−ｘＯ_３
（０≦ｘ≦１，０≦ｙ≦０．２，１．３≦α≦１．
５）、Ｐｂ_１−αｘＬａ_ｘＴｉＯ_３（０≦ｘ≦０．３，
１．３≦α≦１．５）、（Ｐｂ，Ｃａ）ＴｉＯ_３、Ｂａ
ＴｉＯ_３、ＣｅをドープしたＢａＴｉＯ_３、Ｎｂおよび
／またはＣｏをドープしたＢａＴｉＯ_３、ＢａＺｒ_ｘＴ
ｉ_１−ｘＯ_３（０≦ｘ≦１）、Ｂａ_１−ｘＰｂＯ_３（０
≦ｘ≦１）、Ｂａ_１−ｙＳｒ_ｙＺｒ_ｘＴｉ_１−ｘＯ
_３（０≦ｘ≦１，０≦ｙ≦１）、Ｂａ_１−ｘＳｒ_ｘＴｉ
Ｏ_３（０≦ｘ≦１）、例えばＬａ、Ｎｂ、ＦｅまたはＭ
ｎをドープしたＳｒＴｉＯ_３、Ｌａのドーピングがある
またはないＳｒＺｒ_ｘＴｉ_１−ｘＯ_３（ｘ＝０ないし
１）、ＣａＯ_ｘＺｎＯ_ｙ（Ｎｂ_２Ｏ_５）_ｚ（ｘ＝０．０
１ないし０．０５、ｙ＝０．４３ないし０．５５、ｚ＝
０．４４ないし０．５２）、（ＢａＴｉＯ_３）
_{０．１８ないし０．２ ７}＋（Ｎｄ_２Ｏ_３）
_{０．３１６ないし０．３５５}＋（ＴｉＯ_２）
_{０．２７６ない し０．３５５}＋（Ｂｉ_２Ｏ_３）
_{０．０２５ないし０．０８１}＋ｘＺｎＯ、ＣａＴｉＯ_３
＋ＣａＴｉＳｉＯ_５、（Ｓｒ，Ｃａ）（Ｔｉ，Ｚｒ）Ｏ
_３、（Ｓｒ，Ｃａ，Ｍ）（Ｔｉ，Ｚｒ）Ｏ_３（Ｍ＝Ｍｇ
またはＺｎ）、（Ｓｒ，Ｃａ，Ｍｇ，Ｚｎ）（Ｔｉ，Ｚ
ｒ，Ｓｉ）Ｏ_３、（Ｓｒ，Ｃａ，Ｃｕ，Ｍｎ，Ｐｂ）Ｔ
ｉＯ_３＋Ｂｉ_２Ｏ_３、ＢａＯ−ＴｉＯ_２−Ｎｄ_２Ｏ_３−
Ｎｂ_２Ｏ_５、（Ｂｉ_２Ｏ_３）_ｘ（Ｎｂ_２Ｏ_５）_１−ｘお
よびＳｉＯ_２、ＭｎＯ_２またはＰｂＯの追加、ドーパン
トとしてＮｂ_２Ｏ_５、ＣｏＯ、ＣｅＯ_２、ＺｎＯおよび
マグネシウム酸化物を含むＢａＴｉＯ_３、ＢａＴｉＯ_３
＋ＣａＺｒＯ_３、ＭｎＯ_２、ＭｇＯおよび希土類酸化物
の追加、（Ｂａ，Ｃａ）ＴｉＯ_３＋Ｎｂ_２Ｏ_５、Ｃｏ_２
Ｏ_３、ＭｎＯ_２、Ｚｒ（Ｔｉ，Ｓｎ）Ｏ_４、ＢａＯ−Ｐ
ｂＯ−Ｎｄ_２Ｏ_３−ＴｉＯ_２、Ｂａ（Ｚｎ，Ｔａ）
Ｏ_３、ＢａＺｒＯ_３、Ｂａ_２Ｔｉ_９Ｏ_２０、Ｍｎドーピ
ングありまたはなしのＢａ_２Ｔｉ_９−ｘＺｒ_ｘＯ
_２０（０≦ｘ≦１）、ＢａＴｉ_５Ｏ_１１、ＢａＴｉ _４Ｏ
_９、Ｃａ_ｘＳｍ_ｙＴｉ_ｚＯ_ｎ（０≦ｘ≦１，０．５≦ｙ
≦１，０≦ｚ≦１，０≦ｎ≦１）、［Ｂｉ_３（Ｎｉ_２Ｎ
ｂ）Ｏ_９］_１−ｘ−（Ｂｉ_２（ＺｎＮｂ_{２（ １＋ｄ）ｙ}
Ｏ_{３＋６ｙ＋５ｙｄ}）_ｘ（０≦ｘ≦１，０．５≦ｙ≦
１．５，−０．０５≦ｄ≦０．０５）、ＣａＺｒＯ_３、
Ｎｄ_２Ｔｉ_２Ｏ_７、ＰｂＮｂ_４／５ｘ（（Ｚｒ_０．６Ｓ
ｎ_０．４）_１−ｙＴｉ_ｙ））_１−ｘＯ_３（０≦ｘ≦０．
９，０≦ｙ≦１）、［Ｐｂ（Ｍｇ_１／３Ｎｂ_２／３）Ｏ
_３］_ｘ−（ＰｂＴｉＯ_３）_１−ｘ（０≦ｘ≦１）、（Ｐ
ｂ，Ｂａ，Ｓｒ）（Ｍｇ_１／３Ｎｂ_２／３）_ｘＴｉ
_ｙ（Ｚｎ_１／３Ｎｂ_２／３）_{１−ｘ−ｙ}Ｏ_３（０≦ｘ≦
１，０≦ｙ≦１，ｘ＋ｙ≦１）、 ｉ）Ｐｂ（Ｍｇ_０．５Ｗ_０．５）Ｏ_３ ｉｉ）Ｐｂ（Ｆｅ_０．５Ｎｂ_０．５）Ｏ_３ ｉｉｉ）Ｐｂ（Ｆｅ_２／３Ｗ_１／３）Ｏ_３ ｉｖ）Ｐｂ（Ｎｉ_１／３Ｎｂ_２／３）Ｏ_３ ｖ）Ｐｂ（Ｚｎ_１／３Ｎｂ_２／３）Ｏ_３ ｖｉ）Ｐｂ（Ｓｃ_０．５Ｔａ_０．５）Ｏ_３、および、混
合物ｉ）ないしｖｉ）の余分の鉛を含むまたは含まない
ＰｂＴｉＯ _３および／またはＰｂ（Ｍｇ_１／３Ｎｂ
_２／３）Ｏ_３との組み合わせを具えてもよい。抵抗層４
を誘電体層３上に堆積し、構成する。この構成された抵
抗層は、例えば、Ｎｉ_ｘＣｒ_ｙ（０≦ｘ≦１，０≦ｙ≦
１）、Ｎｉ_ｘＣｒ_ｙＡｌ_ｚ（０≦ｘ≦１，０≦ｙ≦１，
０≦ｚ≦１）、Ｔｉ_ｘＷ_ｙＮ_ｚ（０≦ｘ≦１，０≦ｙ≦
１，０≦ｚ≦１）、Ｔａ_ｘＮ_ｙ（０≦ｘ≦１，０≦ｙ≦
１）、Ｓｉ_ｘＣｒ_ｙＯ_ｚ（０≦ｘ≦１，０≦ｙ≦１，０
≦ｚ≦１）、Ｓｉ_ｘＣｒ_ｙＮ_ｚ（０≦ｘ≦１，０≦ｙ≦
１，０≦ｚ≦１）、ポリシリコン、Ｔｉ_ｘＷ_ｙ（０≦ｘ
≦１，０≦ｙ≦１）、または、Ｃｕ_ｘＮｉ_ｙ（０≦ｘ≦
１，０≦ｙ≦１）を具えてもよい。次のステップにおい
て、前記キャパシタの上部電極を形成する第２導電層５
を堆積し、形成する。前記第１導電層２および第２導電
層５は、例えば、Ｐｔ（５０ｎｍないし１μｍ）、Ｔｉ
（１０ないし２０ｎｍ）／Ｐｔ（２０ないし６００ｎ
ｍ）、Ｔｉ（１０ないし２０ｎｍ）／Ｐｔ（２０ないし
６００ｎｍ）／Ｔｉ（５ないし２０ｎｍ）、Ａｌ、数パ
ーセントのＣｕをドープしたＡｌ、数パーセントのＳｉ
をドープしたＡｌ、数パーセントのＭｇをドープしたＡ
ｌ、Ｔｉ／Ｐｔ／Ａｌ、Ｔｉ／Ａｇ、Ｔｉ／Ａｇ／Ｔ
ｉ、Ｗ、Ｎｉ、Ｃｕ、Ｔｉ／Ａｇ／Ｉｒ、Ｔｉ／Ｉｒ、
Ｔｉ／Ｐｄ、Ｔｉ／Ａｇ_１−ｘＰｔ_ｘ（０≦ｘ≦１）、
Ｔｉ／Ａｇ_１−ｘＰｄ _ｘ（０≦ｘ≦１）、Ｔｉ／Ｐｔ
_１−ｘＡｌ_ｘ（０≦ｘ≦１）、Ｐｔ_１−ｘＡｌ_ｘ（０≦
ｘ≦１）、Ｔｉ／Ａｇ／Ｐｔ_１−ｘＡｌ_ｘ（０≦ｘ≦
１）、Ｔｉ／Ａｇ／Ｒｕ、Ｔｉ／Ａｇ／Ｉｒ／ＩｒＯ_ｘ
（０≦ｘ≦２）、Ｔｉ／Ａｇ／Ｒｕ／ＲｕＯ _ｘ（０≦ｘ
≦２）、Ｔｉ／Ａｇ／Ｒｕ／ＲｕＯ_ｘ／Ｒｕ_ｙＰｔ
_１−ｙ（０≦ｘ≦２，０≦ｙ≦１）、Ｔｉ／Ａｇ／Ｒｕ
_ｘＰｔ_１−ｘ（０≦ｘ≦１）、Ｔｉ／Ａｇ／Ｐｔ_ｘＡｌ
_１−ｘ（０≦ｘ≦１）、Ｐｔ_ｘＡｌ_１−ｘ／Ａｇ／Ｐｔ
_ｙＡｌ_{１− ｙ}（０≦ｘ≦１，０≦ｙ≦１）、Ｔｉ／Ａｇ
／Ｐｔ_ｙ（ＲｈＯ_ｘ）_１−ｙ（０≦ｘ≦２，０≦ｙ≦
１）、Ｔｉ／Ａｇ／Ｒｈ／ＲｈＯ_ｘ（０≦ｘ≦２）、Ｔ
ｉ／Ａｇ／Ｐｔ_ｘＲｈ_１−ｘ（０≦ｘ≦１）、Ｔｉ／Ａ
ｇ／Ｐｔ_ｙ（ＲｈＯ_ｘ）_１−ｙ／Ｐｔ_ｚＲｈ_１−ｚ（０
≦ｘ≦２，０≦ｙ≦１，０≦ｚ≦１）、Ｔｉ／Ａｇ_ｘＰ
ｔ_１−ｘ／Ｉｒ（０≦ｘ≦１）、Ｔｉ／Ａｇ_ｘＰｔ
_１−ｘ／Ｉｒ／ＩｒＯ_ｙ（０≦ｘ≦１，０≦ｙ≦２）、
Ｔｉ／Ａｇ_ｘＰｔ_１−ｘ／Ｐｔ_ｙＡｌ_１−ｙ（０≦ｘ≦
１，０≦ｙ≦１）、Ｔｉ／Ａｇ_ｘＰｔ_１−ｘ／Ｒｕ（０
≦ｘ≦１）、Ｔｉ／Ａｇ_ｘＰｔ_１−ｘ／Ｒｕ／ＲｕＯ_ｙ
（０≦ｘ≦１，０≦ｙ≦２）、Ｔｉ／Ａｇ／Ｃｒ、Ｔｉ
／Ａｇ／Ｔｉ／ＩＴＯ、Ｔｉ／Ａｇ／Ｃｒ／ＩＴＯ、Ｔ
ｉ／Ａｇ／ＩＴＯ、Ｔｉ／Ｎｉ／ＩＴＯ、Ｔｉ／Ｎｉ／
Ａｌ／ＩＴＯ、Ｔｉ／Ｎｉ、または、Ｔｉ／Ｃｕを具え
てもよい。前記インダクタンスを形成するために、例え
ば、Ｃｕ、Ａｕ、Ａｌ、ＣｕをドープしたＡｌ、Ｓｉを
ドープしたＡｌ、または、ＭｇをドープしたＡｌ具える
第３導電層６を、第２導電層５の上に堆積し、構成す
る。加えて、電流供給接点７を、前記構成要素の互いに
反対側に設ける。Ｃｒ／Ｃｕ、Ｎｉ／ＳｎまたはＣｒ／
Ｃｕ、Ｃｕ／Ｎｉ／ＳｎまたはＣｒ／Ｎｉ、Ｐｂ／Ｓｎ
の電気メッキされたＳＭＤ末端接点か、バンプ末端接
点、または、接触表面を、前記電流供給接点として使用
してもよい。

【００３１】さらに、ガラス、ＴｉＯ_２、Ａｌ_２Ｏ_３ま
たはＺｒＯ_２から成る反応防止層を、キャリヤ基板１上
に堆積してもよい。

【００３２】代わりに、例えば、Ｔｉ、ＣｒまたはＮｉ
_ｘＣｒ_ｙ（０≦ｘ≦１，０≦ｙ≦１）を具える粘着層
を、キャリヤ基板１か、もしあれば前記反応防止層と、
第１導電層２との間に設けてもよい。

【００３３】さらに、例えば、Ｔｉ、Ｃｒ、Ｔｉ_ｘＷ_ｙ
（０≦ｘ≦１，０≦ｙ≦１）、Ｉｒ _ｘＯ_ｙ（０≦ｘ≦
１，０≦ｙ≦１）、Ｒｕ_ｘＯ_ｙ（０≦ｘ≦１，０≦ｙ≦
１）、Ｔｉ_ｘＣｒ_ｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｐｔ
_ｘＲｈ_ｙＯ_ｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦
１）、Ｐｔ_ｘＡｌ_ｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｎｉ
_ｘＣｒ_ｙ（０≦ｘ≦１，０≦ｙ≦１）、または、ＩＴＯ
を具えるバリヤ層を、第１導電層２と、誘電体３との間
に設けてもよい。キャパシタのみを具える薄膜回路の場
合において、代わりに、バリヤ層を、誘電体３と、第２
導電層５との間に設けてもよい。

【００３４】例えば、Ｎｉ_ｘＣｒ_ｙ（０≦ｘ≦１，０≦
ｙ≦１）、Ｎｉ_ｘＣｒ_ｙＡｌ_ｚ（０≦ｘ≦１，０≦ｙ≦
１，０≦ｚ≦１）、Ｔｉ_ｘＷ_ｙＮ_ｚ（０≦ｘ≦１，０≦
ｙ≦１，０≦ｚ≦１）、Ｔａ_ｘＮ_ｙ（０≦ｘ≦１，０≦
ｙ≦１）、Ｓｉ_ｘＣｒ_ｙＯ_ｚ（０≦ｘ≦１，０≦ｙ≦
１，０≦ｚ≦１）、Ｓｉ_ｘＣｒ_ｙＮ_ｚ（０≦ｘ≦１，０
≦ｙ≦１，０≦ｚ≦１）、ポリシリコン、Ｔｉ_ｘＷ
_ｙ（０≦ｘ≦１，０≦ｙ≦１）、または、Ｃｕ_ｘＮｉ_ｙ
（０≦ｘ≦１，０≦ｙ≦１）から成る前記抵抗層を、代
わりに、キャリヤ基板１と、第１に構成された導電層２
との間に配置してもよい。

【００３５】さらに、例えば、Ｔｉ、Ｃｒ、Ｔｉ_ｘＷ_ｙ
（０≦ｘ≦１，０≦ｙ≦１）、Ｔｉ _ｘＷ_ｙ（０≦ｘ≦
１，０≦ｙ≦１）／Ａｕ、Ｃｒ／Ｃｕ、Ｎｉ_ｘＣｒ
_ｙ（０≦ｘ≦１，０≦ｙ≦１）／Ａｕ、または、Ｔｉ_ｘ
Ｗ_ｙ（０≦ｘ≦１，０≦ｙ≦１）／Ｃｒ／Ｃｕの核形成
層を、第２の構成された導電層５と、第３の構成された
導電層６との間に設けてもよい。

【００３６】例えば、ＳｉＯ_２またはＳｉ_３Ｎ_４のよう
な無機材料、および／または、例えば、ポリイミドまた
はポリベンゾシクロブタンのような有機材料の保護層
を、前記薄膜回路全体の上に設けてもよい。

【００３７】実施形態１ ＣｕをドープしたＡｌの第１導電層２を、ガラス平坦化
層を有するＡｌ_２Ｏ_３のキャリヤ基板１上に堆積し、構
成する。次のステップにおいて、Ｓｉ_３Ｎ_４の誘電体３
を、キャリヤ基板１全体の上に堆積し、構成する。Ｎｉ
_{０．３０５}Ｃｒ _０．５７Ａｌ_{０．１２５}の構成された抵
抗層４が、誘電体３上に存在する。ＣｕをドープしたＡ
ｌの第２導電層５を、抵抗層４の部分上に堆積し、構成
する。ＣｕをドープしたＡｌの第３導電層６を、第２導
電層５の部分上に堆積し、薄膜コイルを形成するために
構成する。前記薄膜回路全体に、Ｓｉ_３Ｎ_４およびポリ
イミドの保護層を設ける。加えて、電流供給接点７を形
成するために、Ｃｒ／Ｃｕ、Ｃｕ／Ｎｉ／Ｓｎ ＳＭＤ
末端接点を、前記構成要素の両側に固定する。

【００３８】実施形態２ Ａｌの第１導電層２を、ガラスキャリヤ基板１上に堆積
し、構成する。次のステップにおいて、Ｓｉ_３Ｎ_４の誘
電体をキャリヤ基板１全体の上に堆積し、構成する。Ｔ
ｉ_０．１４Ｗ_０．５１Ｎ_０．３５の構成された抵抗層４
が、誘電体３上に存在する。Ａｕの第２導電層５を抵抗
層４上に堆積し、薄膜キャパシタを形成するために構成
する。Ａｕを具える第３導電層６を、第２導電層５の領
域上に加えて堆積し、薄膜コイルに構成する。前記薄膜
回路に、Ｓｉ_３Ｎ_４およびポリイミドの保護層を設け
る。さらに、電流供給接点７を形成するために、Ｃｒ／
Ｃｕ、Ｃｕ／Ｎｉ／Ｓｎ ＳＭＤ末端接点を、前記構成
要素の両側に設ける。

【００３９】実施形態３ ＴｉＯ_２平坦化層をガラスキャリヤ基板１上に設け、Ｔ
ｉ／Ｐｔの第１導電層２をこれらの上に堆積し、構成す
る。次のステップにおいて、５％のランタンをドープし
たＰｂＺｒ_０．５３Ｔｉ_０．４７Ｏ_３の誘電体３をキャ
リヤ基板１の表面全体の上に堆積し、構成する。誘電体
３上に、Ｔｉ_０．１４Ｗ_０．５１Ｎ_{０． ３５}の構成され
た抵抗層４が存在する。Ａｌの第２導電層５を抵抗層4
上に堆積し、構成する。ＣｕをドープしたＡｌを具える
第３導電層６を、第２導電層５の部分上に堆積し、薄膜
コイルに構成する。前記薄膜回路に、Ｓｉ_３Ｎ_４および
ポリイミドの保護層を設ける。さらに、電流供給接点７
を形成するために、Ｃｒ／Ｃｕ、Ｃｕ／Ｎｉ／Ｓｎ Ｓ
ＭＤ末端接点を、前記構成要素の両側に設ける。

【００４０】実施形態４ 例えば、１６個の抵抗および８個のキャパシタを具える
Ｔフィルタを実現するために、ＣｕをドープしたＡｌの
第１導電層２を、Ａｌ_２Ｏ_３キャリヤ基板１上に堆積
し、構成する。次のステップにおいて、Ｓｉ_３Ｎ_４の誘
電体３をキャリヤ基板１の表面全体上に堆積し、構成す
る。Ｎｉ_{０．３０５}Ｃｒ_０．５７Ａｌ_{０． １２５}の構成
された抵抗層４が、誘電体３上に存在する。Ｃｕをドー
プしたＡｌの第２導電層５を抵抗層４上に設け、構成す
る。前記薄膜回路に、Ｓｉ_３Ｎ_４およびポリイミドの保
護層を設ける。さらに、電流供給接点７を形成するため
に、Ｃｒ／Ｃｕ、Ｃｕ／Ｎｉ／Ｓｎ ＳＭＤ末端接点を
前記構成要素の両側に設ける。

【００４１】実施形態５ 例えば、１６個の抵抗およびキャパシタを具えるＴフィ
ルタを実現するために、ＴｉＯ_２の第１反応防止層と、
次にＴｉ／Ｐｔの第１導電層とを、ガラス平坦化層を有
するＡｌ_２Ｏ_３キャリヤ基板１上に堆積し、構成する。
次のステップにおいて、５％のランタンをドープしたＰ
ｂＺｒ_０．５３Ｔｉ_０．４７Ｏ_３の誘電体３をキャリヤ
基板１の表面全体上に堆積し、構成する。Ｔｉ_０．１４
Ｗ_{０．５ １}Ｎ_０．３５の構成された抵抗層４が、前記誘
電体上に存在する。Ａｌの第２導電層５を抵抗層４上に
設け、構成する。前記薄膜回路に、Ｓｉ_３Ｎ_４およびポ
リイミドの保護層を設ける。さらに、電流供給接点７を
形成するために、Ｃｒ／Ｃｕ、Ｃｕ／Ｎｉ／Ｓｎ ＳＭ
Ｄ末端接点を前記構成要素の両側に設ける。

【図面の簡単な説明】

【図１】 本発明による構成要素を有する薄膜回路の構
成を示す断面図である。

【符号の説明】

１ キャリヤ基板 ２ 第１導電層 ３ 誘電体 ４ 抵抗層 ５ 第２導電層 ６ 第３導電層 ７ 電流供給接点

───────────────────────────────────────────────────── フロントページの続き (71)出願人 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 ハンス−ヴォルフガング ブラント ドイツ国 52072 アーヘン シロスパー クシュトラーセ 43 (72)発明者 ウーヴェ マッケンス ドイツ国 52078 アーヘン アム ティ ーアガーテン 42 (72)発明者 ライネル キーウィット ドイツ国 52159 ルートゲン ルートゲ ンバハシュトラーセ 19 (72)発明者 アントニウス ヨハネス マリア ネリセ ン オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ (72)発明者 アンタル フランス ヨゼフ バッヘルマ ン オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ (72)発明者 マルティン フロイスター ドイツ国 52072 アーヘン ティッター ズフェルト 74 (72)発明者 マルク デ サンベル オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６

Claims (15)

【特許請求の範囲】
1. 【請求項１】 少なくとも第１および第２電流供給接点
   と、 キャリヤ基板と、 少なくとも第１の構成された導電層と、 これらの上に重ねられた少なくとも１つの構成された誘
   電体と、 これらの上に重ねられた少なくとも第２の構成された導
   電層とを有する構成要素を具える薄膜回路において、前
   記電流供給接点を、電気メッキされたＳＭＤ末端接点ま
   たはバンプ末端接点、または、接触表面としたことを特
   徴とする構成要素を有する薄膜回路。
2. 【請求項２】 請求項1に記載の構成要素を有する薄膜
   回路において、構成されたバリヤ層を、前記構成された
   誘電体と、前記第２の構成された導電層との間に設けた
   ことを特徴とする構成要素を有する薄膜回路。
3. 【請求項３】 請求項１または２に記載の構成要素を有
   する薄膜回路において、Ｃｕ、Ａｕ、Ａｌ、Ｃｕをドー
   プしたＡｌ、ＳｉをドープしたＡｌ、または、Ｍｇをド
   ープしたＡｌからなる第３の構成された導電層を、前記
   第２の構成された導電層上に設けたことを特徴とする構
   成要素を有する薄膜回路。
4. 【請求項４】 請求項１に記載の構成要素を有する薄膜
   回路において、構成された抵抗層を、前記構成された誘
   電体と、前記第２の構成された導電層との間に設けたこ
   とを特徴とする構成要素を有する薄膜回路。
5. 【請求項５】 請求項１または２に記載の構成要素を有
   する薄膜回路において、構成された抵抗層を、前記キャ
   リヤ基板と、前記第１の構成された導電層との間に設け
   たことを特徴とする構成要素を有する薄膜回路。
6. 【請求項６】 請求項４または５に記載の構成要素を有
   する薄膜回路において、Ｃｕ、Ａｕ、Ａｌ、Ｃｕをドー
   プしたＡｌ、ＳｉをドープしたＡｌ、または、Ｍｇをド
   ープしたＡｌからなる第３の構成された導電層を、前記
   第２の構成された導電層上に設けたことを特徴とする構
   成要素を有する薄膜回路。
7. 【請求項７】 請求項３または６に記載の構成要素を有
   する薄膜回路において、Ｔｉ、Ｃｒ、Ｔｉ_ｘ、Ｗ_ｙ（０
   ≦ｘ≦１，０≦ｙ≦１）、Ｔｉ_ｘＷ_ｙ（０≦ｘ≦１，０
   ≦ｙ≦１）／Ａｕ、Ｃｒ／Ｃｕ、Ｎｉ_ｘＣｒ_ｙ（０≦ｘ
   ≦１，０≦ｙ≦１）／Ａｕ、または、Ｔｉ_ｘＷ_ｙ（０≦
   ｘ≦１，０≦ｙ≦１）／Ｃｒ／Ｃｕの核形成層を、前記
   第２の構成された導電層と、前記第３の構成された導電
   層との間に設けたことを特徴とする構成要素を有する薄
   膜回路。
8. 【請求項８】 請求項１ないし６のいずれか１つに記載
   の構成要素を有する薄膜回路において、セラミック材
   料、ガラス−セラミック材料、ガラス、または、ガラス
   平坦化層を有するセラミック材料を前記キャリヤ基板と
   して使用したことを特徴とする構成要素を有する薄膜回
   路。
9. 【請求項９】 請求項１ないし６のいずれか１つに記載
   の構成要素を有する薄膜回路において、前記構成された
   導電層を、金属か、合金か、導電性酸化物か、金属およ
   び合金か、金属および導電性酸化物か、金属および合金
   および導電性酸化物かを具える材料で形成したことを特
   徴とする構成要素を有する薄膜回路。
10. 【請求項１０】 請求項１ないし６のいずれか１つに記
    載の構成要素を有する薄膜回路において、前記誘電体
    が、比較的高い比誘電率ε_ｒ＞３を有する材料を具える
    ことを特徴とする構成要素を有する薄膜回路。
11. 【請求項１１】 請求項１、２、３、４または６に記載
    の構成要素を有する薄膜回路において、Ｔｉ、Ｃｒまた
    はＮｉ_ｘＣｒ_ｙ（０≦ｘ≦１，０≦ｙ≦１）の粘着層
    を、前記キャリヤ基板と、前記第１の構成された導電層
    との間に設けたことを特徴とする構成要素を有する薄膜
    回路。
12. 【請求項１２】 請求項１ないし６のいずれか１つに記
    載の構成要素を有する薄膜回路において、構成されたバ
    リヤ層を、前記第１の構成された導電層と、前記構成さ
    れた誘電体との間に設けたことを特徴とする構成要素を
    有する薄膜回路。
13. 【請求項１３】 請求項１ないし６のいずれか１つに記
    載の構成要素を有する薄膜回路において、無機材料およ
    び／または有機材料の保護層を、該薄膜回路全体の上に
    設けたことを特徴とする構成要素を有する薄膜回路。
14. 【請求項１４】 請求項１ないし６のいずれか１つに記
    載の構成要素を有する薄膜回路において、反応防止層を
    前記キャリヤ基板上に設けたことを特徴とする構成要素
    を有する薄膜回路。
15. 【請求項１５】 少なくとも第１および第２電流供給接
    点と、 キャリヤ基板と、 少なくとも第１の構成された導電層と、 これらに重ねられた少なくとも１つの構成された誘電体
    と、 これらに重ねられた少なくとも第２の構成された導電層
    とを有する薄膜回路に関する構成要素において、前記電
    流供給接点を、電気メッキされたＳＭＤ末端接点または
    バンプ末端接点、または、接触表面としたことを特徴と
    する薄膜回路に関する構成要素。