JP2000216374A

JP2000216374A - 金属―酸化物―半導体トランジスタの製造方法

Info

Publication number: JP2000216374A
Application number: JP11009616A
Authority: JP
Inventors: Shinrai Chin; 進来陳; Bunkan Yo; 文冠葉; Shibun Shu; 志文周
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 1999-01-18
Filing date: 1999-01-18
Publication date: 2000-08-04

Abstract

(57)【要約】（修正有）【課題】ＭＯＳトランジスタの製造方法を提供する。【解決手段】ゲート酸化物層２０２、ポリシリコン層
２０４、バリヤ層２０６および導体層２０８を連続的に
基板上に形成する。フォトリソグラフィー／エッチング
プロセスを実施して導体層の一部およびバリヤ層の一部
をポリシリコン層が露出するまで除去する。次に、マス
クとして残留導体層２０８ａおよび残留バリヤ層２０６
ａを使用してイオン注入を実施し、基板内に低ドーピン
グ領域２１２を形成する。導体層の側壁上およびバリヤ
層の側壁上にスペーサー２１４を形成する。残留する導
体層およびスペーサー以外の位置にあるポリシリコン層
およびゲート酸化物層を除去する。残留する導体層およ
び残留するポリシリコン層は逆Ｔ字形の断面を有するゲ
ートを構成する。ゲート構造をマスクとして使用したイ
オン注入により基板内に低ドーピング領域を含むソース
／ドレイン領域を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路
(ＩＣ)の製造、特に金属ゲートを有する金属−酸化物−
半導体(ＭＯＳ)トランジスタの製造方法に関するもので
ある。

【０００２】

【従来の技術および発明が解決しようとする課題】金
属、酸化物および半導体の積層構造を有するＭＯＳトラ
ンジスタは、ＶＬＳＩ製造プロセスにおいて今日最も重
要なデバイスである。そして、ＭＯＳトランジスタに使
用される最もポピュラーな半導体材料はシリコンであ
る。アルミニウムは多くの半導体デバイスにおいて金属
層を形成するために使用されているが、高温雰囲気下に
おける製造上の問題のためにＭＯＳトランジスタの金属
層の形成には使用されない。一方、アルミニウム以外の
多くの金属材料は酸化シリコンに対する密着性が低い。
ポリシリコンは酸化シリコンに対して良好な密着性を有
するので、半導体製造プロセスにおいて金属の代わりに
使用されている。しかしながら、ポリシリコンの使用に
は以下の問題がある。すなわち、ポリシリコンの抵抗、
あるいはドーピングされたポリシリコンの抵抗でさえＭ
ＯＳトランジスタにおける金属として使用するには高す
ぎるのである。この問題に対する従来の解決策は、ポリ
サイドゲートの抵抗を下げるためポリシリコン上に追加
の金属シリサイド層を形成することである。

【０００３】集積回路の集積化が高い場合、ＭＯＳトラ
ンジスタのドレイン及びソースのシート抵抗がＭＯＳト
ランジスタのチャネル抵抗に一致するまで増加する。Ｍ
ＯＳトランジスタのドレイン及びソースのシート抵抗を
下げ、金属とＭＯＳとの間の薄い接合の完成度を確保す
るため、サリサイド(salicide)が製造プロセスにおいて
徐々に利用されている。

【０００４】サリサイド層を有する従来のＭＯＳトラン
ジスタの形成においては、ＭＯＳトランジスタのポリシ
リコンゲート上に金属シリサイド層を形成してＭＯＳト
ランジスタのゲートの抵抗を下げるためにサリサイドが
利用されている。

【０００５】図１に従来の一般的なＭＯＳトランジスタ
の概略断面図を示す。絶縁領域１０２が基板１００上に
形成され、基板１００のアクティブ領域を分離してい
る。ゲート酸化物層１０４およびポリシリコンゲート１
０６が基板１００上に形成される。ソース／ドレイン領
域が基板１００に形成される。ＭＯＳトランジスタのチ
ャネル領域はこのようにして決定される。従来のＭＯＳ
トランジスタのソース／ドレイン領域は、通常低ドーピ
ング領域(ＬＤＤ)で置き換えられ、ショートチャネル効
果によって生じるホットキャリア効果を除去している。
ＬＤＤ領域を有するＭＯＳトランジスタの通常の形成方
法は、基板１００に低ドーピング領域１０８を形成する
ステップを含む。スペーサー１１０がポリシリコンゲー
ト１０６の側壁上に形成され、ソース／ドレイン領域１
１２としての高ドーピング領域がポリシリコンゲート１
０６とスペーサー１１０をマスクとして使用して基板１
００内に形成される。

【０００６】ポリシリコンゲート１０６およびソース／
ドレイン領域１１２の抵抗を下げるために、金属シリサ
イド１１８、１２０がそれぞれポリシリコンゲート１０
６およびソース／ドレイン領域１１２上にサリサイドプ
ロセスを実施することにより形成される。しかしなが
ら、前途の製造プロセスを設計ルールがサブミクロンレ
ベルにある半導体デバイスに利用する場合は、従来のＭ
ＯＳトランジスタよりも低い抵抗および薄い接合を備え
たＭＯＳトランジスタが必要とされる。このような低抵
抗および薄い接合を有するＭＯＳトランジスタを形成す
る場合、サリサイドプロセスには問題がある。問題の一
つは、ソース／ドレイン領域内に形成されるサリサイド
が薄い接合において基板に直接接触することである。上
記のようなＭＯＳトランジスタを備えたデバイスは、基
板とサリサイドの間の短絡により破損を被ることにな
る。

【０００７】

【課題を解決するための手段】したがって、本発明の目
的は、金属ゲートを備えたＭＯＳトランジスタの製造方
法を提供することである。ＭＯＳトランジスタのゲート
は金属層とポリシリコン層を含む。ソース／ドレイン領
域はポリシリコン層を介してのイオン注入により形成さ
れ、これにより従来に比して薄い接合が得られる。ゲー
トの一部として使用されるポリシリコン層は従来のポリ
ゲートより薄くなり、その結果ポリシリコン層のエッチ
ングウインドウが大きくなり、薄い酸化物層を有するＭ
ＯＳトランジスタが適切に形成される。

【０００８】本発明の目的に基づいて、上記のおよびそ
の他の効果を達成するために、ここに具体的かつ包括的
に述べるように、本発明はＭＯＳトランジスタの製造方
法を提供するものである。まず、ゲート酸化物層、ポリ
シリコン層、バリヤ層、導体層を基板上に連続的に形成
する。フォトリトグラフィー／エッチングプロセスを実
施して、ポリシリコン層が露出するまで導体層の一部と
バリヤ層の一部を除去する。残留する導体層とバリヤ層
をマスクとして使用してイオン注入ステップを実施し、
基板に低ドーピング領域を形成する。次に、導体層の側
壁上およびバリヤ層の側壁上にスペーサーを形成する。
残留する導体層およびスペーサー以外の場所にあるポリ
シリコン層とゲート酸化物層を除去する。残留する導体
層とポリシリコン層は逆Ｔ字形の断面を有するゲート構
造を構成する。ゲート構造をマスクとして使用したイオ
ン注入により基板内に低ドーピング領域を含むソース／
ドレイン領域を形成する。

【０００９】本発明に関する上記の記載内容および以下
に記載される本発明の詳細な説明はともに例示的なもの
であり、本発明はこれらに限定されるものではなく、請
求項に基づいて解釈されるべきである。

【００１０】

【実施例】図２(ａ)に示すように、第１導電型の基板２
００を準備する。この基板２００上にゲート酸化物層２
０２を形成する。さらに、約３００〜１０００Åの厚さ
を有するポリシリコン層２０４をゲート酸化物層２０２
上に形成する。窒化チタン層のようなバリヤ層２０６を
ポリシリコン層２０４上に形成する。さらに、導体層２
０８をバリヤ層２０６上に形成する。バリヤ層２０６
は、約２００〜５００Åの厚さを有する。バリヤ層２０
６は、導体層２０８とポリシリコン層２０４間の拡散を
防ぐためだけでなく、エッチング停止層としても使用さ
れる。導体層２０８としての好ましい材料は、タングス
テン(Ｗ)である。

【００１１】図２(ｂ)に示すように、パターンニングさ
れたフォトレジスト層２１０を導体層２０８上に形成す
る。パターンニングされたフォトレジスト層２１０に基
づき、バリヤ層２０６をエッチング停止層として使用し
て導体層２０８の一部を除去する。導体層によって覆わ
れていないバリヤ層の一部を除去することによりポリシ
リコン層２０４を露出させる。残留する導体層２０８ａ
および残留するバリヤ層２０６ａが金属ゲート形成す
る。

【００１２】図２(ｃ)に示すように、フォトレジスト層
２１０を除去した後、第１イオン注入ステップＩ1を実
施して導体層２０８の周囲の基板内に低ドーピング領域
２１２を形成する。この低ドーピング領域２１２は第２
導電型である。ドーパントはポリシリコン層２０４およ
びゲート酸化物層２０２を介して基板２００にドーピン
グされるので、低ドーピング領域２１２は従来の低ドー
ピング領域に比して薄い接合となる。このようにして形
成した薄い接合は、従来法により形成された接合よりも
効果的にショートチャネル効果を防ぐことができる。

【００１３】図２(ｄ)に示すように、残留する導体層２
０８ａおよび残留するバリヤ層２０６ａの周囲のポリシ
リコン層２０４上にスペーサー２１４を形成する。スペ
ーサー２１４の形成は、図２(ｃ)に示すような構造上に
絶縁層を形成し、エッチングバックあるいはその他の異
方性エッチングプロセスを使用して絶縁層の一部を除去
するステップを含む。スペーサー２１４の材料として
は、酸化シリコン、窒化シリコン、あるいはシリコンの
酸窒化物を使用することが好ましい。

【００１４】図２(ｅ)に示すように、残留する導体層２
０８ａおよびスペーサー２１４をマスクとして使用して
ポリシリコン層２０４の一部およびゲート酸化物層の一
部を除去し、基板２００を露出させる。残留ポリシリコ
ン層２０４ａ、バリヤ層２０６ａおよび導体層２０８ａ
は逆Ｔ字形断面を有するゲート構造を構成する。

【００１５】図２(ｆ)に示すように、第２イオン注入Ｉ
2を実施して基板２００にソース／ドレイン領域として
高ドーピング領域２１６を形成する。高ドーピング領域
２１６は、第２導電型であり、ゲート構造の両側の下部
に位置する。このようにしてＭＯＳトランジスタが完成
する。

【００１６】上記説明において、第１導電型と第２導電
型とは互いに逆の関係にある。すなわち、第１導電型が
Ｐ形の場合、第２導電型はＮ形である。反対に第１導電
型がＮ形である場合、第２導電型はＰ形である。

【００１７】一般に、エッチングプロセスはメインエッ
チングとオーバーエッチングのステップを含む。メイン
エッチングステップは、エッチングされる上部層と上部
層の下部に位置する下部層との界面が露出するまで実施
される。メインエッチングステップにおいて、エッチン
グ速度はオーバーエッチングステップの場合よりも早い
が選択性が乏しい。そのため、メインエッチングを実施
した後下部層上に上部層の一部が残留する可能性があ
る。したがって、メインエッチングより高い選択性を有
するオーバーエッチングステップを実施して、上部層の
除去をより確実にする。

【００１８】従来のＭＯＳのゲートはポリシリコン層か
らのみ形成される。そのため、ポリシリコン層の厚さは
本発明のポリシリコン層の厚さよりも厚い。従来法は、
本発明の方法よりもゲートを形成するためのメインエッ
チングにより長い時間を必要とするので、従来のＭＯＳ
の薄いゲート酸化物層はメインエッチング中にエッチン
グされやすい。本発明においては、ポリシリコン層は薄
い。メインエッチングステップは高い選択性をもって実
施され、メインエッチングに要する時間は従来法に比べ
て短縮されるので、本発明のＭＯＳトランジスタのゲー
ト酸化物層はエッチングから護られる。このように、本
発明のゲート酸化物層の厚さを従来のゲート酸化物層よ
りも薄くすることができる。

【００１９】本発明の特徴の一つは、ポリシリコン層お
よびゲート酸化物層を通過させてのイオン注入により低
ドーピング領域が形成されることにある。接合が低ドー
ピング領域と基板との間に形成される。この接合は従来
の接合に比して薄く、薄い接合はショートチャネル効果
を効果的に防ぐことができる。

【００２０】本発明の別の特徴は、ゲートを形成するた
めに使用されるポリシリコン層が従来のポリシリコン層
よりも薄いことである。メインエッチングのエッチング
ウインドウが改善され、ゲート酸化物層の破損が防がれ
る。

【００２１】本発明のさらなる特徴は、ゲート構造がと
もに低抵抗を有するポリシリコン層と導体層を含むこと
である。このように、ゲート構造の抵抗は、従来のＭＯ
Ｓトランジスタのゲートよりも低い。

【００２２】本発明を実施例に基づいて説明したが、本
発明はこれらの実施例によって限定されない。むしろ、
本発明の技術思想から逸脱しないかぎりにおいて種々の
変更および改良を加えることが可能であるだろう。した
がって、本発明の請求項はそのような変更および改良等
を含むように広く解釈されるべきである。

【図面の簡単な説明】

【図１】従来のＭＯＳトランジスタの概略断面図であ
る。

【図２】(ａ)〜(ｆ)は本発明の実施例に基づくＭＯＳト
ランジスタの製造方法を示す概略断面図である。

【符号の説明】

２００基板２０２ゲート酸化物層２０４ポリシリコン層２０４ａ残留ポリシリコン層２０６バリヤ層２０６ａ残留バリヤ層２０８導体層２０８ａ残留導体層２１０フォトレジスト層２１２低ドーピング領域２１４スペーサー２１６高ドーピング領域

Claims

【特許請求の範囲】

【請求項１】以下のステップに特徴を有するゲート構
造の製造方法：第１導電型の基板を準備し；前記基板上
にゲート酸化物層を形成し；前記ゲート酸化物層上にポ
リシリコン層を形成し；前記ポリシリコン層上にバリヤ
層を形成し；前記バリヤ層上に導体層を形成し；前記導
体層とバリヤ層をパターンニングして前記ポリシリコン
層の一部を露出させ；残留する導体層の周囲の基板内に
第２導電型の低ドーピング領域を形成し；残留する導体
層の側壁上および残留するバリヤ層の側壁上にスペーサ
ーを形成し；露出しているポリシリコン層およびポリシ
リコン層の下部に位置するゲート酸化物層を除去する。
【請求項２】前記ポリシリコン層の厚さは、約３００
〜１０００Åであることを特徴とする請求項１の製造方
法。
【請求項３】前記導体層の厚さは、約２００〜５００
Åであることを特徴とする請求項１の製造方法。
【請求項４】前記導体層の材料は、タングステンを含
むことを特徴とする請求項１の製造方法。
【請求項５】前記バリヤ層の材料は、窒化チタンを含
むことを特徴とする請求項１の製造方法。
【請求項６】前記スペーサーの材料は、窒化シリコ
ン、酸化シリコン、およびシリコンの酸窒化物からなる
グループから選択されることを特徴とする請求項１の製
造方法。
【請求項７】前記第１導電型はＰ形であり、前記第２
導電型はＮ形であることを特徴とする請求項１の製造方
法。
【請求項８】前記第１導電型はＮ形であり、前記第２
導電型はＰ形であることを特徴とする請求項１の製造方
法。
【請求項９】以下のステップに特徴を有する金属−酸
化物−半導体トランジスタの製造方法：第１導電型の基
板を準備し；前記基板上にゲート酸化物層を形成し；前
記ゲート酸化物層上にポリシリコン層を形成し；前記ポ
リシリコン層上に導体層を形成し；前記導体層をパター
ンニングして前記ポリシリコン層の一部を露出させ；残
留する導体層の周囲の基板内に第２導電型の低ドーピン
グ領域を形成し；残留する導体層の側壁上にスペーサー
を形成し；露出しているポリシリコン層およびポリシリ
コン層の下部に位置するゲート酸化物層を除去し；残留
するポリシリコン層の両側で前記基板内にソース／ドレ
イン領域を形成する。
【請求項１０】前記ポリシリコン層の厚さは、約３０
０〜１０００Åであることを特徴とする請求項９の製造
方法。
【請求項１１】前記導体層の厚さは、約２００〜５０
０Åであることを特徴とする請求項９の製造方法。
【請求項１２】前記導体層の材料は、タングステンを
含むことを特徴とする請求項９の製造方法。
【請求項１３】前記スペーサーの材料は、窒化シリコ
ン、酸化シリコン、およびシリコンの酸窒化物からなる
グループから選択されることを特徴とする請求項９の製
造方法。
【請求項１４】前記第１導電型はＰ形であり、前記第
２導電型はＮ形であることを特徴とする請求項９の製造
方法。
【請求項１５】前記第１導電型はＮ形であり、前記第
２導電型はＰ形であることを特徴とする請求項９の製造
方法。