JP2000209073A - シュミット・トリガ回路 - Google Patents

Abstract

(57)【要約】 【課題】 消費電力の軽減化が図れる上に、ノイズの影
響を受けにくいシュミット・トリガ回路の提供。 【解決手段】 第１ラッチ回路１０は、ＮＯＲゲート１
０１、１０２で構成され第１の論理しきい値ＶＨで動作
する。第２ラッチ回路２０は、ＮＡＮＤゲート２０１、
２０２で構成され、第２の論理しきい値ＶＬで動作す
る。論理しきい値ＶＨ、ＶＬは、ＶＨ＞ＶＬの関係にあ
る。このため、入力電圧ＩＮが変化する過程において、
ＮＯＲゲートやＮＡＮＤゲートなどの素子に流れる電流
の時間を短縮でき、もって消費電力を減少できる。ま
た、その電流の時間を短縮できるため、ＮＯＲゲートな
どを構成するＭＯＳトランジスタのチャネル幅をある程
度大きくしてインバータ３０の入力側のインピーダンス
を下げることができ、これによりノイズの影響を低減で
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シュミット・トリ
ガ回路に関し、特に低消費電力タイプのシュミット・ト
リガ回路に関するものである。

【０００２】

【従来の技術】従来からのシュミット・トリガ回路とし
ては、図４および図５に示すようなものが知られてい
る。図４に示すシュミット・トリガ回路は、４つのＭＯ
Ｓトランジスタ（ＭＯＳＦＥＴ）Ｑ１〜Ｑ４が、ＭＯＳ
トランジスタＱ１のソースが電源Ｖに接続され、１２Ｓ
トランジスタＱ４のソースが接地されている。各ＭＯＳ
トランジスタＱ１〜Ｑ４の各ゲートは共通に接続され、
その共通接続部が入力信号が入力される入力端子１と接
続されている。ＭＯＳトランジスタＱ２のドレインとＭ
ＯＳトランジスタＱ３のドレインとが接続される接続部
がインバータ２の入力側に接続され、インバータ２の出
力側には出力端子３が接続され、この出力端子３から出
力信号が取り出されるようになっている。

【０００３】また、ＭＯＳトランジスタＱ１のドレイン
とＭＯＳトランジスタＱ２のソースとの接続部に、ＰＭ
ＯＳトランジスタＱ５のソースが接続され、ＰＭＯＳト
ランジスタＱ５のゲートがインバータ２の入力側に接続
され、かつそのドレインが接地されている。さらに、Ｍ
ＯＳトランジスタＱ３のソースとＭＯＳトランジスタＱ
４のドレインとの接続部に、ＮＭＯＳトランジスタＱ６
のソースが接続され、ＭＯＳトランジスタＱ６のゲート
がインバータ２の入力側に接続され、かつそのドレイン
が電源に接続されている。

【０００４】一方、図５に示すシュミット・トリガ回路
は、入力端子４と接続するインバータ５と出力端子８と
接続するインバータ６が直列に接続されるとともに、イ
ンバータ６の出力を自己の入力側に帰還するインバータ
７がインバータ６の入出力間に接続されている。次に、
上記のように構成される図４に示すシュミット・トリガ
回路の動作について、図４および図６を参照して説明す
る。

【０００５】まず、図６の（Ａ）に示すように、入力端
子１の入力電圧ＩＮが０〔Ｖ〕のときには、ＭＯＳトラ
ンジスタＱ１、Ｑ２がオン状態（導通状態）となり、Ｍ
ＯＳトランジスタＱ３、Ｑ４がオフ状態（非導通状態）
となる。このため、インバータ２の入力側のノード電圧
ＱＮはＶdd〔Ｖ〕となり、インバータ２の出力電圧ＯＵ
Ｔは０〔Ｖ〕となる（図６の（Ｂ）、（Ｃ）参照）。こ
のため、ＭＯＳトランジスタＱ５はオフ状態となり、Ｍ
ＯＳトランジスタＱ６はオン状態となる。

【０００６】その後、入力電圧ＩＮが図６の（Ａ）に示
すように上昇していき、時刻ｔ１になると、ＭＯＳトラ
ンジスタＱ３、Ｑ４がオンとなる。このとき、ＭＯＳト
ランジスタＱ６のソースは電源電圧Ｖddに近い電圧値で
あるので、ＭＯＳトランジスタＱ６はオン状態を維持す
る。このため、時刻ｔ１〜ｔ２の期間には、ＭＯＳトラ
ンジスタＱ６とＱ４とに図４で示すような電流Ｉが流れ
る。

【０００７】そして、入力電圧ＩＮがさらに上昇してい
き、時刻ｔ２になると、ＭＯＳトランジスタＱ１、Ｑ２
がオフとなり、ノード電圧ＱＮが０〔Ｖ〕近くになり、
図６の（Ｃ）に示すように、インバータ２の出力電圧Ｏ
ＵＴはＶdd〔Ｖ〕となる。この結果、ＭＯＳトランジス
タＱ５がオンし、ＭＯＳトランジスタＱ６がオフする。
そして、入力電圧ＩＮがＶdd〔Ｖ〕に達したのちは、Ｍ
ＯＳトランジスタＱ１、Ｑ２はオフ状態を維持し、ＭＯ
ＳトランジスタＱ３、Ｑ４はオン状態を維持する。

【０００８】一方、入力電圧ＩＮが図６の（Ａ）に示す
ように下降していき、時刻ｔ３になると、ＭＯＳトラン
ジスタＱ１、Ｑ２がオンとなる。このとき、ＭＯＳトラ
ンジスタＱ５のソースは０〔Ｖ〕に近い電圧値であるの
で、ＭＯＳトランジスタＱ５はオンの状態にある。入力
電圧ＩＮがさらに下降していき、時刻ｔ４になると、Ｍ
ＯＳトランジスタＱ３、Ｑ４がオフとなり、ノード電圧
ＱＮがＶdd〔Ｖ〕近くになり、図６の（Ｃ）に示すよう
に、インバータ２の出力電圧ＯＵＴは０〔Ｖ〕となる。
この結果、ＭＯＳトランジスタＱ５がオフし、ＭＯＳト
ランジスタＱ６がオンする。そして、入力電圧ＩＮが０
〔Ｖ〕に達したのちは、ＭＯＳトランジスタＱ１、Ｑ２
はオン状態を維持し、ＭＯＳトランジスタＱ３、Ｑ４は
オフ状態を維持する。

【０００９】以上説明したように、図４のシュミット・
トリガ回路では、入力電圧ＩＮが上昇する場合には、時
刻ｔ２において入力電圧ＩＮが上限値Ｖｈに達した場合
に、その出力電圧ＯＵＴが「Ｈ」レベルとなる。また、
入力電圧ＩＮが下降する場合には、時刻ｔ４において入
力電圧ＩＮが下限値Ｖｌに達した場合に、その出力電圧
ＯＵＴが「Ｌ」レベルとなる。従って、上限値Ｖｈと下
限値Ｖｌの差からなるヒステリシス電圧を持っているこ
とになる。

【００１０】なお、図５に示すシュミット・トリガ回路
については、その動作の説明を省略するが、各部の波形
は図６に示すようになる。

【００１１】

【発明が解決しようとする課題】ところが、図４に示す
シュミット・トリガ回路では、上述のように、時刻ｔ１
〜ｔ２の期間には、ＭＯＳトランジスタＱ６とＱ４とに
図４で示すような電流Ｉが流れ、これにより回路の消費
電力が大きくなるという不都合がある。そこで、その消
費電力を軽減するために、入力段のＭＯＳトランジスタ
のチャネル幅（Ｗ）を小さくすると、インバータ２の入
力側のネットのインピーダンスが大きくなりノイズ（雑
音）がのりやすくなるという、新たな不都合が発生して
しまう。言い換えると、ＭＯＳトランジスタのサイズが
小さくなるので、インバータ２の出力を「Ｈ」と「Ｌ」
レベルに駆動する力が小さくなり、その結果、ノイズの
影響を受け易くなる。

【００１２】そこで、本発明の目的は、上記の点に鑑
み、消費電力の軽減化が図れる上に、ノイズの影響を受
けにくいシュミット・トリガ回路を提供することにあ
る。

【００１３】

【課題を解決するための手段】上記課題を解決し、本発
明の目的を達成するために、請求項１に記載の発明は、
入力信号に対して上位と下位の２つのしきい値を有する
シュ ミット・トリガ回路において、前記入力信号の状
態をそれぞれ記憶可能な第１ラッチ手段及び第２ラッチ
手段と、出力信号生成手段とを備え、前記第１ラッチ手
段は、前記上位のしきい値で動作し、かつ、前記入力信
号と前記第２ラッチ手段の生成信号とに基づいて所要の
信号を生成し、前記第２ラッチ手段は、前記下位のしき
い値で動作し、かつ、前記入力信号と前記第１ラッチ手
段の生成信号とに基づいて所要の信号を生成し、前記出
力信号生成手段は、前記第１ラッチ手段の生成信号と前
記第２ラッチ手段の生成信号に基づいて所要の出力信号
を生成するようにした。

【００１４】また、請求項２に記載の発明は、請求項１
に記載のシュミット・トリガ回路において、前記第１ラ
ッチ手段は２つのＮＯＲゲートをたすき掛けに接続さ
せ、一方のＮＯＲゲートの入力側に前記入力信号を供給
するとともに、他方のＮＯＲゲートの出力側から出力信
号を取り出すようにし、前記第２ラッチ手段は２つのＮ
ＡＮＤゲートをたすき掛けに接続させ、一方のＮＡＮＤ
ゲートの入力側に前記入力信号を供給するとともに、他
方のＮＡＮＤゲートの出力側から出力信号を取り出すよ
うにし、かつ、前記一方のＮＯＲゲートの出力信号を前
記他方のＮＡＮＤゲートの入力側に供給するようにし、
前記一方のＮＡＮＤゲートの出力信号を前記他方のＮＯ
Ｒゲートの入力側に供給するようにした。

【００１５】このような構成により、本発明では、入力
信号のレベルが上昇する過程では、入力信号が上位のし
きい値を上回ったときに出力が変化し、一方、入力信号
のレベルが下降する過程では、入力信号が下位のしきい
値を下回ったときに出力が元に戻ることできるシュミッ
ト・トリガ回路を実現できる。また、本発明では、入力
側に、上位のしきい値で動作する第１ラッチ手段と、下
位のしきい値で動作する第２ラッチ手段とを備えるよう
にした。このため、入力信号のレベルが変化する過程に
おいて、ラッチ手段を構成するＮＯＲゲートなどに電流
が流れる時間を短縮でき、もって、全体の消費電力を減
少させることができる。

【００１６】さらに、本発明では、上記のようにＮＯＲ
ゲートなどに流れる電流の時間を短縮できるため、ＮＯ
ＲゲートなどをＭＯＳトランジスタで構成する場合に
は、そのチャネル幅をある程度大きくして出力側のネッ
トのインピーダンスを下げることができ、これによりノ
イズの影響を低減できる。

【００１７】

【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しつつ説明する。図１は、本発明
のシュミット・トリガ回路の実施形態の一例を示す回路
図である。図２は、その回路の各部の波形を示す波形図
である。この実施形態にかかるシュミット・トリガ回路
は、図１に示すように、第１ラッチ手段を構成する第１
ラッチ回路１０と、第２ラッチ手段を構成する第２ラッ
チ回路２０と、出力信号生成手段の一部を構成するイン
バータ３０と、出力信号生成手段の一部を構成する第３
ラッチ回路４０とから構成されている。

【００１８】第１ラッチ回路１０は、図１に示すよう
に、２つのＮＯＲゲート１０１と１０２とがたすき掛け
に接続され、上位のしきい値である第１の論理しきい値
で動作するようになっている。また、第２ラッチ回路２
０は、２つのＮＡＮＤゲート２０１と２０２とがたすき
掛けに接続され、下位のしきい値である第２の論理しき
い値で動作するようになっている。そして、その２つの
論理しきい値は、第１ラッチ回路１０と第２ラッチ回路
２０を構成するトランジスタのサイズなどを変更するこ
とにより実現し、第１の論理しきい値ＶＨと第２の論理
しきい値ＶＬは、ＶＨ＞ＶＬの関係にあるものとする
（図２参照）。

【００１９】第１ラッチ回路１０を構成するＮＯＲゲー
ト１０１の一方の入力端子は入力端子１１に接続され、
その他方の入力端子はＮＯＲゲート１０２の出力端子に
接続されている。また、ＮＯＲゲート１０２の一方の入
力端子は、ＮＯＲゲート１０１の出力端子および第２ラ
ッチ回路２０のＮＡＮＤゲート２０１の一方の入力端子
にそれぞれ接続され、ＮＯＲゲート１０２の他方の入力
端子はＮＡＮＤゲート２０１の他方の入力端子と接続さ
れている。さらに、ＮＯＲゲート１０２の出力端子は、
第３ラッチ回路４０のＮＡＮＤゲート４０１の一方の入
力端子に接続されている。

【００２０】第２ラッチ回路２０を構成するＮＡＮＤゲ
ート２０２の一方の入力端子は入力端子１１に接続さ
れ、その他方の入力端子はＮＡＮＤゲート２０１の出力
端子に接続されている。また、ＮＡＮＤゲート２０１の
一方の入力端子はＮＯＲゲート１０２の一方の入力端子
に接続され、その他方の入力端子はＮＡＮＤゲート２０
２の出力端子およびＮＯＲゲート１０２の他方の入力端
子に接続されている。さらに、ＮＡＮＤゲート２０１の
出力端子は、インバータ３０の入力側に接続されてい
る。

【００２１】インバータ３０は、第２ラッチ回路２０と
第３ラッチ回路４０との間に設けられ、第ラッチ回路２
０からの出力を反転して第３ラッチ回路４０に出力する
ように構成されている。第３ラッチ回路４０は、２つの
ＮＡＮＤゲート４０１と４０２とから構成され、ＮＡＮ
Ｄゲート４０１の一方の入力端子は、第１ラッチ回路１
０のＮＯＲゲート１０２の出力端子と接続され、その他
方の入力端子はＮＡＮＤゲート４０２の出力端子に接続
されている。また、ＮＡＮＤゲート４０２の一方の入力
端子はＮＡＮＤゲート４０１の出力端子と接続され、そ
の他方の入力端子はインバータ３０の出力側と接続され
ている。さらに、ＮＡＮＤゲート４０２の出力端子は、
出力端子１２に接続されている。

【００２２】次に、このように構成される実施形態にか
かるシュミット・トリガ回路の動作について、図１およ
び図２を参照して説明する。まず、図２の（Ａ）に示す
ように、入力端子１１の入力電圧ＩＮが「Ｌ」レベルの
ときには、ＮＯＲゲート１０１とＮＡＮＤゲート２０２
の各入力端子は「Ｌ」レベルとなる。このため、図２の
（Ｂ）〜（Ｅ）に示すように、ＮＯＲゲート１０１の出
力Ｎ１は「Ｈ」レベル、ＮＯＲゲート１０２の出力Ｎ２
は「Ｌ」レベル、ＮＡＮＤゲート２０１の出力Ｎ３は
「Ｌ」レベル、ＮＡＮＤゲート２０２の出力Ｎ４は
「Ｈ」レベル、インバータ３０の出力Ｎ５は「Ｈ」レベ
ル、出力電圧ＯＵＴは「Ｌ」レベルの状態にある。

【００２３】その後、入力電圧ＩＮが図２の（Ａ）に示
すように上昇を開始し、時刻ｔ１になると、ＮＡＮＤゲ
ート２０２を構成するトランジスタのしきい値電圧ＶＬ
を越えるが、ＮＡＮＤゲート２０２の出力Ｎ４は「Ｈ」
レベルの状態を維持する。さらに入力電圧ＩＮが上昇し
ていき、時刻ｔ２になり、その入力電圧ＩＮがＮＯＲゲ
ート１０１を構成するトランジスタのしきい値電圧ＶＨ
を越えると、図２の（Ｂ）に示すように、ＮＯＲゲート
１０１の出力Ｎ１が「Ｈ」レベルから「Ｌ」レベルに短
時間で変化する。

【００２４】この「Ｈ」レベルから「Ｌ」レベルの変化
は、ＮＡＮＤゲート２０１に伝えられるので、図５の
（Ｄ）に示すように、ＮＡＮＤゲート２０１の出力Ｎ３
が「Ｌ」レベルから「Ｈ」レベルに変化する。そして、
これとほぼ同時にインバータ３０の出力Ｎ５が図５の
（Ｆ）に示すように「Ｈ」レベルから「Ｌ」レベルに変
化し、この変化後に第３ラッチ回路４０の出力ＯＵＴが
図５の（Ｇ）に示すように、「Ｌ」レベルから「Ｈ」レ
ベルに変化する。

【００２５】さらに、ＮＡＮＤゲート２０１の出力Ｎ３
が「Ｌ」レベルから「Ｈ」レベルに変化すると、その時
点でＮＡＮＤゲート２０２の出力Ｎ４が「Ｈ」レベルか
ら「Ｌ」レベルに変化し、この変化がＮＯＲゲート１０
２に伝わるので、ＮＯＲゲート１０２の出力Ｎ２は
「Ｌ」レベルから「Ｈ」レベルに変化する。一方、入力
電圧ＩＮが図２の（Ａ）に示すように下降を開始し、時
刻ｔ３になると、ＮＯＲゲート１０１を構成するトラン
ジスタのしきい値電圧ＶＨに達するが、ＮＯＲゲート１
０１の出力Ｎ２は「Ｈ」レベルの状態を維持する。さら
に入力電圧ＩＮが下降していき、時刻ｔ４になり、その
入力電圧ＩＮがＮＡＮＤゲート２０２を構成するトラン
ジスタのしきい値電圧ＶＬに達すると、ＮＡＮＤゲート
２０２の出力Ｎ４が「Ｌ」レベルから「Ｈ」レベルに短
時間で変化する。

【００２６】この「Ｈ」レベルから「Ｌ」レベルの変化
は、ＮＯＲゲート１０２に伝えられるので、図５の
（Ｃ）に示すように、ＮＯＲゲート１０２の出力Ｎ２が
「Ｈ」レベルから「Ｌ」レベルに変化する。すると、こ
の変化後に第３ラッチ回路４０の出力ＯＵＴが図５の
（Ｇ）に示すように、「Ｈ」レベルから「Ｌ」レベルに
変化する。

【００２７】さらに、ＮＯＲゲート１０２の出力Ｎ２が
「Ｈ」レベルから「Ｌ」レベルに変化すると、その時点
でＮＯＲゲート１０１の出力Ｎ１が「Ｌ」レベルから
「Ｈ」レベルに変化し、この変化がＮＡＮＤゲート２０
１に伝わるので、ＮＡＮＤゲート２０１の出力Ｎ３は
「Ｈ」レベルから「Ｌ」レベルに変化する。これによ
り、インバータ３０の出力Ｎ５が「Ｌ」レベルから
「Ｈ」レベルに変化する。

【００２８】以上説明したように、この実施形態にかか
るシュミット・トリガ回路では、第１ラッチ回路１０と
第２ラッチ回路２０とを備え、第１ラッチ回路１０は第
１の論理しきい値ＶＨで動作するとともに、第２ラッチ
回路２０は第１の論理しきい値ＶＨよりも小さな第２の
論理しきい値ＶＬで動作するようにしてヒステリシスを
持たせるようにした。このため、ラッチ回路によりシュ
ミット・トリガ回路を実現できる。

【００２９】また、この実施形態にかかるシュミット・
トリガ回路では、入力側にＮＯＲゲート１０１と１０２
からなる第１ラッチ回路１０と、ＮＡＮＤゲート２０
１、２０２からなる第２ラッチ回路２０とを設けるよう
にした。このため、入力電圧ＩＮが変化する過程におい
て、ラッチ回路を構成するＮＯＲゲートやＮＡＮＤゲー
トなどの内部に流れる電流の時間を短縮でき、もって消
費電力を減少させて省電力化が図れる。

【００３０】ここで、その電流が流れる時間の短縮につ
いて説明すると、例えば図３の（Ａ）に示すように、入
力電圧ＩＮが緩やかに立ち上がる場合には、ＮＯＲゲー
ト１０１の出力Ｎ１も図３の（Ｂ）に示すように緩やか
に立ち下がる。そして、その出力Ｎ１がある程度立ち下
がると、ＮＡＮＤゲート２０１の出力Ｎ３が立ち上が
り、その後、ＮＡＮＤゲート２０２の出力Ｎ４とＮＯＲ
ゲート１０２の出力Ｎ２が変化していく（図３の（Ｅ）
（Ｃ）参照）。さらに、ＮＯＲゲート１０２の出力Ｎ２
が立ち上がると、ＮＯＲゲート１０１の出力Ｎ１を強制
的に下げる働きをするので、ＮＯＲゲート１０１の内部
における電流の流れる時間を短縮することができる。

【００３１】さらに、この実施形態にかかるシュミット
・トリガ回路では、ラッチ回路１０、２０を構成するＮ
ＯＲゲートやＮＡＮＤゲートなどに流れる電流の時間を
短縮できるため、ラッチ回路を構成するＭＯＳトランジ
スタのチャネル幅をある程度大きくしてインバータ３０
の入力側のネットのインピーダンスを下げることがで
き、これによりノイズの影響を低減できる。

【００３２】

【発明の効果】以上説明したように、本発明では、入力
側に、上位のしきい値で動作する第１ラッチ手段と、下
位のしきい値で動作する第２ラッチ手段とを備えるよう
にした。このため、入力信号のレベルが変化する過程に
おいて、各ラッチ手段を構成するＮＯＲゲートやＮＡＮ
Ｄゲートなどの素子に流れる電流の時間を短縮でき、も
って消費電力を減少させて低消費電力のシュミット・ト
リガ回路を実現することができる。

【００３３】また、本発明では、ラッチ手段を構成する
ＮＯＲゲートやＮＡＮＤゲートなどに流れる電流の時間
を短縮できるため、ラッチ手段をＭＯＳトランジスタで
構成する場合には、そのチャネル幅をある程度大きくし
て出力側のインピーダンスを下げることができ、これに
よりノイズの影響を低減できる。

【図面の簡単な説明】

【図１】本発明の実施形態にかかるシュミット・トリガ
回路の構成の一例を示す回路図である。

【図２】同シュミット・トリガ回路の各部の波形例を示
す波形図である。

【図３】同シュミット・トリガ回路の各部の波形例の他
の例を示す波形図である。

【図４】従来のシュミット・トリガ回路の回路図であ
る。

【図５】従来の他のシュミット・トリガ回路の回路図で
ある。

【図６】図４および図５の各部の波形を示す波形図であ
る。

【符号の説明】

１０ 第１ラッチ回路 ２０ 第２ラッチ回路 ３０ インバータ ４０ 第３ラッチ回路 １０１、１０２ ＮＯＲゲート ２０１、２０２ ＮＡＮＤゲート ４０１、４０２ ＮＡＮＤゲート

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力信号に対して上位と下位の２つのし
   きい値を有するシュミット・トリガ回路において、 前記入力信号の状態をそれぞれ記憶可能な第１ラッチ手
   段及び第２ラッチ手段と、出力信号生成手段とを備え、 前記第１ラッチ手段は、前記上位のしきい値で動作し、
   かつ、前記入力信号と前記第２ラッチ手段の生成信号と
   に基づいて所要の信号を生成し、 前記第２ラッチ手段は、前記下位のしきい値で動作し、
   かつ、前記入力信号と前記第１ラッチ手段の生成信号と
   に基づいて所要の信号を生成し、 前記出力信号生成手段は、前記第１ラッチ手段の生成信
   号と前記第２ラッチ手段の生成信号に基づいて所要の出
   力信号を生成することを特徴とするシュミット・トリガ
   回路。
2. 【請求項２】 前記第１ラッチ手段は２つのＮＯＲゲー
   トをたすき掛けに接続させ、一方のＮＯＲゲートの入力
   側に前記入力信号を供給するとともに、他方のＮＯＲゲ
   ートの出力側から出力信号を取り出すようにし、 前記第２ラッチ手段は２つのＮＡＮＤゲートをたすき掛
   けに接続させ、一方のＮＡＮＤゲートの入力側に前記入
   力信号を供給するとともに、他方のＮＡＮＤゲートの出
   力側から出力信号を取り出すようにし、 かつ、前記一方のＮＯＲゲートの出力信号を前記他方の
   ＮＡＮＤゲートの入力側に供給するようにし、前記一方
   のＮＡＮＤゲートの出力信号を前記他方のＮＯＲゲート
   の入力側に供給するようにしたこと特徴とする請求項１
   に記載のシュミット・トリガ回路。