JP2000207389A - ベクトルレジスタを備えたコンピュータにおけるベクトルテールゲーティング - Google Patents

Abstract

(57)【要約】 【課題】 テールゲーテリング技術により、ベクトル
レジスタコンピュータの処理速度を改良することを目的
とする。 【解決手段】 オペランド要素の順次読み出しに用い
られるアドレスの順次読み出しに同期して、第２の操作
により発生した結果としての要素を、要素のアドレスの
少なくとも１つ分遅らせ、要素のアドレス順番に従い、
順次ベクトルレジスタに記憶する。これにより、オペラ
ンド要素をベクトルレジスタから順次読み出し、この順
次読み出しに同期して、操作結果の要素をベクトルレジ
スタに順次書き込むようにする。また、順次読み出しア
ドレス指定と、順次書き込みアドレス指定は、同じアド
レスが指定されないように、計算されたアドレスオフセ
ットで、両者のアドレス指定は、ずらして行なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高性能ベクトルコ
ンピュータの分野に関するもので、特に、ベクトル算定
における性能上のゲインを与える為に、本明細書で「テ
ールゲーティング」と呼ぶ処理におけるベクトルレジス
タの使用を制御する装置、並びに、その方法に関するも
のである。

【０００２】

【従来の技術】通常スーパコンピュータと呼ばれる、大
型で極めて高性能のコンピュータの分野では、オーダさ
れた複数の組のデータ、又は、ベクトルを含む計算にお
いて、非常に高いデータ処理速度を達成する為に、普
通、ベクトル処理構成が設けられる。Ｓeymour Ｒ．Ｃ
rayに与えられ、Ｃray Ｒesearch, Ｉnc．に譲渡され
た米国特許第４,１２８,８８０号には、非常に好結果の
スーパコンピュータベクトル処理構成が開示されてい
る。上記の構成においては、オペランドとして機能ユニ
ットに送り、かつ、機能ユニットからの結果としてのベ
クトルを受け取り、かつ、保持する様に、複数のベクト
ルレジスタが、ベクトルを保持する為に設けられてい
る。最大の速度を得る為に、完全にセグメント化された
機能ユニットが設けられ、その内部では、機能ユニット
に達するか、又は、機能ユニット内で移動する全ての情
報は、各時間ピリオドの終わりにおいて捕捉され、か
つ、保持される。所定のベクトルプロセスの為のオペラ
ンドレジスタとして用いたベクトルレジスタは、時間ピ
リオド当り１要素の割合で機能ユニットに個々の要素を
伝送する。一たびスタートアップタイム、又は、機能ユ
ニットタイムが過ぎると、機能ユニットは連続する時間
ピリオドでの連続的結果要素を与え、そして、これらの
要素は、その特定のベクトルプロセスの結果レジスタと
して働いているベクトルレジスタに、結果ベクトルの要
素として伝達される。ベクトルレジスタと主メモリとの
間のベクトル転送も又、時間ピリオド当り１要素の割合
で達成できる。

【０００３】

【発明が解決しようとする課題】いずれも、プログラム
命令制御により、どの機能ユニット、又はメモリと連係
させてもよい、いくつかの機能ユニット(例えば、浮動
小数点乗算、整数加算、ロジカル演算等)や、いくつか
のベクトルレジスタ(例えば、８個)を設けることによ
り、米国特許第４,１２８,８８０号によるコンピュータ
に、多数の同時に進行するベクトルプロセスを付与し、
それによって、極めて高いデータ処理速度を達成するこ
とができる。

【０００４】

【課題を解決するための手段】請求項１においては、オ
ーダされた１組のデータの複数の要素を貯える為の手段
を含む少なくとも１つのベクトルレジスタを有するコン
ピュータ用ベクトル処理装置であって、（イ）コンピュ
ータ内で第１の操作を行うための手段であって、この第
１の操作で使用されるために、オペランド要素が順次ベ
クトルレジスタから読み取られるようになっている第１
の操作手段と、（ロ）コンピュータ内で第２の操作を行
う為の手段であって、この第２の操作により発生された
結果としての要素が、順次ベクトルレジスタに貯えられ
るようになっている第２の操作手段と、（ハ）ベクトル
レジスタからのオペランド要素の順次読み出しに用いら
れるアドレスの順次読み出しに同期して、第２の操作に
より発生した結果としての要素を、要素のアドレス時間
の少なくとも１つ分遅らせ、要素のアドレス順番に従
い、順次ベクトルレジスタに記憶するために、前記第１
と第２の操作手段に結合し、前記第２の操作の開始を第
１の操作に対して同期させる同期化手段とを備えたこと
を特徴とする処理装置である。

【０００５】請求項２においては、少なくとも１つのベ
クトルレジスタを備えたコンピュータでのベクトル処理
方法であって、（イ）コンピュータ内で第１の操作を行
うステップと、（ロ）前記第１の操作で用いる為にベク
トルレジスタから少なくとも１つのオペランド要素を順
次読み出すステップと、（ハ）ベクトルレジスタからの
オペランド要素の順次読み出しに用いられるアドレスの
順次読み出しに同期して、第２の操作からの少なくとも
１つの結果としての要素を、要素のアドレス時間の少な
くとも1つ分遅らせ、要素のアドレス順番に従い、順次
ベクトルレジスタに記憶するために、前記第２の操作の
開始を、第１の操作に対して同期させるステップと、
（ニ）前記第２の操作をコンピュータ内で行うステップ
と、（ホ）前記第２の操作よりの結果としての要素を、
ベクトルレジスタに順次記憶させるステップとを含むこ
とを特徴とする処理方法である。

【０００６】請求項３においては、請求項２に記載の処
理方法であって、更に、コンピュータ内で少なくとも１
つの中間操作を行うステップを設け、該中間操作は、第
１の操作の後で、かつ、第２の操作の前に行われること
を特徴とする処理方法である。

【０００７】請求項４においては、複数のベクトルレジ
スタを有するコンピュータでのベクトルテールゲーティ
ング(vector tailgating)多重操作方法であって、
（イ）コンピュータ内で第１の操作を行うステップと、
（ロ）前記第１の操作で用いる為に、第１のベクトルレ
ジスタから、少なくとも１つの第１オペランド要素を順
次読み取るステップと、（ハ）少なくとも１つの第２の
結果としての要素を作り出す為に、コンピュータ内で第
２の操作を行うステップと、（ニ）前記第２の操作で用
いるために、第２のベクトルレジスタから少なくとも１
つの第２のオペランド要素を順次読み出すステップと、
（ホ）第１のベクトルレジスタからの第１のオペランド
要素の順次読み出しに用いられるアドレスの順次読み出
しに同期して、第２の結果としての要素を、要素のアド
レス時間の少なくとも1つ分遅らせ、要素のアドレス順
番に従い、順次第１のベクトルレジスタに記憶するステ
ップと、（ヘ）少なくとも１つの第３の結果としての要
素を作り出す為に、コンピュータ内での第３の操作を行
うステップと、（ト）第３の結果としての要素を、少な
くとも１つの要素を遅らせて、第２のベクトルレジスタ
からの第２のオペランド要素の順次の読み出しに同期し
て、順次第２のベクトルレジスタに記憶させるステップ
とを含むことを特徴とする操作方法である。

【０００８】

【発明の実施の形態】以下の好ましい実施の形態の詳細
な説明においては、説明の１部を構成すると共に、本発
明を実施する２つの特有な実施の形態を図示する添付の
図面を参照する。両実施の形態共、ブロック図とタイミ
ングダイヤグラムに関して説明され、それに基づいて、
当業者に一般に知られている様に、詳細なロジックデザ
イン(図示せず)が構成される。更に、本発明の範囲内
で、他の実施の形態を利用できることや、構成上の変形
を実施することも可能であることが了解されるべきであ
る。

【０００９】本発明にかかるベクトル処理及び制御手段
の形態と作動は、本発明を用いるコンピュータシステム
の組織の大略の解説で説明を始めると最も了解が容易で
あると考えられる。次に、本発明の形態と作動の詳細を
説明する。

【００１０】図１および図２のブロック図において、コ
ンピュータシステムの計算部が詳細に示される。計算部
は、全体的に参照番号１００で示す１組のベクトルレジ
スタよりなる。ベクトルレジスタはデータの高速処理を
与えるので、コンピュータの主要計算レジスタを構成す
る。好ましい両実施の形態において、図１に、Ｖ０から
Ｖ７として示す、８個の個別ベクトルレジスタがある。
各ベクトルレジスタは、ベクトルレジスタＶ０におい
て、要素００より７７を８進数字で示している様に、６
４の個々の要素よりなっている。各要素は、６４ビット
のワードを保持している。

【００１１】ベクトル処理に３個の機能ユニットが提供
されている。それらは、整数ユニット１１０と、ロジカ
ルユニット１２０と、シフトユニットは１３０である。
更に、２個の機能ユニットが、コンピュータのベクトル
とスカラ量部分の間で共用されている。これらは、加算
１４０と掛算１５０用の浮動小数点機能ユニットであ
る。

【００１２】ベクトル演算は、１つ、又は、それ以上の
ベクトルレジスタの第１要素からオペランドを得、それ
らを機能ユニットに配送することにより始められる。各
タイムピリオドにおいて、連続的要素が与えられ、各演
算が行われるにつれて、結果は、宛先ベクトルレジスタ
の連続要素に送られる。ベクトル演算は、命令により行
われた演算の数が、ベクトルレングスレジスタ１６０の
内容により規定されるカウントと等しくなる迄続けられ
る。

【００１３】本発明の図面及び明細書を含むベクトル演
算の記号的表現では、ベクトルレジスタは、サブスクリ
プトi、j及び kにより識別される。サブスクリプトi
は、宛先ベクトルレジスタを識別するのに用いられる。
サブスクリプトjとkは、オペランドベクトルレジスタを
識別するのに用いられる。例えば、 Ｖi＝Ｖj＋Ｖk ベクトルレジスタの要素は、数字的サブスクリプト(例
えば、Ｖ４₆は、ベクトルレジスタ４の要素６)で識別さ
れる。

【００１４】ベクトルレジスタの要素は、オペランドと
して機能ユニットに伝達され、次いで、後続のタイムピ
リオドで前の演算の結果の宛先を与える。レジスタをオ
ペランドレジスタと、それに次いで、宛先レジスタの両
方に用いることにより、２つ、又は、それ以上のベクト
ル演算の「テールゲーティング」を一緒に行うことが可能
となる。このモードでは、タイムピリオド毎に、２つ、
又は、それ以上の結果が作り出される。これらのベクト
ル演算のタイムピリオドは、通常、単一システムクロッ
クピリオドである。

【００１５】このテールゲーティングモードを除いて、
ベクトルレジスタは、それらがベクトル計算の含まれる
タイムピリオドの間予約される。同じベクトルレジスタ
を必要とするがテールゲーティングモードで実行できな
い他の指令は、前の指令が完成し、予約が外される迄、
発せられない。しかし、全ての機能ユニットが独立して
いるので、多様な関係のないベクトル処理演算を、異な
る機能ユニットや、異なるオペランドや結果ベクトルレ
ジスタを用いて同時に行うことができる。

【００１６】好ましい第１の実施の形態 本発明の好ましい第１の実施の形態を、図３ないし図６
に図示する。 第１の実施の形態のベクトルレジスタ制御の概略ブロッ
ク図を図５に示す。Ｉssueとラベル付した回路３０１
は、その入力として、アンドゲート３０２と３０３から
の反転信号を、その入力とする。両出力は、指令を発し
得る前に待つ必要があることを示すものである。 アンドゲート３０２への入力は、回路３０５の出力と、
ラッチ３０４に保持される信号Ｖjリードリクエストと
Ｖkリードリクエストとよりなる。回路３０５は、Ｖjと
Ｖkリードビジイ及びライトビジイビットを調べる。１
リードビジイビット及び１ライトビジイビットが、各ベ
クトルレジスタに与えられる。これらのビットは、必要
とされるオペランドベクトルレジスタが、以前のリード
又はライト演算に対して、現在ビジイであるか否かを示
す。もし、要求されるオペランドベクトルレジスタがビ
ジイでない場合は、アンドゲート３０２からの反転信号
が、指令の発令を可能とする。

【００１７】アンドゲート３０３からの反転信号は、指
令の発令が行われる迄に、アンドゲート３０２からの反
転信号に関して調べる必要がある。アンドゲート３０３
への入力は、回路３０７よりの出力と、ラッチ３０６に
おける信号Ｖiライトリクエストである。回路３０７
は、要求された宛先ベクトルレジスタか、現在書き込み
動作でビジイであるかどうかを決定する為に、Ｖiライ
トビジイビットを調べる。指令の発令には、宛先ベクト
ルレジスタが、前の指令の宛先としてビジイでないこと
が必要である。

【００１８】指令の発令が行われると、回路３０１は、
３１３の信号を、Ｖjリードビジイ及びＶkリードビジイ
を設定する為に、又、３１４の信号を、Ｖiライトビジ
イを設定する為に送り出す。又、信号３１２が、回路３
０１から、ベクトルシーケンス制御３０８へ送られる。
代わって、ベクトルシーケンス制御３０８は、ゴウリー
ドＶj及びゴウリードＶk信号３１６を発生する。これら
の信号は、図６に示す様に、Ｖj／Ｖkリードアドレスカ
ウンタ４０１への入力として働く。信号３１６は８ビッ
トよりなる(各ベクトルレジスタについて１ビット)信号
３１６は、ベクトルレジスタの内のどれがリード動作の
為に用いられるべきかを示している。代表的に言えば、
リード動作の間は、ＶjはＶkと異なるであろう。しか
し、本実施の形態では、ＶjはＶkと同じベクトルレジス
タとしてもよいので、ゴウリードＶjとゴウリードＶk
は、同じ信号であってもよい。

【００１９】ベクトルシーケンス制御３０８は、又、図
５に、参照番号３１０で表わされるＶj／Ｖkベクトルレ
ングスカウンタをトリガする為に、信号３２３を送る。
信号３２３は、８ビットよりなる。(ベクトルレジスタ
と連係する各ベクトルレングスカウンタ３１０に対して
１ビット)。

【００２０】代表的に言えば、ベクトルリード動作の間
は、ＶjはＶkと異なるであろう。しかし、本実施の形態
では、ＶjはＶkと同じベクトルレジスタとしてもよいの
で、ＶjベクトルレングスカウンタとＶkベクトルレング
スカウンタは、同じ装置であってもよい。

【００２１】Ｖj／Ｖkベクトルレングスカウンタ３１０
は、応用ソフトウエアにより発せられるプロセサ指令、
ロードベクトルレングスによって初期化される。Ｖj／
Ｖkベクトルレングスカウンタ３１０がゼロに減じる
と、それは、図６のＶj／Ｖkリードアドレスカウンタ４
０１をクリアするエンドリードＶj／Ｖk信号３１７を送
り出す。又、Ｖj／Ｖkベクトルレングスカウンタ３１０
は、対応するリードビジイビットをクリアする為に、リ
リースＶj／Ｖk信号３１８を送り出す。

【００２２】ベクトルシーケンス制御３０８も、又、Ｖ
iライトディレイカウンタ３０９を作動さす為に信号３
１５を発する。信号３１５は、８ビットよりなる(ベク
トルレジスタと連係する各ライトディレイカウンタ３０
９に対して１ビット)。Ｖiライトディレイカウンタ３０
９により受けられたゴウ機能ユニット信号３２２は、使
用中の機能ユニットと、宛先ベクトルレジスタに書き込
む前に要求されるディレイの量を示す。どの機能ユニッ
トのディレイが必要かを決定する知能は、Ｖiライトデ
ィレイカウンタ３０９に含まれている。

【００２３】Ｖiライトディレイカウンタ３０９がゼロ
に減じると、それは、Ｖiベクトルレングスカウンタ３
１１をトリガする信号ゴウライト３２１を発する。Ｖi
ベクトルレングスカウンタ３１１は、図６に示すＶiラ
イトアドレスカウンタ４０２とＶiライトイネイブルラ
ッチ４０３に入力されるゴウライトＶi信号３１９を送
り出す。

【００２４】Ｖiベクトルレングスカウンタ３１１は、
応用ソフトウエアにより発せられるプロセサ指令、ロー
ドベクトルレングスにより初期化される。リリースＶi
信号３２０と、エンドライトＶi信号３２４は、カウン
タがゼロに減じた時、Ｖiベクトルレングスカウンタ３
１１により送り出される。リリースＶi信号３２０は、
Ｖiライトビジイビットをクリアする。その後、そのベ
クトルレジスタを用いて別の指示を発することができ
る。エンドライトＶi信号３２４は、図６のＶiライトア
ドレスカウンタ４０２をクリアする。

【００２５】第１の実施の形態の為のベクトルレジスタ
メモリの概略ブロック図を図６に示す。ベクトルレジス
タ４０４は、３つの入力を含む。即ち、６ビットリード
アドレス４０６と、６ビットライトアドレス４０７と、
ライト０／１信号４０８である。ベクトルレジスタ４０
４は、代表的メモリ装置が、唯一のアドレス入力を持つ
のみであるという点で独特なものである。この装置は、
２つの別々のアドレス入力、即ち、リードに対して１
つ、そして、ライトに対して１つの入力を有する。各レ
ジスタチップは、６４×４ビットである。１６のこの様
なチップは、各要素が６４ビットを含む６４要素のベク
トルレジスタを構成する。

【００２６】Ｖj／Ｖkリードアドレスカウンタ４０１
は、ゴウリードＶj／Ｖk信号３１６を受けると、１だけ
増分し、それが、エンドリードＶj／Ｖk信号３１７を受
ける迄、タイムピリオド毎に増加しつづける。Ｖiライ
トアドレスカウンタ４０２は、アクテブゴウライトＶi
信号３１９がある場合、各タイムピリオド毎に１づつ増
分する。ゴウライトＶi信号３１９は、又、Ｖiライトイ
ネイブル４０３で、結果データ４１０に合併している。
この合併の為、ライト０／１信号４０８が生じる。この
信号４０８は、単にライトストローブであるばかりでは
なく、又、ベクトルレジスタ４０４が貯える様に指示さ
れた、全６４ビットのワードを提供する。

【００２７】ベクトルレジスタ４０４からのリードデー
タ４０９は、それが書き込まれる為に戻って来る前に機
能ユニット４０５へ行く必要がある。その為、リードア
ドレス４０６は、常にライトアドレス４０７より進んで
いる。リードアドレスカウンタ４０１が、ライトアドレ
スカウンタ４０２より少なくとも１だけ大きい限りは、
回路は、テールゲーティングモードで作動することがで
きる。

【００２８】指令Ｖ０＝Ｖ０＋Ｖ０のタイミングダイヤ
グラムであるＦig−２は、テールゲーティングの観念を
明らかにする助けとなるであろう。水平軸に沿うグラデ
ーションは、タイムユニットを表わす。ダイヤグラムの
上半分は、オペランドベクトルレジスタの制御シーケン
スを表わす。又、ダイヤグラムの下半分は、宛先ベクト
ルレジスタの制御シーケンスを表わす。

【００２９】加算指令を実行する為には、オペランドベ
クトルレジスタを読み取り、その内容を、処理の為、機
能ユニットに伝達する必要がある。タイムピリオドt０
において、Ｖ０リードリクエストの信号が発せられる。
この信号は、指令が発せられる前に、指令デューダによ
り発生される。

【００３０】Ｖ０リードリクエスト信号に関連して、所
望のベクトルの為の２つの状況ビット、即ち、リードビ
ジイビット及びライトビジイビットを調べる必要があ
る。Ｖ０リードビジイ及びＶ０ライトビジイが、ベクト
ルレジスタＶ０がオペランドとしても、又、宛先として
も用いられていないことを示すと、シグナルイッシュＶ
０リードが、指令の進行を許す様に指令デコーダに送り
戻される。

【００３１】ベクトルレジスタＶ０をオペランドとして
用い得る様にするには、該ベクトルレジスタは、リード
又はライト操作で、すでにビジイの状態であってはなら
ない。もし、他のベクトルレジスタが、オペランドとし
て用いられているならば、制御シーケンスは、ダイヤグ
ラムの上半分の様な状態になるであろう。しかし、ダイ
ヤグラムは、シーケンスＶ０＝Ｖ０＋Ｖ０に対して完了
している。

【００３２】タイムピリオドt０において、Ｖ０ライト
リクエストの信号も発信される。ベクトルレジスタＶ０
は、加算指令の結果の宛先を与える。ライトビジイビッ
トを介して、チェックする必要があるものは、ベクトル
レジスタが、すでに、以前の指令の宛先になっていない
ということである。次いで、シグナルイッシュＶ０ライ
トが、指令イッシュ制御へ送り返される。

【００３３】タイムピリオドt３において、指令の発行
によりＶ０ベクトルシーケンス制御(タイミングダイヤ
グラム中Ｖ０制御とラベル付)が、ゴウリードＶ０とい
う信号を送り、Ｖ０リードビジイをセットする。Ｖ０リ
ードアドレスカウンタ(タイミングダイヤグラム中Ｖ０
リードアドレスとラベル付)は、すでに、要素０の為に
初期化されている。ゴウリードＶ０信号は、Ｖ０リード
アドレスカウンタを、タイムピリオドt４で増分させ
る。その為、要素０は、ベクトルレジスタから読み取ら
れ、タイムピリオドt５は、要素１の為のアドレスを提
供する。この読み取り及び増分動作は、全ての要素が読
み取られてしまうまで、後続するタイムピリオドを通じ
て続けられる。タイムピリオドt６７で全ての６４の要
素が読み取られると、Ｖ０ベクトルシーケンス制御は、
Ｖ０リードビジイをクリアする。エンドリードＶ０信号
が同じピリオドの間に、要素アドレスをゼロにリセット
するＶ０リードアドレスカウンタに送られる。

【００３４】オペランドは、機能ユニットに伝送され
る。いくらかのタイムピリオドの後に、結果のデータ
が、その宛先であるＶ０ベクトルレジスタに送り戻され
る。理論的には、ベクトルレジスタより読み取られた要
素は、後続するタイムピリオドで新しいデータで書き込
むことができる。

【００３５】図３および図４の下半分を参照して、タイ
ムピリオドt３では、Ｖ０ライトアドレスカウンタ(タイ
ミングダイヤグラム中Ｖ０ライトアドレスとしてラベル
付)は、エレメントアドレスＯを含む。指令の発行によ
り、Ｖ０ライトビジイをセットし、Ｖ０ベクトルシーケ
ンス制御は、ゴウライトＶ０信号を発するＶ０ライトア
ドレスカウンタは、２つのタイムピリオドt３とt４の
間、要素０のままとなる。Ｖ０リードアドレスカウンタ
が１で、Ｖ０ライトアドレスカウンタが０(タイムピリ
オドt５)になると直に、要素０が新しいデータで書き込
まれる。その為、読み取りと書き込みとの動作の間に、
１タイムピリオドの差がある。通常、読み取りと書き込
み動作の間に、機能ユニットタイムがある。

【００３６】機能ユニット遅れ時間により、読み取られ
ている要素は、同じタイムピリオドには書き込まれない
ということが保償される。図３および図４において、Ｖ
０ライトアドレスカウンタは、要素アドレス０で、２つ
のタイムピリオドの間、保持されているのが示されてい
る。実際において、Ｖiライトアドレスカウンタは、図
５のＶiライトディレイカウンタ３０９により示される
タイムピリオドの数の間、要素アドレスゼロに保持され
る。

【００３７】タイムピリオドt５において、一たび書き
込み動作がはじまると、Ｖ０ライトアドレスカウンタ
は、Ｖ０リードアドレスカウンタと同じ様に、各タイム
ピリオド毎に、歩進する。各要素が、宛先ベクトルレジ
スタに入って来ると、それは、読み取られているアドレ
スよりも常に少なくとも１カウントおくれている、現在
アドレスされている要素内に書き込まれる。Ｖ０ライト
アドレスカウンタは、全６４要素を通じて、その時点
で、Ｖ０ベクトルシーケンス制御がＶ０ライトビジイを
クリアし、要素アドレスをゼロにリセットするＶ０ライ
トアドレスカウンタにエンドライトＶ０信号を伝達する
時点である、タイムピリオドt６８迄増分する。

【００３８】この実施の形態では、共通メモリは、テー
ルゲーティングの目的で、機能ユニットとして取り扱う
ことができる。共通メモリからベクトルレジスタへ送ら
れつつあるベクトルは、以前の指令で用いられているベ
クトルをテールゲートすることができる。機能ユニット
時間に基づいて、テールゲーティング動作のタイミング
を取るかわりに、メモリトランスファータイムが用いら
れる。

【００３９】第２の実施の形態 本発明の第２の実施の形態を図７、図８、図９、図１
０、図１１、図１２、図１３、図１４、図１５、図１
６、図１７、図１８、図１９、図２０に示す。

【００４０】第２の実施の形態におけるベクトルレジス
ターは、４バンクに区画されている。図１５および図１
６に示すように、これらの４バンクは、それぞれバンク
０、バンク１、バンク２、バンク３として識別してあ
る。また、図１５および図１６に示すように、各バンク
は、４番目毎のエレメントを得ている。即ち、バンク０
の場合では、エレメント０、エレメント４、エレメント
８、・・・・のようにエレメントを得ている。

【００４１】レジスターチップは、高速型１６x４メモ
リーである。レジスターチップのサイクル時間は、２期
間(time period)である。レジスターの各バンクには、
４期間おきにアクセスがなされる。従って、テールゲー
トモードで動作しているのでもなければ、バンクは２期
間アクティブになり、２期間休止する。この２期間アク
ティブ、２期間休止のシーケンスは無期限に繰り返され
る。

【００４２】各バンクにはそれなりのアドレスレジスタ
ーがあって、図１５および図１６ではそれをチップアド
レス１００１から１００４として示してある。エレメン
トアドレスカウンター１００５は、６−ビットアドレス
カウンターである。レジスターがアクセスされている
と、そのカウンターは各期間毎にそのカウント値を順次
カウントアップする。アドレスの最下位の２ビットはバ
ンクセレクトビット１００６である。最上位の４ビット
は、チップアドレスビット１００７である。チップアド
レス１００８は、最上位の４ビットを他のバンクに論理
出力するレジスターにすぎない。バンクセレクトデコー
ダー１００９は、チップアドレス信号１０２０がアクセ
スすべきバンクを選択するようになっている。

【００４３】テールゲート作用(tailgating)を行うため
には、テールゲート命令のために書込みアドレスを発生
すべく、ベクトルアドレスオフセット１０１０として示
した下方のパスが利用される。このベクトルアドレスオ
フセット１０１０は４ビットであって、発生時にレジス
ター１０１１に送られる。レジスター１０１１の論理出
力は、アンドゲート１０２７を介して各ベクトルレジス
ター毎のレジスター１０１２に供給される。テールゲー
トＶ０信号１０２５も発生時に送られる。テールゲート
Ｖ０信号１０２５がアクティブになれば、ベクトルアド
レスオフセットはアンドゲート１０２８を介して、選択
されたベクトルレジスターに対応するベクトルアドレス
オフセットレジスター１０１２に保持される。

【００４４】テールゲート命令のためにアドレスを発生
するには、チップアドレス１００８からの４ビット出力
を減算器１０１３に供給して、レジスター１０１２に保
持されているベクトルアドレスオフセットと減算する。
減算器１０１３の出力は、調整済みアドレス１０１９と
呼ばれるもので、チップアドレス１００１に戻される。
このオフセットは機能ユニットの遅延時間とテールゲー
ト作用に伴う二つの命令が発生される間に経過する時間
とに関係のあるものである。

【００４５】バンクサイクル期間は４期間であるから、
エレメント０のアドレスは最初の２期間の間にチップア
ドレス１００１に記憶される。調整済みアドレス１０１
９は、後の２期間の間にチップアドレス１００１に記憶
される。減算は、４エレメンとの各グループ毎に一回実
行されるだけで充分である。次のバンクにアクセスする
ためには、最初の調整済みアドレス１０１９を次のバン
クのチップアドレスに伝送する。各期間毎にエレメンと
が書き込まれるから、減算器は各バンク毎に用意する必
要はない。チップアドレスは最初の４つの標準(referen
ce)に付き同一になることになっていて、次の４つのア
ドレスに付き１だけインクレメントされる。エレメント
アドレスカウンター１００５からのバンクセレクトビッ
ト１００６は、どのバンクを選択したかを判定するよう
になっている。本実施の形態におけるテールゲート作用
に必要な条件の一つとして、ベクトルレジスターに結果
が各期間毎に順次供給されている必要がある。各期間毎
に結果を順次供給しないような操作では、テールゲート
作用が行われない。

【００４６】本実施の形態では、テールゲート作用はマ
ルチプレックス操作である。２期間おきに新たなアドレ
スが、最初は読出し信号が、その後には書込みアドレス
がチップアドレス１００１から１００４に順次送り込ま
れる。操作がテールゲート作用でない場合、シーケンス
は、２期間読出し叉は書込みアドレス、２期間「構わな
い」("don't care")、２期間読出し叉は書込みアドレ
ス、などと言った具合になる。前述の第１の実施の形態
とは異なって、第２の実施の形態では読出しビジーや書
込みビジーの間、各ベクトル毎に別々の予約ビットを含
んでいない。その代わりに、二つの考えられるバンクサ
イクルの内の一つが使われることで予約の代用をなして
いる。つまり、最初のバンクサイクルにある予約フラグ
があり、後のバンクサイクルにも別の予約フラグがある
のである。

【００４７】図１７は、一つのベクトルレジスターのた
めのベクトルレジスター予約回路を示している。１１０
１、１１０２、１１０３はそれぞれビジーフラグないし
予約フラグを示す。前述したように、各ベクトルレジス
ターバンクのサイクル時間は２期間であって、４期間お
きにバンクに対してアクセスがなされる。テールゲート
作用時には、最初のサイクルが読出しであり、後のサイ
クルは書込みである。

【００４８】Ｖ０ビジー−１として示したラッチ１１０
１は、４期間サイクルの内の最初の２期間を予約したこ
とを示すために使われる。Ｖ０ビジー−２として示した
ラッチ１１０３は、後の２期間を予約するのに用いられ
る。このラッチは、ベクトルレジスターがテールゲート
モードで動作しているときにセットされる。Ｖ０ビジー
−３として示したラッチ１１０２は、タイミングのため
に用いられるコンポジットである。

【００４９】Ｖ０ビジー−１は、命令発生時（Ｖ０ビジ
ー−２ １１０３はまだセットされていないとして）に
ベクトルレジスターのリクエストをオンにする。Ｖ０ビ
ジー−２ １１０３は、Ｖ０ビジー−１ １１０１が既
にセットされている場合に命令発生時にベクトルレジス
ターのリクエストをオンにする。Ｖ０ビジー−３ １１
０２は、Ｖ０ビジー−１ １１０１がセットされている
間にホールドされており、スロット時が発生するときに
は、Ｖ０ビジー３は１期間クリアーされる。Ｖ０ビジー
−２ １１０３が一旦セットされると、リリースＶ０信
号１１０４がベクトルアドレスコントロールから入るま
で、セットされたままである。テールゲート作用時に
は、二つのＶ０リリース信号１１０４が用いられる。二
番目のリリース信号は、最初のリリース信号がＶ０ビジ
ー−１ １１０１をクリアーしている間に、Ｖ０ビジー
−２ １１０３をクリアーする。Ｖ０ビジー−２ １１
０１とＶ０ビジー−２ １１０３との両方がクリアーさ
れていると、Ｖ０ビジー−３１１０２もクリアーされ
る。

【００５０】Ｖ０ビジー−１は、アンドゲート１１０７
と１１０９との論理和の出力に応じて１１０８によりセ
ットされる。アンドゲート１１０７は、リリースＶ０信
号１１０４の反転信号がそれをクリアーするまで、Ｖ０
ビジー−１の内容をホールドする。他方、アンドゲート
１１０９は、１１０５で示すリクエストＶ０が報知さ
れ、Ｖ０ビジー−１ １１０１が用いられていないとき
に、Ｖ０ビジー−１ １１０１を命令発生時にセットさ
せる。

【００５１】Ｖ０ビジー−３は、アンドゲート１１１
０、１１１２、１１１３との論理和の出力に応じて１１
１によりセットされる。アンドゲート１１１０には、Ｖ
０ビジー−１ １１０１の出力と信号Ｖ０スロット時１
２０８の反転信号とが入力されている。また、アンドゲ
ート１１１２は、１１０５で示すリクエストＶ０が報知
されると命令発生時１１０６にＶ０ビジー−３ １１０
２をセットする。アンドゲート１１１３は、Ｖ０ビジー
−２ １１０３がセットされ、且つ、Ｖ０ビジー−１
１１０１がセットされるか、叉は、１１０４で示すリリ
ースＶ０が報知されていないときに、Ｖ０ビジー−３
１１０２をホールドする。

【００５２】Ｖ０ビジー−２ １１０３は、アンドゲー
ト１１１６と１１１３との論理和の出力に応じて１１１
５によりセットされる。アンドゲート１１１６は、Ｖ０
ビジー−１ １１０３がセットされ、１１０５で示すリ
クエストＶ０が報知されると命令発生時１１０６にＶ０
ビジー−２ １１０３をセットする。他方、アンドゲー
ト１１１３は、オアゲート１１１４の出力が１の時にＶ
０ビジー−１ １１０３をホールドする。オアゲート１
１１４には、Ｖ０ビジー−１ １１０１とリリースＶ０
信号１１０４の反転信号とが入力されるようになってい
る。

【００５３】図１８は、テールゲートスロット時回路を
示したものである。テールゲート命令の機能ユニット時
間に応じて、書込み作用がベクトルレジスターに対して
現に進行している読出し作用と同期する頃に命令が発生
していなければならない。図１８の回路では、ラッチ１
２０１、１２０２、１２０３、１２０４を用いてこの同
期機能を達成するために、４つの異なったスロットを利
用している。各スロットは、記憶サイクルにおける４期
間のいずれかの期間に対応している。

【００５４】最初の命令が発生した後の２期間におい
て、ラッチ１２０１、１２０２、１２０３、１２０４か
らなるスロットカウンターは、スロット２において計数
を開始する。ラッチ１２０５、１２０６は、次の命令が
早まって発生することがないようにしている。即ち、テ
ールゲート作用時に次の命令に対して２期間の遅延が与
えられている。スロットカウンターは、アンドゲート１
２１５からの出力によりセットされる。このアンドゲー
ト１２１５には、１１０５で示すリクエストＶ０、Ｖ０
書込みリクエスト１３１７の反転信号、リクエストメモ
リー１２０７の反転信号、Ｖ０ビジー−１ １１０１の
反転信号、発生が入力されるようになっている。リクエ
ストＶ０信号１１０５は、ベクトルレジスターが最初に
リクエストされると時のみ、スロットカウンターをして
計数開始させる。書込みリクエスト信号１３１７の反転
信号を利用することにより、ベクトルレジスターリクエ
ストが読出し動作のためになされるのであれば、スロッ
トカウンターは計数を開始する。リクエストメモリー信
号１２０７の反転信号は、共通の記憶動作時にテールゲ
ート作用を阻止するものであって、これが本実施の形態
における唯一の制限である。Ｖ０ビジー−１信号１１０
１の反転信号は、スロットカウンターが動作時に再び初
期化されるのを防いでいる。発生信号１１０６は、命令
発生時のみにスロットカウンターが初期化されるように
している。

【００５５】最初の命令が発生された後、テールゲート
命令が解読、発生されるものと仮定する。この場合、テ
ールゲート命令は、最初の命令の直後に実行される必要
はない。最初の命令の発生時とテールゲート命令の発生
時との間に、いくつかの関係のない命令が実行されるこ
とがある。命令の種類によっては、４つの「リクエスト
スロット」信号の内の何れか一つ（例えば、リクエスト
Ｖ０スロットＯ信号１２１６）が命令解読器により伝送
される。例えば、ベクトル論理積命令は、スロットＯを
リクエストするようになっている。従って、解読プロセ
スにおいては、リクエストＶ０スロットＯ信号１２１６
が伝送される。異なった機能ユニット動作により、書込
み動作を同期させるために別のスロットリクエストがな
されることがある。

【００５６】図１７におけるＶ０ビジー−３ １１０２
により発生された信号は命令の発生を阻止しているか
ら、この信号はテールゲート命令が発生されるために
も、１期間だけ中断しなければならない。図１８の下半
分に示したように、リクエストＶ０スロットＯ信号１２
１６は、１２０９によりラッチ１２０１からのＶ０スロ
ットＯ信号と論理積がとられて、Ｖ０スロット時信号12
08を発生する。同様に、他のスロットに対するリクエス
トもそれに対応するラッチ１２０１、１２０２、１２０
３、１２０４からの出力との論理積がとられるようにな
っている。それに伴って得られる信号はオアゲート１２
１４を介してＶ０スロット時信号１２０８をセットする
ようになっている。

【００５７】このＶ０スロット時信号１２０８は、図１
７に示したベクトルレジスター予約回路に入力される。
Ｖ０スロット時信号１２０８の反転信号は、１１１０に
よりＶ０ビジー−１ １１０１からの出力と論理積がと
られ、その後１１１１によりＶ０ビジー−３ １１０２
への入力として論理和がとられる。前述のようにＶ０ビ
ジー−３ １１０２により伝送された信号は命令発生を
ホールドする。Ｖ０スロット時信号１２０８の反転信号
は、１期間だけＶ０ビジー−３ １１０１をクリアーす
るので、他と抵触するものがなければ命令が発生され
る。

【００５８】テールゲート命令が発生すると、Ｖ０ビジ
ー−２ １１０３が、発生信号１１０６とＶ０ビジー−
１ １１０１からの出力とに応じて１１１６による論理
積演算を介してセットされる。Ｖ０ビジー−２ １１０
３は次のテールゲート作用が同一ベクトルレジスターに
対して行われるのを防いでいる。Ｖ０ビジー−２ １１
０３の内容はＶ０ビジー−１ １１０１の内容との論理
積がとられて、Ｖ０ビジー−３ １１０２に対する入力
を発生するから、Ｖ０ビジー−３ １１０２が次のＶ０
スロット時信号１２０８に応じてクリアーできなくなっ
ている。

【００５９】図１９において、ベクトルアドレスコント
ロール回路には、エレメントアドレスカウンター１００
５と、可変遅延回路１３０４と、ノーマルベクトル長カ
ウンター１３０２と、テールゲートベクトル長カウンタ
ー１３０１とが含まれている。

【００６０】可変遅延回路１３０４は、命令発生時に生
ずる書込みＶ０信号１３１７によりトリガーされる。遅
延量は、どの機能ユニットを用いるべきかを示す機能ユ
ニット実行信号(Go Functional Unit signal)１３１５
とテールゲート信号１３３０とによって決められる。ノ
ーマル対テールゲート命令(normal vs. tailgating ins
tructions)に対して異なった遅延量が使われている。適
当な時間だけ遅延させると、可変遅延回路１３０４から
書込み開始信号１３２８が発生する。ラッチ１３２８は
この書込み開始信号１３１８によってセットされて、ベ
クトルレジスターに書込みモード信号を供給する。ラッ
チ１３２８からのこの書込みモード信号は、伝送された
エレメントアドレスが書込み動作のためのものであると
示している。

【００６１】書込み開始信号１３１８は、１３０９によ
り命令解読器からの読取り実行Ｖ０信号１３１９との論
理和がとられる。オアゲート１３０９からの出力はラッ
チ１３０５をセットするようになっている。従って、ラ
ッチ１３０５は、読出し動作実行直後か、叉は、ノーマ
ル書込み動作のための所定遅延時間後にセットされる。
ノーマルベクトル長カウンター１３０２の動作は、ラッ
チ１３０５からの出力によりイネーブルされる。ノーマ
ルベクトル長カウンター１３０２が値１をホールとする
と、ラッチ１３０５がそれによりリセットされて、ノー
マルベクトル長カウンター１３０２を不動作にする。ノ
ーマルベクトル長カウンター１３０２は、前述のイネー
ブルが取り消されるまでに０へとカウントダウンする。

【００６２】テールゲート作用の最中に、書込み開始信
号１３１８が１３１４によりテールゲート信号１３３０
との論理積がとられ、アンドゲート１３１４からの出力
によりラッチ１３０６がセットされる。ラッチ１３０６
からの出力により、テールゲートベクトル長カウンター
１３０１がイネーブルされる。テーブルゲートベクトル
長カウンター１３０１が値１をホールドするようになる
と、ラッチ１３０６がそれによってリセットされて、テ
ールゲートベクトル長カウンター１３０１を不動作にす
る。テールゲートベクトル長カウンター１３０１は、前
述のイネーブルが取り消されるまでに０へとカウントダ
ウンする。

【００６３】ノーマルベクトル長カウンター１３０２と
テールゲートベクトル長カウンター１３０１とは、何れ
かのカウンターが値１に達するとオアゲート１３１２を
介してリリースＶ０信号１１０４を供給する。入力１３
２２と１３２３とで示したように、両方のカウンターは
各期間毎にカウントダウンする。回路１３２４は、両方
のカウンターが同時に１へとカウントダウンすると、余
分のリリースＶ０信号１１０４を発生する。

【００６４】テールゲートベクトル長カウンター１３０
１は、テールゲート作用のみに厳格に利用する。このテ
ールゲートベクトル長カウンター１３０１は、ノーマル
ベクトル長カウンター１３０２と基本的には同一の機能
をなす。ノーマルベクトル長カウンター１３０２につい
ていえば、、テールゲート信号の反転信号１３３０は、
アンドゲート１３１０を介してベクトル長データ１３２
６をそのカウンターにロードする。それに対して、テー
ルゲート信号１３１０は、アンドゲート１３１３を介し
てベクトル長データ１３２６をテールゲートベクトル長
カウンター１３０１にロードする。実行Ｖ０信号１３２
５は、両方のアンドゲート１３１０と１３１３での命令
発生を示す。 ベルト長カウンタ１３０１又は１３０２
は、両カウントがゼロでない限りは、エレメントアドレ
スカウンタ１００５を使用可能とする。ノーマルベクト
ル長カウンタ１３０２からの出力は、１３２９のラッチ
１３０５からの出力と論理積(ＡＮＤ)される。テールゲ
ートベクトル長カウンタ１３０１からの出力は、１３１
１のラッチ１３０６の出力と論理積される。アンドゲー
ト１３２９と１３１１からの出力は、オアゲート１３０
７に入力を与え、該オアゲートは、代わって、エレメン
トアドレスカウンタ１００５とステップＶ０ラッチ１３
０８の両方へ使用可能信号を送る。１３０８で示すステ
ップＶ０よりの出力は、エレメントアドレスカウンタ１
００５の値が有効であることをベクトルレジスタメモリ
に指示する。

【００６５】ノーマルベクトルレングスカウンタ１３０
２は、カウントが値７以下になるといつでも、禁止テー
ルゲート信号１３２１を発信する。信号１３２１は、命
令発行に関する問題を防止する為に用いられる。もし、
読み取りカウントが余りにも小さくなると、信号１３２
１は、テールゲーティング命令の開始を禁止する。その
時点でテールゲーティング命令が進行中の場合は、該命
令は、信号１３２１により影響を受けない。

【００６６】エレメントアドレスカウンタ１００５は、
入力１３２７により指示された各タイムピリオドにおい
て増分する。エレメントアドレスカウンタ１００５はリ
リースＶ０信号１１０４によってクリアされる。テール
ゲーティングを行う場合は、第１のリリースＶ０信号１
１０４は、エレメントアドレスカウンタ１００５により
無視される。 テールゲートベクトル長カウンタ１３０
１からのイネーブル信号１３０７は、エレメントアドレ
スカウンタ１００５に、最初の命令に使われた長さを超
えてカウントさせることができる。この為、テールゲー
ティング命令が、エレメントアドレスカウンタ１００５
の値からアドレスオフセットを差し引くことにより、ベ
クトルレジスタにデータを書きこむことを可能にする。

【００６７】図２０は、ベクトルアドレスオフセット回
路を示す。４ビットレジスタＶ０アドレスオフセット１
４０９は、オアゲート１４１９によりセットされる。オ
アゲート１４１９は、その入力に、アンドゲート１４１
８,１４２０,及び１４２１からの出力を受ける。アンド
ゲート１４２１は、命令発行時に、Ｖ０アドレスオフセ
ットレジスタ１４０９を初期化する。アンドゲート１４
２１への入力は、アンドゲート１４２２からの出力によ
りゲートされる値２である。アンドゲート１４２２は、
その入力に、信号,１１０５で示すリクエストＶ０,発生
(Issue)１１０６、及びＶ０ビジー−１ １１０１の補
数を受ける。かくして、Ｖ０アドレスオフセット１４０
９は、命令発令時に、ベクトルレジスタＶ０にリクエス
トがなされ、又、Ｖ０がすでにビジーでない限りは、値
２で初期化される。

【００６８】Ｖ０アドレスオフセット１４０９の内容
は、アンドゲート１４２０の出力により保持される。ア
ンドゲート１４２０への他の２つの入力は、信号Ｖ０ビ
ジー−１ １１０１とＶ０スロット１ １２０２の補数
である。その為、Ｖ０アドレスオフセット１４０９の
「ラップ アラウンド」(wrap around)を生じ、一方、ベ
クトルレジスタＶ０は、ビジーのままであり、Ｖ０スロ
ットカウンタは、スロット１を指示しない。

【００６９】Ｖ０アドレスオフセット１４０９に保持さ
れた値は、Ｖ０スロットカウンタがスロット１を指示す
る度毎に増分される。アンドゲート１４１８は、その入
力に、信号Ｖ０スロット１ １２０２と、加算器１４０
８により、１つだけ増分されたＶ０アドレスオフセット
１４０９からの値を受ける。

【００７０】全てのベクトルレジスタに対するアドレス
オフセットは、単一の選定ネットワーク１４０１にファ
ンイン(fan in)される。所望のアドレスオフセットは、
宛先ベクトルレジスタを識別するi−デジダネータ信号
１４１７によって選ばれる。アドレスオフセットは、送
出され、レジスタ１４０７に保持される。ベクトルアド
レスオフセット１０１０は、命令発令時においてのみ送
られるので、唯一つのアドレスオフセットを１４０１で
選ぶ必要があるのみである。次いで、ベクトルアドレス
オフセット１０１１に保持された値は、図１５および図
１６に示す様に、全ての８個のベクトルレジスタにファ
ンアウト(fan out)される。ベクトルアドレスオフセッ
トレジスタ１０１２(８個の中の１つ)は、対応するテー
ルゲート信号１０２５(８個の内の１つ)が存在しさえす
れば、命令発令時に、ロードされる。

【００７１】レジスタ１４０７からの出力は、４つのア
ダー１４０２,１４０３,１４０４及び１４０５に送られ
る。これらのアダーからの出力は、選定ネットワーク１
４０６に入力を与える。命令発令時に、４つの信号の１
つは、アダー出力のうちのどれを選ぶかを指示する。こ
れらの信号は、図２０では、調整オフセット＋３ １４
２３、調整オフセット＋２ １４２４、調整オフセット
＋１ １４２５、及び調整オフセット＋０ １４２６と
して、ラベル付されている。１つの信号のみが、常にア
クチブとなっている。次いで、各信号は、１組のラッチ
１４１５に保持され、信号１４１６を介して、選定ネッ
トワーク１４０６を制御する。

【００７２】図１５および図１６にも示される、結果と
してのベクトルアドレスオフセット１０１０は、テール
ゲーティング演算で調整アドレス１０１９に到達する為
にチップアドレス１０２０から差し引く必要がある数で
ある。調整アドレス１０１９により測定されるものは、
第１命令の発令とテールゲーティング命令の発令との間
の時間の量と、テールゲーティング命令の機能ユニット
の遅れ時間との和である。その間に、命令が如何なる回
数でも発せられる可能性がある。図２０に示す様に、第
１の命令が発せられると、ベクトルアドレス１４０９
は、値２で初期化され、スロット１信号１２０２によっ
て４期間毎に増分される。最終時に、テールゲーティン
グ命令が発せられる。テールゲーティング命令の発令時
に、アドレスオフセット１４０９は、値０,１,２,又は
３により調整される。この最終調整は、テールゲーティ
ング命令の機能ユニットタイムに左右される。

【００７３】図７ないし図１４のタイミングダイヤグラ
ムは、第２の実施の形態において実施されたテールゲー
ティングに関する発明の説明の助けとなるであろう。

【００７４】図７は、代表的なテールゲーティング動作
を図示するタイミングダイヤグラムである。ダイヤグラ
ムは、第１命令(Ｖ₂＝Ｖ₀＋Ｖ₁)をテールゲートする第
２命令(Ｖ₀＝Ｖ₃＆Ｖ₄)、及び、第２命令をテールゲー
トする第３命令(Ｖ₃＝Ｖ₅＞Ａk)を示す。図７のタイミ
ングダイヤグラムでは、水平軸心に沿ったグラデーショ
ンは、期間を表わす。３セグメント(ダッシュ、実線、
ダッシュ)に分断された水平方向の線は、それぞれ、オ
ペランドを機能ユニットに送るのに要する時間、機能ユ
ニットが必要とするタイムピリオドの数、及び、結果を
宛先ベクトルへ送るのに要するタイムピリオドの数を表
わす。伝達時間は、機能ユニットが、ベクトルレジスタ
と同じモジュールにあるかどうかによって変動する場合
がある。これは、例えば、ロジカル機能ユニットを用い
る第２命令において、そうである。

【００７５】図７のタイムピリオドでは、ベクトルレジ
スタＶ０とＶ₁は、オペランドを整数機能ユニットへ供
給しはじめる。図７の続く線は、後続の要素及び命令を
介するサイクルを示している。オペランドは、期間当り
１要素の割合で供給される。期間t１４において、結果
が、第２命令、Ｖ０テールゲーティング命令から戻り始
める。その為、ベクトルレジスタＶ０は、期間t１４に
おいて、書き込み動作の準備ができている必要がある。
第１の結果である要素ゼロは、第１命令に対して要素８
を読み取るのに続くピリオドの間に書き込まれる。要素
９が読み取られた後で、要素１が書き込まれる。要素１
０が読み取られた後で、要素２が書き込まれる。これ
は、テールゲーティング操作の間、ベクトルレジスタＶ
０への、又は、ベクトルレジスタＶ０からのデータの基
本的な流れを示す。

【００７６】命令発行制御では、テールゲーティング命
令を調べて機能ユニットが起す遅れの量を知り、どの期
間で、第１の結果が、要素ゼロでベクトルレジスタに貯
えられる様に戻るかを決定する必要がある。この情報に
基づいて、ベクトルレジスタ制御は、それが、ベクトル
レジスタのバンクサイクル(bank cycle)と同期化する迄
第２の命令を遅らせる。

【００７７】第２の好ましい実施の形態では、最も速い
場合、コンピュータは、２つの期間毎に、１度命令を発
することができる。テールゲーティング命令の場合、第
２の命令が発し得る最も早い期間は、期間t５である。
図７の例では、第２の命令は、それが、バンクサイクル
と同期化していることを確認する為に、更に追加のもう
１期間の間、保持される。これにより、ベクトルレジス
タ要素の読み取りと、書き込みが、正しい、シーケンス
で行われることが確実となる。図７は、テールゲーティ
ングに対して同期化する為の保持命令発行に関して画く
ことができる。

【００７８】テールゲーティングが無い場合は、第１命
令の全結果要素が貯えられる迄、第２命令の発行を押え
る様にするレジスタの衝突が生じるであろう。

【００７９】図８および図９の命令発行タイミングダイ
ヤグラムでは、タイムt０で、加算命令が発せられる。
加算命令は、Ｖ０ビジー−１とＶ０のビジー−３とをセ
ットする。Ｖ０ビジー−３が、テールゲーティング命令
を発令させる単一の期間の間クリアする場合を除いて、
両者は、加算操作の間セットされたままとなる。第３の
ラインは、テールゲートスロットタイム操作を示す。２
つの初期遅れを生じ、ついで、Ｖ０スロットカウンタ
は、リングカウンタとして作動を始める。第４のライン
は、Ｖ０アドレスオフセットを示す。それは、常に２の
値で初期化され、次いで、Ｖ０スロット１がＶ０スロッ
トカウンタにより指示される度毎に、Ｖ０オフセット
は、１だけ増分される。第５のラインは、信号リクエス
トＶ０スロット３を示す。リクエストＶ０スロット３の
信号は、発行を待っているテールゲート命令により発生
される。信号ゴウリードＶ０は、加算命令により発生さ
れ、ベクトルレジスタＶ０の各要素を読み取る様に、エ
レメントアドレスカウンタ(タイミングダイヤグラム中
Ｖ０エレメントアドレスとラベル付)をトリガする。最
後のラインは、ベクトルレジスタから各エレメントが読
み取られるにつれて、減少するノーマルベルトル長カウ
ンタ(タイミングダイヤグラム中Ｖ０長カウンタとラベ
ル付)内の１００(オクタル−octal)のベルトル長を仮定
する。

【００８０】タイムピリオドt４で、Ｖ０スロット３が
示され、信号リクエストＶ０スロット３がアクチブとな
る。これらの２つの信号の論理和により、他の全発行条
件が合致すれば、テールゲーティング命令の発令を可能
とする単一期間の間、Ｖ０ビジー−３がクリアされる。
この命令の発行によりＶ０ビジー−２、ライトＶ０がセ
ットされ、期間t７でテールゲートベクトル長カウンタ
(タイミングダイヤグラム中Ｖ０Ｔ.Ｇ.長カウンタとラ
ベル付)が初期化される。

【００８１】期間t５のスロット０の表示Ｖ０は、もう
一度Ｖ０ビジー−３をセットし、Ｖ０アドレスオフセッ
トを１カウントだけ増分する。１たび、第２命令が発せ
られると、調整Ｖ０アドレスオフセットはベクトルレジ
スタへ伝送される。調整は、命令の発行と同じ期間に行
われる。かくして、調整アドレスに用いられるＶ０アド
レスオフセットは、値２を含む前の期間からのＶ０アド
レスオフセットである。この点から、スロットカウンタ
とＶ０アドレスオフセットは重要ではない。次に、図１
０および図１１を参照して、期間t４までに、エレメン
トアドレスカウンタは、エレメントアドレス２にある。
同じ期間に、ノーマルベクトル長カウンタは、値７５
(オクタル)迄減じている。ダイヤグラムの上部の４ライ
ンは、４つのベクトルレジスタバンクの各々に生じるベ
クトルレジスタメモリ作動を図示する。初めの２つの期
間の間、データは、ベクトルレジスタバンクから読み取
られる。次の２つの期間の間では、バンクは、休止状態
にあるが、又は、テールゲーティング動作が生じるにつ
れて新しいデータを書き込んでいる。期間t８,t９及びt
１０は、テールゲートベクトル長カウンタが、減少を始
める前に、３期間の間保持されていることを示してい
る。図１０および図１１にも示す期間t９のボックス
は、Ｖ０アドレスオフセットである。伝播(propagatio
n)及びファンアウト(fan out)の遅れにより、調整オフ
セットの実際の発行と、それが、ラッチされ保持される
迄の間には、期間が存在する。

【００８２】次いで図１２および図１３を参照して、期
間t１４では、最初の書き込み動作が開始される。期間t
１３に示す減算は、有効な減算を示し、他の時点でも減
算は行われているが、それは、ただ使用されないままと
なっている。後続の書き込み動作の為の正しいＶ０チッ
プアドレスを与える為に、４期間毎に、Ｖ０チップアド
レスから、Ｖ０アドレスオフセットが差し引かれてい
る。期間t１４から前方では、ベクトルレジスタバンク
は、同じ期間で読み取り及び書き込みを行い、それによ
り、本発明のテールゲーティングが図示されている。此
の例では、読み取り動作は、書き込み動作の前に完了す
るが、読み取りと書き込みのベクトル長は、完全に別個
のものであるので、読み取り動作の前に、書き込み動作
を完了することもできる。

【００８３】次に図１４を参照して、ベクトルレジスタ
の予約は、２つの動作の最後が完了する迄保持される。
両長カウンタは、独立して、ゼロに減じ、ついでリリー
スＶ０信号を送出する。この例では、読み取り動作によ
り発生した最初のリリース信号は、Ｖ０ビジー−１をク
リヤする。又、この例では、書き込み動作により発生し
た第２のリリースＶ０信号は、Ｖ０ビジー−２及びＶ０
ビジー−３をクリヤする。

【００８４】本明細書に開示のテールゲーティング技術
は、代表的な応用において遭遇するタイプの計算におい
て、処理スピードの向上に有意義な改善をもたらす。テ
ールゲーティングは、前述の米国特許第４,１２８,８８
０に開示した連鎖(chaining)技術とは別個の独立したも
のであるが、必要に応じて、又、論理的スペースが許容
されるならば、性能を更に改良する為連鎖(chaining)に
関連して用いてもよい。

【００８５】以上、２つの特定のコンピュータハードウ
エアの形状を、本明細書における本発明の好ましい実施
の形態とに図示し、かつ、説明したが、同様の目的を達
成する様に計画されたコンピュータハードウエアのどの
様な構成でも、図示の形状に、かえて用いることができ
ることは、当業者に明らかであろう。したがって、ここ
に開示した本発明は、"発明の詳細な説明"において述べ
た部品と異なる部品を用いても実施できるものである。
本出願は、本発明の種々の適応、又は、変形等を包含す
ることを意図している。それ故、本発明が、請求の範囲
及びその同等項によってのみ限定されるということが明
らかに意図されているものである。

【００８６】

【発明の効果】本発明は、本明細書中では、テールゲー
ティングと呼ぶ技術により、上述のタイプのベクトルレ
ジスタコンピュータの処理速度を、更に、改良するもの
である。簡単に述べると、テールゲーティングは、ベク
トルレジスタの更に能率的な利用技術に関し、該技術に
おいては、ベクトルレジスタに前もって貯えられた他の
ベクトルを、該ベクトルレジスタから読み出すと同時
に、ベクトルを、その中に書き込むこともできる。レジ
スタに書き込まれるテールゲーティングベクトルは、機
能ユニット、又は、共通メモリから取りこんでもよい。
上記技術は、時間ピリオド当りの１ベクトル要素の読み
取り及び書き込みを用い、書き込みは、未だ読み取られ
ていない要素を書き込みすぎない様に、読み取り動作よ
りも、１又はそれ以上の要素分だけおくれて行われる様
にする。この技術により、所定のベクトルレジスタを、
同じベクトル演算に対して、オペランドレジスタ及び結
果レジスタの両者として用いることができる。換言すれ
ば、ベクトルレジスタは、以前にロードされたベクトル
が、未だ用いられ、要素毎にベクトルレジスタから読み
出されている間に、要素毎にベクトルをロードすること
ができる。この技術によれば、以前に発せられたベクト
ル指令中に含まれる特別なベクトルレジスタの使用を求
めるプログラム中のベクトル指令を、以前のベクトル指
令の完了を待たずに直に発することができる。１ベクト
ルを、要素毎に読みとると、ベクトルレジスタの各要素
は、他のベクトルの要素毎の書き込みに利用できる様に
なる。

【図面の簡単な説明】

【図１】 本発明を組み込んだコンピュータの計算部の
詳細ブロックダイヤグラムの一部

【図２】 本発明を組み込んだコンピュータの計算部の
詳細ブロックダイヤグラムの一部

【図３】 第１の実施の形態において実施したテールゲ
ーティング指令Ｖ０＝Ｖ０＋Ｖ０のタイミングダイヤグ
ラムの一部

【図４】 第１の実施の形態において実施したテールゲ
ーティング指令Ｖ０＝Ｖ０＋Ｖ０のタイミングダイヤグ
ラムの一部

【図５】 第１の実施の形態のベクトルレジスタ制御の
概略ブロック図

【図６】 第１の実施の形態のベクトルレジスタメモリ
の概略ブロック図

【図７】 第２の実施の形態において実施した３指令テ
ールゲーティングシーケンスのタイミングダイヤグラム

【図８】 組合せると、図７の指令シーケンスの間に起
るイベントを、更に示すタイミングダイヤグラム

【図９】 組合せると、図７の指令シーケンスの間に起
るイベントを、更に示すタイミングダイヤグラム

【図１０】 組合せると、図７の指令シーケンスの間に
起るイベントを、更に示すタイミングダイヤグラム

【図１１】 組合せると、図７の指令シーケンスの間に
起るイベントを、更に示すタイミングダイヤグラム

【図１２】 組合せると、図７の指令シーケンスの間に
起るイベントを、更に示すタイミングダイヤグラム

【図１３】 組合せると、図７の指令シーケンスの間に
起るイベントを、更に示すタイミングダイヤグラム

【図１４】 組合せると、図７の指令シーケンスの間に
起るイベントを、更に示すタイミングダイヤグラム

【図１５】 第２の実施の形態のベクトルレジスタメモ
リの概略ブロック図の一部

【図１６】 第２の実施の形態のベクトルレジスタメモ
リの概略ブロック図の一部

【図１７】 第２の実施の形態のベクトルレジスタ予約
制御の概略ブロック図

【図１８】 第２の実施の形態のテールゲートスロット
タイム制御の概略ブロック図

【図１９】 第２の実施の形態のベクトルアドレス制御
の概略ブロック図

【図２０】第２の実施の形態のベクトルアドレスオフセ
ット制御の概略ブロック図

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイムズ・リチャード・ベデル アメリカ合衆国54729ウィスコンシン、チ ッペワ・フォールズ、ダブリュー・セント ラル・ストリート515番 (72)発明者 デニス・ダブリュー・クバ アメリカ合衆国54729ウィスコンシン、チ ッペワ・フォールズ、ボックス396、ルー ト２番 (72)発明者 ウィリアム・ティ・ムーア・ジュニア アメリカ合衆国54739ウィスコンシン、エ ルク・マウンド、ボックス380エー、ルー ト２番

Claims (4)

【特許請求の範囲】
1. 【請求項１】 オーダされた１組のデータの複数の要素
   を貯える為の手段を含む少なくとも１つのベクトルレジ
   スタを有するコンピュータ用ベクトル処理装置であっ
   て、（イ）コンピュータ内で第１の操作を行うための手
   段であって、この第１の操作で使用されるために、オペ
   ランド要素が順次ベクトルレジスタから読み取られるよ
   うになっている第１の操作手段と、（ロ）コンピュータ
   内で第２の操作を行う為の手段であって、この第２の操
   作により発生された結果としての要素が、順次ベクトル
   レジスタに貯えられるようになっている第２の操作手段
   と、（ハ）ベクトルレジスタからのオペランド要素の順
   次読み出しに用いられるアドレスの順次読み出しに同期
   して、第２の操作により発生した結果としての要素を、
   要素のアドレス時間の少なくとも１つ分遅らせ、要素の
   アドレス順番に従い、順次ベクトルレジスタに記憶する
   ために、前記第１と第２の操作手段に結合し、前記第２
   の操作の開始を第１の操作に対して同期させる同期化手
   段とを備えたことを特徴とする処理装置。
2. 【請求項２】 少なくとも１つのベクトルレジスタを備
   えたコンピュータでのベクトル処理方法であって、
   （イ）コンピュータ内で第１の操作を行うステップと、
   （ロ）前記第１の操作で用いる為にベクトルレジスタか
   ら少なくとも１つのオペランド要素を順次読み出すステ
   ップと、（ハ）ベクトルレジスタからのオペランド要素
   の順次読み出しに用いられるアドレスの順次読み出しに
   同期して、第２の操作からの少なくとも１つの結果とし
   ての要素を、要素のアドレス時間の少なくとも1つ分遅
   らせ、要素のアドレス順番に従い、順次ベクトルレジス
   タに記憶するために、前記第２の操作の開始を、第１の
   操作に対して同期させるステップと、（ニ）前記第２の
   操作をコンピュータ内で行うステップと、（ホ）前記第
   ２の操作よりの結果としての要素を、ベクトルレジスタ
   に順次記憶させるステップとを含むことを特徴とする処
   理方法。
3. 【請求項３】 請求項２に記載の処理方法であって、更
   に、コンピュータ内で少なくとも１つの中間操作を行う
   ステップを設け、該中間操作は、第１の操作の後で、か
   つ、第２の操作の前に行われることを特徴とする処理方
   法。
4. 【請求項４】 複数のベクトルレジスタを有するコンピ
   ュータでのベクトルテールゲーティング(vector tailga
   ting)多重操作方法であって、（イ）コンピュータ内で
   第１の操作を行うステップと、（ロ）前記第１の操作で
   用いる為に、第１のベクトルレジスタから、少なくとも
   １つの第１オペランド要素を順次読み取るステップと、
   （ハ）少なくとも１つの第２の結果としての要素を作り
   出す為に、コンピュータ内で第２の操作を行うステップ
   と、（ニ）前記第２の操作で用いるために、第２のベク
   トルレジスタから少なくとも１つの第２のオペランド要
   素を順次読み出すステップと、（ホ）第１のベクトルレ
   ジスタからの第１のオペランド要素の順次読み出しに用
   いられるアドレスの順次読み出しに同期して、第２の結
   果としての要素を、要素のアドレス時間の少なくとも1
   つ分遅らせ、要素のアドレス順番に従い、順次第１のベ
   クトルレジスタに記憶するステップと、（ヘ）少なくと
   も１つの第３の結果としての要素を作り出す為に、コン
   ピュータ内での第３の操作を行うステップと、（ト）第
   ３の結果としての要素を、少なくとも１つの要素を遅ら
   せて、第２のベクトルレジスタからの第２のオペランド
   要素の順次の読み出しに同期して、順次第２のベクトル
   レジスタに記憶させるステップとを含むことを特徴とす
   る操作方法。