JP2000196700A - 調歩同期式データ伝送方法 - Google Patents

調歩同期式データ伝送方法

Info

Publication number
JP2000196700A
JP2000196700A JP10366200A JP36620098A JP2000196700A JP 2000196700 A JP2000196700 A JP 2000196700A JP 10366200 A JP10366200 A JP 10366200A JP 36620098 A JP36620098 A JP 36620098A JP 2000196700 A JP2000196700 A JP 2000196700A
Authority
JP
Japan
Prior art keywords
bus
bit
output
transmission
slave
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10366200A
Other languages
English (en)
Inventor
Koichiro Genma
宏一郎 源馬
Katsuhisa Endo
勝久 遠藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SMC Corp
Original Assignee
SMC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SMC Corp filed Critical SMC Corp
Priority to JP10366200A priority Critical patent/JP2000196700A/ja
Priority to EP99124454A priority patent/EP1014273A2/en
Publication of JP2000196700A publication Critical patent/JP2000196700A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4286—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a handshaking protocol, e.g. RS232C link
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
    • H04L7/044—Speed or phase control by synchronisation signals using special codes as synchronising signal using a single bit, e.g. start stop bit

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Small-Scale Networks (AREA)
  • Communication Control (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Dc Digital Transmission (AREA)

Abstract

(57)【要約】 【課題】発振周波数精度が低い発振器から出力されるク
ロックでも安定した調歩同期式通信を実現することがで
きる調歩同期式データ伝送方法を提供する。 【解決手段】調歩同期式データ伝送方法において、マス
タ局には伝送回線特性に適合したボーレートに対応した
水晶発振回路を備え、スレーブ局にはＣＲ発振回路を備
え、マスタ局は定周期で予め定めたダミーメッセージを
送出し、各スレーブ局はダミーメッセージの最初のビッ
トフレームの特定のエッジの時間間隔をＣＲ発振回路１
０９からの出力クロックで計数し、この計数値から求め
たボーレートクロックを発生して調歩同期式通信を行
う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、調歩同期式データ
伝送方法に関し、さらに詳細には、通信回線網を使用し
たデータ処理装置相互間のデータ通信、ホストコンピュ
ータと各種端末相互間のデータ通信、パーソナルコンピ
ュータ相互間の通信、パーソナルコンピュータと周辺端
末相互間のデータ通信に利用する調歩同期式データ伝送
方法に関する。
【０００２】さらに、オン／オフ信号の伝送が主体とな
る工業用シリアル伝送バスシステム、ビル管理向けシリ
アル伝送バスシステム、自動車車内シリアル伝送バスシ
ステム、家庭内シリアル伝送バスシステムなど、シリア
ル伝送バスシステムに利用する調歩同期式データ伝送方
法に関する。
【０００３】
【従来の技術】従末の調歩同期式データ伝送を用いたデ
ータ通信ネットワークとしては、一般に図１１７に示す
ポーリングセレクティング方法および図１１８に示すコ
ンテンション方式によるネットワーク構成が採用され、
通信プロトコルとしては例えばベーシック手順にしたが
うバイシング（ＢＳＣ）乃至基本形データ伝送制御手順
（ＪＩＳ−Ｘ−５００２）やそのサブセットが適用され
る。
【０００４】図１１７は、ホストコンピュータ１１００
と複数の端末１１０１1 〜１１０１ｎをリンク制御方式
としてポーリングセレクティング方式を使用し、ホスト
コンピュータ１１００が制御局（マスタ局）となり、複
数の端末１１０１1 〜１１０１ｎが従属局（スレーブ
局）となって通信制御装置１１０２および通信回線１１
０３を介して、１：ｎの通信を行う。
【０００５】図１１８は、コンピュータ１２０１とコン
ピュータ１２０２相互間の１：１接続（いわゆるポイン
ト・ツー・ポイント接続）を、通信回線１２０３を介し
て、リンク制御方式としてコンテンション方式を使用し
て行うもので、両コンピュータ１２０１と１２０２とは
対等の立場でデータ通信を行う。
【０００６】図１１９は、ポーリングセレクティング方
式で１：ｎ通信を行う点では図１１７と同一であるが、
パーソナルコンピュータ１３００が制御局となり、従属
局１３０１1 、…、１３０１ｎは夫々マイクロコンピュ
ータを内蔵した各端末が全２重回線（上りおよび下りの
回線）で結合される簡易パーソナルコンピュータネット
ワークの例である。回線媒体としてはツイステドペアケ
ーブルが使用され、回線トランシーバとしてはＲＳ−４
８５が多く使用されており、総長、数１００ｍの回線が
構成できる。
【０００７】各従属局１３０１1 、１３０１2 、…、１
３０１ｎ側の夫々は、一般に、汎用非同期レシーバ／ト
ランスミッタ、例えば、機能ブロックを集積化したＵＡ
ＲＴ（Universal Asynchronous Receiver Transmitter
）（インテル社８２５１Ａ）１４０２、マイクロプロ
セッサ（μＰ）１４０３、読み出し専用メモリ（ＲＯ
Ｍ）１４０４、読み書きメモリ（ＲＡＭ）１４０５、入
出力用機能ブロック（ＩＯＰ）１４０６および１４０
８、ＡＤ変換器（ＡＤＣ）１４０７を備えている。
【０００８】図１１８の構成の場合でも、端末は上記の
ように、マイクロコンピュータを中心に構築されている
例が多い。
【０００９】調歩同期式データ伝送のビットフレーム構
成は図２Ａおよび図２Ｂに示す如くである。
【００１０】図２は、図１２０および図１２１の場合の
ビットフレーム構成である。
【００１１】伝送はキャラクタ（７単位符号）を単位と
して、単一キャラクタ乃至複数キャラクタより構成され
るメッセージを交換して行う。
【００１２】汎用非同期レシーバ／トランスミッタを含
むマイクロコンピュータの一般的な構成例は図１２２に
示す如くである。汎用非同期レシーバ／トランスミッタ
の動作には、通常、所定ボーレートのクロック周波数の
１６倍、３２倍または６４倍の倍数クロックが必要であ
る。
【００１３】このため、図１２２に示すように、この倍
数クロックを生成するボーレートジェネレータ１４１０
が装備されている。ボーレートジェネレータ１４１０に
はプログラマブル分周器が内蔵されており、発振回路１
４１１と発振回路１４１１の発振周波数を分周・整形す
るクロックパルス発生回路１４１２の出力が供給され、
ボーレートジェネレータ１４１０内のプログラマブル分
周回路における分周比の設定によって、所望の倍数クロ
ックを生成する。調歩同期式データ伝送の場合、ネット
ワーク接続されている全ての局のボーレートクロックが
一定誤差範囲内にないと、誤り伝送になり通信できなく
なる。このため、発振回路１４１１には水晶発振子を接
続して水晶発振回路としてクロック誤差を低減してい
る。
【００１４】一方、主として、オン／オフ信号の伝送が
主体となる工業用シリアル伝送バスシステム、ビル管理
向けシリアル伝送バスシステム、自動車車内シリアル伝
送バスシステム、家庭内シリアル伝送バスシステムな
ど、シリアル伝送バスシステム等における著名なシリア
ル伝送ネットワークとしては、ＣＡＮ（Control Area N
etwork）、DeviceNet 、LONWOKS 、PROFIBUS、INTERBUS
-S、ＡＳ（Actuator−Sensor）−インタフェースが知ら
れている。
【００１５】ここで、ＣＡＮは、当初自動車車内のエン
ジン、トランスミッション、ブレーキなど走行系電子制
御向けシリアル伝送バスシステムとして開発されたもの
で、リニアバストポロジを採用し、１フレームに最大８
バイトのデータ伝送が可能である。ＣＡＮ通信制御集積
回路の普及に伴い、マイクロコンピュータを接続してそ
の上でのソフトウエアで、上位階層のプロトコルを追加
して工業用シリアル伝送バスシステムとしての拡張も行
われている。その代表例が米国で普及しているDeviceNe
t である。
【００１６】LONWOKS は、イサーネットと同様に、バス
アクセス制御にＣＳＭＡ／ＣＤを採用した点と専用集積
回路として通信制御部を内蔵したマイクロコンピュータ
に上位階層プロトコルソフトウエアを組み込んだ点に特
徴があり、ＣＳＭＡ／ＣＤによるバストポロジの自由度
の高さからビル管理向けシリアル伝送バスシステムを中
心に普及している。
【００１７】PROFIBUSは、リニアバストポロジでバスア
クセス制御にトークンパス方式とマスタ／スレーブ方式
を組み合わせており、ドイツを中心に工業用シリアル伝
送バスシステムとして普及している。
【００１８】INTERBUS-Sは、リングバストポロジ採用と
バスアクセス制御を時分割スキャン方式に単純化した点
に特徴があり、広いエリアで高速伝送が可能なことと、
防水・防塵での使用の点から欧州自動車工業界で広く普
及している。
【００１９】ＡＳ−インタフェースは、小規模ビット入
出力（オン／オフ信号）を１〜４点のスレーブ端末間で
高速にデータ伝送をする用途に絞り、スレーブ集積回路
を安価にすることを目的としたシリアル伝送バスシステ
ムで、２４ＶＤＣのスレーブ用電源供給線上にシリアル
信号を高周波搬送している。欧州で普及しており、ゲー
トウエイを介してPROFIBUSやINTERBUS-Sに接続され、そ
れらのローカルバスとして使用されるケースも多い。
【００２０】これらシリアル伝送バスシステムの代表例
として、DeviceNet とＡＳ−インタフェースについて説
明する。
【００２１】DeviceNet では、回線トポロジとしてリニ
アバスを採用し、回線媒体として２組のツイステドペア
電線を持つ専用ケーブルを採用している。そのうちの１
組は、回線信号を差動送受信するバスとして使用し、残
りの１組はスレーブ端末のための２４ＶＤＣ電源供給線
としている。回線トランシーバにはＲＳ４８５を採用し
ている。物理層とデータリンク層には、ＣＡＮを採用し
ている。
【００２２】図１２３にＣＡＮにおけるデータフレーム
フォーマットを示す。図１２３において数字はビットタ
イム長を示している。同期方式はフレーム同期で、バス
アクセス制御にはＣＳＭＡ／ＣＤ方式を採用している
が、フレーム先頭のアービトレーションフィールドにお
けるビットワイズアービトレーションと呼ぶ独自の方法
で、多数端末の同時回線アクセスの競合をロスタイムな
く調停できる。１フレームで伝送できるデータはバイト
単位で零から８バイト（６４ビット）の範囲で選択でき
る。伝送誤り検知処理としては、１５ビットのＣＲＣチ
ェックや、各種フォーマットチェックが実施される。
【００２３】典型的なスレーブ端末の構成例を図１２４
に示す。２４ＶＤＣ電源はＤＣ／ＤＣコンバータ１４１
５により５Ｖ電源に変換され、各論理回路に供給され
る。回線は、ＲＳ４８５等のトランシーバ１４１６に接
続されシリアル信号の差動送受信を行う。トランシーバ
１４１６の入出力はＣＡＮコントローラ集積回路１４１
７に接続され、ＣＡＮコントローラ集積回路１４１７で
データリンク層の制御が行われる。マイクロプロセッサ
１４１８、ＲＯＭ１４１９、ＲＡＭ１４２０、８ビット
３個のＩ／Ｏポート１４２１〜１４２３を持つマイクロ
コンピュータ１４２４は、ＲＯＭ１４１９にDeviceNet
の上位階層の通信プロトコルソフトウエアと個別の入出
力制御ソフトウエアを内蔵する。Ｉ／Ｏポートは８ビッ
ト入力、８ビット出力、端末アドレスやボーレート設定
ディップスイッチ１４２５の読み込みに使用される。パ
ワーオンリセット回路１４２６およびウォッチドッグタ
イマ集積回路（ウォッチドッグタイマをＷＤＴとも記
す）１４２７は、マイクロプロセッサのイニシャライズ
信号と回線致命故障時のビット出力の安全フォールバッ
ク指令を発生する。ＣＡＮコントローラ１４１７へは、
フレーム同期化のためのビットレートの１６倍の高精度
のクロック（CAN CLK ）を供給する必要があり、水晶発
振子を使用した発振回路１４２８でプロセッサクロック
（PRO CLK ）と共に生成する。
【００２４】端末アドレスやボーレート設定を回線にオ
フラインで接続したパーソナルコンピュータからのリモ
ート設定で行えるようにする場合は、ディップスイッチ
１４２５等の設定スイッチの代わりに別途不揮発メモリ
（不揮発メモリをＮＶＲＡＭとも記す）１４２９を追加
し、これに設定値を記憶させる。
【００２５】DeviceNet は、バイト単位データ伝送を行
うので、スレーブ端末としては８、１６、２４、…、６
４点のビット入出力デバイスの他、アナログ入出力、バ
ーコードリーダ、ポジションコントローラ、温度調節計
など文字、数値データを取り扱うデバイスも混在して使
用できる。
【００２６】DeviceNet のマスタとしては、シーケンス
制御装置（Programmable Logic Controller （シーケン
ス制御装置をＰＬＣとも記す））やパーソナルコンピュ
ータが使用されて、これら機器がラダーダイヤグラムな
どのディスクリート制御を行う。
【００２７】ＡＳ−インタフェースは、２値センサやア
クチュエータのビット入出力の伝送に絞ることにより、
１〜４点での分散設置における低コストなシリアル伝送
ネットワークである。本システムの特徴は安価な専用ス
レーブチップにある。図１２５にＡＳ−インタフェース
のシステム構成例を示す。ＡＳ−インタフェースでは、
安価なシステムとするために、単一マスタによるサイク
リック伝送方式を採用し、各スレーブには、マイクロコ
ンピュータや通信プロトコルソフトウエアを必要としな
い。また、分散設置されるセンサやアクチュエータの動
作電源を供給する専用２芯ケーブルにシリアル信号を高
周波重畳することで配線の手数を削減している。以下、
図１２５によりこの動作を説明する。
【００２８】図１２５における符号１４５０はＡＳ−イ
ンタフェースマスタを内蔵するシーケンス制御装置（Ｐ
ＬＣ）、符号１４５１は２４ＶＤＣ直流電源、符号１４
５２は高周波デカプラ、符号１４５３は４点入力センサ
インタフェーススレーブユニット、符号１４５４は例え
ば近接スイッチなどの２線式センサ、符号１４５５はＡ
Ｓ−インタフェースバスケーブル、符号１４５６はＰＬ
Ｃ内蔵のＡＳ−インタフェースマスタである。
【００２９】ＡＳ−インタフェースバスは、リニアバス
であるが分岐が可能で総配線長１００ｍまでが許容され
ている。専用バスケーブルは平行２芯平形ケーブルで、
各スレーブとの接続は一対の刃でケーブル被覆を貫通し
て行い、接続が簡単にできるように工夫されている。分
岐毎の通電容量は３Ａまで許容されている。直流電源１
４５１からの出力は、高周波デカプラ１４５２を通過し
てＰＬＣ１４５０内のＡＳ−インタフェースマスタ１４
５６に接続される。高周波デカプラ１４５２はＡＳ−イ
ンタフェースケーブル上に重畳されている高周波シリア
ル信号成分でのインピーダンスを高めて、信号が直流電
源１４５１により減衰しないように挿入される。ＰＬＣ
１４５０に内蔵のＡＳ−インタフェースマスタ１４５６
は、ＰＬＣ１４５０本体とビット入出力信号をやり取り
し、また５ｍｓ毎に１２４点ビット入力と１２４点ビッ
ト出力をバス上で高周波シリアル信号としてサイクリッ
クに送受信する。バス上のスレーブ数は最大３１端末ま
である。
【００３０】４点センサ入力インタフェーススレーブユ
ニット１４５３は、ＡＳ−インタフェーススレーブチッ
プ１４５７、端末アドレス設定値を記憶させるＥＥＰＲ
ＯＭ１４５８、センサ信号のシグナルコンディショナ回
路１４５９、ボーレート周波数を発振するための水晶発
振子１４６４等からなる。４点センサ−インタフェース
スレーブユニット１４５３は、最大４点入力、４点出力
が可能で、本例では４点入力を使用している。符号１４
６０はバスの逆接続時の防護ダイオード、符号１４６１
は過電圧防護ツェナーダイオード、符号１４６２、１４
６３はいずれもセンサ回路側の高周波デカプラである。
２線式センサ１４５４への電源供給には、バス電源が使
用される。
【００３１】スレーブデバイスとしては、汎用４点入力
ユニット、汎用４点出力ユニットの他、スレーブチップ
を組み込んだ近接スイッチ（入力１点使用）、光電スイ
ッチ（入力１点使用）、マニホールド電磁弁（４点出力
使用）などがある。
【００３２】
【発明が解決しようとする課題】しかし、前記した従来
の調歩同期式データ伝送を用いたデータ通信ネットワー
クでは、汎用非同期レシーバ／トランスミッタに供給す
るボーレートブロック周波数の所定倍の倍数クロックの
精度を確保するため、外付け水晶発振子が必須となり、
特に図１１９に示したようなパーソナルコンピュータを
中心とした簡易ネットワーク用の安価な端末を実現する
場合に障害となるという問題点がある。
【００３３】また、ボーレートジェネレータの分周機能
の制約から、所望の倍数クロックを得ようとすると、水
晶発振子の発振周波数が特定周波数に限定されてしま
い、マイクロコンピュータの最高動作周波数より低下し
た周波数で設計せざるを得ないという問題点、すなわ
ち、マイクロコンピュータの持つ最高の演算処理速度や
割り込み応答速度、ＤＭＡ転送速度を実現できないとい
う問題点がある。
【００３４】一方、工業用シリアル伝送バスシステム、
ビル管理向けシリアル伝送バスシステム、自動車車内シ
リアル伝送バスシステム、家庭内シリアル伝送バスシス
テム等においては、要求機能としてビット（オン／オフ
信号）データの伝送が主体であり、特に工業用シリアル
伝送バスシステムでは伝送周期２ｍｓ以下と高速な伝送
が要求される。一方、アナログ信号や文字数字や簡易図
形などをバイトデータとして伝送する機能も必要であ
る。ただし、バイトデータの必要チャネル数は小規模
で、データ伝送速度も中速度で十分である。
【００３５】しかし、前記したＣＡＮ、DeviceNet で
は、ビット入出力の他、バイトデータ伝送も可能でフレ
キシビリティに富むが、ディスクリート制御向けシリア
ル伝送バスシステムとしては、下記の（ａ）〜（ｇ）に
示した問題点がある。
【００３６】（ａ） 通信制御集積回路の他にもマイク
ロコンピュータ、トランシーバ、ＤＣ／ＤＣコンバー
タ、水晶発振回路など多数の電子部品が必須であり、実
装面積が広くなるという問題点のほかに、個々の部品の
価格が高く、装置が高価である。
【００３７】（ｂ） バイト単位伝送のため、８点や１
６点入出力であれば、実装面積や価格の点で妥当な範囲
に収まるが、これらユニットと分散しているセンサ／ア
クチュエータ間の個別配線が長くなり、シリアル伝送バ
スシステムの利点である省配線の利点が大きく損なわれ
る。
【００３８】（ｃ） 省配線という利点の実現のため、
２値センサやアクチュエータにシリアル伝送回路を組み
込もうとすると、これらセンサ／アクチュエータが１点
のみの入力乃至出力しか必要としないため、前記（ａ）
のハードウエアを全て組み込む必要があり、１点当りの
コストが跳ね上がってしまう。
【００３９】また、代表的な２値センサ／アクチュエー
タである近接スイッチ、光電スイッチや電磁弁は組み込
まれる産業用機械装置の小型化や設置面積の削減という
市場ニーズを反映し小型化している。このため、Device
Net 、ＣＡＮを構成する部品をこれらに組み込む場合、
実装面積の増大が問題となり、無理に実装すれば大型化
するほか、商品性が著しく損なわれる。
【００４０】（ｄ） バイト単位伝送を基本としている
ことから、１点分散の場合、バス上の端末数制約（最大
６４）により接続できるセンサ／アクチュエータ数が大
幅に減少してしまう。一般に中規模以上のディスクリー
ト制御では、８０〜２００点の入出力数が必要であり、
２本のバスが必要となってしまう。さらに、図１２３に
示したデータフレームで１ビットの入力乃至出力を伝達
するために最小８ビットが必要となり、ＣＡＮの規約で
は５５ビットタイムを使用して１ビットを送ることにな
るので、伝送効率も劣悪なレベルに低下してしまう。
【００４１】（ｅ） 端末アドレスの設定が不可欠であ
り、システム構築、立ち上げには全ての端末について設
定を実施する必要があり、そのために多くの手段を必要
とする。また、端末が故障して交換する場合にも設定操
作が不可欠であり、その作業時間がダウンタイムを増大
させ、また誤り設定の危険性が大きい。一方、端末のハ
ードウエアとしても、機械式スイッチとそのインタフェ
ース回路か、不揮発性メモリのいずれかが必要になり、
実装面積が増大することになるほか、高価なものにな
る。
【００４２】（ｆ） リニアバストポロジの欠点とし
て、回線ケーブルの断線が発生した場合、無応答の端末
の空間分布から断線箇所を推定するしか方法がない。ま
た、スレーブが回線を連続してアクティブに駆動する故
障の場合、各スレーブ内部の誤り伝送検知ロジックがこ
れを見過ごすと誤り情報を出力してしまう場合が生ず
る。
【００４３】（ｇ） バスケーブルによる２４ＶＤＣ電
源供給能力がケーブル配線の直流抵抗による電圧降下に
より著しく低下し、バスケーブル配線総長が１００〜２
００ｍ程度の場合でも消費電流の少ないバスインタフェ
ース回路への電源供給にしか使用できない。また、この
電圧降下を見込むため各端末のバスインタフェース回路
電源用ＤＣ／ＤＣコンバータは１０〜２８ＶＤＣと幅広
い電源電圧変動に耐え得るものを必須とするほか、高価
なものになる。
【００４４】また、前記したＡＳ−インタフェースで
は、１〜４点単位での分散によりコストと実装面積であ
る程度の解決となるが、残された課題としては下記の
（ｈ）〜（ｎ）に示した問題点がある。
【００４５】（ｈ） ＡＳ−インタフェーススレーブチ
ップでは、マイクロコンピュータやソフトウエアは不要
であるが、不揮発性メモリや水晶発振子など必須の外付
け部分を必要とする。チップコスト以外にこれら部品の
コストと実装面積が必要となる。４ビット入出力ユニッ
トの場合は、前記したＣＡＮ、DeviceNet について示し
た（ｂ）の場合と同様に省配線不足である。
【００４６】（ｉ） さらに、ディスクリート制御の場
合、ほとんどのセンサ／アクチュエータは１点のビット
入力乃至出力で十分である。この１点分散のセンサ／ア
クチュエータに組み込む場合、ＡＳ−インタフェースで
もコストと実装面積の点で十分ではない。例えば、ディ
スクリート制御で多用されている電磁弁マニホールドの
場合においても、従来の多点シリアル伝送インタフェー
スユニットをマニホールドに付加する手法ではなく、ソ
レノイドコイル近傍の逆起電力防護ダイオード、動作表
示用ＬＥＤなどが実装されているプリント基板上にシリ
アル伝送回路をも実装しようとすると、コスト面でも割
高であり、実装面積においても搭載不能になる。
【００４７】（ｊ） さらに、全点を１点分散とした場
合は、バス上に３１個のスレーブしか接続できず、ビッ
ト入出力容量が１／４に低減してしまう問題もある。従
って、８０〜２００点の制御システムの場合、３〜７本
のバスが必要となってしまうという問題がある。
【００４８】（ｋ） 端末アドレス設定操作が必要であ
り、前記したＣＡＮ、DeviceNet について示した（ｅ）
の問題は解消されずに残っている。
【００４９】（ｌ） センサ／アクチュエータ用ＤＣ電
源配線にシリアル伝送信号を重畳したため、配線は簡略
化されて省配線の利点は大きいが、その代償としてスレ
ーブチップの製造に高耐圧バイポーラプロセスが必要と
なり、しかもリニア回路と小規模ロジック回路が混在と
なるため、量産においても現在主流の安価なＣＭＯＳロ
ジックプロセスを使用した場合に比べ高価となる。
【００５０】（ｍ） 前記したＣＡＮ、DeviceNet につ
いて示した回線ケーブル断線等の故障の場合の前記の
（ｆ）の問題もある。
【００５１】（ｎ） 前記したＣＡＮ、DeviceNet につ
いて示した前記の（ｇ）の場合と同様に、バス電源負荷
を多く取るためにバス分岐数を増やすと総配線長１００
ｍの制約が強くなってしまう。
【００５２】本発明は、抵抗とコンデンサを外付け部品
とした低発振周波数精度のＣＲ発振チップクロックでも
安定した調歩同期式データ伝送を実現し、またたとえ水
晶発振子を外付けする場合でも、所望ボーレートの制約
がなく、マイクロコンピュータの最高動作周波数で動作
できる調歩同期式データ伝送方法を提供することを主た
る目的とする。
【００５３】また、本発明は、ＣＭＯＳロジックプロセ
スによる一切の外付け部品不要の安価なスレーブチップ
を実現する。これにより、１点分散の場合でもコスト面
で従来の並列配線の場合と同等かそれ以下を実現する。
また、小型センサ／アクチュエータに組み込んだ場合、
最小の実装面積の増加に抑えることができる調歩同期式
データ伝送方法を提供することを目的とする。
【００５４】上位コントローラとの間で、ビット入力１
２８／２５６点、ビット出力１２８／２５６点を２／４
ｍｓ以内に伝送可能とする。これにより、中規模乃至大
規模ディスクリート制御においても十分な入出力容量と
高速伝送を両立させることを目的とする。
【００５５】スレーブ当たり１〜４点または８点のビッ
ト入出力が設定可能で、しかも最大ビット入出力点数ま
で無駄なく利用できるようにすることを目的とする。
【００５６】９６００ｂｐｓ相当のバイトデータ伝送チ
ャネルを８〜１６チャネル程度付与できるようにするこ
とを目的とする。
【００５７】各スレーブの端末アドレス設定をマスタで
のリモート設定可能とし、マスタの支援で簡便に行える
ようにする。また、スレーブの削除追加入出力点数変更
も同様とする。さらに、故障端末交換時には端末アドレ
ス設定を一切不要とする。これにより故障復旧に要する
時間を短縮し、併せて誤り設定による危険をなくし安全
性を高めることを目的とする。
【００５８】バスケーブルにスレーブ用電源線を加え、
コネクタ接続のみでバスと電源接続が簡便に行えるよう
にすることを目的とする。
【００５９】伝送誤りが発生した場合、誤り情報の上位
コントローラ入力やスレーブ出力に伝搬するのを防止す
る。誤り伝送の検知を、スレーブのみならずマスタでも
同時に行い、両者で誤りを検知しない場合のみ受け渡す
ようにすることを目的とする。
【００６０】高度の伝送誤り検知、高度の故障診断、故
障部位識別機能を実現し、例えばバスケーブル断線箇所
を１００％識別できるようにすることを目的とする。
【００６１】
【課題を解決するための手段】本発明の請求項１記載の
調歩同期式データ伝送方法は、調歩同期式データ伝送方
法において、マスタ局には伝送回線特性に適合したボー
レートに対応した高精度発振回路を備え、１以上のスレ
ーブ局には低精度発振回路を備え、マスタ局は定周期で
予め定めたダミーメッセージを送出し、各スレーブはこ
のダミーメッセージの最初のビットフレームの特定のエ
ッジの時間間隔を低精度発振回路からの出力クロックで
計数し、この計数値から特定アルゴリズムにより演算し
たボーレートクロックを発生して調歩同期式通信を行う
ことを特徴とする。
【００６２】本発明の請求項１記載の調歩同期式データ
伝送方法によれば、マスタ局の高精度発振回路に対し
て、スレーブ局の発振回路は低精度発振回路を用いるこ
とができる。マスタ局から定周期でダミーメッセージが
送出され、各スレーブ局はダミーメッセージの最初のビ
ットフレームの特定のエッジの時間間隔をスレーブ局の
低精度発振回路からの出力によるクロックにて計数し、
その計数値から特定アルゴリズムにより演算されたボー
レートクロックが発生される。したがって、スレーブ局
の低精度発振回路による発振周波数変動範囲が大きくて
も、調歩同期式データ伝送を安定して行うことができ
る。またマスタ局に高精度発振回路を用いているため
に、幅広いボーレートに対応することができる。
【００６３】本発明の請求項２記載の調歩同期式データ
伝送方法は、請求項１記載の調歩同期式データ伝送方法
において、トポロジとしてリングバスを採用したサイク
リックデータ伝送を行うマスタ／スレーブ式シリアル伝
送バスに適用し、各スレーブ局は各ビットフレーム毎に
再生中継回路を備え、ビットフレーム間隔計数値から演
算したビットタイムにより再生中継を行うことを特徴と
する。
【００６４】本発明の請求項２記載の調歩同期式データ
伝送方法によれば、トポロジとしてリングバスを採用し
たサイクリックデータ伝送を行うマスタ／スレーブ式シ
リアル伝送バスに、本発明の請求項１記載の調歩同期式
データ伝送方法が用いられ、各スレーブ局にビットフレ
ーム毎に再生中継回路が備えられて、ビットフレーム間
隔計数値から演算されたビットタイムによって再生中継
が行われる。
【００６５】本発明の請求項３記載の調歩同期式データ
伝送方法は、請求項２記載の調歩同期式データ伝送方法
において、各スレーブ局における再生中継を１ビットフ
レーム時間遅延させ、マスタ局が送出するメッセージフ
レームには情報伝送に必要なビットフレーム数に再生中
継する回数分のビットフレーム数を付加して送出し、各
スレーブ局は再生中継毎に入力ビットフレームの最初の
エッジを用いて再生中継出力ビットフレームの最初のエ
ッジを生成し、ビットフレーム内の他のエッジはビット
フレーム間隔計数値から演算したタイミングで生成する
ことにより、複数のスレーブ局のタンデム接続再生中継
においてもビットフレーム間隔時間精度を維持し、誤り
伝送を防止することを特徴とする。
【００６６】本発明の請求項３記載の調歩同期式データ
伝送方法によれば、各スレーブ局において再生中継が１
ビットタイム時間遅延させられ、マスタ局が送出するメ
ッセージフレームには情報伝送に必要なビットフレーム
数に再生中継する回数分のビットフレームが付加されて
送出される。ビットフレームが付加されたメッセージフ
レームを受けた各スレーブ局における再生中継毎に入力
ビットフレームの最初のエッジに基づいて再生中継出力
ビットフレームの最初のエッジが生成され、ビットフレ
ーム内の他のエッジはビットフレーム間隔計数値から演
算されたタイミングで生成されて、タンデム接続再生中
継においてもビットフレーム間の精度の劣化が抑えられ
て、誤り伝送が防止される。
【００６７】本発明の請求項４記載の調歩同期式データ
伝送方法は、請求項３記載の調歩同期式データ伝送方法
において、１ビットフレームに載せる情報を１乃至数ビ
ットの論理値情報と複数の制御情報に限定してコーディ
ングし、制御情報としては１乃至数種の区切り情報と、
１種類の論理値情報なしを意味するヌルとし、メッセー
ジフレームを固定長の下り情報フィールドとそれに続く
固定長の上りフィールドと再生中継回数のビットフィー
ルド数のヌルフィールドとで構成し、マスタ局は下り情
報フィールドには送出ビット列データを載せ、上り情報
フィールドは全てヌルとし、かつ各フィールドの区切り
には前記の区切り情報を使用して構成してサイクリック
に送出し、各スレーブ局は自己が所定ビット数の下り情
報受信に設定されている場合、受信下り情報フィールド
において最初の非ヌルの論理値を検知してから連続する
所定ビット数分の論理値を自己宛の情報ビット列として
取り込み、取り込んだ所定数分のビットフレームをヌル
に書き換えて１ビットフレーム遅れで次スレーブ局へに
出力し、自己が所定ビット数の上り情報送信に設定され
ている場合は、受信上り情報フィールドにおいて最初の
ヌルを検知してから連続する所定ビット数分の論理値を
マスタ局宛の情報ビット列として送出し、これらにより
各スレーブ局が任意ビット長の下りおよび上り情報ビッ
ト列に設定可能としたことを特徴とする。
【００６８】本発明の請求項４記載の調歩同期式データ
伝送方法によれば、１ビットフレームに載せる情報が１
乃至数ビットの論理情報と複数の制御情報に固定してコ
ーディングされ、制御情報として区切り情報とヌル情報
とされ、メッセージフレームは固定長の下り情報フィー
ルドとそれに続く固定長の上りフィールドと再生中継回
数のビットフィールド数のヌルフィールドで構成され
る。下り情報フィールドには送出ビット列データが載せ
られ、上り情報フィールドは全てヌルとされ、各フィー
ルドの区切りには区切り情報が使用された情報がマスタ
局からサイクリックに送出される。
【００６９】各スレーブ局においては、自己が所定ビッ
ト数の下り情報受信に設定されているときは、受信下り
情報フィールドにおいて最初の非ヌルの論理値が検知さ
れてから連続する所定ビット数分の論理値が自己宛の情
報ビット列として取り込まれ、取り込まれた所定数分の
ビットフレームをヌルに書き換えて１ビットフレーム遅
れで次のスレーブ局に出力される。自己が所定ビット数
の上り情報送信に設定されているときは、受信上り情報
フィールドにおいて最初のヌルが検知されてから連続す
る所定ビット数分の論理値をマスタ局宛の情報ビット列
として送出される。この結果、各スレーブ局が任意ビッ
ト長の下りおよび上り情報ビット列に設定することがで
きることになる。
【００７０】本発明の請求項５記載の調歩同期式データ
伝送方法は、請求項４記載の調歩同期式データ伝送方法
において、再生中継回数分の付加ビットフレームを複数
のバイトデータ伝送チャネルとするためのバイトフィー
ルドとし、バイトフィールドの先頭から順に複数のバイ
トチャネルスロットを並べ、１つのバイトチャネルスロ
ットを単一のビットフレームのタグと複数のビットフレ
ームから構成されるスレーブスロットとマスタスロット
とバイトスロットで構成し、タグをスレーブ局が該当バ
イトチャネルスロットを受信処理したかどうかの識別ビ
ットとし、スレーブスロットをスレーブ局のステータス
情報およびレスポンス情報とし、マスタスロットをマス
タ局のステータス情報、コマンド情報およびレスポンス
情報として構成して送出し、バイトスロットをマスタ局
およびスレーブ局から８ビットのバイトデータとして送
出することにより、下りおよび上り情報以外に複数のス
レーブ局について全２重バイトデータ伝送チャネルを付
与可能とすることを特徴とする。
【００７１】本発明の請求項５記載の調歩同期式データ
伝送方法によれば、再生中継回数分の付加ビットフレー
ムが複数のバイトデータ伝送チャネルとするためのバイ
トフィールドとされ、バイトフィールドの先頭から順に
複数のバイトチャネルスロットが並べられ、１つのバイ
トチャネルスロットが単一のビットフレームのタグと複
数のビットフレームから構成されるスレーブスロットと
マスタスロットとバイトスロットで構成され、タグはス
レーブ局が該当バイトチャネルスロットを受信処理した
か否かの識別ビットで構成され、スレーブスロットはス
レーブ局のステータス情報およびレスポンス情報で構成
され、マスタスロットはマスタ局のステータス情報、コ
マンド情報およびレスポンス情報で構成されて送出さ
れ、バイトスロットとしてマスタ局およびスレーブ局か
ら８ビットのバイトデータが送出されることにより、下
りおよび上り情報以外に複数のスレーブ局について全２
重バイトデータ伝送チャネルを付与することができる。
【００７２】本発明の請求項６記載の調歩同期式データ
伝送方法は、請求項５記載の調歩同期式データ伝送方法
において、各スレーブ局へのバスケーブルを電源線２本
と行きバスおよび戻りバス信号線２本の合計４本で構成
し、スレーブ局は行きおよび戻りバス双方の再生中継と
入出力機能を装備した半導体集積チップで構成し、半導
体集積チップにはバス信号の信号変化でリセットするウ
ォッチドッグタイマがタイムアウトした場合にチップの
行きバス出力と戻りバス入力を自動的に短絡し、マスタ
局には複数のバス分岐配線が可能なコネクタを設け、マ
スタ局の各分岐線の電源線には外部電源を並列配線して
分岐当たりの許容電流を増大させ、バス信号線は行きバ
ス信号と戻りバス信号がマスタ局を中心にリングバスを
構成するように接続し、入出力を行わず再生中継のみを
行うスレーブ局をマスタ局内部のバス分岐毎に設け、そ
のスレーブ局間のバス信号をマスタ局がマルチプレクス
して受信可能なように構成することにより、システム立
ち上げ時にマスタ局がスレーブ局の総数、各スレーブ局
の入出力ビット設定数およびバス配線トポロジを自動認
識し、各スレーブ局の端末アドレス設定を不要とし、ス
レーブ局の削除、追加や入出力ビット数設定の変更時に
も変更可能とし、リングバス断線場所の自動認知を可能
としたことを特徴とする。
【００７３】本発明の請求項６記載の調歩同期式データ
伝送方法によれば、各スレーブ局へのバスケーブルは電
源線２本と行きバスおよび戻りバス信号線２本の合計４
本で構成され、スレーブ局は行きおよび戻りバス双方の
再生中継と入出力機能を装備した半導体集積チップで構
成され、半導体集積チップにはバス信号の信号変化でリ
セットするウォッチドッグタイマがタイムアウトした場
合にチップの行きバス出力と戻りバス入力とが自動的に
短絡され、マスタ局には複数のバス分岐配線が可能なコ
ネクタが設けられ、マスタ局の各分岐線の電源線には外
部電源を並列配線して分岐当たりの許容電流が増大さ
れ、バス信号線は行きバス信号と戻りバス信号がマスタ
局を中心にリングバスを構成するように接続され、入出
力を行わず再生中継のみを行うスレーブ局がマスタ局内
部のバス分岐毎に設けられ、そのスレーブ局間のバス信
号をマスタ局がマルチプレクスして受信可能なように構
成されることにより、システム立ち上げ時にマスタ局が
スレーブ局の総数、各スレーブ局の入出力ビット設定
数、バス配線トポロジが自動認識され、各スレーブの端
末アドレス設定が不要となり、スレーブ局の削除、追加
や入出力ビット数設定の変更時にも容易に変更すること
ができ、リングバス断線場所の自動認知が可能となる。
【００７４】本発明の請求項７記載の調歩同期式データ
伝送方法は、請求項６の記載の調歩同期式データ伝送方
法において、スタートビット１ビット、論理情報ビット
２ビットおよびストップビット１ビットの合計４ビット
で無情報であるヌルと１ビットの論理情報と区切り情報
であるマークを伝送するビットフレームを構成し、各ス
レーブ局の行きおよび戻りバス入力について、各ビット
タイムの中央でビットフレームをサンプリングしたビッ
ト列パターンとバス信号パルス立ち上がりと立ち下がり
数をカウントするカウンタの計数値とから受信ビットフ
レームの論理１、論理０、マーク、ヌルの判別とビット
フレーム誤り伝送検知とを行い、行きバス入力について
は下り情報フィールドにおいて所定の固定数のヌル乃至
論理値ビットフレーム数が伝送されているか否かの出力
ビット数チェックと最初の論理値受信後にヌル受信か否
かの出力フィールドヌルシーケンスチェックと自己が取
り込める出力データが存在しない場合の出力データ不足
チェックとを行い、上り情報フィールドにおいて所定固
定数のヌル乃至論理値ビットフレーム数が伝送されてい
るか否かの入力ビット数チェックと最初のヌル受信後に
論理値受信か否かの入力フィールドヌルシーケンスチェ
ックと自己が入力値を送出しようとした際に空きがない
場合の入力データ値送出不能チェックとを行い、これら
１つのメッセージフレームでスレーブ検知伝送エラーを
検知した場合に正常受信フラグをクリアし、メッセージ
フレーム先頭でフラグがセットされているときスレーブ
局外部への出力を受信値に書き換えることにより誤り伝
送時の誤り出力を回避し、マスタ局には戻りバス信号を
受信して全戻りメッセージフレーム内容の伝送サイクル
毎の詳細な誤り検知機能を設け、マスタ局が誤り検知し
た場合にスレーブ外部への入出力を実施しない以外は本
来の入出力メッセージフレームと同じ作用をするテスト
メッセージフレームおよび全スレーブの誤り検知有無を
一括して読み込めるステータスメッセージフレームを付
加することにより、誤り検知、故障診断、故障部位識別
機能、システム立ち上げ設定操作の削除および誤り出力
を回避することを特徴とする。
【００７５】本発明の請求項７の記載の調歩同期式デー
タ伝送方法によれば、スタートセット１ビット、論理情
報ビット２ビットおよびストップビット１ビットの合計
４ビットで無情報であるヌルと１ビットの論理情報と区
切り情報であるマークを伝送するビットフレームが構成
され、各スレーブ局の行きおよび戻りバス入力につい
て、各ビットタイムの中央でビットフレームをサンプリ
ングしたビット列パターンとバス信号パルス立ち上がり
と立ち下がり数をカウントするカウンタの計数値とから
受信ビットフレームの論理１、論理０、マーク、ヌルの
判別とビットフレーム誤り伝送検知とが行われ、行きバ
ス入力については下り情報フィールドにおいて所定の固
定数のヌル乃至論理値ビットフレーム数が伝送されてい
るか否かの出力ビット数チェックと最初の論理値受信後
ヌル受信か否かの出力フィールドヌルシーケンスンスチ
ェックと自己が取り込める出力データが存在しない場合
の出力データ不足チェックとが行われ、上り情報フィー
ルドにおいて所定固定数のヌル乃至論理値ビットフレー
ム数が伝送されているか否かの入力ビット数チェックと
最初のヌル受信後論理値受信か否かの入力フィールドヌ
ルシーケンスチェックと自己が入力値を送出しようとし
た場合に空きがない場合の入力データ値送出不能チェッ
クとが行われ、これら一つのメッセージフレームでスレ
ーブ検知伝送エラーが検知された場合に正常受信フラグ
がクリアされ、メッセージフレーム先頭でフラグがセッ
トされているときスレーブ局外部への出力を受信値に書
き換えることにより誤り伝送時の誤り出力が回避され、
マスタ局には戻りバス信号を受信して全戻りメッセージ
フレーム内容の伝送サイクル毎の詳細な誤り検知機能が
設けられ、マスタ局が誤り検知した場合にスレーブ外部
への入出力を実施しない以外は本来の入出力メッセージ
フレームと同じ作用をするテストメッセージフレームお
よび全スレーブの誤り検知有無を一括して読み込めるス
テータスメッセージフレームが付加されたことにより、
誤り検知、故障診断、故障部位識別機能、システム立ち
上げ設定操作の削除および誤り出力回避をすることがで
きる。
【００７６】本発明の請求項８記載の調歩同期式データ
伝送方法は、請求項７記載の調歩同期式データ伝送方法
において、メッセージフレームにバイトデータ伝送を行
うためのバイトフィールドを付与し、バイトデータ伝送
を行うスレーブ局の場合は外部にマイクロコンピュータ
を設け、４ビット双方向パラレルバスをハンドシェーク
方法で時分割使用してマイクロコンピュータとスレーブ
局とをインタフェースし、マイクロコンピュータ上の伝
送制御ソフトウエアの制御により、誤り制御を含めたバ
イトデータの伝送を行って、ビット入出力伝送とバイト
データ伝送チャネルとを混在させることを特徴とする。
【００７７】本発明の請求項８記載の調歩同期式データ
伝送方法によれば、メッセージフレームにバイトデータ
伝送を行うためのバイトフィールドが付与され、バイト
データ伝送を行うスレーブ局の場合は外部にマイクロコ
ンピュータが備けられ、４ビット双方向パラレルバスを
ハンドシェーク方法で時分割使用してマイクロコンピュ
ータとスレーブ局とがインタフェースされ、マイクロコ
ンピュータ上の伝送制御ソフトウエアの制御により、誤
り制御を含めたバイトデータの伝送が行われて、ビット
入出力伝送とバイトデータ伝送チャネルとが混在させら
れる。
【００７８】本発明の請求項９記載の調歩同期式データ
伝送方法は、請求項７または８記載の調歩同期式データ
伝送方法において、マスタ機能を内蔵し、他の通信プロ
トコルによるデータを伝送するデータ伝送バスとの通信
プロトコル変換機能をも備えたゲートウエイを設けたこ
とを特徴とする。
【００７９】本発明の請求項９記載の調歩同期式データ
伝送方法によれば、マスタ機能が内蔵され、他の通信プ
ロトコルによるデータを伝送するデータ伝送バスとの通
信プロトコル変換機能をも備えたゲートウエイが設けら
れ、他の通信プロトコルによるデータが伝送されたとき
にもゲートウエイによって通信プロトコルが変換される
ため、通信ができるようになる。
【００８０】
【発明の実施の形態】以下、本発明にかかる調歩同期式
データ伝送方法の実施の一形態について説明する。
【００８１】図１は本発明の実施の一形態にかかる調歩
同期式データ伝送方法が適用される端末装置の構成を示
すブロック図である。
【００８２】先ず、通信ネットワーク構成としては、図
１１９の簡易ネットワーク構成とする。
【００８３】本発明の実施の一形態にかかる調歩同期式
データ伝送方法における端末装置（従属局）は、汎用非
同期レシーバ／トランスミッタ（ＵＡＲＴ）１０１、受
信回線動作監視回路（以下、アイドルデテクタとも記
す）１０５、タイムインターバルカウンタ１０６、同期
フラグ（SYNCFLAG）回路１０７、ボーレートカウンタ１
０８、発振回路１０９、クロックパルス発生回路１１
０、マイクロプロセッサ１０２、ＲＯＭ１０３、ＲＡＭ
１０４を備えている。さらに、図示しないＩ／Ｏポート
などの機能ブロックが付加されている。
【００８４】ここで、受信回線動作監視回路１０５、タ
イムインターバルカウンタ１０６、同期フラグ回路１０
７およびボーレートカウンタ１０８がボーレートジェネ
レータに相当する。
【００８５】クロックパルス発生回路１１０は、外付け
の抵抗ＲとコンデンサＣと協働してＣＲ発振器として作
用する発振回路１０９の発振出力を受けて分周し、マイ
クロプロセッサ１０２、ＲＯＭ１０３、ＲＡＭ１０４、
アイドルデテクタ１０５、タイムインターバルカウンタ
１０６、ボーレートカウンタ１０８のそれぞれにクロッ
クパルスを供給する。
【００８６】マイクロプロセッサ１０２はＲＯＭ１０３
およびＲＡＭ１０４と協働して内部バスを介して汎用非
同期レシーバ／トランスミッタ（ＵＡＲＴ）１０１を制
御する。
【００８７】受信回線動作監視回路１０５、タイムイン
ターバルカウンタ１０６、同期フラグ回路１０７および
ボーレートカウンタ１０８は、さらに詳細には図３に示
す如く構成されている。
【００８８】受信回線動作監視回路１０５は、例えば１
０ビットのブロックカウンタを備え、受信回線信号Ｒｘ
Ｄおよびクロックパルスを受けて、受信回線信号ＲｘＤ
が一定時間以上無信号（高電位）であることを検出する
と、すなわちフルカウント（全て論理１）になると、計
数を停止し、出力であるアイドル信号を低電位（真）と
し、受信回線信号ＲｘＤが低電位になると、すなわちビ
ットフレームの先頭の立ち上がりで直ちにクリアされて
アイドル信号を高電圧（偽）とする。
【００８９】タイムインターバルカウンタ１０６は、ク
ロックパルスを計数するカウンタで、オアゲート１０６
−４を介して連結されて１５ビットの同期カウンタを構
成する、例えば上位７ビットカウンタ１０６−１と下位
８ビットカウンタ１０６−２とを備え、アイドル信号が
低電位から高電位になるまでの範囲内で、受信回線信号
ＲｘＤの立ち下がりから計数を開始し、次の受信回線信
号ＲｘＤの立ち下がりまでのクロックパルスの計数を行
い、下位８ビットカウンタ１０６−２のキャリーを上位
７ビットカウンタ１０６−１のＬＳＢに供給して、１５
ビットのカウンタとして計数を行う。
【００９０】前記次の受信回線信号ＲｘＤの立ち下がり
時の計数完了のとき出力される丸め指示信号によってア
ンドゲート１０６−３のゲートは開かれ、下位８ビット
カウンタ１０６−２のＭＳＢの値を上位７ビットカウン
タ１０６−１のＬＳＢに供給して、下位８ビットカウン
タ１０６−２の計数値の丸め処理（四捨五入）を行う。
すなわち、ロード信号によって下位８ビットカウンタ１
０６−２の８ビット目の値を上位７ビットカウンタ１０
６−１のＬＳＢに供給することは、下位８ビットカウン
タ１０６−２の８ビット目の値が論理１のときは上位７
ビットカウンタ１０６−１のＬＳＢに加えられて下位８
ビットカウンタ１０６−２の計数値は切り上げられたの
と同様になり、８ビット目の値が０のときは論理１が加
えられないため下位８ビットカウンタ１０６−２の計数
値は切り捨てられたのと同様になって、四捨五入と同様
であるため、これを四捨五入または丸めとも記してい
る。
【００９１】同期フラグ回路１０７は、タイムインター
バルカウンタ１０６の計数完了後の次の受信回線信号Ｒ
ｘＤの立ち上がりでセットされる。同期フラグ回路１０
７により同期フラグがセットされると、以降のタイムイ
ンターバルカウンタ１０６による計数は禁止される。同
期に失敗したときには同期フラグ回路１０７はソフトウ
エアでリセットされ、リセットされるとタイムインター
バルカウンタ１０６をクリアし、待機状態にする。
【００９２】ボーレートカウンタ１０８は、クロックパ
ルスを分周して所定値になったことを検出する分周カウ
ンタであり、カウンタ１０８−１、デコーダ１０８−２
を備え、最初のクロックパルスでタイムインターバルカ
ウンタ１０６の下位８ビットカウンタ１０６−２の計数
値を丸めた上位７ビットカウンタ１０６−１の計数値を
インバータ１０８−３によって反転した、上位７ビット
カウンタ１０６−１の計数値の“１" の補数がカウンタ
１０８−１にロードされ、続くクロックパルスの計数を
開始し、カウンタ１０８−１の計数値が（フルカウント
−１、例えば１１１１１１０）になるまで計数したこと
をデコーダ１０８−２にて検知し、再び丸め値をロード
してから計数を繰り返す。同期フラグ回路１０７により
同期フラグがセットされている期間中はこの動作を繰り
返す。ボーレートカウンタ１０８の計数値を汎用非同期
レシーバ／トランスミッタ１０１のボーレートクロック
とする。
【００９３】次に、本発明の実施の一形態にかかる端末
装置の作用について一部拡大した図４のタイミング図に
基づいて説明する。
【００９４】通信プロトコル上の規約として、例えば水
晶発振器による高精度ボーレートクロックを有する制御
局が一定周期（例えば０．５秒）で無意味な特定のメッ
セージすなわちダミーメッセージを送出するものとす
る。
【００９５】ここでは、ダミーメッセージをヘッダの開
始ＳＯＨとブロックデータ終了ＥＴＢ（ＢＣＣ）と取り
決めた場合を例に説明する。ダミーメッセージは図２に
示すごとくである。このダミーメッセージは通常ヘッデ
ィング部がないもので無意味であり、全ての端末装置で
はこのメッセージはメッセージとして取り扱わず、ボー
レートクロック生成に利用する。
【００９６】図４（ａ）は受信回線信号ＲｘＤを、図４
（ｂ）はアイドル（ＩＤＬＥＨ）信号を、図４（ｃ）は
同期フラグを、図４（ｄ）はクロックパルス（ＣＬＫ）
を、図４（ｅ）はクロックパルス（ＣＬＫ）の一部を拡
大したものを、図４（ｆ）は下位８ビットカウンタ１０
６−２のイネーブル信号を、図４（ｇ）は上位７ビット
カウンタ１０６−１のイネーブル信号を、図４（ｈ）は
丸め指示信号を、図４（ｉ）は下位８ビットカウンタ１
０６−２の計数値を、図４（ｊ）は上位７ビットカウン
タ１０６−１の計数値を、図４（ｋ）はカウンタ１０８
−１のロードパルスを、図４（ｌ）はカウンタ１０８−
１のイネーブル信号を、図４（ｍ）はカウンタ１０８−
１の計数値を示している。
【００９７】ボーレートカウンタの動作は次の（イ）〜
（ホ）の如くである。
【００９８】（イ） 受信回線信号ＲｘＤがＳＯＨの先
頭の立ち下がりで低レベルになると、上位７ビットカウ
ンタ１０６−１、下位８ビットカウンタ１０６−２を連
結したタイムインターバルカウンタ１０６が計数を開始
する。
【００９９】（ロ） カウンタ１０６の計数は、受信回
線信号ＲｘＤの次の立ち下がりまで行う。この計数終了
のときに、丸め指示信号ＲＯＵＮＤＨにより下位８ビッ
トカウンタ１０６−２の計数値のＭＳＢが論理１である
ならば上位７ビットカウンタ１０６−１を１回カウント
させ、丸めを行う。図４では、上位７ビットカウンタ１
０６−１の計数値が２進数で０００１０００の場合を示
す。
【０１００】（ハ） 受信回線信号ＲｘＤの立ち上がり
で、同期フラグをセットし、同時に上位７ビットカウン
タ１０６−１の計数値の１の補数（論理反転値）をカウ
ンタ１０８−１にロードし、次のクロックパルスからカ
ウントを開始する。図４では、カウンタ１０８−１にロ
ードされる値は２進数で１１１０１１１である。
【０１０１】（ニ） カウンタ１０８−１の計数値が２
進数で１１１１１１０になるとデコーダ１０８−２がこ
れを検知し、以降のクロックパルスのカウントを停止し
て、（ハ）と同じ動作に入り、これを繰り返す。これを
示せば図５の如くである。
【０１０２】（ホ） 前記の繰り返しは、ソフトウエア
で同期フラグがリセットされるまで継続する。
【０１０３】続いて、マイクロプロセッサ１０２のソフ
トウエアによる制御を説明する。
【０１０４】端末装置のマイクロプロセッサ１０２にお
ける伝送制御ソフトウエアは、通常の基本データ伝送制
御の他に下記の（ヘ）〜（ヌ）制御を追加する。
【０１０５】（ヘ） 動作モードとして、リスニングモ
ードとアクティブモードを設ける。ＢＳＣ（Binary Syn
chronous Communication）手順等の通常の基本データ伝
送制御はアクティブモードでのみ行う。
【０１０６】リスニングモードでは、受信側回線上での
制御局から端末装置（従属局）への送出メッセージをモ
ニタリングし、自己のＵＡＲＴ用倍周クロックを決定
し、調歩同期式データ伝送が可能な状態に立ち上げる。
受信側回線上には図６に示す情報メッセージが流れてい
る。また、受信回線上には図７に示す順方向監視シーケ
ンスが流れている。
【０１０７】（ト） 通信回線の立ち上げ時、先ずリス
ニングモードに入る。最初にＵＡＲＴ１０１のレシーバ
回路をイネーブルとし、受信可能な状態とする。次に同
期フラグをリセットする。
【０１０８】（チ） ＵＡＲＴ１０１におけるレシーバ
回路のキャラクタ受信割込みが発生したら、ＵＡＲＴ１
０１がフレーミングオーバーランエラー（ストップビッ
トが論理１）やパリティエラーを検知したか否かをチェ
ックする。ＵＡＲＴ１０１がエラーを検知したら（ト）
の実行に戻る。受信キャラクタをチェックし、ＥＴＢな
ら次の（リ）の実行へ進む。それ以外のキャラクタの場
合は（ト）の実行に戻る。
【０１０９】（リ） 続く受信キャラクタを受信し、前
記図６（ａ）に示す情報メッセージから図７（ｌ）に該
当するキャラクタ列かどうか遂次チェックしていく。ど
れにも該当しないキャラクタになったらすぐに（ト）の
実行に戻る。図６における情報メッセージ（ａ）〜
（ｆ）および図７における情報メッセージ（ｇ）〜
（ｌ）の末尾キャラクタまで正常に受信したら次の
（ヌ）の実行へ進む。
【０１１０】ＢＣＣがある場合は、ＢＣＣでの水平パリ
ティチェックが正常なら正常であり、ＢＣＣがない場合
は、末尾制御キャラクタが規定キャラクタなら正常であ
り、正常でないなら、（ト）の実行に戻る。
【０１１１】（ヌ） 続くメッセージの受信を継続す
る。（リ）と同様、ＵＡＲＴ１０１がエラーを検知した
ときは（ト）の実行へ戻る。受信キャラクタ列が、前記
情報メッセージ（ａ）〜（ｌ）に該当しかつ正常かを
（リ）と同様にチェックする。正常でないメッセージを
検知したら、（ト）の実行へ戻る。図６における情報メ
ッセージ（ｆ）に示すダミーメッセージを２度受信した
ら、アクティブモードに入る。
【０１１２】前記の制御を行った場合、アクティブモー
ドに入るのは、（ト）で補足したメッセージがダミーメ
ッセージの場合だけである。なぜなら、同期フラグをセ
ットさせたメッセージがダミーメッセージである確率が
高い場合にのみ（リ）に移り、（リ）での確認を経て
（ヌ）で２回のダミーメッセージの受信を確認している
からである。このようにして、（ヘ）を開始して数秒以
内に、分周クロック周波数のダミーメッセージを利用し
た同期化が完了する。
【０１１３】マイクロコンピュータのクロックパルスが
ＣＲ発振回路１０９による発振で周囲温度変化の影響や
電源電圧変動の影響を受け易いので、必要に応じて一定
周期（数分〜数１０分）で強制的にリスニングモードに
投入し、再同期化することも可能である。
【０１１４】本実施の一形態では、全２重回線の場合を
説明したが、半２重回線の場合には、回線上に制御局以
外の従属局の送出したメッセージが混在して流れるの
で、同期化時に従属局のメッセージを捕獲すると分周ク
ロックが従属局のボーレートの精度になり、不都合が発
生する。しかし、前記の方式によれば、高いクロック周
波数精度を持つ制御局のダミーメッセージフレームのみ
で同期化するので、不都合が発生するおそれはない。
【０１１５】ＣＲ発振回路１０９に起因する変動幅１：
３にも上るクロックパルスの周波数変化に本発明が対応
可能であることを以下に説明する。前記の分周クロック
演算アルゴリズムは、ｎはボーレートカウンタ１０８−
１のカウント値とし、ｔｂはビットタイムとする。
【０１１６】ＳＯＨ受信時は、図２に示すようにｔｂ７
＝８ビットタイム長を計測するので、下記となる。
【０１１７】ｔｂ７＝８ｔｂ＝ｎ これより、下記式が成立する。
【０１１８】ｔｂ＝ｎ／８ ボーレートカウンタ１０８−１には、四捨五入した上位
７ビットカウンタ１０６−１のカウント値をセットす
る。
【０１１９】一方、ＵＡＲＴ分周クロックとしては、例
えばボーレートの３２倍の周波数が必要なら下記が必要
である。
【０１２０】ｔｂ／３２＝ｎ／８／３２＝ｎ／２５６ 例として、１９．２ｋｂｐｓのボーレートに対して、ク
ロック周波数として、５ＭＨｚ〜２０ＭＨｚの範囲を考
えてその両端の周波数５ＭＨｚ、２０ＭＨｚの場合を計
算する。
【０１２１】ｔｂ＝１／１９．２ｋ（ｓ）＝５２．０８
３３３３μｓ、 ｔｂ／３２＝１／１９．２ｋ／３２（ｓ）＝１．６２７
６０４１μｓ ｔｂ７＝８ｔｂ＝４１６．６６６６６μｓ となり、５ＭＨｚクロックで計数時には、カウント値ｎ
＝４１６．６６６６６／０．２０＝２０８３、２０ＭＨ
ｚクロックで計数時にはｎ＝４１６．６６６６６６／
０．０５＝８３３３となる。
【０１２２】しかるにカウンタでの計数は、切り捨てに
なる。
【０１２３】従って、ボーレートカウンタ１０８−１へ
の設定値は下記の如くになる。
【０１２４】５ＭＨｚクロックで計数時には、ｎ／２５
６＝２０８３／２５６＝８．１３６であり、四捨五入し
て８である。また、２０ＭＨｚクロックで計数時には、
ｎ／２５６＝８３３３／２５６＝３２．５５０であり、
四捨五入して３３である。
【０１２５】調歩同期式データ伝送において、分周クロ
ック誤差により生ずる誤り受信はストップビットのサン
プリング時に発生する。具体的には、図２の［（tstp−
smpl）−tpa ］と図２の［（tb−frm ）−（tstp−smp
l）］で決まる。
【０１２６】この図２において［（tstp−smpl）−（tp
a ）］（パリティビット後縁エッジとストップビットサ
ンプルタイミングとの時間差）が零か負か、図２におい
て［（tb−frm ）−（tstp−smpl）］（次ビットフレー
ムのスタートビット立ち下がりエッジとストップビット
サンプルタイミングとの時間差）が零乃至正なら誤り受
信となる。
【０１２７】図８および図９に５ＭＨｚ〜２０ＭＨｚで
の前記差を計算した結果をグラフで示した。図８に示し
たように、５．２ＭＨｚにおいて、［（tstp−smpl）−
（tpa ）］が負となり、安定な受信が不可能なことを示
している。それ以外は全て差が正常範囲であり、安定に
受信できる。実際には、発振回路１０９、クロックパル
ス発生回路１１０、タイムインターバルカウンタ１０
６、ＵＡＲＴ１０１、トランシーバ、通信回線ケーブル
による立ち下がりエッジの時間ジッタを配慮して、余裕
を持たせる必要がある。通常数μｓ、多めに見て５μｓ
を考慮すれば十分であり、図８および図９より６ＭＨｚ
から２０ＭＨｚで５μｓ以上の差が保証されている。無
論２０ＭＨｚ以上でも保証される。
【０１２８】１９．２ｋｂｐｓのボーレートでは、約５
００μｓ毎に１ビットフレームが受信されるので、これ
ら端末装置（従属局）に使用されるクロック周波数６Ｍ
Ｈｚ〜３０ＭＨｚの８ビットマイクロコンピュータにと
っては、受信割り込み時間やＵＡＲＴ受信レジスタから
のキャラクタの取り込み処理時間を考慮すると２０〜６
０μs を要し、受信処理オーバヘッドとしては適切な範
囲にある。従って、本発明の実施の一形態にかかる調歩
同期式データ伝送方法では十分な実用性を持つ。
【０１２９】送信の場合の最大誤差はパリティビットの
後縁エッジで発生するが、前記のストップビットでの誤
差より必ず小さい。
【０１３０】本実施の一形態にかかる調歩同期式データ
伝送方法では、ダミーメッセージとして、“ＳＯＨ、Ｅ
ＴＢ、（ＢＣＣ）" としたが、他のキャラクタによるダ
ミーメッセージも可能である。
【０１３１】例えば、“ＳＴＸ、ＥＴＸ、（ＢＣＣ）"
をダミーメッセージに選定した場合は、図１０に示すよ
うに、ＳＴＸのときは先頭キャラクタの最初の立ち下が
りエッジから、３番目の立ち下がりエッジの間にカウン
タ計数を行うようにすれば、同じく８ビットタイムの時
間幅を計数することになり、ＥＴＸのときは、先頭キャ
ラクタの立ち下がりエッジから、２番目の立ち下がりエ
ッジの間にカウンタ計数を行うようにすれば、同じ８ビ
ットタイムの時間幅を計数することになる。
【０１３２】また、別の例として、“ＮＵＬＬ、ＮＵＬ
Ｌ" をダミーメッセージとすることも考えられる。ただ
し、インターフレームスペースは零とする。
【０１３３】この場合は、図１１に示す如くになり、先
頭キャラクタの最初の立ち下がりエッジから次の先頭キ
ャラクタの最初の立ち下がりエッジまで計数すればよ
く、この場合は（÷１０）の演算が必要になるので、割
算や丸めをマイクロコンピュータで行い、分周クロック
カウンタに書き込む方法を用いることもできる。
【０１３４】次に、システム構成について説明する。
【０１３５】図１２は、本発明の実施の一形態にかかる
調歩同期式データ伝送方法に適用されるシリアル伝送バ
スシステムの構成を示すブロック図である。
【０１３６】符号２０１はディスクリート制御の統括制
御や操業管理、データ収集などを行う中央パーソナルコ
ンピュータあるいはプログラマブルロジックコントロー
ラからなる中央制御装置を示し、符号２０２−１および
２０２−２はディスクリート制御を行うプログラマブル
ロジックコントローラからなるディスクリート制御装置
を示し、符号２０３は、ディスクリート制御や画像処理
などを行うパーソナルコンピュータあるいはＶＭＥボー
トなどのボートコンピュータからなるディスククリート
制御装置である。
【０１３７】中央制御装置２０１とディスクリート制御
装置２０１−１、２０２−２および２０３はイサーネッ
トや業界などで予め決められた標準のプログラマブルロ
ジックコントローラ間シリアル伝送バスで結合され、高
速データ伝送が行われる。
【０１３８】符号２０４−１、２０４−２および２０４
−３はディスクリート制御装置２０２−１、２０２−２
および２０３とセンサ／アクチュエータを少ない配線で
接続するための例えばDeviceNet などのシリアル伝送バ
ス２０６、２０７と、分散シリアル伝送バス２１７、２
１８との間を接続し、両バス相互間のプロトコル変換を
行うゲートウエイである。
【０１３９】シリアル伝送バス２０６、２０７は、ゲー
トウエイ２０４−１、２０４−２、２０４−３をマスタ
とし、産業用機械、装置内部に分散設置されたセンサ／
アクチュエータをスレーブとして配線される。センサ／
アクチュエータは近接スイッチ２０８および２１３、光
電スイッチ２０９、電磁リレー２１０、照光式スイッチ
２１１、マニホールド電磁弁２１２、表示灯２１４、バ
ーコードリーダ２１５、アナログ入力ユニット２１６等
である。
【０１４０】符号２０５−１、２０５−２および２０５
−３はバスを経由し、通信端末やセンサ／アクチュエー
タの動作電源を供給する２４ＶＤＣの直流電源装置を示
している。
【０１４１】次に、システムの主な仕様について説明す
る。
【０１４２】上記した本実施の一形態において、シリア
ル伝送システムはネットワークトポロジとしてリングバ
スを用い、調歩同期式データ伝送方法には単一マスタ／
多スレーブマスタによるサイクリック伝送方式を用い波
形伝送はベースバント伝送方式を用いる。
【０１４３】以下に、分散シリアル伝送シスステムの主
な仕様を述べる。
【０１４４】ａ） システム仕様についてネットワーク
トポロジはリングトポロジとし、ノード数は１２８／２
５６／５１２（ダミーチップを含む）とし、ビット入出
力点数（オン／オフ入出力）は６４点出力、６４点入力
／１２８点出力、１２８点入力／２５６出力、２５６点
入力とする。
【０１４５】バス配線に関しては、総延長は最大２００
ｍ（リピータなしの場合）とし、バス分岐数は８分岐と
し、各分岐バス総延長は２５ｍとし、最大ノード間距離
は１０ｍとし、リング分岐は分岐バスでリング分岐コネ
クタを使用してＴ分岐と同等のバス分岐可能（ただし、
リング分岐コネクタへの戻しバス配線は必要）とする。
【０１４６】伝送媒体に関しては、媒体は４芯フラット
ケーブルとし、割付けは信号線を２芯（行きバス、戻り
バス）とし、電源線を２芯（＋２４ＶＤＣ、ＧＮＤ）と
する。
【０１４７】バストランシーバに関しては、バス回線絶
縁はなしとし、バスドライバは７４ＨＣシリーズバスド
ライバ出力（ＥＩＡ／ＪＥＤＥＣ規格）とし、バスレシ
ーバは７４ＨＣシリーズシュミットトリガゲート入力と
する。
【０１４８】伝送レートに関しては、ベアラ速度は２Ｍ
ｂｐｓとし、実効伝送速度は約５００ｋｂｐｓとし、同
期方式は調歩同期式とし、通信方式は単一マスタ／多ス
レーブ、マスタによるサイクリック伝送方式とし、波形
伝送はベースバンド伝送とする。
【０１４９】ビットフレーム構成に関しては、スタート
ビットは１とし、データビットは２とし、ストップビッ
トは１とする。合計では４ビットであり、コーティング
は図１３に示す如くである。
【０１５０】メッセージフレーム構成に関しては、ビッ
トフレーム数は、図１４に示す如くである。
【０１５１】フィールド構成については、ＳＹＮＣフィ
ールドは同期化とメッセージ種別指定のためのフィール
ドとし、出力フィールドはビット出力を伝送するフィー
ルドとし、入力フィールドはビット入力を伝送するフィ
ールドとし、バイトフィールドはスレーブチップにおけ
る再生中継用ビットフレーム先頭立ち上がりタイミング
提供とバイトデータ伝送兼用のフィールドとし、バスア
イドルはメッセージフレームの間の無情報状態（低レベ
ル連続）とする。
【０１５２】メッセージフレーム種別に関しては、入出
力メッセージフレームはビット入出力およびバイドデー
タ伝送を行うフレームであり、テストメッセージフレー
ムは自己診断のため、チップ外へのビット出力動作を行
わない以外は入出力メッセージフレームと同一動作を行
うフレームであり、ステータスメッセージフレームは自
己診断情報収集のため、全スレーブチップが自己の伝送
異常検知ステータスを送出するフレームである。
【０１５３】バイトデータ伝送に関しては、バイトデー
タ伝送チャネル数はバス当たり８／１６チャネルとし、
通信方式は全２重通信とし、トランスペアレント伝送が
なされ、伝送情報は８ビット＋パリティビットとし、伝
送レートはチャネル当たり、上り約５００バイト／ｓ、
下り約５００バイト／ｓとする。
【０１５４】ｂ） スレーブチップ仕様について製造プ
ロセスはＣＭＯＳロジックとし、ピン数は主ピンを１６
ピン（１２８点入／出力でビット入出力機能使用時は主
ピンのみ使用）とし、副ピンを５ピン（１２８点入出力
以外、ダミーチップ、バイトデータ伝送機能など使用時
に使用）とする。ノードアドレス設定は各ノード毎のア
ドレス設定は不要とし、バストランシーバは内蔵とし、
内蔵クロックは１６〜５０ＭＨｚクロック発振回路内蔵
とする。
【０１５５】再生中継・入出力機能に関しては、行きバ
スおよび戻りバス再生中継回路をスレーブチップに内蔵
し、内蔵クロックを使用して、メッセージフレーム先頭
のビットフレームにてボーレートを計測し、以降のビッ
トフレームの再生中継の３Ｒ（リクロッキング、リタイ
ミング、リシェーピング）は前記計測値を基に特殊演算
アルゴリズムを使用して、バス出力のビットフーム先頭
エッジは、バス入力ビットフレーム先頭エッジを利用し
て行う。行きバスについては、メッセージフレームの種
別に応じて自己に割り付けられたビットフレームデータ
の送信および受信を行う。
【０１５６】ビット入出力機能に関しては、Ｉ／Ｏピン
４ピンを使用し、１〜４点のビット入出力の組み合わせ
８種のうちから１種を選択して使用可能であり、入力１
点や出力１点のみから、入力４点や出力４点、入力２点
や出力２点などとする。
【０１５７】出力ピン回路は７４ＨＣバスドライバ出力
とし、入力ピン回路は７４ＨＣシュミットトリガゲート
入力とし、出力反転伝送は設定ピン指定で受信ビットデ
ータの論理値を反転してピンに出力可とし、入力反転伝
送は設定ピン指定で入力論理値を反転してバス送信可と
し、出力ストローブパルス出力機能はビット出力用スト
ローブパルス出力ありとする。バイトデータ伝送機能は
機能設定ピンで指定可能であり、伝送容量は１チャネル
／チップとする。バイトデータ伝送時はチップ外部イン
タフェースはＩ／Ｏピンを双方向ニブルバスとして時分
割使用し、ハンドシェーク方式でインタフェースする。
Ｉ／Ｏピン回路はプルアップ抵抗付きオープンドレイン
バスドライバ出力とする。
【０１５８】ダミーチップ機能は機能設定ピンで指定可
能とし、一切の入出力を行わず、再生中継のみ行う。伝
送誤り検知については伝送単位誤り検知は各ビットフレ
ーム毎とし、スタートビットチェックはスタートビット
を論理１とし、ストップビットチェックはストップビッ
トを論理０とする。
【０１５９】立ち上がりおよび立ち下がり回数チェック
は伝送単位タイムアウトチェックとし、次ビットフレー
ム先頭立ち上がりのタイムアウトを検知する。上記は行
きバスおよび戻りバス入力の両方につき行う。
【０１６０】ＳＹＮＣフィールドフォーマットチェッ
ク、出力フィールドフォーマットチェック、入力フィー
ルドフォーマットチェック、バイトチャネルスロットチ
ェックは、行きバス入力において行う。
【０１６１】誤り出力防護機能はビット出力を前回正常
伝送の次のメッセージフレーム先頭で実施する。ＷＤＴ
機能はウォッチドッグタイマを内蔵とし、タイムアウト
時間は約２０ｍｓとし、メッセージフレーム正常伝送で
リセットする。出力フォールバック機能は設定ピンによ
り、ビット出力をＷＤＴタイムアウト時に、直近の正常
伝送時出力保持（ホールド）か論理０出力（クリア）の
いずれかに指定可とする。
【０１６２】ステータス表示灯出力は外部ＬＥＤ表示灯
駆動出力で正常時１ｓ周期点滅、伝送異常検知／ＷＤＴ
タイムアウト時は０．２６ｓ〜０．５ｓ周期で点滅とす
る。
【０１６３】ループバックスイッチはＷＤＴタイムアウ
ト時にオン、行きバス出力を戻りバス入力にループバッ
ク（チップ外部への行きバス出力はバスアイドルに保
持）とする。
【０１６４】ｃ） ゲートウエイ仕様について 上位制御機器インタフェースは各種工業用シリアル伝送
バスおよびイサーネットに対応とし、バイトデータ伝送
インタフェースは工業用シリアル伝送バスがビット入出
力機能のみの場合は、ＲＳ２３２Ｃ／ＲＳ４２２経由と
し、コンフィギュレーションは専用ＲＳ２３２Ｃチャネ
ルにＨＨ（ハンドヘルドターミナル）か専用ソフトウエ
アを搭載したＰＣ（パーソナルコンピュータ）を接続し
て実施する。
【０１６５】バイトデータ伝送チャネル伝送プロトコル
は基本形データ伝送手順（ＪＩＳ−Ｘ−５００２）／Ｂ
ＳＣ手順準拠とし、バス分岐数は８とし、動作モードは
設定モード、待機モード、動作モード、自己診断モー
ド、保守モードとする。
【０１６６】バス配線トポロジ自動認識機能は設定モー
ドにおいて配線トポロジを自動認識し、不揮発性メモリ
に上位制御機器側ビット入出力点アドレス割付けと超分
散バス側ビット入出力点アドレス割付けとを記憶し、正
規動作時は両割付けに基づく自動マッピングとする。伝
送誤り検知処理は図１５に示す如くである。
【０１６７】自己診断保守支援機能はループバックチェ
ック機能とし、送出バスと戻りバス回路を直結させて自
己診断する。伝送異常検知ログ機能は伝送異常検知時、
ゲートウエイの各種伝送異常検知情報のほか、直後にス
テータスメッセージを送出して入手した各スレーブ毎の
伝送異常検知ステータスを記録し、ＨＨ乃至ＰＣから読
み出す。
【０１６８】故障部位推定指示機能は伝送異常検知時、
前記ログ情報や再試行時の異常情報から、故障部位を推
定し、ＨＨかＰＣ上で表示する。バスケーブル断線時に
は、１００％部位判定可能である。
【０１６９】バス配線トポロジログ機能は自動認識した
バス配線トポロジ、各ノード種別、入出力点数などをＨ
Ｈ乃至ＰＣで表示可能である。
【０１７０】次に、本実施の一形態におけるバス配線お
よびバストランシーバについて説明する。
【０１７１】図１６に示すバス配線のブロック図におい
て、符号２２０、２３０、２４０および２５０は通信子
局であるスレーブユニット（単にスレーブユニットとも
記す）を示し、符号２６１および２７１はバス分岐コネ
クタを示している。符号２６０および２７０は４芯フラ
ットケーブルを使用したバスケーブルであり、バス分岐
コネクタ２６１および２７１は８個用意される。
【０１７２】直流電源装置２０５−１、２０５−２およ
び２０５−３（図１２参照）の電源出力は全てのゲート
ウエイ２０４−１、２０４−２および２０４−３の電源
端子に接続されて、ゲートウエイ２０４−１、２０４−
２および２０４−３の内部回路動作電源として使用され
ると共に、バス分岐コネクタ２６１、２７１を介して４
芯バスケーブル２６０、２７０の２芯線に接続されて、
全てのスレーブユニット２２０、２３０、２４０および
２５０に電源として供給される。以下、ゲートウエイ２
０４−１を例として説明する。
【０１７３】ゲートウエイ２０４−１のゲートウエイ論
理回路２１９から出力された送出バス信号は、例えば最
初のバス分岐コネクタ２６１に供給され、最初のスレー
ブユニット２２０に送出されて、バスレシーバ２２１の
ホワードバス入力となる。バスレシーバ２２１の出力は
ホワードバス論理回路２２２で再生中継され、必要に応
じてデータの受信／送信が行われ、バスドライバ２２３
へ出力される。バスドライバ２２３からの出力はホワー
ドバス出力として、バスケーブル２６３に接続され、次
段のスレーブユニット２３０のバスレシーバ２３１の入
力となる。以下同様にホワードバスケーブル２６０は先
のスレーブユニットに順次接続される。
【０１７４】バス末端のスレーブユニットにおいてホワ
ードバスはジャンパ線２６５に接続されてバックワード
バスとなり、今度は逆向きに接続され、例えばスレーブ
ユニット２３０のバックワードバスレシーバ２３４の入
力となり、バックワードバス論理回路２３５で再生中継
され、バックワードバス用バスドライバ２３６からバッ
クワードバス信号として、ケーブル２６４を経由して、
スレーブユニット２２０のバックワードバス入力とな
る。以降順次接続され、バス分岐コネクタ２６１にバッ
クワード、続いてのバス分岐コネクタ２７１のホワード
バス入力となる。以下同様にして、最終的には、ゲート
ウエイ２０４−１のバックワードバス入力としてゲート
ウエイ論理回路２１９に供給される。他のゲートウエイ
２０４−２、２０４−３についても同様である。
【０１７５】すなわち、バス配線により、各スレーブユ
ニット２２０、２３０、２４０および２５０は動作電源
の供給を受けると同時に、ホワードバスおよびバックワ
ードバスの入出力信号を受け、バスレシーバ、バスドラ
イバ、ホワードバス論理回路およびバックワードバス論
理回路でバス信号を受信送信して再生中継し、必要に応
じてデータ送受信を行う。バス信号自体はリングバスと
して、ゲートウエイ２０４−１〜２０４−３から送出さ
れたバス信号が、全てのスレーブユニット２２０、２３
０、２４０および２５０を経由し、バックワードバス信
号としてゲートウエイ２０４−１〜２０４−３に戻る。
【０１７６】バストランシーバ回路としては、スレーブ
ユニットの低コスト化のため、ＥＩＡ／ＪＥＤＥＣ規格
７４ＨＣシリーズを採用し、バスドライバ２２３、２２
６、２３３、２３６…には７４ＨＣバスドライバを、バ
スレシーバ２２１、２２４、２３１、２３４…には７４
ＨＣシュミットトリガゲートを使用する。
【０１７７】多くの工業用シリアル伝送バスでは、バス
配線長を数１００ｍ〜１ｋｍ乃至それ以上を実現するた
め、リニアバストポロジが採用されている。この場合、
高速長距離伝送を実現しかつ耐ノイズ性を確保するた
め、バスケーブル２６０、２７０として一括シールド対
線ケーブルを使用し、バス両端に対線特性インピーダン
スに等しい終端抵抗（１００〜１２０Ω）をターミネー
タとして接続し、反射波の発生を抑える。また、バスト
ランシーバ回路にはＲＳ−４８５トランシーバ集積回路
に代表されるバイポラリニア半導体プロセスで製造され
た差動送信トランシーバ、差動受信トランシーバを使用
し、耐ノイズ性と接地電位変動に備える。また、一部の
バスでは、バスケーブルを４芯とし、バス信号の２線以
外の２線を２４ＶＤＣ電源給電線としている。
【０１７８】本実施の一形態に適用されるシリアル伝送
バスは、高速、長距離伝送が可能な工業用シリアル伝送
バスの下位バスとして、加工、組立ラインの中で使用さ
れる単一の産業用機械、装置内簡易シリアル伝送バスを
目指しているので、総バス配線長は２００ｍ以下で充分
であり、また個々のスレーブユニット間のバス配線距離
も１０ｍ以下で充分である。このようにバス配線長が短
距離で充分なので、バスケーブルでの直流電源の供給も
スレーブユニット動作電源の供給以外に、スレーブユニ
ットに接続されるセンサ／アクチュエータ動作電源をも
供給できれば、これらへの電源供給配線が大幅に削減さ
れ、著しい省配線効果を生み出すことができる。この場
合、２４直流電源装置の負荷変動率±３％のものを使用
し、バス配線末端で２４ＶＤＣ±１０％を保証できるこ
とが望ましい。
【０１７９】以上から、バストポロジとしてリングバス
を採用し、安価な４芯フラットケーブルをバスケーブル
として採用し、バストランシーバは安価なＣＭＯＳロジ
ックで実現できるものを採用している。
【０１８０】最大ユニット間の配線長を１０ｍとしてい
るので、ノイズ結合距離が短いため７４ＨＣトランシー
バによるシングルエンド送受信でも充分な耐ノイズ性を
確保でき、しかも安価なＣＭＯＳロジックプロセスを使
用して、ホワードバス論理回路およびバックワードバス
論理回路とバストランシーバとを単一チップ内に組み込
むことができる。また、リングバス構成の場合のリング
状配線を確保しなければならないという制約をバス分岐
方式スレーブ回路にバックワードバス回路をも含めたこ
とにより（図１６参照）、制約を意識せずに使用でき
る。また、電源供給能力についても、各バス分岐配線の
最大長が２５ｍで、かつ末端１Ａ集中負荷時でも、最も
電源電圧変動許容範囲の狭いマニホールド電磁弁や電磁
ソレノイドなどの電源電圧範囲２４ＶＤＣ±１０％を保
証することができる。
【０１８１】次に本実施の一形態に適用されるスレーブ
チップの構成について説明する。
【０１８２】図１７は本発明の実施の一形態にかかる調
歩同期式データ伝送方法に適用されるスレーブユニット
の構成を示すブロック図である。
【０１８３】スレーブユニットを形成するスレーブチッ
プ３００は、シリアル伝送システムのキーコンポーネン
トであり、全てのスレーブユニットに１個乃至複数個組
み込まれ、シリアル伝送バスとの通信制御と、バスを経
由したビット入出力やバイトデータ伝送を行う。
【０１８４】スレーブチップ３００は、種々の半導体製
造プロセスの中でも最も多用され、生産コスト低減率の
高いＣＭＯＳロジックプロセスで製造される。
【０１８５】スレーブチップ３００においてホワードバ
ス入力は、ホワードバス再生中継回路３０１に供給され
る。ホワードバス再生中継回路３０１の内部では、７４
ＨＣシュミットトリガゲートのバスレシーバでバス信号
が受信され、いわゆる３Ｒ（リクロッキング、リタイミ
ング、リシェービング）機能によりシシアル信号が再生
され、７４ＨＣバスドライバによりホワードバス出力と
して次段のスレーブユニットへと中継される。同様に、
バックワードバス入力は、バックワードバス再生中継回
路３０２に入力され、バックワードバス出力として、上
流スレーブユニットに供給される。
【０１８６】スレーブチップ３００には一切の外付け部
品が不要であるクロック発振回路３０３を備えており、
クロック発振回路３０３の出力であるクロックパルス
は、ホワードバス再生中継回路３０１およびバックワー
ドバス再生中継回路３０２や制御回路３０４に供給され
る。制御回路３０４は、ホワードバスおよびバックワー
ドバスにおけるシリアル伝送再生中継動作の統括制御を
行うと同時に、入出力回路３０５を制御し、入出力ピン
（４ピン）３０６を介してビット入出力動作やバイトデ
ータ伝送時のニブルデータ伝送の制御を行う。
【０１８７】入出力回路３０５は、ホワードバスから受
信した自己に割り当てられたビット出力を取り込み保持
し、割り当てられた入出力ピン３０６に所定のタイミン
グでバスドライバを介して出力する。また、入力に割り
当てられた入出力ピン３０６からのビット入力（論理
値）を所定のタイミングで読み込み保持し、ホワードバ
スシリアル信号の自己に割り当てられた入出力回路３０
５に送出する。バイトデータ伝送機能が設定された場合
は、入出力ピン３０６は、時分割双方向ニブルデータバ
スとして使用され、バイトデータ伝送チャネルの制御情
報やバイトデータの送受信を行う。
【０１８８】符号３０７は、バスの総ビット入出力点
数、入出力ピン３０６のビット入出力の割り当て、ビッ
ト入出力の論理値反転／非反転の設定、ビット入出力機
能かバイトデータ伝送機能かの選択などの各種設定ピン
やビット出力時のストローブパルス出力、バイトデータ
伝送時のニブルデータバスの時分割双方向伝送ハンドシ
ェイク制御入出力信号端子である。
【０１８９】符号３０８はウォッチドックタイマ（ＷＤ
Ｔ）回路であり、ホワードバス入力回線の動作監視を行
うウォッチドックタイマ部と、ホワードバス再生中継回
路３０１およびバックワードバス再生中継回路３０２に
おける通信正常／異常状態とウォッチドックタイマ動作
状態（ＷＤＴタイムアウト／正常）とから、スレーブチ
ップ外部のステータス用ＬＥＤ表示灯の駆動を行う。ウ
ォッチドックタイマ回路３０８の後者の出力は、ステー
タスピン３０９に出力される。
【０１９０】ウォッチドックタイマ回路３０８がタイム
アウトして異常検知されると、切り換えスイッチ３１０
−１、３１０−２が動作し、バックワードバス入力がバ
ックワードバス再生中継回路３０２から遮断され、ホワ
ードバス出力が強制的にホワードバス入力に接続され、
ホワードバス出力が低レベルに固定されて、バスアイド
ル状態となる。すなわち、ウォッチドックタイマ回路３
０８のタイムアウト中は、ホワードバス出力がホワード
バス入力に強制的にループバックされ、そのバス分岐の
次段以降のスレーブチップには、バスアイドルが送られ
て休止状態となる。
【０１９１】次に、センサ／アクチュエータへのスレー
ブユニットの取付具体例を説明する。図１８（ａ）は近
接スイッチ２０８や光電スイッチ２０９などの２値出力
センサ２個と分散シリアル伝送バスとのシリアルインタ
フェースユニットの取付けを示す分解斜視図である。セ
ンサユニット３２０には、ホワードバスケーブルアセン
ブリ３２１とバックワードバスケーブルアセンブリ３２
２がコネクタ接続され、２４ＶＤＣ電源とホワードバス
／バックワードバスが接続される。また、２個のセンサ
からの配線がセンサコネクタ３２３、３２４を使用して
同じくコネクタ接続される。
【０１９２】符号３２５は、センサユニット３２０に内
蔵されるプリント板を示し、ホワード／バックワードコ
ネクタ、センサコネクタ、スレーブチップ、ＬＥＤ表示
灯、ダイオード、抵抗、コンデンサなどの電子部品が実
装される。バスケーブルアセンブリ３２１、３２２にお
けるバスケーブルコネクタ３２６は、図１８（ｂ）に示
すようにフラットケーブル３２２−１を挿入し、内蔵の
ブレードがバスケーブル被覆を貫通して、芯線との電気
的接続をブレードのスプリング力により４芯一括で圧力
接合により行う公知の貫通圧接ブレード３２２−２のタ
イプを使用することにより、産業用機械、装置内部の省
配線と配線時間、工数の削減を図ることができる。
【０１９３】図１９は、センサユニットと２値センサと
の配線を示す。図１９は４個の２値センサを接続できる
タイプである。符号３３０は４入力のセンサユニットを
示し、符号３３１〜３３４は２値センサを示す。センサ
ユニット３３０にはホワードバスコネクタ３３５、バッ
クワードバスコネクタ３３６、センサコネクタ３３７が
接続される。バス分岐の前段のスレーブユニットからの
ホワードバスは、バスコネクタ３３５を介して接続さ
れ、ホワードバス信号は信号線３４３と終端／保護抵抗
３５０を経由してスレーブチップ３７０のホワードバス
に供給される。スレーブチップ３７０内部で再生中継さ
れたホワードバス出力信号は出力保護抵抗３５１を経由
して、次段スレーブユニットへのホワードバス入力とし
て、バスコネクタ３３６のホワードバス信号線３４７に
送出される。
【０１９４】一方、バックワードバス信号は信号線３４
８からコネクタ３３６、終端／保護抵抗３５２を経由し
て、スレーブチップバックワードバス入力として供給さ
れる。この信号はスレーブチップ３７０内部のバックワ
ードバス再生中継回路を経由し、バックワードバス出力
として送出され、出力保護抵抗３５３およびバスコネク
タ３３５を経由して、前段スレーブユニットのバックワ
ードバス入力信号線３４４へ送出される。
【０１９５】バス分岐ケーブルのＧＮＤ線３４２は、コ
ネクタ３３５を経由して、スレーブチップ３７０の内部
回路ＧＮＤとなり、またコネクタ３３５のＧＮＤ線３４
６に接続され、次段スレーブユニットのＧＮＤ線とな
る。また、バス２４ＶＤＣ電源線３４１は、コネクタ３
３５を介して、次段スレーブユニットへの電源供給線３
４５にバスコネクタ３３６を経由して供給される。ま
た、バス２４ＶＤＣ電源はシリーズドロッパ抵抗３５
４、電源逆接続防護ダイオード３５５を経由して電源デ
カプリングコンデンサ３５６の＋端子と３端子レギュレ
ータ３５７の入力に接続される。また、逆接続防護ダイ
オード３５８を経由し、センサ入力ステータスＬＥＤ表
示灯３５９のカソードに接続される。３端子レギュレー
タ３５７の出力は、スレーブユニット内部論理回路電源
として、スレーブチップ３７０やセンサ入力シグナルコ
ンディショナ回路に供給される。
【０１９６】２値センサ３３１は、センサコネクタ３６
３を経由してセンサユニット３３０と接続される。２４
ＶＤＣ電源は、逆接続防護ダイオード３６７を経由して
センシング回路３７１に接続される。センシング回路３
７１は、検知対象物理量の変化を捕らえ、結果を出力ト
ランジスタ３７２のオン／オフに変換して出力する。出
力トランジスタ３７２の出力は、センサユニット３３０
のシグナルコンデショナ回路３５９〜３６１、３６４、
３６５に入力される。２値センサ３３１の出力、すなわ
ち、出力トランジスタ３７２がオフなら、微弱な電流が
ＬＥＤ３５９、抵抗３６０、３６１、ダイオード３６４
を経由して論理回路電源に流れ、スレーブチップ３７０
の入出力ピンの１つが高レベルになる。２値センサ３３
１の出力、すなわち出力トランジスタ３７２がオンにな
ると、比較的大きな、例えば５ｍＡの電流がＬＥＤ３５
９、抵抗３６０を経由してセンサ出力に流れ、スレーブ
チップ３７０の入出力ピンの電位は、２値センサのオン
電圧（通常１Ｖ以下）となる。
【０１９７】コンデンサ３６５は、抵抗３６４と共にＣ
Ｒフィルタ回路を構成し、ノイズ除去と２値センサ出力
のチャタリングを吸収する。
【０１９８】スレーブチップ３７０の入出力ピンは、入
力ピンに設定されている場合は、７４ＨＣシュミットト
リガゲート入力となるのでヒステリシス特性を持ち、Ｃ
Ｒフィルタの効果と相まって高いノイズ除去とチャタリ
ング吸収特性を実現できる。このようにして、２値セン
サの出力オン／オフ状態がスレーブチップ３７０に読み
込まれ、ゲートウエイが周期的に出力する入出力メッセ
ージフレームをスレーブチップ３７０が受信した場合、
４個の２値センサ入力値をホワードバス出力の自己に割
り付けられた伝送単位に書き込んで送出する。これが、
次段以降のスレーブチップで繰り返し再生中継され、最
終的にはゲートウエイのバックワードバス入力として読
み込まれる。スレーブチップ３７０のステータス出力
は、ステータスＬＥＤ表示灯３５９に接続され、論理回
路電源がオン時には、常に点滅してスレーブユニットの
ステータスを各ステータスに対応して割り振られた点滅
パターンで表示する。
【０１９９】以上に述べたように、スレーブチップ３７
０を使用することにより、安価な３端子レギュレータ、
ダイオード、ＬＥＤ、抵抗、コンデンサなどで論理回路
電源、センサ入力シグナルコンデショナ回路などの周辺
回路を構成でき、スレーブユニットの小型、軽量化、低
コスト化が達成できる。また、２値センサ出力値、バス
電源オン／オフ状態やスレーブユニット動作状態がＬＥ
Ｄ表示により一目で識別でき、故障時の故障部位の切り
分けに役立つ。また、従来からの並列配線の場合、面倒
な各２値センサへの電源供給配線が、コネクタ接続に代
わり、２値センサ近傍にスレーブユニットを接地できる
ので短い配線で済むなど省配線効果が大きい。なお、２
値センサ３３１について説明したか、２値センサ３３２
〜３３４においても同様である。図１９は３線式センサ
とのインタフェース例であるが、２線式センサの場合も
類似回路で簡単に構成できる。
【０２００】図２０は、分散シリアル伝送バス直結のマ
ニホールド電磁弁の構成例を示す。マニホールドベース
３８０に、上部に搭載された４個の電磁弁３８１〜３８
４に元圧空気供給路や排気経路を形成する空気圧多岐配
管が組み込まれている。４個の電磁弁３８１、３８４の
うち、手前の２個はシングルソレノイド型電磁弁３８
３、３８４、奥の２個はダブルソレノイド型電磁弁３８
１、３８２である。従って合計６個のソレノイドコイル
がソレノイドコイル部３８５、３８６、３９１、３９
２、３９３、３９４にコネクタ接続される。
【０２０１】通常のマニホールド電磁弁では、プログラ
マブルロジックコントローラなどの制御装置のソレノイ
ド駆動用トランジスタスイッチ出力の個別配線により、
マニホールド電磁弁近傍に設けられた端子台に接続さ
れ、またソレノド電源（２４ＶＤＣ）が同端子台に接続
されジャンパ配線により個別のソレノイド毎に分配さ
れ、一方各ソレノイドコイル部からの２本の配線が個別
に端子台に接続される。
【０２０２】この場合、１４極の端子台にマニホールド
電磁弁側から１２本、プログラマブルロジックコントロ
ーラ側から７本（そのうち１本はコモン）、２４ＶＤＣ
電源から２本、計２１本の配線と、端子台内部でのジャ
ンパ配線６本、合計２７本もの配線が必要となる。
【０２０３】これに対して本実施の一形態に適用される
シリアル伝送バス直結のマニホールド電磁弁の場合は、
図２０に示したバスケーブル３９５、３９６とソレノイ
ド電源ケーブル３９７を、マニホールドベース３８０側
面に設けられた接続部３９８に接続するだけでよい。な
お、ソレノイド電源は、安全フォールバックのため、外
部接点回路などで切断する必要が生ずる場合もあり、本
実施の一形態では独立に供給する形としたが、バスケー
ブルの２４ＶＤＣ電源はバス分岐毎に電流１Ａの供給が
可能なため、安全フォールバックのためのソレノイド電
源分離の必要がない場合は、分岐内に複数のマニホール
ド電磁弁のソレノイド電源供給が可能である。
【０２０４】図２０の符号３９９は接続部３９８を始点
としたマニホールド内バスである。マニホールド内バス
３９９は、６芯フラットケーブルと複数の専用コネクタ
より構成され、６個のソレノイドコイルがソレノイドコ
イル部３８５、３８６、３９１、３９２、３９３、３９
４にコネクタ接続される。
【０２０５】図２１にマニホールド内バスを含むマニホ
ールド電磁弁内の配線図を示す。
【０２０６】符号４０２、４０３はホワードバスケーブ
ルを示し、符号４０６、４０７はバックワードバスケー
ブルを示し、符号３９８は図２０に示したマニホールド
電磁弁の接続部である。符号４６０はマニホールド内バ
スを示し、符号４３０〜４３７はソレノイドコイル部内
蔵プリント板を示し、符号４４０〜４４７はソレノイド
コイルを示す。
【０２０７】また、図２１におけるソレノイドコイル部
内蔵プリント板４３０〜４３７中の１つの内部結線を図
２２に示す。バス電源ケーブル４００、４０１、ホワー
ドバスケーブル４０２、４０３は、コネクタ４１６に接
続される。バス電源（２４ＶＤＣとＧＮＤ）ケーブル４
００、４０１は、バックワードバスコネクタ４１７の電
源ピンに接続されると同時に、ＧＮＤはマニホールド内
バス４６０のＧＮＤ線にも接続される。また、バス電源
は各ソレノドコイル部内蔵プリント板４３０〜４３７の
論理回路電源を発生させるためのＤＣ／ＤＣコンバータ
４１８の入力として、保護フューズを経由して供給され
る。ＤＣ／ＤＣコンバータ４１８の出力（ＶＣＣ）は、
論理回路電源としてマニホールド内バス４６０に接続さ
れる。ソレノイド電源は、マニホールド内バス４６０に
も接続される。同電源（Ｓｏｌ．２４Ｖ＋／−）は、マ
ニホールド内バス４６０に接続される。図２１の例で
は、外部安全インタロック用ブレーク接点４２１、４２
２も示してある。外部安全インタロック用ブレーク接点
４２１、４２２のいずれか一方でもブレークすれば、全
ソレノイドコイルの電源（Ｓｏｌ．２４Ｖ＋）が切断さ
れ、各電磁弁は制御装置の出力状態によらず安全側に動
作する。
【０２０８】ホワードバス入力は、終端／保護抵抗４２
３、マニホールド内バスコネクタ４２４、同バスケーブ
ルを経由して、最初のソレノイドコイル部内蔵プリント
板４３０に接続される。ソレノイドコイル部内蔵プリン
ト板４３０からのホワードバス出力信号はコネクタから
バスケーブルを経由して次のソレノイドプリント板４３
１のホワードバス入力として供給される。以下同様に各
プリント板を経由して、最終的には終端／保護抵抗４２
５、バスコネクタ４１７を経由して次段のユニットへの
ホワードバス信号線として供給される。バックワードバ
ス信号は、ホワードバス信号と逆向きに供給される。
【０２０９】ソレノイドプリント板４３０〜４３７をソ
レノイドコイル部内蔵プリント板４３０を例として以下
説明する。ソレノイドコイル部内蔵プリント板４３０の
コネクタには、論理回路電源（ＶＣＣ、ＧＮＤ）、ソレ
ノイド電源（Ｓｏｌ．＋２４Ｖ／−２４Ｖ）、ホワード
バス入力（FWDIN ）／出力（FWDOUT）、バックロードバ
ス入力（BWDIN ）／出力（BWDOUT）の合計８本が接続さ
れる。論理回路電源は電源ノイズ除去用ＥＭＩフィルタ
を経由して、スレーブチップ４５５に供給される。Ｓｏ
ｌ. ＋２４Ｖは逆流防護ダイオードを経由し、プリント
板近傍のソレノイドコイル４４０に接続されると同時
に、ソレノイドコイル４４０の逆起電力吸収ダイオード
４５１、抵抗経由コイル駆動ＬＥＤ表示灯４５２に接続
される。Ｓｏｌ．−２４Ｖは、並列低抵抗（１０Ω）４
５３、４５４を経由してＧＮＤに接続される。ホワード
バスおよびバックワードバス入力／出力信号は、スレー
ブチップ４５５の対応ピンにそれぞれ供給される。本ス
レーブチップ４５５は設定ピンによりビット出力１点に
指定されており、対応する１つの入出力ピンの７４ＨＣ
バスドライバ出力は抵抗内蔵トランジスタ４５６のベー
スに供給される。トランジスタ４５６のコレクタは、プ
リント板近傍のソレノイドコイルの一側に供給される。
スレーブチップ４５５のステータス出力は、ステータス
ＬＥＤ表示灯４５７に供給される。
【０２１０】以上の構成によりバス経由のビット出力が
スレーブチップ４５５で受信され、ソレノイドコイル４
４０はこの受信値にしたがいオン／オフする。オンの場
合は、ＬＥＤ表示灯４５２が点灯する。また、スレーブ
チップ４５５が駆動するステータスＬＥＤ表示灯４５７
は、その点滅状態で動作の正常／異常を表示する。
【０２１１】従来からの個別配線を行うマニホールド電
磁弁の場合も、ソレノイドコイル部には、逆起電力吸収
ダイオード、コイル駆動ＬＥＤ表示灯、逆接続防護ダイ
オードを実装するためのプリント板が必須である。
【０２１２】この実施の一形態の場合、スレーブチップ
４５５をベアチップのままチップオンボード実装し、他
の電子部品を小型表面実装部品とすれば、狭い面積のソ
レノイドプリント板に充分実装可能である。また、マニ
ホールド内バス４６０も、専用コネクタを正規バスと同
様な一括貫通圧接式接続方式を採用し、角穴を設けてバ
ス信号線を角刃挿入で切断できる構造とすれば、パーソ
ナルコンピュータ制御の専用自動化機械により、ソレノ
イドコイル部の物理的配置に合わせたコネクタ間隔を持
つマニホールド内バスケーブルアセンブリを高い効率、
かつ低コストで量産することができる。
【０２１３】前記した本実施の一形態では、２値センサ
自体は標準の３線式または２線式のものを使用し、セン
サユニットにこれを接続する形式であったが、スレーブ
チップをセンサ自体に内蔵させ、バスケーブルをセンサ
に直接接続する形態も可能である。また、制御用電磁リ
レーの中にスレーブチップを組み込み、バスケーブルを
直接接続して動作させるなど、スレーブチップの小型、
低コストを生かした様々な使用方法が可能である。この
ような場合、通常、ビット入力１点かビット出力１点し
か使用しないが、近年、ディスクリート制御用センサ／
アクチュエータにおいても、自己診断機能の充実が進め
られている。このような場合スレーブチップは入出力併
せて最大４点までの組み合わせの指定が可能であって、
自在に対応できる。また、多数、例えば１６個の電磁リ
レーを組み込んだユニットの場合でも、スレーブチップ
を４点出力に指定して４個を使用することで対応するこ
ともできる。
【０２１４】次に、本発明の実施の一形態にかかる調歩
同期式データ伝送方法に適用されるビットフレーム構成
について説明する。
【０２１５】本実施の一形態の分散シリアル伝送バスに
おいては、従来から幅広い分野で使用されてきた調歩同
期式データ伝送方法を変形して使用する。本実施の一形
態の分散シリアル伝送方式におけるビットフレーム構成
を図２４に示す。図２４（ａ）〜（ｅ）は、基本構成を
示す。ビットフレームは、下記で構成される。
【０２１６】スタートビット（ＳＴＲ）は、１ビットで
あり、必ず論理１（高レベル）である。データビット１
（ｄ１）は、１ビットであり、論理０または論理１（低
レベルまたは高レベル）である。データビット２（ｄ
２）は、１ビットであり、論理０または論理１（低レベ
ルまたは高レベル）である。ストップビット（ＳＴＰ）
は、１ビットであり、必ず論理０（低レベル）である。
【０２１７】一般の調歩同期式データ伝送方法では、デ
ータビット数が７乃至８であり、さらに１パリティビッ
トで、合計８または９ビットであるのに対し、本実施の
一形態では４ビットである点が異なる。以下、このシリ
アル伝送方式ビットフレームを伝送単位とも呼ぶ。１つ
の伝送単位をデータビットの組み合わせで、図２３に示
すようにコーディングする。
【０２１８】図２４（ａ）は、伝送単位バス信号波形の
一般形を示し、図２４（ｂ）は伝送単位受信時のスター
トビット立ち上がりからの各ビットタイムのストローブ
発生タイミングパルス（ＴＭＧ１／３／５／７）および
伝送単位タイムアウト検知のためのタイミングパルス
（ＴＭＧ９）を示す。図２４（ｃ）は、送信バス信号を
成形するための伝送エッジタイミング（ＴＮＧ２／４／
６）を示す。
【０２１９】図２４（ｄ）に図２３の各コードの波形を
順にならべたものを示す。図２４（ｅ）は２伝送単位以
上の低レベル継続を、バスアイドルと定義することを示
す。
【０２２０】図２４（ｆ）および（ｇ）は、前記伝送単
位タイムアウト検知例の波形を示す。伝送単位タイムア
ウト検知は、タイミングパルスＴＭＧ７からタイミング
パルスＴＭＧ９の間に、次伝送単位スタートビット立ち
上がりを監視し、立ち上がりがなければタイミングパル
スＴＭＧ９で伝送単位タイムアウトエラーとする。各タ
イミングパルスを図２５に示す。
【０２２１】本実施の一形態におけるシリアル伝送方式
では、前記ビットタイムとして５００ｎｓを採用してい
る。すなわち、ベアラ速度を２Ｍｂｐｓとしている。こ
れは安価なＣＭＯＳロジックプロセスで製造するスレー
ブチップで簡便に実現できるトランシーバとして、７４
ＨＧバスドライバとシュミットトリガゲートを使用し
て、ノード間最大距離１０ｍを、安価なフラットケーブ
ルを伝送媒体として使用する条件で、ベースバンド伝送
の場合も安定に伝送できるビットレートであるからであ
る。
【０２２２】また伝送単位をコーディングしたのは、高
信頼性伝送を実現するためである。すなわち、データビ
ット１とデータビット２の１ビット誤りを仮定すると、
論理（Ｌ０）か論理（ＬＩ）は必ずヌル（ＮＬ）かマー
ク（ＭＫ）になり、後記するように多くの場合、スレー
ブチップでのメッセージフレームエラー検知が可能であ
り、さらにゲートウエイバックワードメッセージフレー
ム検査において、誤りを１００％検知できる。また、マ
ーク（ＭＫ）における１ビット誤りを仮定すると、マー
ク（ＭＫ）はメッセージフレームの複数の特定位置にの
み必ず存在することが規定されており、スレーブチップ
およびゲートウエイにて誤りを１００％検知できる。ヌ
ル（ＮＬ）については、１ビット誤りは論理値０か１に
変わるが、後記するようにメッセージフレームフォーマ
ットにおいて、フィールドが論理値連続からヌル（Ｎ
Ｌ）連続になるように定められており、このチェックを
スレーブチップが行うので、スレーブチップが誤りを見
逃すのは、例えば１２８点出力／１２８点入力の場合で
メッセージフレームの伝送単位数７７７（図１４の１２
８点入／出力時の小計参照）のうち２箇所のみと確率が
低く、さらにゲートウエイでは１００％誤り検知ができ
る。後記するように、少なくともゲートウエイで伝送誤
りが検知できれば、スレーブチップのビット出力を前回
正常伝送時の出力値のまま保持させることが可能であ
り、またゲートウエイから上位制御機器へのビット入力
伝送値についても、前回正常伝送時の値のまま保持が可
能である。
【０２２３】すなわち１ビット誤りを仮定した場合、誤
り入力と誤り出力を１００％防護できる。ベアラ速度２
Ｍｂｐｓに比較して、調歩同期式データ伝送方法でデー
タビット２ビットにコーディングすることにより、実効
データ伝送速度が５００ｋｂｐｓ弱に低下するという不
利益はあるが、工業用シリアル伝送バスにおいて要求さ
れる高い水準を超えた高信頼性伝送を、少ない論理回路
規模で実現できるという大きな効果が得られる。
【０２２４】次に、本発明の実施の一形態にかかる調歩
同期式データ伝送方法に適用される内蔵クロック回路に
ついて説明する。
【０２２５】スレーブチップにおいても外付けの発振子
やコンデンサ、抵抗を不要とし、低コストと実装面積低
減実現のために、クロック発振回路３０３（図１７参
照）をチップ内蔵とする。ＣＭＯＳロジック製造プロセ
スで可能なクロック発振回路としては、拡散抵抗の抵抗
値を精度よく作るのは不可能である。また、２個の拡散
抵抗の抵抗比は比較的精度を出せることを利用した特殊
ＣＲ発振回路を組み込むなどの方法も可能ではあるが、
これらの方法では製造歩留まりを悪化させる要因とな
り、またチップ面積も大きく、コスト面で不利である。
【０２２６】本実施の一形態では、公知の奇数段のイン
バータゲート回路４７０−１〜４７０−２５をリング状
に接続して発振させるリングオシレータ方式の内蔵クロ
ック回路を採用する。図２６に、リングオシレータ方式
の内蔵クロック回路の構成図を示す。図２６中、符号４
７０−１〜４７０−２５が奇数段のインバータゲートを
リング状に接続したリングオシレータである。インバー
タゲート回路４７０−１〜４７０−２５からなるリング
はオシレータの出力をＤフリップフロップ４７１にクロ
ックパルスとして供給し、Ｄフリップフロップ４７１の
反転Ｑ出力をＤフリップフロップ４７１のＤ入力に供給
して、リングオシレータの発振でデユーティ５０％のク
ロックパルスを発生するダウンカウンタを形成し、Ｄフ
リップフロップ４７１のＱ出力を正相クロックドライバ
としてのインバータ４７２に供給し、Ｄフリップフロッ
プ４７１の反転Ｑ出力は逆相クロックドライバとしての
インバータ４７３に供給し、インバータ４７２の出力は
インバータ４７４−１〜４７４−４に供給し、インバー
タ４７４−１〜４７４−４をロック負荷近傍に分散配置
して、クロックドライバとしてクロックパルスを出力さ
せる。同様にインバータ４７３の出力はインバータ４７
４−５に供給して、クロックドライバとしてクロックパ
ルスを出力させる。リングオシレータの発振周波数は、
下記の式で与えられる。
【０２２７】fosc（typ ）＝１０００／（tyd （typ ）
・２na） ここで、foscはリングオシレータの発振周波数（ＭＨ
ｚ）、tpd （typ ）はインバータの平均伝搬遅延時間
（ns）、ｎａはリング接続されたインバータの段数（奇
数）である。
【０２２８】いま、tpd （typ ）＝０．３１ｎｓ、ｎａ
＝２５とすると、fosc（typ ）＝６４．５ＭＨｚとな
る。
【０２２９】したがって、２分周後の内蔵クロック周波
数は、基本的に３２ＭＨｚとなる。製造プロセスのばら
つき、電源電圧変動、温度変動、経時変化などを考慮す
ると、最悪下記となって、最低周波数と最大周波数の比
は１：３．１２５となる。
【０２３０】 ｆ CHIPCLK （min.）＝１６ＭＨｚ ｆ CHIPCLK （typ.）＝３２ＭＨｚ ｆ CHIPCLK （max.）＝５０ＭＨｚ 次に、本発明の実施の一形態にかかる調歩同期式データ
伝送方法に適用されるタイミングパルス発生の原理につ
いて説明する。
【０２３１】上記のような大幅な周波数範囲のクロック
発振回路３０３を使用して、調歩同期式データ伝送方法
で伝送単位を再生中継するには、たとえば通常の調歩同
期式データ伝送に比べて、ビットフレーム長が短い伝送
単位においても簡単ではない。
【０２３２】図２７（ａ）は、本発明の実施の一形態に
かかる調歩同期式データ伝送方法において説明した方式
で特定の伝送単位でのボーレート発生を行った場合、タ
イミングパルスＴＭＧ７（ストップビット、受信ストロ
ーブの発生タイミングの誤差が最大となるタイミング）
の正規時間位置からの誤差を縦軸に、横軸に周波数をと
ってグラフ化したものである。ベアラ速度２Ｍｐｂｓの
１６倍の１６ＭＨｚを最低周波数とし、最大周波数は５
０ＭＨｚとして計算した。
【０２３３】図２７（ａ）において上下の一点鎖線は、
隣接の波形生成用タイミングパルス（ＴＭＧ６、ＴＭＧ
８＝次伝送単位最初の立ち上がり）の時間位置であり、
破線は、図３に示す下位８ビットカウンタ１０６−２の
カウンタ値を切り捨てた場合と同様の誤差を示す。この
場合、１９．９ＭＨｚにおいて誤差は３４３ｎｓ（ａ
点）となり、次伝送単位立ち上がりに食い込み、誤り動
作が避けられないことが判る。
【０２３４】図２７（ａ）の実線のグラフは、精度を高
めるために、カウンタ値を丸めた四捨五入の場合の計算
値を示す。１７．９ＭＨｚにおいて誤差は１８５．２ｎ
ｓ（ｂ点）、１８０ＭＨｚにおいて誤差は１９４．４ｎ
ｓ（ｃ点）であり、隣接タイミングと交わることはなく
改善されている。
【０２３５】図２７（ｂ）は、丸めを行った場合のタイ
ミングパルスＴＭＧ７を実線で示し、タイミングパルス
ＴＭＧ６を破線で示す。例えば前段のスレーブチップが
類似の誤差を持つＴＭＧ６、１８ＭＨｚにおける誤差
１．６６６ｎｓ（ｂ点）を使用して送信し、これをタイ
ミングパルスＴＭＧ７、１７．９ＭＨｚにおける誤差
１．５６４ｎｓ（ａ点）でストロービングするので、誤
り動作は避けられない。
【０２３６】このようなクロック精度不足が生じるの
は、本発明の実施の一形態にかかる調歩同期式データ伝
送方法の場合（図３参照）に比べ、ビットフレーム長が
１０ビットに対してこの場合はビットフレーム長が４ビ
ットと半分以下であり計測する時間長が短いことと、ボ
ーレートと計測クロック（最小値）の比が２．０８３対
８と少ないことにある。特に後者の影響が支配的であ
る。精度向上の方法としては、クロック発振回路３０３
の発振周波数を高めるのが最も簡単であるが、すでに同
クロックパルスの最大値が５０ＭＨｚ（リングオシレー
タ周波数で１００ＭＨｚ）と高いため、２倍にするにも
困難を伴う。
【０２３７】このような技術的課題を解決するべく、タ
イミングパルスＴＭＧ１〜９ＴＭＧのタイミングパルス
発生のために次の演算アルゴリズムを導入する。
【０２３８】すなわち、Ｔｕを伝送単位時間幅＝２μ
ｓ、ｎｃを時間計測カウンタの計数値としたとき、ｆ
CHIPCLK （min.）＝１６ＭＨｚのとき、時間計測カウン
タの計数値ｎｃ＝３２とし、ｆ CHIPCLK （typ.）＝３
２ＭＨｚのとき、時間計測カウンタの計数値ｎｃ＝６４
とし、ｆ CHIPCLK （max.）＝５０ＭＨｚのとき、時間
計測カウンタの計数値ｎｃ＝１００とする。
【０２３９】以上のアルゴリズムから、時間計測カウン
タは、クロック発振回路３０３で駆動される７ビットア
ップカウンタで構成できる。例えばクロック発振回路３
０３の発振周波数が１６．９ＭＨｚのとき、クロック周
期は５９．１７ｎｓであるから、伝送単位時間幅２μｓ
の期間をクロック周期５９．１７ｎｓで計数したときの
カウント数ｎｃは、カウント数ｎｃ＝２．０００ｎｓ／
５９．１７ｎｓ＝３３．８となるはずである。
【０２４０】しかし、時間計測カウンタは小数点以下は
計数できず、切り捨てになるので時間計測カウンタの計
数値ｎｃはｎｃ＝３３である。
【０２４１】また、例えばストローブタイミングパルス
ＴＭＧ５を例にみれば、伝送単位時間幅２μｓを５／８
分割したときのカウント値ｎｃは、 （ｎｃ／８）・５＝（３３／８）・５＝２０．６２５ であるが、そのままでは同様に切り捨てされて、時間計
測カウンタの計数値ｎは２０となるので、 （ｎｃ／８）・５＝（ｎｃ／２）＋（ｎｃ／８） と変形し、さらに切り捨て誤差が増大することを防止す
るため、 （ｎｃ／８）・５＝（ｎｃ／２）＋（ｎｃ／８） ≒（ｎｃ／２ROUND ５：０）＋（ｎｃ／８ROUND ３：０） とする。
【０２４２】ここで（ｎｃ／２ROUND ５：０）の意味
は、時間計測カウンタの上位６ビットに最下位ビットの
丸めを行った結果を示す。また、（ｎｃ／８ROUND ３：
０）は、同様に時間計測カウンタの上位４ビットに下位
３ビットの丸めを行った結果を示す。したがって、１
６．９ＭＨｚ時には、図２８に示す如くになる。
【０２４３】したがって、 （ｎｃ／８）・５＝（ｎｃ／２）＋（ｎｃ／８） ≒ｎｃ／（２ROUND ５：０）＋ｎｃ／（８ROUND ３：０） ≒１７＋４＝２１ となる。
【０２４４】各タイミングの計算は次の図２９に示す如
くとする。
【０２４５】図２９および図３０に示す３種の時間計測
カウンタのカウント値４、８、１７の丸め演算を行い、
その組み合わせで全てのタイミング発生が可能なことが
判る。
【０２４６】前記演算アルゴリズムを適用すれば、避け
られない丸め誤差を除き、７ビット精度でタイミングパ
ルスＴＭＧ１〜ＴＭＧ９のエッジを生成できる。本アル
ゴリズムの利点は、後記するように、多大の論理ゲート
数を必要とする乗除算器や加減算器などを使わずに、複
数カウンタを将棋倒し式に動作させることにより、７ビ
ット精度を実現できる点にある。
【０２４７】次に再生中継動作について説明する。
【０２４８】本実施の一形態における分散シリアル伝送
バスでは、リングトポロジを採用し、しかもリングバス
に固有のリング状配線が必須という強い配線上の制約を
ユーザに課することを回避し、最大８系統までのバス分
岐配線を芋蔓式（デイジーチェーン）に配線するという
リニアトポロジと同等の配線制約に留めているため、ス
レーブチップにホワードバスおよびバックワードバスの
再生中継回路を設けている。従って、１２８点出力／１
２８点入力の場合で最大５１２回、２５６点出力／２５
６点入力の場合で最大１０２４回の再生中継が必要とな
る。
【０２４９】再生中継にあたっては、図３１に示した調
歩同期式通信ビットフレーム構成から、再生中継動作を
下記とするべきことは、自明である。
【０２５０】１つの受信伝送単位ビット構成はタイミン
グパルスＴＭＧ７で判明する。続く伝送単位のスタート
ビットの立ち上がりは、タイミングパルスＴＭＧ７〜Ｔ
ＭＧ９の間に存在すれば正常である。ＴＭＧ９までに立
ち上がりがない場合は、上記した受信ビット伝送単位構
成は誤りの可能性を持つ。従って、続く正常な伝送単位
のスタートビット立ち上がり受信以降で初めて前伝送単
位の受信が正常に行われたことが確定する。このため、
チップから次段のチップに送出するバス出力は、１伝送
単位の遅延を持たざるを得ない。
【０２５１】以降は、再生中継１回ごとに、１伝送単位
の遅延を行うものとして説明する。
【０２５２】図３１に説明の単純化のため、４個の再生
中継のみを行うスレーブチップ１ａ〜４ａのバス配線を
示し、図３２に各チップのホワードバスおよびバックワ
ードバスの入力および出力波形例を示す。各スレーブチ
ップ１ａ〜４ａは、安定に動作させるために内蔵クロッ
クによる同期式論理回路で構成する必要があり、一方、
各スレーブチップ１ａ〜４ａのクロック発振回路３０３
の発振周波数も位相もバラバラである。
【０２５３】このため、クロック発振回路３０３の発振
出力に非同期なバス入力を、単純にクロック発振回路３
０３の発振出力に同期した同期化信号に変換し、前記演
算アルゴリズムを使用した伝送単位ビット構成を判定
し、判定結果に基づき次伝送単位で所定のタイミングで
波形成形してバス出力したとしても、多数の中継段数を
経由するうちに、伝送単位時間幅の変動幅が累積的に増
大して安定した伝送が設計上保証できなくなる。
【０２５４】この困難を解決するため、図３２に示すよ
うに、メッセージフレームにおいてビット入出力情報伝
送を載せ終わったあとに、ダミー情報として保証すべき
再生中継段数分の伝送単位を付加する方法を導入する。
スレーブチップは、各伝送単位の遅延再生中継に当たっ
て、次伝送単位の最初の立ち上がり（スタートビット立
ち上がり）エッジを利用して、バス出力伝送単位の最初
の立ち上がりエッジを生成するものとする。当然１回の
再生中継毎に、メッセージフレーム末尾の伝送単位につ
いては、基準とすべき次伝送単位が存在しないので再生
中継不能であり、結果としてメッセージフレーム末尾が
抹消され、１伝送単位短くなって次スレーブチップに送
出される。
【０２５５】しかしながら、前記再生中継段数分のダミ
ー伝送単位の付与により、重要なビット入出力情報部分
は、ゲートウエイバックワードバスに戻ることが保証さ
れる。図３２（ａ）〜（ｉ）に示す波形は、この様子を
示している。図３２中、フレーム先頭部ＭＫで挟まれた
４伝送単位が、ビット入出力情報である。フレーム伝搬
の様子を略号で表現すると、図３３の如くになる。な
お、略号は列表示で示してあり、例えば、１列はＮＬ
（ヌル）を示している。他の列も同様である。後記する
図４８〜図１１１の場合も同様である。
【０２５６】実際の回路では、伝送単位の最初の立ち上
がりは、各スレーブチップ内部回路の１回の再生中継当
たりの伝搬遅延（例えば５ｎｓ／チップ）やバス配線で
の伝搬遅延（６ｎｓ／ｍ）があり、２５６点出力／２５
６点入力でバス配線総長最大（２００ｍ）の場合、 （５ｎｓ）・（１０２４）＋（６ｎｓ）・（２００）＝
６．３２μs の総遅延となる。
【０２５７】この遅延自体は問題にならないが、遅延時
間のジッタが伝送単位時間幅の揺らぎとして現れる。し
かしながらこのジッタは正規分布しており、多段の再生
中継後も同一分布となるので、調歩同期式通信が持つ受
信マージンから見て問題にならない。すなわち、再生中
継１段当たりのチップおよび配線によるジッタの分散σ
＝５ｎs とし、１０２４段再生中継しても同一確率分布
の積は同一で分散は変わらない。後記するように、前記
演算アルゴリズムによれば、最悪送受信マージンは１０
０ｎｓ以上が確保されるので、前記ジッタによる誤り受
信の確率は２０σとなり、実用上全く問題にならない低
いレベルとなる。
【０２５８】図３４にバス入力からバス出力の部分の論
理回路を示し、図３５に図３４の論理回路のタイムチャ
ートを示す。図３４に示した符号Ｇ１はシュミットトリ
ガゲートを使用したバスレシーバ、符号Ｇ２はバスレシ
ーバＧ１の出力を入力とするＮＡＮＤゲート、符号Ｑ１
と符号Ｑ２はクロックと非同期信号であるバス入力ASFW
DBUSINH をクロック同期信号に変換するための２個のＤ
フリップフロップ（Ｆ／Ｆ）、符号Ｑ３はＮＡＮＤゲー
トをたすきがけしたＲ／Ｓ（セット／リセット）Ｆ／
Ｆ、符号Ｇ４はバスドライバである。
【０２５９】バス入力はバスレシーバＧ１で受信され、
バスレシーバＧ１の出力はクロック発振回路３０３の出
力の逆相クロックCHIPCLKLで駆動されるＤＦ／ＦのＱ１
のデータ入力とされる。ＤＦ／ＦＱ１のＱ出力は、クロ
ック発振回路３０３の出力の正相クロックCHIPCLKHで駆
動されるＤＦ／ＦＱ２のデータ入力とされる。一方、Ｎ
ＡＮＤゲートＧ２のもう一方の入力は、タイミングパル
スＴＭＧ７からＴＭＧ１の間真となる信号である。Ｒ／
ＳＦ／ＦＱ３のセット／リセット側に接続されている信
号は、下記の如くである。
【０２６０】セット側のDAT2HIGHL は、バス出力のデー
タ２を高レベルにする場合に低レベルとする制御信号で
あり、印加タイミングはタイミングパルスＴＭＧ４のタ
イミングである。
【０２６１】リセツト側のDAT1LOWLは、バス出力のデー
タ１を低レベルにする場合に低レベルとする制御信号で
あり、印加タイミングはタイミングパルスＴＭＧ２のタ
イミングである。
【０２６２】リセット側のDAT2LOWLは、バス出力のデー
タ１を低レベルにする場合に低レベルとする制御信号で
あり、印加タイミングはタイミングパルスＴＭＧ２のタ
イミングである。
【０２６３】STPBLOWLは、ストップビットを低レベルに
する場合に低レベルとする制御信号であり、印加タイミ
ングはタイミングパルスＴＭＧ６のタイミングである。
【０２６４】図３５において、バス入力ASFWDBUSINH が
伝送単位の最初の立ち上がりで低レベルから高レベルに
変化すると、ＮＡＮＤゲートＧ２の出力が低レベルにな
り、Ｒ／ＳＦ／ＦＱ３がセットされ、バス出力が低レベ
ルから高レベルに変化する。また、ＤＦ／ＦＱ１がセッ
トされ、続いてＤＦ／ＦＱ２もセットされる。ＤＦ／Ｆ
のＱ２出力FWDBUSINH がクロック発振回路３０３の発振
出力に同期したバス入力信号であり、以降のタイミング
発生回路などチップ内部動作は、この信号を基準に行
う。
【０２６５】図３５では、１つ前の受信伝送単位がＬ０
で、現在の受信伝送単位がＮＬの場合の動作を示す。従
って、FWDBUSの立ち上がり以降、前伝送単位Ｌ０の正常
受信を確認し、タイミングパルスＴＭＧ２でDAT1LOWL
を、タイミングパルスＴＭＧ４でDAT2HIGHL を、タイミ
ングパルスＴＭＧ６でSTPBLOWLを発生させれば、バス出
力ASFWDBUSOUTHは図３５のように１０１０のパターンに
なり、Ｌ０が遅延再生中継される。
【０２６６】クロック発振回路３０３の発振出力に非同
期のバス入力を同期化するためには、ＤＦ／ＦＱ１、Ｄ
Ｆ／ＦＱ２は必須である。図３５において、バス入力AS
FWDBUSINH の立ち上がりと立ち下がりとの間がハッチン
グされているのは、ＤＦ／ＦＱ１による同期化には、１
クロック幅のズレが発生するので、その幅を示したもの
である。図３５のバス出力ASFWDBUSOUTHの立ち上がり
も、当然バス入力波形のズレをそのまま反映する。従っ
て、クロック発振回路３０３の発振出力の正相同期信号
であるCHIPCLKHから見ると、バス出力伝送単位の最初の
立ち上がりは、最小０．５クロック前から最大１．５ク
ロック前の範囲でばらつくことになる。
【０２６７】次に、前記タイミング発生原理と再生中継
方法とに基づくタイミング発生回路の構成例を図３７に
示す。このタイミング発生回路は、図３６に示す同期ア
ップカウンタ群から構成される。
【０２６８】図３７における最上部の時間計測カウンタ
４８１は、メッセージフレームの最初の伝送単位（ＮＬ
に規定）の最初の立ち上がりエッジから、 次伝送単位の
最初の立ち上がりエッジまでの間、クロック発振回路３
０３の発振出力でアップカウントさせる。クロック発振
回路３０３の発振出力（CLK ）のクロック周波数が１
６．９ＭＨｚの場合、３３カウントする。続く丸めカウ
ンタ４８２、４８３、４８４に、時間計測カウンタ４８
１の計数値のＭＳＢ〜４ビット／ＭＳＢ〜５ビット／Ｍ
ＳＢ〜６ビットを最初のクロックでロードし、続くクロ
ックで時間計測カウンタ４８１の下位３ビット目／２ビ
ット目／１ビット目の値がそれぞれ論理１の場合にのみ
カウントアップさせることにより、時間計測カウンタ４
８１の下位３ビット目、２ビット目、１ビット目からの
丸め値が各別に丸めカウンタ４８２、４８３、４８４に
演算される。
【０２６９】図３７のカウンタ４８５〜４９２は、タイ
ミングパルスＴＭＧ１〜ＴＭＧ９を、丸めカウンタ値を
使用して発生させる。タイミングパルスＴＭＧ１〜ＴＭ
Ｇ９の発生は、図３８に示すように、前記演算アルゴリ
ズムに忠実に最初に（ｎｃ／８）・１CNTR３：０カウン
タ（以下、タイミングカウンタと記す）４８５、（ｎｃ
／８）・２CNTR４：０カウンタ（以下、タイミングカウ
ンタと記す）４８６、（ｎｃ／８）・５CNTR５：０カウ
ンタ（以下、タイミングカウンタと記す）４８８を同時
に動作させ、以下、図３８に示すように将棋倒し式に残
りのカウンタ４８９、４９０、４９１、４９２を動作さ
せる。８個のタイミングカウンタ４８５〜４９２の初期
値は、演算アルゴリズムに従い、３個の丸めカウンタ４
８２、４８３、４８４のカウンタ値を下記のように丸め
値が演算された次のクロックで図３７に示すようにロー
ドしておく（図３７の丸めカウンタの接続を参照）。
【０２７０】タイミングカウンタ４８５には丸めカウン
タ４８２の計数値の１の補数（＝各ビット論理反転値）
がロードされ、タイミングカウンタ４８６には丸めカウ
ンタ４８３の計数値の１の補数がロードされ、タイミン
グカウンタ４８７には丸めカウンタ４８２の計数値の１
の補数がロードされ、タイミングカウンタ４８８には丸
めカウンタ４８４の計数値の１の補数がロードされ、タ
イミングカウンタ４８９には丸めカウンタ４８２の計数
値の１の補数がロードされ、タイミングカウンタ４９０
には丸めカウンタ４８３の計数値の１の補数がロードさ
れ、タイミングカウンタ４９１には丸めカウンタ４８２
の計数値の１の補数がロードされ、タイミングカウンタ
４９２には丸めカウンタ４８３の計数値の１の補数がロ
ードされる。
【０２７１】前記の非同期バス入力の同期化回路の遅れ
で、バス入力に対し内部クロック同期は０．５〜１．５
クロックの遅れを生じる。また、前記丸めカウンタ４８
２〜４８４の計数値のロードのため１クロック時間を必
要とする。両者併せて、最初の３個のタイミングカウン
タ４８５〜４８７のカウントアップ開始までに、バス入
力に対し１．５〜２．５クロック遅延が発生する。この
遅延を平均化して補正するには、最初の３個のタイミン
グカウンタ４８５〜４８７のカウントアップ条件を他の
カウンタのようなフルカウント（全てのビットが論理
１）でなく、外付けのデコーダ４９３、４９４、４９５
で（フルカウント−２）を検知するようにする（図３７
参照）。この構成で、ＴＭＧ１〜ＴＭＧ９信号の時間誤
差は、〔±（丸め誤差）±（０．５クロック）〕以内に
収まることになる。
【０２７２】クロック周波数が１６．９ＭＨｚの場合の
各カウンタのタイムチャートを図３９に示す。図３９
（ａ）は、（FORWARD BUS INPUT ASFWD BUS INH ）を示
し、メッセージフレームの最初の伝送単位をＮＬ、続く
伝送単位をＭＫとする。
【０２７３】図３９（ｂ）は、図３４、図３５のチップ
クロックCHIPCLKHを示し、図３９（ｃ）は、図３４、図
３５の同期化されたFWDBUSINH を示し、図３９（ｄ）
は、図３４、図３５のENBASLHEDGH を示している。時間
計測カウンタ４８１は図３９（ｅ）に示す如く、最初の
伝送単位の立ち上がりから時間計測カウンタ４８１のカ
ウントアップを開始し、続く伝送単位の立ち上がりでカ
ウントを停止する。この停止により時間計測カウンタ４
８１の計数値は、３３になる。２番目の伝送単位の最初
の立ち上がりのクロックに同期した図３９（ｆ）に示す
ロード信号で３個の丸めカウンタ４８２〜４８４に時間
計測カウンタ４８１のＭＳＢ〜上位３ビット／ＭＳＢ〜
４ビット／ＭＳＢ〜５ビットをロードし、図３９（ｇ）
に示した次のクロックで丸めを行う。丸め後の各カウン
タ４８２〜４８４の計数値は、４、８、１７となる（図
３９（ｈ）〜（ｊ）参照）。次クロックのタイミング
（図３９（ｋ）参照）で、丸め値を８個のタイミングカ
ウンタ４８５〜４９２にロードし、以降のクロックでタ
イミングカウンタ４８５、４８６、４８８のカウントを
開始させる。図３９（ｌ）〜（ｏ）にタイミングカウン
タ４８５、タイミングパルスＴＭＧ１、タイミングカウ
ンタ４８６、タイミングパルスＴＭＧ２の計数値および
タイミングを示す。
【０２７４】図４０、図４１にｎｃ＝３３の場合の８個
のタイミングカウンタ４８５〜４９２のカウントの様子
を示す。タイミングカウンタ４８５〜４９２は、続く伝
送単位の最初の立ち上がりから２番目のクロック時にク
リアし、２番目の伝送単位の最初の立ち上がり時と同じ
く、３番目のクロックで丸め値を繰り返しロードし、４
番目のクロック以降３個のタイミングカウンタ４８５、
４８６、４８８のカウントを開始させる。
【０２７５】このようにして、メッセージフレーム末尾
まで、１番目の伝送単位での計数値から演算した値を使
用して、伝送単位毎のタイミング発生を繰り返し行う。
正常な受信動作の場合、タイミングカウンタ４９２はフ
ルカウント前に次の伝送単位立ち上がりの２番目クロッ
クでクリアされるので、タイミングパルスＴＭＧ９は発
生しない。逆にタイミングパルスＴＭＧ９が発生した
ら、伝送単位タイムアウトエラーである。
【０２７６】図４２に、本回路で送信、受信を行った場
合の伝送単位の最初の立ち上がりからの時間位置をクロ
ック周波数を横軸にしてグラフ化したものを示す。破線
は＋０．５クロックの場合を、実線は−０．５クロック
の場合を示す。タイミングパルスＴＭＧ１〜ＴＭＧ７の
各グラフの間の空白が送受信マージンとなるが、最悪値
はタイミングパルスＴＭＧ６とタイミングパルスＴＭＧ
７の間で発生し、１０５．４ｎｓである。
【０２７７】次に、伝送単位誤り検出について説明す
る。
【０２７８】ホワードバス入力およびバックワードバス
入力の個々の伝送単位受信において、メッセージフレー
ムの最初の伝送単位を除く全ての伝送単位毎に、以下に
述べる伝送誤り検出を実施する。図４３に示すように、
正常な１伝送単位におけるエッジは、続く伝送単位の先
頭の立ち上がりエッジを含めて図４３の右端側に示した
数になる。このエッジ数の性質を伝送誤りの検出に利用
する。すなわち、スタートビットの立ち上がりエッジか
ら時間計測カウンタ４８１の計数値ｎｃに基づくサンプ
リングの他に、１伝送単位時間に渡る立ち上がりエッジ
と立ち下がりエッジをカウントし、サンプリングによる
判別と照合して伝送誤りを検知する。ビットタイム中央
でのサンプリングと、立ち上がりおよび立ち下がりエッ
ジカウントは、個々の伝送単位での誤り検知を万全とす
るために、１伝送単位期間の全時間に渡ってのエッジ数
で判定する必要がある。このためには、連続した伝送単
位列を切れ目なく監視する必要がある。従って、エッジ
カウンタをも含め２セットの判定回路を交互に動作させ
る必要がある。立ち上がりエッジカウンタおよび立ち下
がりエッジカウンタは３ビットとし、さらにカウント値
７以上の場合はカウント値７に固定されるようにする。
エッジカウンタのカウントイネーブルは図４３に図示す
ように、下記にて行う。
【０２７９】立ち上がりエッジカウントは、前伝送単位
の（ｎｃ／８）・７から続く伝送単位の（ｎｃ／８）・
１までの間行う。
【０２８０】立ち下がりエッジカウントは、スタートビ
ットの立ち上がりから続く伝送単位のスタートビットの
立ち上がりまでの間行う。
【０２８１】具体的には、正常伝送か誤り伝送かの判定
は、伝送単位受信完了後、図４４に示す真理値表により
判定する。
【０２８２】サンプリング判定とエッジカウント数の組
み合わせが正規のもの以外は、全て誤り伝送とし、“伝
送単位誤り" と名付けて、検出後の１伝送単位遅延して
送出するホワードバスおよびバックワードバス出力は、
以降のメッセージフレーム末尾まで、全てＮＬに固定す
る。
【０２８３】図４５は、正常受信の場合と、誤り伝送の
場合の例を示す。図４５の（ａ）の場合は正常受信で、
サンプリング値での判定（マーク）と立ち上がりと立ち
下がりエッジカウント数（マークの場合は、立ち上がり
２回で立ち下がり１回）とが一致し正常と判定する。図
４５の（ｂ）の場合は、異常な受信波形の場合で、サン
プリング値のみの判定ではマーク受信としてしまうが、
エッジカウント数と組み合わせを判定して誤り伝送を検
知する。図４５の（ｃ）の場合は、サンプリング値の判
定でストップビットが論理１で誤り伝送を検知するが、
エッジカウントでも異常検知する。
【０２８４】通常の調歩同期式通信では、サンプリング
値判定のみで、しかもスタートビット＝論理１、ストッ
プビット＝論理０のチェックのみであり、その途中段の
異常は見逃してしまう。サンプリング値とエッジカウン
ト数の組み合わせ判定とした誤り検知方式を採用したこ
とにより、比較的小規模なエッジカウンタ回路と正常組
み合わせ判定ロジックの追加により、誤り伝送検知能力
の大幅な向上を実現できる。
【０２８５】この他の伝送単位毎の伝送誤り検知とし
て、前記伝送単位タイムアウトがある。図４５の（ｃ）
の場合、（ｎｃ／８）・９のタイミングまでに立ち上が
りエッジがないので、タイムアウトエラーとし、検知後
は受信メッセージフレーム終了までバス出力を強制的に
アイドル（低レベル）固定とする。
【０２８６】以上により、あるスレーブチップで伝送単
位毎の伝送誤りが検知された場合、伝送単位タイムアウ
トエラーの場合は、以降のスレーブチップが受信するメ
ッセージフレームは検知した伝送単位以降が切り捨てら
れたものとし、伝送単位誤り検知の場合は、メッセージ
フレーム以降の伝送単位が全てヌルとなったものとす
る。
【０２８７】次に、ビット入出力動作について説明す
る。
【０２８８】ビット入出力動作の原理を以下に説明す
る。図４６は、４個のスレーブチップ１ｂ〜４ｂのみの
単純化した例である。入出力点数は、８点出力、８点入
力とする。図４６の例において、各スレーブチップ１ｂ
〜４ｂは下記のビット入出力数に設定されているものと
する。
【０２８９】スレーブチップ１ｂは入力４点であり、ス
レーブチップ２ｂは出力１点であり、スレーブチップ３
ｂは入力１点であり、スレーブチップ４ｂは出力２点、
入力２点であり、合計点数は出力３点、入力７点であっ
て、入出点数は８点出力、８点入力の範囲内である。図
４７（ａ）〜（ｉ）は、図４６の各点の波形を示す。マ
スタは、図４８に示すメッセージフレーム（ａ）を送出
する。
【０２９０】最初の伝送単位をヌル、次をマークとし、
以降８伝送単位をビット出力値とする。ビット出力値の
割当ては、バス配線順として送出する。従って、図４８
に示す例では、伝送単位３がスレーブチップ２ｂへのビ
ット出力、伝送単位４、５がスレーブチップ４ｂへのビ
ット出力値となる。続く伝送単位１１は、区切りを示
し、以降の８伝送単位が、ビット入力値に割当られ、マ
スタ送出時はフィラーとして全てヌルとしておく。伝送
単位２０は区切りで、以降は前記遅延再生中継のための
エッジタイミング用の１６個の伝送単位で、マスタは全
てヌルとして送出する。
【０２９１】スレーブチップ１ｂは、図４６、図４７に
示す波形ａを受信し、自己が入力４点に設定されている
ので、伝送単位１１のマークを受信したら、続く伝送単
位の最初のヌルを探し、それ以降４伝送単位につき自己
のビット入力値を順次ホワードバス出力に送出する。そ
の他の伝送単位は全て受信値をホワードバス出力にその
まま送出する。図４７（ｂ）に示す波形ｂは、スレーブ
チップ１ｂのビット入力値が、順に論理１、０、１、０
であったことを示す。
【０２９２】スレーブチップ２ｂは、図４６、図４７の
波形ｂをホワードバス入力として受信し、自己がビット
出力１点に設定されているので、伝送単位２のマーク受
信以降の最初の論理値を自己のビット出力として取り込
み、遅延して送出する当該伝送単位をヌルに変換して送
出する。その他の伝送単位は全て受信値をホワードバス
出力にそのまま送出する。図４７（ｃ）に示す波形ｂに
おいて、当該伝送単位は論理１であり、スレーブチップ
２ｂのホワードバス出力ｃの３番目の伝送単位がヌルと
なって、ビット出力の取り込みが正常に行われたことを
示している。
【０２９３】スレーブチップ３ｂは、スレーブチップ１
ｂ、２ｂのバックワードバス再生中継回路で再生中継さ
れた波形ｅをホワードバス入力として受信し、自己がビ
ット入力１点に設定されているので、１１番目の伝送単
位マーク以降の最初のヌルを検知したら、その伝送単位
を自己のビット入力値に書き換えてホワードバス出力に
送出する。図４７（ｆ）に示した例では、これが論理０
であったことを示している。
【０２９４】スレーブチップ４ｂは、波形ｆをホワード
バス入力として受信し、自己が出力２点、入力２点に設
定されているので、２番目の伝送単位のマーク以降、最
初の論理値から２伝送単位分を自己のビット出力値とし
て取り込み、また１１番目のマーク以降、最初のヌルか
ら２伝送単位分を自己のビット入力値に書き換えてホワ
ードバス出力に送出する。波形ｆの当該ビット出力値は
論理１、０であり、波形ｇの当該伝送単位がヌルに変換
されている。また、波形ｇの１７、１８番目が論理１、
０に書き換えられているので、スレーブチップ４ｂのビ
ット入力値は論理１、０であったことが判る。
【０２９５】スレーブチップ４ｂのホワードバス出力は
自己のバックワードバス入力となり、続いてスレーブチ
ップ３ｂのバックワードバス入力となって、最終的には
波形ｉとしてマスタに受信される。マスタのバックワー
ドバス入力は、図４９に示すようになる。
【０２９６】３番目の伝送単位以降の３伝送単位は、ビ
ット出力のスレーブチップ２ｂ、４ｂで取り込まれヌル
をフイラーとして戻っている。残り５伝送単位は送出時
と同じ論理０（Ｌ０）である。１２番目以降の７伝送単
位は、順にスレーブチップ１ｂ、３ｂ、４ｂのビット入
力値が受信され、８番目は当該入力が存在しないのでヌ
ルのままである。図示はしていないが、２１番目以降は
１６伝送単位のヌルのうち、スレーブ４個での８回分の
再生中継で８伝送単位が消費され、残り８伝送単位が戻
る。
【０２９７】本原理の方式によれば、各スレーブは任意
ビット長のビット出力とビット入力の組み合わせでの動
作が可能であり、多くのシリアル伝送バスで採用されて
いるノード毎の８ビットの倍数の１種乃至数種の固定長
のビット入出力の組み合わせからの選択と比較し、入力
１点や出力１点のノードにも対応でき、しかも従来方式
における例えば８ビット出力で出力１点の場合のよう
に、本来持つ残り７点の能力を捨てるなどの入出力点数
の無駄をなくすことができる。
【０２９８】次に、メッセージフレームの構成について
説明する。
【０２９９】以下に、分散シリアル伝送バスにおけるメ
ッセージフレームの構成と種別の例を説明する。
【０３００】メッセージフレーム構成の基本形を図５０
に示す。
【０３０１】入出力メッセージフレーム（Ｘ＝ＭＫ）
は、ビット入出力を行うメッセージフレームであって、
マスタはＯＵＴフィールドにビット出力列を左詰めで、
残りを論理０（Ｌ０）として送出する（図５１参照）。
【０３０２】テストメッセージフレーム（Ｘ＝論理１）
は、スレーブに対し、試験的なビット入出力伝送を行う
メッセージフレームであって、図５２に示す如くであ
る。すなわち各スレーブは、自己のビット出力値の取り
込みとビット入力値の送出は行うが、入出力ピンへのビ
ット出力は実施せず、同出力値は直近の入出力メッセー
ジフレームでの正常受信ビット出力値を保持する。
【０３０３】ステータスメッセージフレーム（Ｘ＝論理
０）は、スレーブに対し、自己の通信エラーステータス
の送出を指令するメッセージフレームであって、図５３
に示す如くである。
【０３０４】マスタは、ＯＵＴおよびＩＮフィールドの
末尾のＭＫを除く全ての伝送単位をヌルとして送出す
る。各スレーブは、ＯＵＴ乃至ＩＮフィールドの最初の
ヌルを、自己のエラーステータスで書き換えて送出す
る。従って、ビット入出力／テストメッセージフレーム
の場合と異なり、バス配線順にマスタ送出バスに近いス
レーブから順に１伝送単位ずつ書き換えられて行く。
【０３０５】リザーブドメッセージフレーム（Ｘ＝ヌ
ル）は、将来の機能拡張用の予約フレームである。ビッ
ト入出力動作については、入出力メッセージフレームと
同一の動作を行う。
【０３０６】メッセージフレーム長は、入出力点数に応
じて、図５４に示す如くになる。
【０３０７】次に、スレーブチップの動作と伝送誤り検
知、処理について説明する。
【０３０８】以下１）〜７）に、メッセージフレーム受
信時のスレーブチップの動作と伝送誤り検知、処理につ
いて説明する。
【０３０９】１） バックワードバスにおける伝送誤り
検知、処理について バックワードバス入力では、メッセージフレームの最初
のヌルと２番目のマークの立ち上がりエッジ間隔を、前
記時間計測カウンタで計数し、２番目のマーク以降はこ
のカウント値に前記演算を施した値で、タイミングパル
ス（ＴＭＧ１〜ＴＭＧ９）を伝送単位毎に発生させる。
【０３１０】前記伝送単位毎の伝送誤り検知を行い、誤
り伝送を検知した場合、下記とする。
【０３１１】バックワードバス伝送単位誤り検知では、
以降の伝送単位を全てヌルに書き換えてバックワードバ
ス出力に遅延再生し、バックワードバス伝送単位タイム
アウトエラー検知では、以降はバスアイドルとする。バ
ックワードバス伝送エラーステータスでは、上記におい
て、いずれか、または両方のバックワードバス伝送誤り
を検知したら、セットする。
【０３１２】２） ホワードバスにおける伝送単位誤り
検知、処理について ホワードバス入力では、バックワードバスと同様に、メ
ッセージフレームの最初のヌルと２番目のマークの立ち
上がりエッジ間隔を、前記時間計測カウンタで計数し、
２番目のマーク以降はこのカウント値に前記演算を施し
た値で、タイミングパルス（ＴＭＧ１〜ＴＭＧ９）を伝
送単位毎に発生させる。
【０３１３】ホワードバス伝送単位誤り検知では、以降
の伝送単位を全てヌルに書き換えてホワードバス出力に
遅延送出し、ホワードバス伝送単位タイムアウトエラー
検知では、以降をバスアイドルとし、ホワードバス伝送
エラーステータスでは、上記において、いずれか、また
は両方のバックワードバス伝送誤りを検知したら、セッ
トする。
【０３１４】３） ＳＹＮＣフィールドでの動作と伝送
誤り検知、処理について ＳＹＮＣフィールドの全ての伝送単位は、遅延再生中継
して、ホワードバス出力に送出する。また、ＳＹＮＣフ
ィールドの伝送単位列をチェックし、下記とする。
【０３１５】ＳＹＮＣフィールドフォーマットエラー
は、メッセージフレームの２番目の伝送単位以降が“マ
ーク、ヌル、ヌル、マーク、Ｘ、マーク" でない場合、
本エラーとし、ホワードバス伝送エラーステータスは、
上記において伝送誤りを検知したら、セットする。ま
た、以降の伝送単位を全てヌルに書き換えて、ホワード
バス出力に遅延送出する。ＳＹＮＣフィールドの最後の
マークまでの伝送単位列が正常受信されたとき、受信し
た“Ｘ" の値に従い、受信メッセージフレームの種別を
識別し、以降メッセージフレーム終了まで記憶する。
【０３１６】また同時に、自己がビット出力に設定され
ており、かつ自己のホワードバス伝送エラーステータス
がリセツトなら、以前に受信したビット出力を割り当て
られた入出力ピンに出力する。ビット入力が設定されて
いた場合は、メッセージ種別に限らず同じタイミングで
入出力ピンの割り当てられたピンの論理値をサンプリン
グする。
【０３１７】４） ＯＵＴフィールドでの動作と伝送誤
り検知、処理について 自己がビット出力に設定されている場合で、ＳＹＮＣフ
ィールドで正常受信したメッセージフレームが入出力／
リザーブド／テストメッセージフレームであった場合、
ＯＵＴフィールドの最初の論理値以降の設定ビット出力
数分の伝送単位を取り込み、記憶する（注：この記憶し
た値を、前記ＳＹＮＣフィードの末尾で、入出力ピンに
出力する）。１伝送単位遅れて中継するホワードバス出
力には、取り込んだビット出力分のヌルを埋めて送出す
る。
【０３１８】ＳＹＮＣフィールドで正常受信したメッセ
ージフレームがステータスメッセージフレームの場合
は、ＯＵＴフィールドの最初の伝送単位以降の最初のヌ
ルを下記に従って書き換えて、ホワードバス出力に１伝
送単位遅れて送出する。
【０３１９】ホワードバス乃至バックワードバス伝送エ
ラーステータスのいずれか一方、あるいは両方がセット
されていた場合は論理１を送出し、ホワードバスおよび
バックワードバス伝送エラーステータスが両方ともリセ
ットされていた場合は論理０を送出する。ＯＵＴフィー
ルドでヌルを受信しない場合は、この動作は続くＩＮフ
ィールドに持ち越す。この送出が終了したら、次の処理
を行う。
【０３２０】バックワードバス伝送エラーステータスが
セットされていたら、これをリセットする。同ステータ
スがリセットされていたら、ホワードバス伝送エラース
テータスをリセットする。
【０３２１】ＯＵＴフィールドでの伝送誤り検知、処理
を下記にて行う。
【０３２２】ＯＵＴフィールドビット数をチェックす
る。ＯＵＴフィールドのビット数は、１２８／２５６で
あるはずである。そこで、７／８ビットカウンタを装備
し、フィールド末尾の伝送単位がマークであるかどうか
をチェックする。また、それ以前の伝送単位にマークが
混入していないかどうか、チェックする。
【０３２３】ＯＵＴフィールドヌルシーケンスをチェッ
クする。このチェックはＯＵＴフィールドの末尾のマー
ク以前の受信伝送単位列に下記シーケンスがないかどう
かチェックし、入出力／リザーブド／テストメッセージ
フレームの場合は、最初の論理値受信後、ヌルを受信し
たとき、ステータスメッセージフレームの場合は、最初
のヌルを受信した後、論理値を受信したとき、ＯＵＴフ
ィールドヌルシーケンスエラーとなる。
【０３２４】ＯＵＴフィールド出力データ不足をチェッ
クする。このチェックは前記入出力／リザーブド／テス
トメッセージフレームの場合のビット出力取り込みにお
いて、自己に設定されているビット出力数を全て取り込
まないうちに、ＯＵＴフィールドの末尾のマークを受信
した場合に行う。ＯＵＴフィールドビット数チェック、
ＯＵＴフィールドヌルシーケンスチェックまたはＯＵＴ
フィールド出力データ不足チェックにおいて伝送誤りを
検知したら、ホワードバス伝送エラーステータスをセッ
トする。また、以降の伝送単位を全てヌルに書き換え
て、ホワードバス出力に遅延送出する。
【０３２５】５） ＩＮフィールドでの動作と伝送誤り
検知、処理について 自己がビット入力に設定されている場合で、ＳＹＮＣフ
ィールドで正常受信したメッセージフレームが入出力／
リザーブド／テストメッセージフレームであった場合、
ＩＮフィールドの最初のヌル以降の設定ビット入力数分
の伝送単位を、ＳＹＮＣフィールド末尾でサンプリング
した自己のビット入力値に書き換えて、１伝送単位遅れ
て中継する。
【０３２６】ＳＹＮＣフィールドで正常受信したメッセ
ージフレームがステータスメッセージフレームの場合で
あって受信ＯＵＴフィールドにヌルがなかった場合、Ｉ
Ｎフィールドの最初の伝送単位以降の最初のヌルを下記
に従って書き換えてホワードバス出力に１伝送単位遅れ
て送出する。
【０３２７】ホワードバス乃至バックワードバス伝送エ
ラーステータスのいずれか一方、あるいは両方がセット
されていた場合は論理１を送出し、ホワードバスおよび
バックワードバス伝送エラーステータスが両方ともリセ
ットされていた場合は論理０を送出する。この送出が終
了したら、下記処理を行う。
【０３２８】バックワードバス伝送エラーステータスが
セットされていたら、これをリセットする。同ステータ
スがリセットされていたら、ホワードバス伝送エラース
テータスをリセットする。
【０３２９】ＩＮフィールドでの伝送誤り検知、処理
を、下記にて行う。
【０３３０】ＩＮフィールドビット数をチェックする。
ＩＮフィールドのビット数は、１２８／２５６であるは
ずである。そこで、７／８ビットカウンタを装備し、フ
ィールド末尾の伝送単位がマークであるかどうかをチェ
ックする。また、それ以前の伝送単位にマークが混入し
ていないかどうか、チェックする。
【０３３１】ＩＮフィールドヌルシーケンスをチェック
する。このチェックはＩＮフィールドの末尾のマーク以
前の受信伝送単位列にメッセージフレームの種別に無関
係に最初のヌルを受信した後、論理値を受信した場合、
ＩＮフィールドヌルシーケンスエラーとする。
【０３３２】ＩＮフィールド出力データ不足チェック
は、前記入出力／リザーブド／テストメッセージフレー
ムの場合のビット入力送出において、自己に設定されて
いるビット入力数を全て送出しないうちに、ＩＮフィー
ルドの末尾のマークを受信した場合に行う。
【０３３３】上記したＩＮフィールドビット数チェッ
ク、ＩＮフィールドヌルシーケンスチェックまたはＩＮ
フィールド入力データ不足チェックにおいて伝送誤りを
検知したら、ホワードバス伝送エラーステータスをセッ
トする。また、以降の伝送単位を全てヌルに書き換え
て、ホワードバス出力に遅延送出する。
【０３３４】次に、ＷＤＴ（ウォッチドッグタイマ）お
よびステータス出力等について説明する。
【０３３５】スレーブチップ内部に、伝送回線監視を行
う公知のＷＤＴ、同タイマのタイムアウトステータスや
ホワードバスおよびバックワードバス伝送エラーステー
タスの状態に応じた通信回線正常／異常状況を外部ＬＥ
Ｄ表示灯の点滅パターンで表示するステータス出力ピ
ン、ＷＤＴタイムアウト時に装置、機械の安全フォール
バックのために、ビット出力をクリア（論理０出力）と
するか、直近の入出力メッセージフレームで正常受信し
た論理値をホールド（保持し変化させない）かを設定で
きるFBCLRL／HOLDH ピン入力、および前記ループバック
スイッチの制御についても説明する。
【０３３６】ＷＤＴは、タイムアウト時間が２０ｍｓの
ＷＤＴをチップ内に装備する。ステータスメッセージを
除くメッセージフレームの正常受信後の次のメッセージ
フレームのＳＹＮＣフィールド正常受信時にクリアす
る。
【０３３７】FBCLRL／HOLDH ピン入力について、チップ
の機能設定ピン入力としてFBCLRL／HOLDH （Fall-Back
Clear low ／Hold High ）ピンを設ける。同ピンが低レ
ベルに設定されていれば前記クリア動作を行い、高レベ
ルに設定されていれば、前記ホールド動作を行う設定と
する。すなわち、ＷＤＴタイムアウト時に自己がビット
出力に設定されていた場合、下記の動作を行う。
【０３３８】クリア設定時には全ビット出力を論理０
（オフ）に固定し、ホールド設定時には、各ビット出力
値は直近の正常受信論理値を保持する。この状態は、Ｗ
ＤＴタイムアウトがクリアされるまで、継続する。
【０３３９】６） ループバックスイッチについて 前記ループバックスイッチは、ＷＤＴがタイムアウトし
ていない場合、駆動されない。ＷＤＴがタイムアウトす
ると（異常メッセージフレーム受信中も含む）即座に駆
動される。駆動の解除は、前記１）のＷＤＴタイムアウ
トのＳＹＮＣフレームにおけるクリア後の、フレーム終
了後のバスアイドル検知時に行われる。
【０３４０】７） ステータス出力について ＷＤＴタイムアウト状態、ホワードバスおよびバックワ
ードバス伝送エラーステータスの組み合わせで、外部Ｌ
ＥＤ表示灯を、図５５に示す点滅パターンになるように
駆動するステータス出力ピン回路を設ける。これによ
り、ＬＥＤ表示を見れば、下記のチップ動作ステータス
が一目で判断できる。 全て正常 ＷＤＴタイムアウト中あるいはバス電源投入後メッ
セージ未受信 ホワードバス受信のみ異常 バックワードバス受信のみ異常 ホワードバスおよびバックワードバス受信異常 バス電源断、あるいはユニットフューズ断（消灯） 間欠故障やノイズ混入による伝送エラー時にも目視可能
なように、〜の伝送異常検知では、最低１周期は所
定の点滅パターンを実行するようにする。
【０３４１】次に、ゲートウエイの構成と動作モードに
ついて説明する。
【０３４２】ゲートウエイ（ゲートウエイをＧＷとも記
す）の構成例を図５６および図５７に示す。ＧＷは、上
位シリアル伝送バスと、分散シリアル伝送バス相互間の
プロトコル変換を主な処理とする。上位制御機器（ＰＬ
Ｃ乃至パーソナルコンピュータ／ボードコンピュータ）
５０１に内蔵された上位シリアル伝送親局からのシリア
ルバスケーブル５０２がＧＷ５０３に接続される。ＧＷ
５０３は、同親局から見て１つ乃至複数の子局として動
作する。
【０３４３】ＧＷ５０３は、コントローラ部５０４とマ
スタ部５０５に大別される。コントローラ部５０４は、
マイクロコンピュータ５０６を内蔵し、上位制御機器５
０１と上位シリアル伝送バスを経由してインタフェース
し、ＧＷ５０３全体の制御を行う。マスタ部５０５は、
分散シリアル伝送バスの親局として、コントローラ部５
０４の指令にしたがい、リング状に接続されたスレーブ
チップ群５０７に対し、サイクリックにデータ伝送を繰
り返す。
【０３４４】コントローラ部５０４では、上位バス信号
は規定されたトランシーバ５０８でシリアル信号に変換
され、その入出力信号は、専用通信制御チップ５０９に
結合される。一方、専用通信制御チップ５０９は、マイ
クロプロセッサバス５１０を経由してマイクロコンピュ
ータ５０６により制御され、上位シリアル伝送バスと下
位レベルの通信制御を行う。クロック回路５１１は、各
種クロックを発生させる。
【０３４５】マイクロコンピュータ５０６は、ＣＰＵ、
ＲＯＭ、ＲＡＭ、ＵＡＲＴ、Ｉ／Ｏポートを１チップに
内蔵する。ＲＯＭに書き込まれたプログラムにより、上
位シリアル伝送バスの上位レベル通信制御や後述するバ
イトデータ伝送の通信制御、ＧＷ５０３全体の制御を行
う。ＵＡＲＴの入出力は、トランシーバ（ＲＳ２３２Ｃ
など）５１２に接続され、ハンドヘルドターミナル（以
下、ハンドヘルドターミナルをＨＨＴとも記す）乃至パ
ーソナルコンピュータ（以下、パーソナルコンピュータ
をＰＣとも記す）とインタフェースする。ＨＨＴやＰＣ
は、本システム立ち上げ時のコンフィギュレーションや
故障診断などに使用する。Ｉ／Ｏポートの入出力信号は
パネル部５１３とマスタ部５０５のマスタゲートアレイ
（以下、マスタゲートアレイをＭＧＡとも記す）５１６
に接続される。パネル部５１３では、上位シリアル伝送
バスの動作ステータス、ＧＷ５０３自体の動作ステータ
ス、分散バスの動作ステータスの表示を行うと共に、上
位シリアル伝送バスの伝送レートやＧＷノード番号の設
定、分散バスビット入出力点数の設定などを行う。
【０３４６】この他、マイクロプロセッサバス５１０に
は、不揮発メモリ５１４やデュアルポートＲＡＭ５１５
が接続される。不揮発メモリ５１４には、上位シリアル
伝送バスノード内部の各種入出力点番号と分散バス上の
各入出力点の対応表などシステムコンフィギュレーショ
ン時の各種パラメータ群を収納する。デュアルポートＲ
ＡＭ５１５の一方のポートは、マイクロプロセッサバス
５１０に接続されており、分散バス側との各種入出力デ
ータの交換を行う。
【０３４７】マスタ部５０５は、下記要素で構成され
る。ＭＧＡ５１６は、分散シリアル伝送バスのマスタ機
能を集積化したもので、マイクロコンピュータ５０６の
Ｉ／Ｏポートからの制御信号により、デュアルポートＲ
ＡＭ５１５のもう一方のポートとインタフェースし、所
定の行きバスメッセージフレームを送出し、また戻りメ
ッセージフレームを受信する。また、内部には、自己診
断用として、送出バスをそのまま戻りバス入力として受
信するためのループバックスイッチ５１６−１を持つ。
バス電源（２４ＶＤＣ、ＧＮＤ）は、接続部５１９に接
続され、各バス分岐コネクタ５２１−１〜５２１−８に
分配される。また、ＧＷ論理回路電源を生成するため、
ＤＣ／ＤＣコンバータ５３３にも供給される。
【０３４８】符号５２０−１〜５２０−８は、各バス分
岐毎に接続されたダミースレーブチップである。ダミー
スレーブチップ５２０−１〜５２０−８は、一切の入出
力動作を行わず、行きおよび戻りバスを遅延再生中継す
るために設定されたスレーブチップである。ダミースレ
ーブチップのステータス出力には、ＬＥＤ表示灯５２２
−１〜５２２−８が接続され、各バス分岐での通信の正
常／異常が一目で判別できる。ダミースレーブチップ５
２０−１〜５２０−８の戻りバス出力は、マルチプレク
サ５３２に接続され、ＭＧＡ５１６からの指令により、
任意のバス分岐での戻りバスを選択してＭＧＡ５１６で
受信できる。
【０３４９】ＧＷ５０３の動作モードとして、下記のモ
ードを有している。
【０３５０】設定モードは、ＧＷ５０３の初期立ち上げ
時に、システムコンフィギュレーションや、分散バスで
の入出力点の追加、変更、削除を行うモードである。シ
ステムパラメータ群が全て不揮発メモリ５１４に格納さ
れた時点で、他のモードに移行できる。
【０３５１】待機モードは、システムパラメータ群が不
揮発メモリ５１４に格納される、いつでも動作可能な状
態にある場合、このモードに入る。このモードでは、常
時上位シリアル伝送バスの動作を監視し、正常であれ
ば、次の動作モードに入る。本モードでは、分散シリア
ル伝送バスには常時バスアイドルを出力するので、全ス
レーブチップのＷＤＴがタイムアウトし、ビット出力は
全てフォールバック値となる。
【０３５２】動作モードは、設定されたパラメータ群に
従い、上位シリアル伝送バスとの通信および分散バスで
のサイクリック伝送を実行する。何らかの障害を検知し
た場合、自動的に自己診断モードに入る。
【０３５３】自己診断モードは、このモードに入ると、
上位シリアル伝送バスおよび分散シリアル伝送バスの伝
送誤り内容の調査、分析が行われ、場合によっては伝送
の再試行とその結果の調査、分析が行われる。再試行に
よる回復が不能な致命的な故障の場合は、警報出力を行
って待機モードに入る。回復可能な軽度の障害の場合
は、動作モードに自動復帰する。
【０３５４】保守モードは人手による故障診断、ユニッ
ト交換、試運転などを行うためのモードである。
【０３５５】次に、ＧＷ５０３のメッセージフレームの
検出、送出について説明する。
【０３５６】ＧＷ５０３から分散シリアル伝送バスに送
出するメッセージフレームの自己診断として、下記の検
知および検査を実施する。
【０３５７】送出伝送単位誤り検知は、送出バス出力を
レシーバ回路で受信し、スレーブチップ群５０７と同様
の伝送単位誤り検知とタイムアウト検知を行うものであ
り、送出伝送単位照合検査は、レシーバ回路で受信した
バス出力（ヌル／論理０／論理１／マーク）が所定の値
であるかどうかを照合検査するものであり、送出メッセ
ージフレームフォーマット検査は、規定されたメッセー
ジフレームフォーマットが守られて送出されたかどうか
を検査するものである。
【０３５８】バスアイドル長検査では、前のフレームと
次のフレームの間のバスアイドル長時間が規定値以上あ
るかどうかを検査し、ＳＹＮＣフィールドフォーマット
チェックでは、メッセージフレームの先頭の７伝送単位
が規定のフォーマット（ヌル／マーク／ヌル／ヌル／マ
ーク／Ｘ／マーク）であるかどうかをチェックする。こ
の場合、入出力メッセージフレーム時はＸ＝マークと
し、ステータスメッセージフレーム時はＸ＝論理０と
し、テストメッセージフレーム時はＸ＝論理１とし、リ
ザーブドメッセージフレーム時はＸ＝ヌルとする。
【０３５９】ＯＵＴフィールドフォーマットチェックで
は、ＯＵＴフィールドの先頭を含め１２８／２５６伝送
単位分にマークがないこと、ＯＵＴフィールドの先頭か
ら１２９／２５７伝送単位がマークであることをチェッ
クし、ＯＵＴフィールドの先頭からの送出パターンが、
入出力メッセージ／リザーブド／テストメッセージフレ
ーム時に、全て論理０か論理１であること、後部の存在
しないスレーブの分が、論理０であること、ステータス
メッセージフレーム時には、全てヌルであることをチェ
ックする。
【０３６０】ＩＮフィールドフォーマットチェックで
は、ＩＮフィールドの先頭を含め１２８／２５６伝送単
位分にマークがないこと、ＩＮフィールドの先頭から１
２９／２５７伝送単位がマークであること、ＩＮフィー
ルドの先頭からの送出パターンが全てヌルであることを
チェックする。
【０３６１】ＧＷ５０３の戻りメッセージフレーム受信
では、ＧＷ５０３が戻りバス信号を受信し、受信伝送単
位誤り検知とタイムアウトの検知をスレーブチップと同
様に行い、受信メッセージフレームフォーマット検査で
は、規定されたメッセージフレームフォーマットが守ら
れて受信されたかどうかを検査する。ＳＹＮＣフィール
ドフォーマットチェックでは、メッセージフレームの先
頭の７伝送単位が規定のフォーマット（ヌル／マーク／
ヌル／ヌル／マーク／Ｘ／マーク）であるかどうかをチ
ェックする。この場合、入出力メッセージフレーム時は
Ｘ＝マークとし、ステータスメッセージフレーム時はＸ
＝論理０とし、テストメッセージフレーム時はＸ＝論理
１とし、リザーブドメッセージフレーム時はＸ＝ヌルと
する。
【０３６２】ＯＵＴフィールドフォーマットチェックで
は、ＯＵＴフィールドの先頭を含め１２８／２５６伝送
単位分にマークがないこと、ＯＵＴフィールドの先頭か
ら１２９／２５７伝送単位がマークであることをチェッ
クし、ＯＵＴフィールドの先頭からの受信パターンが、
入出力メッセージ／リザーブド／テストメッセージフレ
ーム時には、先頭を含め存在する全ビット出力スレーブ
の総ビット出力数分のヌルが連続すること、残りの存在
しないスレーブの分が、論理０であることをチェック
し、ステータスメッセージフレーム時には、先頭を含め
バスに接続されている総スレーブチップ数分（ダミース
レーブチップを含む）の論理値が連続すること、総スレ
ーブチップ数が１２８／２５６個以上の場合は、全て論
理値であることをチェックする。
【０３６３】ＩＮフィールドフォーマットチェックで
は、ＩＮフィールドの先頭を含め１２８／２５６伝送単
位分にマークがないこと、ＩＮフィールドの先頭から１
２９／２５７伝送単位がマークであること、ＩＮフィー
ルドの先頭からの受信パターンが下記であることをチェ
ックする。
【０３６４】入出力メッセージ／リザーブド／テストメ
ッセージフレーム時には、先頭を含め存在する全ビット
入力スレーブの総ビット入力数分の論理値が連続するこ
と、残りの存在しないスレーブの分がヌルであることを
チェックする。
【０３６５】ステータスメッセージフレーム時には、Ｏ
ＵＴフィールドの先頭からマークの前までと、ＩＮフィ
ールドの先頭から論理値が連続し、その数がバスに接続
されている総スレーブチップ数分（ダミースレーブチッ
プを含む）に等しいこと、残りがヌルであることをチェ
ックする。
【０３６６】戻りメッセージフレーム受信タイムアウト
検知では、送出メッセージフレームの送出が正常に行わ
れた場合、戻りメッセージフレームの受信完了が、所定
時間の２倍になっても完了しない場合、受信タイムアウ
ト異常とする。
【０３６７】次に、設定モードでのバストポロジ自動認
識について説明する。
【０３６８】設定モードでは、下記の手順１〜９にした
がってスレーブチップ総数、各スレーブチップの入出力
機能設定、バス配線トポロジの自動認識を行う。
【０３６９】先ず、約１００ｍｓにわたり、バスアイド
ルとする。これにより、全てのスレーブのＷＤＴがタイ
ムアウトし、ループバックスイッチが動作し、行きバス
出力が戻りバス入力に接続される（手順１）。
【０３７０】次に、ＧＷ５０３のループバックスイッチ
を動作させ、各種メッセージフレームの送信／受信を行
い、戻りメッセージフレームを分析して、自己診断を行
う（手順２）。
【０３７１】診断結果が正常なら、ＧＷ５０３内の戻り
バスマルチプレクサ（図５６の符号５３２）をバス分岐
Ｎｏ．１に設定する。これにより、バス分岐Ｎｏ．１の
ダミースレーブチップ（５２０−１）の戻りバス出力を
受信する（手順３）。
【０３７２】次いで、ステータスメッセージフレームを
送出し、その戻りフレームを受信、分析する。戻りフレ
ームの出力フィールドの最初の伝送単位は、バス分岐Ｎ
ｏ．１のダミースレーブチップ５２０−１が論理０を出
力し、残りの出力フィールドと入力フィールドは、所定
のマークを除き全てヌルのままになるはずであり、これ
を確認する（手順４）。
【０３７３】さらに手順５において、出力フィールドの
最初の４伝送単位を論理０とし残りの出力フィールドと
入力フィールドを全てヌルとしたテストメッセージフレ
ームを２度送出する。このフレームは、バス分岐Ｎｏ．
１のダミースレーブチップ５２０−１で受信され、戻り
フレームは送出フレームと同一となる。何故なら、ダミ
ースレーブチップ５２０−１はビット入出力を行わない
からである。
【０３７４】すなわち、上記の手順４によりチップが存
在することが確認され、手順５でそれがダミースレーブ
チップであることが判明する。一方、ダミースレーブチ
ップは、２度目のテストメッセージフレームのＳＹＮＣ
フィールドまでの受信が正常の場合にＷＤＴをクリア
し、２度目のフレーム終了後のバスアイドル検知時に自
己のループバックスイッチをオフとする。従って、手順
５の終了後は、バス分岐Ｎｏ．1 のダミースレーブチッ
プの次の最初のスレーブチップに、行きバス信号が流れ
るようになる。
【０３７５】手順６では、手順４と同様のステータスメ
ッセージフレームを送出する。今回の戻りフレームは、
ダミースレーブチップと最初のスレーブチップが出す２
個の論理０が出力フィールドの先頭に連続するはずであ
るので、これを確認する。次に、手順５と同様のテスト
メッセージフレームを２度送出する。例えば、最初のス
レーブチップがビット出力１点、ビット入力３点に設定
されていた場合は、戻りフレームは下記となる（手順
７）。
【０３７６】出力フィールドはヌル、論理０、論理０、
論理０、ヌル、ヌル、…、とし、入力フィールドは論理
Ｘ、論理Ｘ、論理Ｘ、ヌル、ヌル、…、とし、この情報
から、最初のスレーブが出力１点、ビット入力３点に設
定されていることが判る。
【０３７７】さらに手順６、７を繰り返して順次バス分
岐Ｎｏ．１の各スレーブチップの存在とそのビット入出
力点数設定が判明する。同分岐の最後のチップの判定が
終わると、次の手順６での新規チップの存在検知が行わ
れないので、同分岐の終了が判明する。この場合、マル
チプレクサ５３２をバス分岐Ｎｏ．２に切り換えてか
ら、手順４〜７を実施する。図５６、図５７のバス分岐
Ｎｏ．５、Ｎｏ．６のように、バス分岐が使用されてお
らず、バスジャンバ配線５６０−１、５６０−２が行わ
れていない場合は、手順６でスレーブチップが検知され
ない（手順８）。
【０３７８】最後のバス分岐の判定が終了したら、各チ
ップがダミースレーブチップかビット入出力スレーブチ
ップか、それぞれのビット入出力設定点数、バス配線ト
ポロジが全てのバス分岐について求められる（手順
９）。
【０３７９】図５８に、バス分岐Ｎｏ．１に４個のビッ
ト入出力スレーブが接続されている例と、図５９に、前
記バストポロジ自動認識で得られるバストポロジリスト
を示す。
【０３８０】設定モードでは、バストポロジ自動認識終
了後、ＨＨＴやＰＣ５０７（図５６参照）を接続して人
手により各種パラメータを設定する。システム当初立ち
上げ時には、上位シリアルバスの入出力点番号と、分散
バス上の入出力点番号との対応の割付けを登録し、この
情報を追加したバストポロジリストを不揮発メモリ５１
４に格納する。格納が終了したら、人手による指令で待
機モードに入り、上位シリアルバスが稼働中であること
を確認してから、各種パラメータに従い上位バスと分散
バスを結合して動作させる。
【０３８１】次に、動作モードでの動作と伝送誤り検
知、処理について説明する。
【０３８２】動作モードでは、ＧＷ５０３は上位バスか
らの各ビット出力点への出力値を受信し、それらを分散
バス上に送出する。また、分散バスからの各ビット入力
点の入力値を受信し、上位バスに送出する動作をサイク
リックに繰り返す。具体的には、下記の〜の動作を
繰り返す。 入出力メッセージフレームを送出する。前記したＧ
Ｗ５０３の戻りメッセージフレーム受信におけるＧＷ５
０３のメッセージフレーム送出で伝送誤りが検知された
場合は、ただちに続くフレームの送出を取りやめてバス
アイドル連続送出状態とし、自己診断モードに入る。 戻りメッセージフレームを受信する。設定モードで
のバストポロジ自動認識におけるＧＷ５０３の戻りメッ
セージフレーム受信で伝送誤りを検知した場合は、と
同様にして、自己診断モードに入る。戻りバス受信が正
常なら、新規入出力メッセージフレームを作成して、
に戻る。
【０３８３】図５８および図５９のバストポロジにおい
て、伝送正常時の入出力メッセージフレームを図６０〜
図６２に示す。なお、図５９において、ダミースレーブ
チップ５２０−１をノード２５５と示し、ダミースレー
ブチップ５２０−２をノード２５０と示している。
【０３８４】図６３、図６４に示されるように、ピン入
力のサンプリングとピン出力の実行はＳＹＮＣフィール
ドの末尾で行われるので、フレームｎで伝送されたビッ
ト出力値は、続くフレームｎ＋１のＳＹＮＣフィールド
末尾で出力ピンに出力される。ピン入力については、Ｓ
ＹＮＣフィールド末尾でサンプリングされたビット入力
値がそのフレームの入力フィールドで送出される。
【０３８５】次に、自己診断モードでの処理について説
明する。
【０３８６】自己診断モードでの処理では、動作モード
で検知した伝送誤りが、バスの動作を継続し得ないよう
な致命的な故障によるものかどうかを、伝送誤り発生時
の状況や伝送再試行時の状況で判断し、致命的な故障で
ない場合、可能な限り短時間で、各スレーブチップのＷ
ＤＴタイムアウトを発生させないうちにサイクリックバ
ス伝送を再開させる。具体的には、図５８のバス分岐Ｎ
ｏ．１での故障例で説明する下記の処理を行う。
【０３８７】｛故障１｝は、スレーブチップ（以下、ノ
ードとも記す）２５３の行きバス受信回路故障により、
ビット出力２点に設定されているのにＯＵＴフィールド
で１点分のビット出力しか取り込まない故障であり、故
障モードとして、縮退故障（ビット出力１点のみ取り込
みが永続する。）、間欠故障（当該フレーム中のみ、１
点取り込みになり、その後は回復する。）の２種を仮定
する。
【０３８８】｛故障２｝は、ノード２５２と２５１の間
の行きバスが、入出力メッセージ中に断線する故障であ
り、故障モードとして、縮退故障（バス断線が永続す
る。）、間欠故障（メッセージフレーム中の一部の時間
のみ断線し、その後回復する）の２種を仮定する。
【０３８９】｛故障３｝はノード２５２の戻りバス再生
中継回路が受信値を論理０と誤り判定する故障であり、
故障モードとして、縮退故障（入出力メッセージフレー
ムの途中から故障し、永続する。）、間欠故障（入出力
メッセージフレームの一部のみ誤り判定し、その後回復
する。）の２種を仮定する。
【０３９０】動作モードでの伝送誤り情報のセーブに関
しては、自己診断モードに入る直前の動作モードでのＧ
Ｗ伝送誤り検知情報を、後の分析のために全てセーブす
る。ＧＷ送出メッセージフレームでの伝送誤り検知の場
合は、ＧＷループバックスイッチ５１６−１（図５６参
照）を動作させてＭＧＡ５１６の内部回路の各種自己診
断を実施する。自己診断異常の場合は、致命故障と判断
して設定モードに入る。
【０３９１】ステータスメッセージフレーム送出による
スレーブ伝送誤り検知情報の収集に関しては、ステータ
スメッセージフレームを送出して、応答フレームを受信
する。
【０３９２】図６５〜図８０に各故障における動作モー
ドでの伝送誤り情報のセーブとステータスメッセージフ
レーム送出によるスレーブ伝送誤り検知情報の収集のメ
ッセージフレーム例を示す。
【０３９３】図６５〜図６８は｛故障１｝におけるメッ
セージフレーム例であり、図６５、図６６は｛故障１｝
における動作モード伝送誤り検出（入出力点を出力８
点、入力８点）の例を示し、図６７、図６８は、｛故障
１｝における自己診断モードでのテストメッセージフレ
ームの例を示している。
【０３９４】図６９〜図７２は｛故障２｝におけるメッ
セージフレーム例であり、図６９、図７０は｛故障２｝
における動作モード伝送誤り検知入出力メッセージフレ
ームの例を示し、図７１、図７２は｛故障１｝における
自己診断モードでのテストメッセージフレームの例を示
している。
【０３９５】図７３〜図８０は｛故障３｝におけるメッ
セージフレーム例であり、図７３、図７４は｛故障３｝
（縮退）における動作モード伝送誤り検知入出力メッセ
ージフレームの例を示し、図７５、図７６は、｛故障
３｝（間欠）における動作モード伝送誤り検知入出力メ
ッセージフレームの例を示している。図７７、図７８は
｛故障３｝（縮退）における自己診断モードでのテスト
メッセージフレームの例を示し、図７９、図８０は、
｛故障３｝（間欠）における自己診断モードでのテスト
メッセージフレームの例を示している。
【０３９６】テストメッセージフレーム送出による再試
行に関しては、テストメッセージ送出を例えば４回繰り
返す。４回ともＧＷ戻りメッセージフレームでの異常検
知がない場合、下記に示す入出力メッセージフレーム送
出再試行の実行がなされる。一回でも異常検知があった
場合、続いてステータスメッセージフレームを送出し
て、両フレームのＧＷ戻りメッセージフレームを記録す
る。この場合、致命的な故障と判定し、上記した動作モ
ードでの伝送誤り情報のセーブ、ステータスメッセージ
フレーム送出によるスレーブ伝送誤り検知情報の収集お
よびテストメッセージフレーム送出による再試行にて得
られたＧＷ戻りメッセージフレーム列を故障診断情報と
して記録し、システム故障警報を出力してから、設定モ
ードに入る。
【０３９７】前記の故障例では、下記となる。
【０３９８】｛故障１｝に関しては、縮退故障では４回
とも異常で、システム警報後設定モードの実行がなさ
れ、間欠故障では４回とも正常で、下記に示す入出力メ
ッセージフレーム送出再試行の実行がなされる。
【０３９９】｛故障２｝に関しては、縮退故障では４回
とも異常で、システム警報後設定モードの実行がなさ
れ、間欠故障では４回とも正常で、下記に示す入出力メ
ッセージフレーム送出再試行の実行がなされる。
【０４００】｛故障３｝に関しては、縮退故障では４回
とも異常で、システム警報後設定モードの実行がなさ
れ、間欠故障では４回とも正常で、下記に示す入出力メ
ッセージフレーム送出再試行の実行がなされる。
【０４０１】すなわち、｛故障１｝〜｛故障３｝はいず
れもＧＷ５０３で検知される。縦退故障の場合はシステ
ム故障警報が出されてサイクリック伝送が中止される。
約２０ｍｓ後には、全スレーブチップのＷＤＴがタイム
アウトし、全ビット出力は、設定されたフォールバック
（直近値ホールドまたはクリア）状態になる。設定モー
ドで前記自己診断情報をＨＨＴなどからアクセスすれ
ば、故障部位の分離に役立つ。前記｛故障１｝〜｛故障
３｝の縮退故障の場合は、下記が推定できる。
【０４０２】｛故障１｝の縮退故障では、スレーブチッ
プが伝送エラーを検知しないが、動作モードで最初に誤
り伝送が発生した入出力メッセージのＧＷ戻りフレーム
を見れば、バス分岐１のビット出力設定スレーブのいず
れかが、ビット出力取り込み落としをしていることが推
定できる。
【０４０３】｛故障２｝の縮退故障では、自己診断モー
ドのテストメッセージフレームで、ＧＷ戻りメッセージ
フレーム受信タイムアウトエラーが発生していることか
ら、バス断線が最初に疑われる。
【０４０４】｛故障３｝の縮退故障では、動作モードで
最初に伝送エラーが発生したときのＧＷ戻りフレーム
と、自己診断モードでのステータスメッセージのＧＷ戻
りフレームから、いずれかのスレーブの再生中継でＬＯ
縮退故障が発生していることは自明である。いずれのス
レーブも伝送エラーを検知していないことから、行きバ
ス側ではなく、戻りバス側での発生が推定される。ま
た、動作モードで最初に伝送エラー発生時のＧＷ戻りフ
レームで、２０番目の伝送単位までは正常なので論理１
（Ｌ１）、ノード２５２以降、すなわちノード２５１の
戻りバス出力以降の戻りバス再生中継回路故障が疑われ
る。
【０４０５】｛故障１｝〜｛故障３｝の間欠故障の場合
は、全て下記に示す入出力メッセージフレーム送出再試
行の実行がなされる。
【０４０６】入出力メッセージフレーム送出再試行で
は、間欠故障の場合は、続いて入出力メッセージフレー
ムの送出を行う。ＧＷ戻りメッセージフレームでの異常
検知がない場合、間欠故障後回復したと判断し、システ
ム非致命障害警告出力を行って、ただちに動作モードに
復帰する。
【０４０７】ＧＷ戻りメッセージフレームで異常検知し
た場合は、ただちにステータスメッセージフレームを送
出し、前記入出力メッセージとテストメッセージのＧＷ
戻りフレームを故障診断情報として記録し、システム故
障警報を出力してから、設定モードに入る。
【０４０８】前記した｛故障１｝〜｛故障３｝の間欠故
障の場合、いずれも動作モードに復帰し、以降正常にサ
イクリック伝送が継続される。ビット出力については、
｛故障１｝の間欠故障など誤り出力のおそれがある場合
でもピンへの誤り出力は防護され、入出力メッセージフ
レーム送出再試行で送出した正常出力値が動作モード復
帰の最初の入出力メッセージフレームのＳＹＮＣフィー
ルド末尾でピン出力される。またビット入力について
は、ＧＷが伝送異常を検知後、上位シリアル伝送バス側
には、直近の正常時のビット入力値を保持して送出し、
間欠故障復旧後の動作モード再開始後の最初の正常ビッ
ト入力値が得られるまでこれを継続送出するので、上位
制御機器側に誤りビット入力値が伝送されることが防護
される。
【０４０９】システム非致命故障警告を受け、動作モー
ド中にＨＨＴなどから故障診断情報にアクセスすれば、
下記が推定できる。
【０４１０】｛故障１｝の間欠故障では、スレーブチッ
プが伝送エラーを検知しないが、動作モードで最初に誤
り伝送が発生した入出力メッセージのＧＷ戻りフレーム
を見れば、バス分岐Ｎｏ．１のビット出力設定スレーブ
のいずれかが、ビット出力取り込み落としをしているこ
とが推定できる。
【０４１１】｛故障２｝の間欠故障では、動作モードで
の最初の伝送エラー検知時のＧＷ戻りフレームから１８
番目以降の伝送単位がバスアイドルであり、ノード２５
４の行きバス出力以降のバス断線か地絡が疑われ、自己
診断モードのテストメッセージのＧＷ戻りフレームか
ら、ノード２５２が伝送エラーを送出しているので、バ
ス配線（ｃ）以降の瞬時断線が疑われる。
【０４１２】｛故障３｝の間欠故障では、動作モードで
の最初の伝送エラー検知時のＧＷ戻りフレームから、ビ
ット入力設定スレーブの誤り動作が疑われる。
【０４１３】次に、保守モードにおける処理について説
明する。
【０４１４】保守モードは、人手による故障診断、故障
部位分離、ユニット交換、試運転などを支援するもので
下記の動作を行う。
【０４１５】障害発生時の自己診断情報の提供に関して
は、前記自己診断モードで得られた自己診断情報を示
し、併せて故障部位の推定情報を提供する。また、繰り
返し発生する間欠故障の場合、ＰＣを接続して連続した
障害情報を収集・分析できるようにする。
【０４１６】縮退故障時の故障部位分離支援に関して
は、｛故障１｝の縮退故障では、ノード２５３が２点出
力設定なのに１点出力しか取り込まないので、前記バス
トポロジ自動認識を実施させ、不揮発メモリに登録され
ているテーブルと比較照合すれば、簡単に分離でき、
｛故障２｝の縮退故障では、前記バストポロジ自動認識
を実施させれば、ノード２５２以降が動作しないので、
バス配線（ｅ）の行きバス断線が簡単に分離できる。ま
た、｛故障３｝の縮退故障では、同様にバストポロジ自
動認識を実施すれば、ノード２５３までは正常で、ノー
ド２５２で異常なので、簡単に分離できる。
【０４１７】以上のように、縮退故障の場合、ほとんど
の故障部位の分離がＧＷの支援により短時間で可能であ
り、システムの修理期間を最小に抑えることができる。
【０４１８】故障ユニット検証支援に関しては、入出力
点数やビット入力値を手動スイッチで設定でき、またビ
ット出力値表示灯を装備した模擬ユニットを疑わしいユ
ニットの代わりにバス接続し、正常に動作するかどうか
試験できるようにする。模擬ユニットが正常動作なら、
本来のユニットが動作不良である。
【０４１９】試運転立ち上げ支援に関しては、バストポ
ロジ自動認識機能を使用してトポロジリストを生成さ
せ、続いて上位シリアル伝送バス上の各入出力点アドレ
スと分散シリアルバス上の入出力アドレスの対応を人手
で一括指定することにより、いわゆるバスアドレス設定
が完了する。産業機械・装置内部に分散設置されてお
り、アクセスしにくい個々のスレーブユニットの設定ス
イッチでアドレス設定する作業から開放される。また、
同一設計内容の機械・装置を繰り返し生産する場合は、
ＰＣから前記アドレス対応データファイルをダウンロー
ドすることで短時間で作業を終了できる。
【０４２０】試運転の結果、数箇所のセンサやアクチュ
エータを追加したり、削除したりする必要がまま生じ
る。この場合は、追加／削除をバス配線のやり易い方法
で行った後、バストポロジ自動認識を行わせ、表示され
た追加／削除部分のみ新規のアドレス設定変更操作を実
施すればよい。バストポロジリストのメンテナンスは自
動的に行われる。
【０４２１】ＰＣやＨＨＴを使用して、各ビット出力点
の人手によるオン／オフや、各入力点の入力値表示を行
う。
【０４２２】次に、バイトデータ伝送チャネルについて
説明する。
【０４２３】各スレーブチップでの再生中継伝送時の各
伝送単位先頭立ち上がりエッジ間の精度を確保するため
に、メッセージフレーム末尾に５１２（１０２４）個の
ヌルを付与する必要があるが、このフィールドを利用し
てバイトデータ伝送機能を実現する。
【０４２４】ＧＷと各バイトデータ伝送スレーブチップ
の間に、チップ１個当たり１チャネルの全２重バイトデ
ータ伝送回線を敷設できるようにする。ただし、総チャ
ネル数は例えば８（１６）に限定する。サイクリック伝
送１回当たり、すなわち約２（４）ｍｓ毎に１チャネル
当たり上り１バイト、下り1 バイトを伝送できるチャネ
ル（最大伝送速度約５００（２５０）バイト／秒）を８
（１６）チャネル装備することができる。
【０４２５】ここで、バイトデータ伝送スレーブチップ
は、以下ではビット入出力機能を持たないものとする。
【０４２６】バイトデータ伝送スレーブチップの外部回
路として、マイクロコンピュータが装備されていること
を前提としている。このチャネルは、ＧＷとスレーブチ
ップの相互間にトランスペアレントな全２重バイトデー
タ伝送回線を提供することを目的としており、ＧＷと上
位制御機器およびＧＷとバイトデータ伝送スレーブチッ
プ外部マイクロコンピュータ間は、例えば前記ＢＳＣ手
順（bi−sync）やＪＩＳ基本形データ伝送制御手順に準
拠したものを採用し、本チャネルを半２重通信回線とし
て使用し、誤り制御を含めたバイトデータ伝送を行うこ
とを想定している。無論、符号化したバイトデータ伝送
以外にも、同手順のコードインデベンデントモードを使
用したトランスペアレント伝送への拡張も可能である。
【０４２７】次に、バイトフィールドのフォーマットに
関し、バイトデータ伝送を行う場合のバイトフィールド
の詳細フォーマットについて、以下に説明する。
【０４２８】図８１に示すように、マークとバイトチャ
ネルスロットの組は、バイトデータ伝送を行うスレーブ
チップ数分連続し、残りはヌル連続とする。なお、マー
ク以降１９番目の伝送単位がヌルであるならば、バイト
チャネルスロットは終わりである。
【０４２９】図８１以降において、ＳＳ（Slave Statu
s）はスレーブの状態を示し、ＳＲ（Slave Response）
はスレーブのマスタからの指令への応答を示し、ＭＳ
（MasterStatus ）はマスタの状態を示し、ＭＣ（Maste
r Command）はマスタからスレーブへの各種指令を示
し、ＭＲ（Master Response ）はマスタからのスレーブ
への応答を示している。各論理については図８２〜図８
５に示す通りである。
【０４３０】次に、バイトチャネルスロットの構成につ
いて説明する。
【０４３１】タグ（ＴＡＧ）は、本バイトチャネルがバ
イトデータ伝送スレーブで処理されたかどうかを示すも
のであり、論理１は伝送エラーを示し、ヌルはスレーブ
処理済みを示し、論理０はスレーブ未処理を示す（ＧＷ
送出時は常に論理０とする）。スレーブスロットについ
ては図８２〜図８３に示す通りである。ＳＳはスレーブ
の各種状態を示し（図８２参照）、ＳＲはスレーブのマ
スタからの指令への応答を示す（図８３参照）。マスタ
スロットについては図８４〜図８６に示す通りである。
ＭＳはマスタの状態を示し（図８４参照）、ＭＣはマス
タからスレーブへ各種指令を示し（図８５参照）、ＭＲ
はマスタからスレーブへの応答を示す（図８６参照）。
バイトスロットについては図８７に示す通りである。
【０４３２】ただし、バイトフィールドの伝送につい
て、各バイトチャネルスロットには、１９伝送単位を必
要とする。一方、各スレーブチップ当たり再生中継伝送
に２伝送単位を消費してしまう。すなわち、１スレーブ
チップの行きと戻りでバイトフィールドの末尾の２伝送
単位が消えてしまう。この２点からゲートウエイが送出
するバイトフィールドの伝送単位数は、下記とする。
【０４３３】ｌｂはゲートウエイが送出するバイトフィ
ードの伝送単位数を示し、ｍはバス上の全スレーブチッ
プ総数を示し、ｎはバイトデータ伝送チャネル数を示し
ている。そして、バイト伝送チャネルを使用するスレー
ブが存在しない場合は、ｌｂ＝５１２（１０２４）であ
り、バイト伝送チャネルを使用するスレーブが存在する
場合は、５１２（１０２４）−２ｍ−１９ｎ≧０のと
き、ｌｂ＝５１２（１０２４）となり、５１２（１０２
４）−２ｍ−１９ｎ＜０のとき、ｌｂ＝２ｍ＋１９ｎと
なる。
【０４３４】次に、各メッセージフレームでのバイトフ
ィールド構成については次の如くである。
【０４３５】入出力メッセージフレーム（Ｘ＝ＭＫ）に
関しては、前記バイトチャネルスロットを所定チャネル
数分連続し、残りをヌルとし、テストメッセージフレー
ム（Ｘ＝論理１）に関しては、入出力メッセージフレー
ムと同様にバイトフィールドを追加する。ＧＷからの送
出バイトＣＨスロットは、図８８に示す如くとする。す
なわち、ＭＳ＝NMSTRRDY、ＭＣ＝INITISLV、ＭＲ＝NMST
RRCVとし、バイトスロットは全てヌルとする。
【０４３６】ステータスメッセージフレーム（Ｘ＝論理
０）、リザーブドメッセージフレーム（Ｘ＝ヌル）に関
しては、５１２（１０２４）伝送単位長のバイトフィー
ルドを追加する。ＧＷからのバイトフィールド送信デー
タは全てヌルとする。
【０４３７】次に、バイトデータ伝送チャネルの伝送プ
ロトコルについて説明する。
【０４３８】ＧＷから送出するバイトスロット数につい
ては、バス上に接続されているバイトデータ伝送機能に
設定されているスレーブチップ総数分のマークとバイト
チャネルスロットの組を、バイトフィールドの先頭から
連続して並べるものとする。残りのバイトフィールドは
ヌル連続とする。以下の制御は、各バイトデータ伝送チ
ャネル毎に独立して行う。
【０４３９】ＧＷのイニシャライズ時の処置について
は、ゲートウエイのイニシャライズ時は、ＴＡＧ＝論理
１、スレーブスロットは全てヌル、マスタスロットはＭ
Ｓ＝NMSTRRDY、ＭＣ＝INITISLV、ＭＳ＝NMSTSSCVとして
送出し、これを継続する。ここで、ゲートウエイ送出時
は、常にＴＡＧ＝論理１とし、スレーブスロットは全て
ヌルとする。以降では記述から省略する。
【０４４０】図８９に示すスロットを継続して送出しな
がら、戻りスロットをチェックする。ＧＷ戻りスロット
のＴＡＧは、必ずヌルになる。ヌル以外は、バイトデー
タ伝送スレーブ応答異常とする。なお、上記は、常にチ
ェックする。以降では記述から省略する。
【０４４１】マスタスロットは、常に前回送出した論理
値が戻る。前回送出値と異なる場合は、スレーブマスタ
スロット受信異常とする。なお、上記は、常にチェック
する。以降では記述から省略する。
【０４４２】スレーブは、上記マスタスロットを受信
し、INITISLVコマンドを受けて自己のイニシャライズを
行い、同時に外部回路にスレーブチップ停止中を知らせ
る。イニシャライズしているので、次回の伝送からは、
ＳＳ＝NSLVRDY であり、ＳＲ＝NSLVRCV である。バイト
データ伝送スレーブが正常であれば、２回目以降の戻り
スロットは図９０に示す如くになる。すなわち、スレー
ブスロットがＳＳ＝NSLVRDY で、ＳＲ＝NSLVRCV であれ
ば、正常である。これ以外のＳＳは、スレーブステータ
ス／レスポンス異常である。なお、最初の送出時の戻り
スロットのＳＳは、送出したINITISLVコマンドが実施さ
れる前のステータスを示す。また、バイトスロットがヌ
ル以外の場合、戻りバイトスロット異常とする。
【０４４３】ＧＷのチャネル起動時の処理については次
の如くである。
【０４４４】上位制御機器から該当チャネルのイネーブ
ル指令を受けたら、スレーブノードがＲＥＡＤＹである
こと（前項末尾の戻りスロット受信）を確認してから、
図９１に示すスロットの継続送出を開始する。すなわ
ち、ＭＳ＝MSTRRDY とし、ＭＣ＝ENBSLVとする。スレー
ブは、ＭＳ＝MSTRRDY を受信してイニシャライズ状態か
ら脱する。ENBSLVコマンドを受けて、外部回路が動作可
能かどうかチェックする。外部回路が動作可能な場合は
SLVRDYフラグをセットし、不能の場合はSLVRDYフラグを
リセットとする。スレーブの外部回路が動作不能の場合
は、ゲートウエイは図９２に示す戻りスロットを受信す
る。すなわち、ＳＳ＝NSLVRDY のままである。また、Ｓ
Ｒ＝NSLVRCV である。長時間以上（例えば１００ｍｓ以
上）、この応答が継続する場合は、スレーブ起動タイム
アウト異常とする。外部回路を含めスレーブが動作可能
になると、戻りスロットは図９３に示す如くになる。す
なわち、ＳＳ＝NSLVRDY 、ＳＲ＝NSLVRCV となる。この
とき、ＳＲ＝NSLVRCV 以外の場合は、スレーブ応答異常
とする。
【０４４５】ＧＷのバイト伝送の実施について説明す
る。
【０４４６】システム起動後、上位制御機器からの送信
データを受信したら、ＭＳ＝MSTRRDY 、ＭＣ＝MSTRTRS
とし、送信データをバイトスロットに書き込んで送出す
る（図９４参照）。スレーブがマスタからの送信データ
を正常受信した場合、次サイクルでは図９５に示す前記
戻りスロットを受信する。すなわち、ＳＳ＝SLVRDY、Ｓ
Ｒ＝SLCRCVであり、バイトスロットは全てヌルとなる。
また、スレーブが以前受信したバイトデータを外部回路
に引き渡す処理を実行中でありスレーブのREQOUTフラグ
がセットされていて、マスタからの送信データを受信で
きない場合は、マスタは次サイクルで図９６に示す戻り
スロットを受信する。すなわち、ＳＳ＝SLVRDY、ＳＲ＝
NSLVRCV でバイトスロットは送信データがそのまま残
る。この場合、マスタは前記と同様のバイトチャネルＣ
Ｈスロットを繰り返し送信する。長時間以上（例えば１
００ｍｓ以上）、この応答が継続する場合は、スレーブ
受信タイムアウト異常とする。また、スレーブがマスタ
からの送信データを正常に受信し、かつスレーブからマ
スタへの送信データをバイトスロットに送信した場合
は、次サイクルで図９７に示す戻りスロットを受信す
る。すなわち、ＳＳ＝SLVRDY、ＳＲ＝SLVRCVTRS で、バ
イトスロットは、スレーブ送信データに書き直されてい
るので、これを取り出してスレーブからの受信データと
して、上位制御機器に送出する。
【０４４７】この戻りスロットを受信した後に、マスタ
が上位制御機器から続く送信データを受けていた場合
は、図９８に示すスロットを送出する。すなわち、ＭＳ
＝MSTRRDY 、ＭＣ＝MSTRTRS 、ＭＲ＝MSTRRCV とし、送
信データをバイトスロットに書き込む。スレーブは、Ｍ
Ｒ＝MSTRRCV を受信して自己が前回送信したデータが、
マスタに正常受信されたことを確認する。もしＭＲ＝NM
STRRCVであるならば、マスタ受信異常としてSLVRDYフラ
グをリセツトし、次サイクルからのＳＳ＝NSLVRDY とし
てマスタに異常を知らせる。以上のように、各サイクル
毎にマスタからスレーブ、スレーブからマスタにそれぞ
れ１バイトの伝送データを交換できる。
【０４４８】マスタが、スレーブに送信するデータを持
たない場合で前回スレーブ送信データを受信しなかった
場合は、図９９に示すスロットを送出する。すなわち、
ＭＳ＝MSTRRDY 、ＭＣ＝ENBSLV、ＭＲ＝NMSTRRCVとし、
バイトスロットは全てヌルとする。このとき、スレーブ
がマスタに送る送信データを持っていた場合は、次サイ
クルの戻りスロットは図１００に示す如くになる。すな
わち、ＳＳ＝SLVRDY、ＳＲ＝SLVTRSでバイトスロットは
スレーブ送信データとなる。また、スレーブがマスタに
送る送信データがない場合は、次サイクルの戻りスロッ
トは図１０１に示す如くになる。すなわち、ＳＳ＝SLVR
DY、ＳＲ＝NSLVRCV で、バイトスロットはヌルのままと
なる。
【０４４９】また、スレーブが外部回路とのデータ伝送
の実施において何らかの誤りを検知した場合、マスタは
図１０２に示す戻りスロットを受信する。すなわち、Ｓ
Ｓ＝SLVERRを受信する。図１０２では、ＳＲ＝NSLVRCV
となっているが、ＳＲ＝SLVRCV、SLVTRS、SLVTRSRCV の
場合もある。マスタがＳＳ＝SLVERRを受信した場合は、
スレーブ異常検知を上位制御機器に通知し、上位レベル
の伝送制御プロトコルに定められた処置（チャネルイニ
シャライズ後に再起動し回復を図るなど）を行う。
【０４５０】バイト伝送停止時の処理では、上位制御機
器やゲートウエイ内の上位レベルの通信制御機能から伝
送停止指令を受けた場合、あるいはマスタの本バイトチ
ャネル制御ロジックに伝送停止の必要が生まれた場合、
図１０３に示すバイトＣＨスロットを送出する。すなわ
ち、ＭＳ＝NMSTRRDY、ＭＣ＝INITISLV、ＭＲ＝NMSTRRVC
でバイトスロットを全てヌルとする。スレーブは、ＭＣ
＝INITISLVコマンドを実行し、ただちに内部と外部回路
のイニシャライズを行いSLCRCVフラグをリセットする。
従って次サイクルの戻りスロットは、図１０４に示す如
くになる。すなわち、ＳＳ＝NSLCRCV 、ＳＲ＝NSLVRCV
でバイトスロットは全てヌルとなる。
【０４５１】バイトデータ伝送チャネルのループバック
チェックについて説明する。
【０４５２】バイトデータ伝送チャネルでの伝送異常検
知後に、ゲートウエイからスレーブチップの外部回路
（マイクロコンピュータ）の伝送制御部までのバスを、
いわゆるループバックさせて自己診断を行うことができ
る。すなわち、正常な場合、下りスロットに送出したバ
イトデータが、次のサイクルの上りスロットのバイトデ
ータとして戻る。このとき、外部回路（マイクロコンピ
ュータ）の伝送制御部は、受信データの折り返し送信の
みを行い、他回路とのデータのやり取りは一切行わず、
無用の影響を与えないようにする。下記の手順で自己診
断を行う。
【０４５３】マスタは最初に、上記したバイト伝送停止
時の処理を行う。続いて、図１０５に示すバイトＣＨス
ロットを送出し、スレーブにループバックを指令する。
すなわち、ＭＳ＝MSTRRDY 、ＭＣ＝LOOPBK、ＭＲ＝NMST
RRCVとし、バイトスロットは全てヌルとする。スレーブ
は、これを受信したらイニシャライズ状態から脱し、外
部回路への起動指令を行う。外部回路の起動を確認した
ら、SLVLPBK フラグをセットし、外部回路にループバッ
ク指令を出す。外部回路がループバックモードになった
ことを確認してから、SLVRDYフラグをセットする。準備
完了後のマスタ戻りバイトＣＨスロットは図１０６に示
す如くとなる。すなわち、ＳＳ＝SLVRDY、ＳＲ＝SLVLPB
K でバイトスロットは全てヌルとなる。マスタはこれを
確認してから、用意したテスト用バイトデータを図１０
７に示すバイトＣＨスロットとして順に送出する。すな
わち、ＭＳ＝MSTRRDY 、ＭＣ＝MSTRTRS 、ＭＲ＝NMSTRR
CVとし、バイトスロットはテストデータとする。スレー
ブは、これを受信して受信バイトスロットの外部回路へ
の送出を開始する。また、図１０８に示すデータを送出
する。すなわち、ＳＳ＝SLVLPBK 、ＳＲ＝SLVRCVで、バ
イトスロットはヌルとする。
【０４５４】ＧＷは、これを受信してスレーブ受信を確
認し、ループバックの返送待ちに入り、図１０９に示す
データを連続送出する。すなわち、ＭＣ＝ENBSLVを継続
送出する。スレーブの外部回路は、受信したバイトデー
タをそのままスレーブに返送する。スレーブがこれを受
信すると、ただちに、マスタにこれを送出する。すなわ
ち、ＳＳ＝SLVLPBK 、ＳＲ＝SLVRCVで、バイトスロット
はマスタが送信した図１１０のテストデータと一致する
はずである。長時間（例えば１００ｍｓ）待っても、ス
レーブからＳＲ＝SLVTRSを受信しない場合、ループバッ
クタイムアウト異常とする。また、ＲＳ＝SLVRCVTRS を
受信しても、戻りバイトスロットが送出したテストデー
タと一致しなかった場合は、ループバックデータ異常と
する。マスタは、正常な戻りバイトＣＨスロットを受信
したら、図１１１に示す続くテストデータを送出する。
すなわち、ＭＣ＝MSTTRS、ＭＲ＝MSTRCVとし、バイトス
ロットは新規テストデータとする。
【０４５５】以下同様にテストデータを順に送出受信し
て、全てのテストデータの送出受信が正常であれば、自
己診断正常とする。ＧＷは、テスト終了後、バイト伝送
停止処理を行う。
【０４５６】次に、スレーブチップのバイトデータ伝送
外部インタフェース例について説明する。
【０４５７】先ず、バイトデータ伝送スレーブチップと
外部回路（マイクロコンピュータ）とのインタフェース
例を簡単に説明する。本例では、外部回路として安価な
センサやアクチュエータ、あるいは温度調節計ユニット
やポジションコントローラなど簡易制御機器類に組み込
み使用できるように、４〜８ビットのマイクロコンピュ
ータを使用したものを示す。
【０４５８】図１１２は、インタフェースのブロック図
を示す。符号６０１は、スレーブチップ、符号６１０は
その中のＩ／Ｏロジック部、符号６１１はその中の入出
力ピンインタフェース部、符号６１２はバイトデータ伝
送制御部である。ビット入出力スレーブの場合は、符号
６１１が入出力ピン（Ｉ０３Ｈ〜Ｉ００Ｈ）に設定され
たビット入出力を行う。バイトデ一タ伝送スレーブの場
合は、入出力ピン（４ピン）を時分割して使用する双方
向ニブルデータ伝送バスとして使用する。符号６１２
は、出力２ピン、入力２ピン（図示の出力ピンであるRE
QBOUTL、ACKBINL、入力ピンであるREQBINL 、ACKBOUT
L）の合計４ピンを使用して、公知のハンドシェーク制
御で前記ニブルバスの使用優先権制御とデータ伝送制御
を行う。すなわち、合計８ピンでバイトデータ伝送を行
う。
【０４５９】図１１２の符号６１３は、マイクロコンピ
ュータチップで、スレーブチップ６０１からのバイトデ
ータ伝送ピン（８ピン）とは、８ビット双方向Ｉ／Ｏポ
ート１個と割り込みピン１ピン（REQBOUTL）でインタフ
ェースする。ニブルデータ伝送プロトコルは、マイクロ
コンピュータチップ６１３内蔵のＲＯＭに書き込まれた
伝送制御プログラムが受け持ち、図１１３に示すよう
に、ニブルバスを伝送方向に従って切り換え使用する。
図示の例では、最初スレーブチップ６０１からの伝送要
求が出され、ニブルバスを使用して最初のニブルデータ
としてスレーブチップ６０１のステータス／コマンドと
パリティビットが、２番目のニブルデータとして伝送バ
イトデータの上位ニブルデータが、３番目のニブルデー
タとして下位ニブルデータが送られていく様子を示す。
図示では、この間にマイクロコンピュータチップ６１３
側からの伝送要求が出されており、前記３ニブルの伝送
が終了した時点で、今度は逆方向にマイクロコンピュー
タ側のバイトデータ伝送チャネルステータス／コマンド
とパリティビットが送出されている。
【０４６０】以上のように、マイクロコンピュータチッ
プ６１３を使用して、しかも伝送制御プロトコルを内蔵
ＲＯＭ上のソフトウエアで実現することにより、安価な
バイトデータ伝送ユニットを実現できる。プログラムに
よる伝送制御は、サイクリック伝送周期が２（４）ｍｓ
毎であるため例えば５ＭＨｚ程度のクロック周波数のマ
イクロコンピュータでも充分応答可能である。また、２
（４）ｍｓ毎に上がり／下がり１バイト伝送は、通常の
調歩同期式通信で９６００（４８００）ｂｐｓ相当の速
度であり、高速とは言えないが、ディスクリート制御分
野で必要とされる中速度のバイトデータ伝送能力を実現
している。
【０４６１】次に、バイトデータ伝送機能を付与する場
合の、ＧＷの動作と処理について説明する。
【０４６２】上位制御機器とＧＷとのバイトデータ伝送
インタフェースにおいて、バイトデータ伝送スレーブを
システム内で使用するには、当然ＧＷが上位制御機器と
の間で、ビット入出力だけでなく、バイナリデータを交
換する機能を持ち、そのデータをバイトデータとして分
散バス上で伝送できなければならない。DeviceNet のよ
うなビットデータとバイトデータ双方をサポートする上
位シリアル伝送バスの場合は、ＧＷはそのバイトデータ
伝送プロトコルに従って上位制御機器との伝送を行い、
分散バスのバイトデータ伝送プロトコルとして、前記Ｂ
ＳＣ／基本形データ伝送手順を採用する場合は両者のプ
ロトコル変換を行えばよい。上位シリアル伝送バスがビ
ット入出力しかサポートしていない場合は、上位制御機
器が持つデータ伝送インタフェース手段を使用して、別
途ＧＷとリンクさせればよい。具体的には、上位制御機
器がパーソナルコンピュータやボードコンピュータの場
合は、ＲＳ２３２ＣやＲＳ４２２／４８５チャネルが利
用できる。また、多くのＰＬＣは同様の通信チャネルボ
ードをサポートしているので、同様のリンクが可能であ
る。ただし、同リンクの通信速度が全体の通信速度を制
約し、本来のバイトデータ伝送速度を生かし切れないケ
ースもあり得る。
【０４６３】上位制御機器がパーソナルコンピュータや
ボードコンピュータの場合は、ビット入出力も含めてＧ
Ｗの上位シリアル伝送バスとして、イサーネットの使用
も考えられる。この場合は、１０Ｍｂｐｓと高速であ
り、前記のような通信速度制約は生じない。
【０４６４】次に、ＧＷから送出するメッセージフレー
ムのバイトフィールド構成について説明する。
【０４６５】前記ｌｂの式からバイトフィールド伝送単
位数を計算して、送出する。また、送出時には、下記の
バイトフィールドフォーマットチェックを行う。 （ａ） バイトフィールド伝送単位長さをチェックす
る。 （ｂ） 入出力／テストメッセージフレームの場合は、
（イ） フィールド内で、マークに続き非マークが１８
伝送単位継続する組が所定のバイトチャネル数分送出さ
れたか。また、それ以降は全てヌルかをチェックし、
（ロ） 各バイトチャネルスロットのＴＡＧが全て論理
０かをチェックし、（ハ） 各バイトチャネルスロット
のスレーブスロットが全てヌルかをチェックし、（ニ）
各バイトチャネルスロットのマスタスロットが全て論
理値かをチェックする。各バイトチャネルスロットのバ
イトスロットが、ＭＣ＝MSTTRSの場合は全て論理値であ
るかチェックし、ＭＣ＝MSTTRS以外の場合は全てヌルで
あるかチェックする。 （ｃ） ステータスメッセージフレームの場合は、全て
のバイトフィールドがヌルであるかチェックする。
【０４６６】次に、ＧＷへの戻りメッセージフレームの
バイトフィールドでは、下記のチェックをする。 （ａ） 伝送単位長が、（（所定数−２）・総スレーブ
・チップ数）であるかチェックする。 （ｂ） 入出力／テストメッセージフレームの場合は、
（イ） フィールド内で、マークに続き非マークが１８
伝送単位継続する組が、所定のバイトチャネル数分受信
されたか。また、それ以降は全てヌルかチェックする。
そして、（ロ） 各バイトチャネルスロットのＴＡＧが
全てヌルか、（ハ） 各バイトチャネルスロットのスレ
ーブスロットが全て論理値か、（ニ） 各バイトチャネ
ルスロットのマスタスロットが全て論理値か、また、送
出値と一致しているかをチェックする。さらに、（ホ）
各バイトチャネルスロットのバイトスロットが、ＳＣ
＝SLVTRSかSLVRCVTRS の場合は全て論理値か、ＳＣ＝SL
VTRSかSLVRCVTR以外の場合は全てヌルかをチェックす
る。 （ｃ） ステータスメッセージフレームの場合は、全て
のバイトフィールドがヌルであるかをチェックする。
【０４６７】設定モードにおける処理に関しては、バス
トポロジ自動認識の場合、イニシャライズ指令のバイト
チャネルスロットを付加してテストメッセージフレーム
を送出すれば、バイトデータ伝送スレーブチップの存在
をＴＡＧを見ることにより検知できる。
【０４６８】待機モードにおける処理に関しては、全て
のバイトデータ伝送チャネルにつき、前記イニシャライ
ズを行う。
【０４６９】動作モードにおける処理に関しては、前記
送出バイトフィールドフォーマットチェックを行う。ま
た、前記戻りバイトフィールドフォーマットチェックを
行う。これらのチェックで異常検知した場合、ビット入
出力の異常検知の場合と異なり、自己診断モードには入
らずにＧＷ内のバイトデータ伝送上位レベルプロトコル
（例えばＢＳＣ／基本形データ伝送手順）に通信異常を
通知し、その指示に従って再試行を実施したり、前記バ
イトデータ伝送チャネルループバックチェックなどを行
う。
【０４７０】次に、自己診断モードにおける処理につい
て説明する。
【０４７１】例として、図５８のノード２５１が最初の
バイトデータ伝送スレーブに設定されていた場合で、同
スレーブが自己のバイトチャネルスロットを検知できな
い縮退故障が発生した場合を説明する。この場合は、ス
レーブは自己のバイトチャネルスロットの検知不能エラ
ーとなる。一方、ＧＷは、前記戻りメッセージフレーム
のバイトフィールドチェックで残余のＴＡＧ＝論理０の
ままのバイトチャネルスロットを検知するので、いずれ
かのバイトデータ伝送スレーブがスロットの受信を行わ
ない異常を検知する。ＧＷは直ちに、全バイトデータ伝
送チャネルの上位レベル伝送制御部に障害を通知し、そ
れぞれのチャネルの誤り制御手順を起動する。また、テ
ストメッセージフレームを送出して、自己診断情報を収
集する。図１１４〜図１１６にメッセージフレームを示
す。図１１４〜図１１６は、バイトデータ伝送スレーブ
故障におけるメッセージフレーム例を示し、図１１４、
図１１５は故障発生時入力メッセージフレーム、バイト
データ伝送スレーブ２個の場合であって、図１１４はＧ
Ｗ送出フレームを、図１１５はＧＷ戻りフレームを示し
ている。図１１６は自己診断モードでのテストメッセー
ジフレーム例で、ＧＷ戻りフレームを示しており、ノー
ド２５１のバイトデータ伝送スレーブが異常検知し、入
出力メッセージフレームで残余のスロットがあったこと
から、２５１のスロット取り込み不良が判定できる。こ
の場合、ＧＷは故障スレーブがノード２５１であること
を判定できる。
【０４７２】次に、本発明の実施の一形態にかかる調歩
同期式データ伝送方法に適用される変形例について説明
する。
【０４７３】制御局が一定周期で送出するダミーメッセ
ージとしては、“ＳＯＨ、ＥＴＢ、（ＢＣＣ）" に限定
されるものではない。使用されている通信プロトコル
上、害を与えないメッセージであれば、様々な選択でも
よい。
【０４７４】ビットフレーム構成としては、ビットフレ
ーム構成としてデータビットを２ビットとしたが、これ
に限定するものではない。多数データビットとし、その
組み合わせで伝送データとヌルを含む複数の制御記号に
コーディングするようにしてもよい。
【０４７５】内蔵クロック回路については、リングオシ
レータを説明したが、外付け部品不要の内蔵クロック回
路としては、様々な形態がある。例えば、酸化シリコン
膜と対向する電極によるコンデンサを使用したＣＲ発振
回路、充放電サイクルを繰り返すミラー積分回路とコン
パレータを組み合わせた発振回路などでもよい。後者の
場合は、充放電電流制御拡散抵抗の抵抗比で周期が決ま
るためクロック精度を高められるので、ビットフレーム
間の計数値からの演算を行う回路部を簡略化できる。
【０４７６】タイミング発生回路については、ボーレー
トと内蔵クロックの周波数差が小さい場合であるので、
演算アルゴリズムとして、最大限の精度でタイミング発
生可能な例を説明した。内蔵クロック変動幅仕様とボー
レートと内蔵クロックの周波数差の組み合わせによって
は、より単純な演算アルゴリズムでも充分な場合もあ
る。この場合、タイミング発生回路はより小規模の論理
回路で構成できる。また、多数カウンタを縦属接続して
タイミング発生を行う回路構成で説明したが、所定の演
算アルゴリズムを実現できる他の多数の論理回路構成が
考えられる。
【０４７７】ビット入出力については、スレーブチップ
１個当たりのビット入出力数は１〜４点としたが、これ
に限定されるものではない。例えば、８〜１６ビット／
チップの構成も考えられる。また、ビット入出力総点数
仕様についても、出力１０２４点／入力１０２４点への
拡張や、出力３２〜６４点／入力３２〜６４点への縮小
も考えられる。後者の場合、シリアル伝送電磁弁マニホ
ールド以外に、従来からの並列配線マニホールド電磁弁
内部の省配線にスレーブチップを使用し、接続端子台乃
至コネクタ部に制御機器からの信号をバス信号に切り換
え変換する簡易マスタチップを導入してもよい。
【０４７８】バイトフィールドの利用については、１９
伝送単位からなるバイトチャネルスロットを説明した
が、他の多数の変形が考えられる。また、このフィール
ドを利用して、他のデータ伝送の目的に使用することも
考えられる。例えば、モーションコントロールのための
データ伝送に拡張するなどが挙げられる。
【０４７９】ＧＷへの制御機能の付与については、ＧＷ
は単なる通信プロトコル変換のみを行う仲介器であった
が、付加機能としてＰＬＣ機能をも内蔵させてもよい。
【０４８０】リピータによる配線長の延長に関しては、
バス分岐当たり最大５０ｍ、総配線長２００ｍとした
が、複数のリピータを導入して数１００ｍに拡張が可能
である。本調歩同期式データ伝送方法は、リングバスを
採用した調歩同期式であるため数ｋｍに延長しても配線
上のバス信号伝搬遅延（約６ｎｓ／ｎ）とリピータ回路
遅延（約４０ｎｓ／中継）がサイクリック伝送周期に加
わるのみで、他のリニアバスの場合のようにバス往復遅
延時間制約で最大延長距離が制約されることがない利点
がある。
【０４８１】上記に説明した本発明の一実施形態にかか
る調歩同期式データ伝送方法によれば、シリアル伝送バ
スシステムにバストポロジとして４芯リングバスを採用
し、また、バスケーブルを４芯とし、スレーブ電源供給
線２本、行きバス信号線１本と戻りバス信号線１本の合
計４本とする。スレーブへのバス配線はコネクタ接続と
したため、システムの構成は簡易となる。
【０４８２】また、伝送方式として、マスタ／スレーブ
サイクリック伝送方式を採用し、マスタは上位システム
とインタフェースしてビット入出力情報やバイトデータ
伝送情報をやり取りし、またシリアルバスを使用してサ
イクリックにメッセージフレームを送出してビット出力
情報や下りバイトデータを各スレーブに送り、各スレー
ブはビット入力情報や上りバイトデータを送り、マスタ
はリングバスの戻りメッセージフレームを受信してビッ
ト入力情報を取り込むようにしたため、スレーブ局が任
意のビット長の情報ビット列に設定することができる。
【０４８３】また、調歩同期式を採用し、ビットフレー
ムはスタートビット、情報ビット２ビット、ストップビ
ット１ビットで構成し、情報２ビット部分は論理０、論
理１、マーク、ヌルの４種にコーディングし、マークは
メッセージフレーム内の区切りに、ヌルはスタートビッ
トを高レベル、残りは低レベルに割り付けて無情報表示
に使用し、これら４種のビットフレームを組み合わせて
メッセージフレームを構成し、各メッセージフレームの
先頭ビットフレームをヌルとしたため、コーディングが
簡単になる。
【０４８４】また、各スレーブ端末には、行きバスと戻
りバスそれぞれのビットフレーム再生中継回路を装備
し、両バス上のビットフレームは１ビットフレーム時間
遅延して再生中継するものとし、遅延中継出力するビッ
トフレームの先頭エッジを利用して生成し、再生中継出
力のビットフレームのビットエッジタイミングや受信入
力ビットフレームのビットサンプリングタイミングは、
各メッセージフレームの先頭ビットフレーム（ヌル）の
先頭エッジと次ビットフレームの先頭エッジ間隔を内蔵
クロックで駆動されるカウンタで計数し、以降のビット
フレームの前記タイミングはこの計数値を特定アルゴリ
ズムで演算した値を使用して内蔵クロックを使用して発
生させるため、内蔵クロック発振回路の構成は簡単にな
る。
【０４８５】また、スレーブチップ内蔵クロック発振回
路としては、専用特殊発振回路とはせず、例えば奇数段
のインバータをタンデム接続してインバータの伝搬遅延
時間を利用して高周波クロックを得るリングオシレータ
で簡単に実現できる。
【０４８６】また、各ビットフレーム毎にスタートビッ
トが論理１、ストップビットが論理０であることを確認
するフレームフォーマットチェックを行う他、フレーム
内での立ち上がりエッジ数と立ち下がりエッジ数を計数
する２個のカウンタを設け、ビットタイム中央でのビッ
ト論理値の組み合わせ以外に、それぞれの計数値がヌル
／マーク／論理０／論理１の波形のエッジ数に一致して
いるかどうかもチェックする。また、続くビットフレー
ムのスタートビットの立ち上がりエッジが本来の同ビッ
トタイムの中央までにない場合は、ビットフレームタイ
ムアウトエラーとして検知する。いずれの場合も、以降
の行きバス出力を低レベルに固定しバスアイドルとした
ため、ビットフレーム伝送誤り検知が可能となる。
【０４８７】また、各スレーブの行きバス入力におい
て、ＯＵＴフィールドの出力伝送ビット数が所定の１２
８／２５６であるか、最初の論理値の後にヌルを受信し
ていないか、自己がビット出力を設定されている場合に
出力データが不足していないかをチェックしたため、Ｏ
ＵＴフィールド伝送誤り検知が可能となる。
【０４８８】また、各スレーブの行きバス入力におい
て、ＩＮフィールドの入力伝送ビット数が所定の１２８
／２５６であるかどうか、最初のヌル受信後論理値を受
信していないか、自己がビット入力を設定されている場
合にＩＮフィールドに入力値を挿入する空きがあるかを
チェックし、これら伝送誤りを検知したら、以降の行き
バス出力は全てヌルに交換するため、ＩＮフィールド伝
送誤り検知が可能となる。
【０４８９】また、マスタは、バス上に送出した自己の
メッセージフレームを読み込み、各ビットフレーム毎の
ビットフレーム伝送誤り検知処理と同等のチェックを行
うとともに、情報ビットパターンが正しいか、送出パル
スの各エッジ間隔が所定の値であるか、ＳＹＮＣフィー
ルドのフォーマットが正しいか、ＯＵＴフィールドのフ
ォーマットが正しいか、ＩＮフィールドのフォーマット
が正しいか、ＢＹＴＥフィールドのフォーマットが正し
いかをチェックし、戻りメッセージフレームについて
も、各ビットフレーム毎のビットフレーム伝送誤り検知
処理と同等のビットフレーム毎のチェック、ＳＹＮＣの
フィールドのフォーマットチェック、ＩＮフィールドに
おけるＩＮフィールド伝送誤りのチェックと挿入された
入力ビット数が正しいかどうかのチェック、送出メッセ
ージフレームの戻り受信のタイムアウトチェックを行う
ようにしたため、マスタでの送出および戻りメッセージ
フレームのチェックが可能となる。
【０４９０】また、マスタは、マスタへの戻りメッセー
ジフレームの伝送誤りチェックで何らかのエラーを検知
した場合、ＯＵＴおよびＩＮフィールドを全てヌルとし
たステータスメッセージフレームを送出する。各スレー
ブは、このメッセージを受信すると、行きバス入力のＯ
ＵＴ乃至ＩＮフィールドの最初のヌルを自己のエラース
テータスに書き換えて行きバス出力に送出する。マスタ
は、戻りメッセージフレームを受信し、全スレーブの伝
送誤り検知状態を把握することができる。
【０４９１】また、マスタは、誤り伝送が検知された入
出力メッセージの入力値を上位制御機器に伝送せず、誤
り入力を防護し、各スレーブは、前回の入出力メッセー
ジを誤り伝送なく受信した後、続く入出力メッセージの
先頭で初めて抽出したビット出力をプログラマブル入出
力ピンに出力し誤り出力を防護するため、誤り入出力が
防護できる。
【０４９２】
【発明の効果】以上説明したように、本発明にかかる調
歩同期式データ伝送方法によれば、従来技術による調歩
同期式通信子局において、高価な水晶発振子の代わり
に、コンデンサの静電容量のばらつきと温度変動、抵抗
の抵抗値のばらつきと温度変動、内蔵発振回路の発振周
波数のばらつき、温度変動、電源電圧変動等によって、
ＣＲ発振の場合、得られるクロック周波数として下記要
因で大幅に変動し、具体的には、±３０％〜±５０％程
度が予測されるような安価なＣＲ発振回路が使用でき
る。また、ＵＡＲＴにボーレートを供給するボーレート
ジェネレータに相当する回路もより簡略でゲート数が少
なく、１チップマイクロコンピュータでの使用に好適で
ある。
【０４９３】また、水晶発振子の使用が価格的に難点に
ならない場合でも、本発明の実施の一形態によれば従来
技術のボーレートジェネレータのクロック分周機能に基
づく制約から開放され、マイクロコンピュータの最大動
作周波数のクロックを使用することが可能になり、端末
機器の性能を向上させることができる。
【０４９４】また、本発明にかかる調歩同期式データ伝
送方法によれば、スレーブチップは約５．０００ゲート
程度の論理回路規模で構成可能である。ＣＭＯＳロジッ
クプロセスで製造すれば、ビット入力乃至ビット出力１
ビット当たりのインタフェースコストを大幅に低減でき
る。インタフェースコストとは、シリアル伝送バスとイ
ンタフェースし、ビット論理値を入出力するために必要
な半導体部品およびディスクリート部品の合計コストの
ことで、通信制御ＩＣ、マイクロコンピュータＩＣ、バ
ストランシーバＩＣ、ＥＥＰＲＯＭ、オプトカプラ、ダ
イオード、パルストランス、水晶発振子、ノードアドレ
ス用設定スイッチ、抵抗、コンデンサなどのうち必須な
もののコスト合計である。ＡＳ−ｉと本スレーブチップ
は共に４ビット入出力が可能であるが、ビット当たりの
インタフェースのコストは約１／７に低減される。
【０４９５】DeviceNet に用いた場合、マイクロコンピ
ュータなどが必須のため、４ビット／ユニットとした場
合はビット当たりコストは本スレーブチップは約１／３
０に低減される。DeviceNet で１６点入出力ユニットと
集中化した場合でも、約１／４低減という低コストを実
現できる。
【０４９６】また、上記部品の実装面積では、ＡＳ−ｉ
に用いた場合の１／２以下（ベアチップ使用では１／１
６）と極度に少ない面積で実装できる。
【０４９７】さらに、本発明にかかる調歩同期式データ
伝送方法によれば、スレーブチップが小形化されるため
に、例えば取り付けピッチ１０ｍｍと小型のマニホール
ド電磁弁のソレノイドコイル部プリント板や、Ｍ１２あ
るいはＭ８サイズの近接スイッチのプリント板にも実装
可能となり、また１点入力あるいは１点出力で使用して
も、従来並列配線の実装コストより安価になるなど、究
極の省配線効果を実現できる。
【０４９８】さらにまた、本発明にかかる調歩同期式デ
ータ伝送方法によれば、１個のスレーブチップで１〜４
点あるいはそれ以上の任意分散を可能としているため、
従来技術の４／８／１６点分散に制約される場合と比較
して、総ビット入出力点数の無駄がなく、効率がよい。
【０４９９】さらにまた、本発明にかかる調歩同期式デ
ータ伝送方法によれば、個々のスレーブノード毎にノー
ドアドレス設定を必要とせず、またゲートウエイがバス
配線トポロジを自動認識するので、産業機械装置内部に
組み込み使用する場合、大幅な工数削減が可能となる。
また、スレーブユニットの保守交換時の誤り設定のおそ
れがなく安心である。
【０５００】また、本発明にかかる調歩同期式データ伝
送方法によれば、シリアル伝送バスケーブルの断線故障
部位を１００％自己診断機能で提示できるので、短時間
での修理、復旧が実現できる。
【０５０１】また、本発明にかかる調歩同期式データ伝
送方法によれば、リングバスではあるが、スレーブチッ
プに行きおよび戻りバス回路を装備したことと、バス分
岐を設けたことにより、バス分岐当たり１Ａ、全体で８
Ａものバス電源供給能力を実現している。このため、通
常５〜１０ｍＡ程度を必要とするセンサ類の他に、通常
４０〜５０ｍＡ程度を必要とするソレノイドコイルを多
数含むマニホールド電磁弁や電磁リレーなど多数のバス
電源負荷を接続でき、従来の並列配線方式と比べ、信号
配線のみならずセンサ／アクチュエータ電源配線をも省
配線化できる。
【０５０２】また、本発明にかかる調歩同期式データ伝
送方法によれば、スレーブチップに種々の伝送誤り検知
処理機能を装備すると同時に、ゲートウエイにも高度の
伝送誤り検知処理機能を装備することにより、システム
全体として高度の伝送誤り検知処理機能を実現した。こ
れにより、誤り伝送時の誤り情報がスレーブチップから
出力されたり、上位制御機器に入力情報として伝送され
ることを完全に防護できる。また、ゲートウエイでの高
度の故障診断情報の提供、故障部位識別支援機能が実現
できる。
【０５０３】また、本発明にかかる調歩同期式データ伝
送方法によれば、バイトデータ伝送機能を付与したこと
により、ビット入出力伝送ばかりでなく、中速度のバイ
トデータ伝送をも同一バス内で伝送可能とし、アナログ
入出力、高速カウンタ、温度調節計、ポジションコント
ローラ、各種表示操作パネルなどをバス内に分散設置で
きる。また、近接スイッチの感度のリモート設定、空気
圧力センサの感動圧力のリモート設定や測定圧力データ
読み込み、空気圧力レギュレータのリモート圧力設定や
出力圧力データ読み込みなどが実現できる。
【０５０４】また、本発明にかかる調歩同期式データ伝
送方法によれば、ゲートウエイを経由して上位シリアル
伝送バスと結合し、広域大量データ伝送ネットワークを
構成し、大規模ディスクリート制御システムを構成でき
る。
【図面の簡単な説明】
【図１】本発明の実施の一形態にかかる調歩同期式デー
タ伝送方法が適用される端末装置の構成を示すブロック
図である。
【図２】本発明の実施の一形態にかかる調歩同期式デー
タ伝送方法におけるビットフレームの構成を示す模式図
である。
【図３】図１における受信回線動作回路、タイムインタ
ーバル回路、同期フラグおよびボーレートカウンタから
なるボーレートジェネレータの構成を示すブロック図で
ある。
【図４】図３に示したボーレートジェネレータの作用の
説明に供するタイミング図である。
【図５】図１に示した端末装置におけるカウンタ（１０
８−１）における計数の説明図である。
【図６】本発明の実施の一形態にかかる調歩同期式デー
タ伝送方法における情報メッセージの説明図である。
【図７】本発明の実施の一形態にかかる調歩同期式デー
タ伝送方法における順方向監視シーケンスの説明図であ
る。
【図８】本発明の実施の一形態にかかる調歩同期式デー
タ伝送方法におけるクロックパルス周波数と時間誤差の
関係を示す模式図である。
【図９】本発明の実施の一形態にかかる調歩同期式デー
タ伝送方法におけるクロックパルス周波数と時間誤差の
関係を示す模式図である。
【図１０】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるダミーメッセージ（ＳＴＸ）のビ
ットタイムの説明図である。
【図１１】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法における他のダミーメッセージ（ヌル）の
ビットタイムの説明図である。
【図１２】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法に適用されるシリアル伝送バスシステムの
構成を示すブロック図である。
【図１３】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるビットフレームの説明図である。
【図１４】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるビットフレームの説明図である。
【図１５】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるゲートウエイにおける伝送誤り検
知、処理の説明図である。
【図１６】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法に適用されるバス配線系統の構成を示すブ
ロック図である。
【図１７】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法に適用されるスレーブチップの構成を示す
ブロック図である。
【図１８】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法に適用されるシリアル伝送バスとセンサと
のシリアルインタフェースユニットの構成を示す展開斜
視図である。
【図１９】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法に適用されるセンサユニットの構成図であ
る。
【図２０】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法に適用されるシリアル伝送バス直結マニホ
ールド電磁弁の構成を示す斜視図である。
【図２１】図２０に示したシリアル伝送バス直結マニホ
ールド電磁弁内の配線図である。
【図２２】図２０に示したシリアル伝送バス直結マニホ
ールド電磁弁内におけるスレーブチップ周辺の配線図で
ある。
【図２３】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法における伝送単位を形成するデータビット
の説明図である。
【図２４】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるビットフレームの構成を示す説明
図である。
【図２５】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法における伝送単位のタイミングの説明図で
ある。
【図２６】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法に適用されるリングオシレータの構成を示
すブロック図である。
【図２７】図２６に示すリングオシレータによるボーレ
ート発生のときにおけるタイミング誤差を示す模式図で
ある。
【図２８】図２６に示すリングオシレータによるボーレ
ート発生のときにおけるタイミング発生のための説明図
である。
【図２９】図２６に示すリングオシレータによるボーレ
ート発生のときにおけるタイミング発生のための説明図
である。
【図３０】図２６に示すリングオシレータによるボーレ
ート発生のときにおけるタイミング発生のための説明図
である。
【図３１】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるスレーブチップによる再生中継の
説明のための接続図である。
【図３２】図３１に示したスレーブチップによる再生中
継の説明に供する波形図である。
【図３３】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるフレーム伝搬の説明図である。
【図３４】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるバス入力からバス出力に至る部分
の構成を示すブロック図である。
【図３５】図３４に示したブロック図の作用の説明に供
するタイミング図である。
【図３６】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるタイミング発生のためのカウンタ
の説明図である。
【図３７】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるタイミング発生回路の構成を示す
説明図である。
【図３８】図３７に示すタイミング発生回路の作用の説
明に供するタイミング図である。
【図３９】図３７に示すタイミング発生回路の作用の説
明に供するタイミング図である。
【図４０】図３７に示すクロックパルス発生回路を構成
するタイミングカウンタの作用の説明図である。
【図４１】図３７に示すタイミングパルス発生回路を構
成するタイミングカウンタの作用の説明図である。
【図４２】図３７に示すタイミング発生回路にて発生し
たクロックパルスにより送受信をしたときの周波数と時
間との関係を示す説明図である。
【図４３】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるメッセージフレームの説明図であ
る。
【図４４】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるメッセージフレームの正常、異常
の判定説明図である。
【図４５】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるメッセージフレームの正常、異常
を示す説明図である。
【図４６】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるビット入出力を有するスレーブチ
ップによる再生中継の説明に供するスレーブチップ接続
図である。
【図４７】図４６のビット入出力を有するスレーブチッ
プによる再生中継の説明に供する波形図である。
【図４８】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるマスタ送出波形の説明図である。
【図４９】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるマスタ戻り波形の説明図である。
【図５０】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるメッセージフレーム構成の基本形
の説明図である。
【図５１】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法における入出力メッセージフレーム波形の
説明図である。
【図５２】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるテストメッセージフレーム波形の
説明図である。
【図５３】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるステータスメッセージフレーム波
形の説明図である。
【図５４】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるメッセージ長の説明図である。
【図５５】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるステータス信号によるＬＥＤ点灯
パターンを示す説明図である。
【図５６】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるゲートウエイの構成を示すブロッ
ク図である。
【図５７】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるゲートウエイの構成を示すブロッ
ク図である。
【図５８】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法における入出力スレーブチップの接続例を
示す模式図である。
【図５９】図５８に示す接続図において得られるバスト
ポロジリストを示す説明図である。
【図６０】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法における伝送正常時のメッセージフレーム
例を示す説明図である。
【図６１】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法における伝送正常時のメッセージフレーム
例を示す説明図である。
【図６２】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法における伝送正常時のメッセージフレーム
例を示す説明図である。
【図６３】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法における伝送正常時のメッセージフレーム
例を示す説明図である。
【図６４】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法における伝送正常時のメッセージフレーム
例を示す説明図である。
【図６５】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法における｛故障１｝のメッセージフレーム
例を示す説明図である。
【図６６】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法における｛故障１｝のメッセージフレーム
例を示す説明図である。
【図６７】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法における｛故障１｝のメッセージフレーム
例を示す説明図である。
【図６８】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法における｛故障１｝のメッセージフレーム
例を示す説明図である。
【図６９】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法における｛故障２｝のメッセージフレーム
例を示す説明図である。
【図７０】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法における｛故障２｝のメッセージフレーム
例を示す説明図である。
【図７１】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法における｛故障２｝のメッセージフレーム
例を示す説明図である。
【図７２】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法における｛故障２｝のメッセージフレーム
例を示す説明図である。
【図７３】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法における｛故障３｝のメッセージフレーム
例を示す説明図である。
【図７４】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法における｛故障３｝のメッセージフレーム
例を示す説明図である。
【図７５】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法における｛故障３｝のメッセージフレーム
例を示す説明図である。
【図７６】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法における｛故障３｝のメッセージフレーム
例を示す説明図である。
【図７７】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法における｛故障３｝のメッセージフレーム
例を示す説明図である。
【図７８】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法における｛故障３｝のメッセージフレーム
例を示す説明図である。
【図７９】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法における｛故障３｝のメッセージフレーム
例を示す説明図である。
【図８０】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法における｛故障３｝のメッセージフレーム
例を示す説明図である。
【図８１】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるバイト伝送時のバイトフィールド
のフォーマットの説明図である。
【図８２】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるバイトチャネルスロットの構成説
明図である。
【図８３】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるバイトチャネルスロットの構成説
明図である。
【図８４】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるバイトチャネルスロットの構成説
明図である。
【図８５】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるバイトチャネルスロットの構成説
明図である。
【図８６】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるバイトチャネルスロットの構成説
明図である。
【図８７】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるバイトチャネルスロットの構成説
明図である。
【図８８】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法における各メッセージフレームでのバイト
フィールドの構成説明図である。
【図８９】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるバイトデータ伝送チャネルの伝送
プロトコルの説明図である。
【図９０】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるバイトデータ伝送チャネルの伝送
プロトコルの説明図である。
【図９１】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるバイトデータ伝送チャネルの伝送
プロトコルの説明図である。
【図９２】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるバイトデータ伝送チャネルの伝送
プロトコルの説明図である。
【図９３】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるバイトデータ伝送チャネルの伝送
プロトコルの説明図である。
【図９４】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるバイトデータ伝送チャネルの伝送
プロトコルの説明図である。
【図９５】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるバイトデータ伝送チャネルの伝送
プロトコルの説明図である。
【図９６】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるバイトデータ伝送チャネルの伝送
プロトコルの説明図である。
【図９７】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるバイトデータ伝送チャネルの伝送
プロトコルの説明図である。
【図９８】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるバイトデータ伝送チャネルの伝送
プロトコルの説明図である。
【図９９】本発明の実施の一形態にかかる調歩同期式デ
ータ伝送方法におけるバイトデータ伝送チャネルの伝送
プロトコルの説明図である。
【図１００】本発明の実施の一形態にかかる調歩同期式
データ伝送方法におけるバイトデータ伝送チャネルの伝
送プロトコルの説明図である。
【図１０１】本発明の実施の一形態にかかる調歩同期式
データ伝送方法におけるバイトデータ伝送チャネルの伝
送プロトコルの説明図である。
【図１０２】本発明の実施の一形態にかかる調歩同期式
データ伝送方法におけるバイトデータ伝送チャネルの伝
送プロトコルの説明図である。
【図１０３】本発明の実施の一形態にかかる調歩同期式
データ伝送方法におけるバイトデータ伝送チャネルの伝
送プロトコルの説明図である。
【図１０４】本発明の実施の一形態にかかる調歩同期式
データ伝送方法におけるバイトデータ伝送チャネルの伝
送プロトコルの説明図である。
【図１０５】本発明の実施の一形態にかかる調歩同期式
データ伝送方法におけるバイトデータ伝送チャネルの伝
送プロトコルの説明図である。
【図１０６】本発明の実施の一形態にかかる調歩同期式
データ伝送方法におけるバイトデータ伝送チャネルの伝
送プロトコルの説明図である。
【図１０７】本発明の実施の一形態にかかる調歩同期式
データ伝送方法におけるバイトデータ伝送チャネルの伝
送プロトコルの説明図である。
【図１０８】本発明の実施の一形態にかかる調歩同期式
データ伝送方法におけるバイトデータ伝送チャネルの伝
送プロトコルの説明図である。
【図１０９】本発明の実施の一形態にかかる調歩同期式
データ伝送方法におけるバイトデータ伝送チャネルの伝
送プロトコルの説明図である。
【図１１０】本発明の実施の一形態にかかる調歩同期式
データ伝送方法におけるバイトデータ伝送チャネルの伝
送プロトコルの説明図である。
【図１１１】本発明の実施の一形態にかかる調歩同期式
データ伝送方法におけるバイトデータ伝送チャネルの伝
送プロトコルの説明図である。
【図１１２】本発明の実施の一形態にかかる調歩同期式
データ伝送方法に適用されるバイトデータ伝送スレーブ
チップと外部回路とのインタフェース例を示すブロック
図である。
【図１１３】図１１２に示したインタフェースの作用の
説明に供するタイミング図である。
【図１１４】本発明の実施の一形態にかかる調歩同期式
データ伝送方法におけるバイトデータ伝送スレーブ故障
のメッセージフレーム例を示す説明図である。
【図１１５】本発明の実施の一形態にかかる調歩同期式
データ伝送方法におけるバイトデータ伝送スレーブ故障
のメッセージフレーム例を示す説明図である。
【図１１６】本発明の実施の一形態にかかる調歩同期式
データ伝送方法におけるバイトデータ伝送スレーブ故障
のメッセージフレーム例を示す説明図である。
【図１１７】従来の調歩同期式データ伝送におけるポー
リング／セレクティング方式の構成図である。
【図１１８】従来の調歩同期式データ伝送におけるコン
テンション方式の構成図である。
【図１１９】調歩同期式データ伝送における簡易ネット
ワークの構成図である。
【図１２０】調歩同期式データ伝送におけるビットフレ
ーム構成の説明図である。
【図１２１】調歩同期式データ伝送におけるビット構成
の説明図である。
【図１２２】ＵＡＲＴ内蔵マイクロコンピュータの一般
的な構成を示すブロック図である。
【図１２３】ＣＡＮにおけるデータフレームフォーマッ
トの説明図である。
【図１２４】スレーブノードの構成を示すブロック図で
ある。
【図１２５】ＡＳ−インタフェースシステムの構成を示
すブロック図である。
【符号の説明】
１０１…ＵＡＲＴ １０２…マイクロ
プロセッサ １０３…ＲＯＭ １０４…ＲＡＭ １０５…受信回線動作監視回路 １０６…タイムイ
ンターバルカウンタ １０７…周期フラグ発生器 １０８…ボーレー
トカウンタ １０９…発振回路 １１０…クロック
パルス発生回路 １０６−１…上位７ビットカウンタ １０６−２…下位
８ビットカウンタ １０６−３…アンドゲート １０６−４…オア
ゲート １０８−１…カウンタ １０８−２…デコ
ーダ １０８−３…インバータ ２０１…中央制御
装置 ２０２−１〜２０２−２、２０３…ディスクリート制御
装置 ２０４−１〜２０４−３、５０３…ゲートウエイ ２０５−１〜２０５−３…直流電源装置 ２０６、２０７…シリアル伝送バス ２０８、２１３…
近接スイッチ ２０９…光電スイッチ ２１０…電磁リレ
ー ２１１…照光式スイッチ ２１２…マニホー
ルド電磁弁 ２１４…表示灯 ２１５…バーコー
ドリーダ ２１６…アナログ入力ユニット ２１９…ゲートウ
エイ論理回路 ２２０、２３０、２４０、２５０…通信子局 ２２１、２２４、２３１、２３４…バスレシーバ ２２２、２３２…ホワードバス論理回路 ２２３、２２６、２３３、２３６…バスドライバ ２２５、２３５…バックワードバス論理回路 ３００、４５５…スレーブチップ ３０１、３７０…ホワードバス再生中継回路 ３０２…バックワードバス再生中継回路 ３０３…クロック発振回路 ３０４…制御回路 ３０５…入出力回路 ３０８…ＷＤＴ ３３０…４入力のセンサユニット ３３１〜３３４…
２値センサ ４３０〜４３７…ソレノイドコイル内蔵プリント板 ４４０〜４４７…ソレノイドコイル ４８１…時間計測カウンタ ４８２〜４８４…
丸めカウンタ ４８５〜４９２…タイミングカウンタ ４９３〜４９５…デコーダ ５０１…上位制御
機器 ５０２…シリアルバスケーブル ５０４…コントロ
ーラ部 ５０５…マスタ部 ５０６…マイクロ
コンピュータ ５０７…スレーブチップ群 ５０８、５１２…
トランシーバ ５０９…専用通信制御チップ ５１０…マイクロ
プロセッサバス ５１１…クロック回路 ５１６…ＭＧＡ ５１６−１…ループバックスイッチ ５２０−１〜５２０−８…ダミースレーブチップ ５３２…マルチプレクサ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年２月２日（１９９９．２．２）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】
【従来の技術】従来の調歩同期式データ伝送を用いたデ
ータ通信ネットワークとしては、一般に図１１７に示す
ポーリングセレクティング方法および図１１８に示すコ
ンテンション方式によるネットワーク構成が採用され、
通信プロトコルとしては例えばベーシック手順にしたが
うバイシング（ＢＳＣ）乃至基本形データ伝送制御手順
（ＪＩＳ−Ｘ−５００２）やそのサブセットが適用され
る。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２３
【補正方法】変更
【補正内容】
【図２３】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図２５
【補正方法】変更
【補正内容】
【図２５】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図２８
【補正方法】変更
【補正内容】
【図２８】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図２９
【補正方法】変更
【補正内容】
【図２９】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図３０
【補正方法】変更
【補正内容】
【図３０】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図３３
【補正方法】変更
【補正内容】
【図３３】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図３６
【補正方法】変更
【補正内容】
【図３６】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図４０
【補正方法】変更
【補正内容】
【図４０】
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図４１
【補正方法】変更
【補正内容】
【図４１】
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図４８
【補正方法】変更
【補正内容】
【図４８】
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図４９
【補正方法】変更
【補正内容】
【図４９】
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図５０
【補正方法】変更
【補正内容】
【図５０】
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図５１
【補正方法】変更
【補正内容】
【図５１】
【手続補正１５】
【補正対象書類名】図面
【補正対象項目名】図５２
【補正方法】変更
【補正内容】
【図５２】
【手続補正１６】
【補正対象書類名】図面
【補正対象項目名】図５３
【補正方法】変更
【補正内容】
【図５３】
【手続補正１７】
【補正対象書類名】図面
【補正対象項目名】図５４
【補正方法】変更
【補正内容】
【図５４】
【手続補正１８】
【補正対象書類名】図面
【補正対象項目名】図６０
【補正方法】変更
【補正内容】
【図６０】
【手続補正１９】
【補正対象書類名】図面
【補正対象項目名】図６１
【補正方法】変更
【補正内容】
【図６１】
【手続補正２０】
【補正対象書類名】図面
【補正対象項目名】図６２
【補正方法】変更
【補正内容】
【図６２】
【手続補正２１】
【補正対象書類名】図面
【補正対象項目名】図６３
【補正方法】変更
【補正内容】
【図６３】
【手続補正２２】
【補正対象書類名】図面
【補正対象項目名】図６４
【補正方法】変更
【補正内容】
【図６４】
【手続補正２３】
【補正対象書類名】図面
【補正対象項目名】図６５
【補正方法】変更
【補正内容】
【図６５】
【手続補正２４】
【補正対象書類名】図面
【補正対象項目名】図６６
【補正方法】変更
【補正内容】
【図６６】
【手続補正２５】
【補正対象書類名】図面
【補正対象項目名】図６７
【補正方法】変更
【補正内容】
【図６７】
【手続補正２６】
【補正対象書類名】図面
【補正対象項目名】図６８
【補正方法】変更
【補正内容】
【図６８】
【手続補正２７】
【補正対象書類名】図面
【補正対象項目名】図６９
【補正方法】変更
【補正内容】
【図６９】
【手続補正２８】
【補正対象書類名】図面
【補正対象項目名】図７０
【補正方法】変更
【補正内容】
【図７０】
【手続補正２９】
【補正対象書類名】図面
【補正対象項目名】図７１
【補正方法】変更
【補正内容】
【図７１】
【手続補正３０】
【補正対象書類名】図面
【補正対象項目名】図７２
【補正方法】変更
【補正内容】
【図７２】
【手続補正３１】
【補正対象書類名】図面
【補正対象項目名】図７３
【補正方法】変更
【補正内容】
【図７３】
【手続補正３２】
【補正対象書類名】図面
【補正対象項目名】図７４
【補正方法】変更
【補正内容】
【図７４】
【手続補正３３】
【補正対象書類名】図面
【補正対象項目名】図７５
【補正方法】変更
【補正内容】
【図７５】
【手続補正３４】
【補正対象書類名】図面
【補正対象項目名】図７６
【補正方法】変更
【補正内容】
【図７６】
【手続補正３５】
【補正対象書類名】図面
【補正対象項目名】図７７
【補正方法】変更
【補正内容】
【図７７】
【手続補正３６】
【補正対象書類名】図面
【補正対象項目名】図７８
【補正方法】変更
【補正内容】
【図７８】
【手続補正３７】
【補正対象書類名】図面
【補正対象項目名】図７９
【補正方法】変更
【補正内容】
【図７９】
【手続補正３８】
【補正対象書類名】図面
【補正対象項目名】図８０
【補正方法】変更
【補正内容】
【図８０】
【手続補正３９】
【補正対象書類名】図面
【補正対象項目名】図８１
【補正方法】変更
【補正内容】
【図８１】
【手続補正４０】
【補正対象書類名】図面
【補正対象項目名】図８２
【補正方法】変更
【補正内容】
【図８２】
【手続補正４１】
【補正対象書類名】図面
【補正対象項目名】図８３
【補正方法】変更
【補正内容】
【図８３】
【手続補正４２】
【補正対象書類名】図面
【補正対象項目名】図８４
【補正方法】変更
【補正内容】
【図８４】
【手続補正４３】
【補正対象書類名】図面
【補正対象項目名】図８５
【補正方法】変更
【補正内容】
【図８５】
【手続補正４４】
【補正対象書類名】図面
【補正対象項目名】図８６
【補正方法】変更
【補正内容】
【図８６】
【手続補正４５】
【補正対象書類名】図面
【補正対象項目名】図８７
【補正方法】変更
【補正内容】
【図８７】
【手続補正４６】
【補正対象書類名】図面
【補正対象項目名】図８８
【補正方法】変更
【補正内容】
【図８８】
【手続補正４７】
【補正対象書類名】図面
【補正対象項目名】図８９
【補正方法】変更
【補正内容】
【図８９】
【手続補正４８】
【補正対象書類名】図面
【補正対象項目名】図９０
【補正方法】変更
【補正内容】
【図９０】
【手続補正４９】
【補正対象書類名】図面
【補正対象項目名】図９１
【補正方法】変更
【補正内容】
【図９１】
【手続補正５０】
【補正対象書類名】図面
【補正対象項目名】図９２
【補正方法】変更
【補正内容】
【図９２】
【手続補正５１】
【補正対象書類名】図面
【補正対象項目名】図９３
【補正方法】変更
【補正内容】
【図９３】
【手続補正５２】
【補正対象書類名】図面
【補正対象項目名】図９４
【補正方法】変更
【補正内容】
【図９４】
【手続補正５３】
【補正対象書類名】図面
【補正対象項目名】図９５
【補正方法】変更
【補正内容】
【図９５】
【手続補正５４】
【補正対象書類名】図面
【補正対象項目名】図９６
【補正方法】変更
【補正内容】
【図９６】
【手続補正５５】
【補正対象書類名】図面
【補正対象項目名】図９７
【補正方法】変更
【補正内容】
【図９７】
【手続補正５６】
【補正対象書類名】図面
【補正対象項目名】図９８
【補正方法】変更
【補正内容】
【図９８】
【手続補正５７】
【補正対象書類名】図面
【補正対象項目名】図９９
【補正方法】変更
【補正内容】
【図９９】
【手続補正５８】
【補正対象書類名】図面
【補正対象項目名】図１００
【補正方法】変更
【補正内容】
【図１００】
【手続補正５９】
【補正対象書類名】図面
【補正対象項目名】図１０１
【補正方法】変更
【補正内容】
【図１０１】
【手続補正６０】
【補正対象書類名】図面
【補正対象項目名】図１０２
【補正方法】変更
【補正内容】
【図１０２】
【手続補正６１】
【補正対象書類名】図面
【補正対象項目名】図１０３
【補正方法】変更
【補正内容】
【図１０３】
【手続補正６２】
【補正対象書類名】図面
【補正対象項目名】図１０４
【補正方法】変更
【補正内容】
【図１０４】
【手続補正６３】
【補正対象書類名】図面
【補正対象項目名】図１０５
【補正方法】変更
【補正内容】
【図１０５】
【手続補正６４】
【補正対象書類名】図面
【補正対象項目名】図１０６
【補正方法】変更
【補正内容】
【図１０６】
【手続補正６５】
【補正対象書類名】図面
【補正対象項目名】図１０７
【補正方法】変更
【補正内容】
【図１０７】
【手続補正６６】
【補正対象書類名】図面
【補正対象項目名】図１０８
【補正方法】変更
【補正内容】
【図１０８】
【手続補正６７】
【補正対象書類名】図面
【補正対象項目名】図１０９
【補正方法】変更
【補正内容】
【図１０９】
【手続補正６８】
【補正対象書類名】図面
【補正対象項目名】図１１０
【補正方法】変更
【補正内容】
【図１１０】
【手続補正６９】
【補正対象書類名】図面
【補正対象項目名】図１１１
【補正方法】変更
【補正内容】
【図１１１】
【手続補正７０】
【補正対象書類名】図面
【補正対象項目名】図１１４
【補正方法】変更
【補正内容】
【図１１４】
【手続補正７１】
【補正対象書類名】図面
【補正対象項目名】図１１５
【補正方法】変更
【補正内容】
【図１１５】
【手続補正７２】
【補正対象書類名】図面
【補正対象項目名】図１１６
【補正方法】変更
【補正内容】
【図１１６】
【手続補正７３】
【補正対象書類名】図面
【補正対象項目名】図１２０
【補正方法】変更
【補正内容】
【図１２０】
【手続補正７４】
【補正対象書類名】図面
【補正対象項目名】図１２１
【補正方法】変更
【補正内容】
【図１２１】
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5K029 AA01 AA18 DD30 EE07 HH14 HH26 5K032 AA04 AA05 CC13 DA03 DB18 DB26 5K034 AA05 AA11 CC01 CC06 DD02 EE09 FF01 FF02 FF05 FF11 HH01 HH02 HH03 HH09 HH12 KK05 MM01 MM08 PP01 PP03 5K047 AA11 AA15 BB11 GG10 GG28 HH01 HH03 JJ03 MM38

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】調歩同期式データ伝送方法において、マス
    タ局には伝送回線特性に適合したボーレートに対応した
    高精度発振回路を備え、１以上のスレーブ局には低精度
    発振回路を備え、マスタ局は定周期で予め定めたダミー
    メッセージを送出し、各スレーブはこのダミーメッセー
    ジの最初のビットフレームの特定のエッジの時間間隔を
    低精度発振回路からの出力クロックで計数し、この計数
    値から特定アルゴリズムにより演算したボーレートクロ
    ックを発生して調歩同期式通信を行うことを特徴とする
    調歩同期式データ伝送方法。
  2. 【請求項２】請求項１記載の調歩同期式データ伝送方法
    において、トポロジとしてリングバスを採用したサイク
    リックデータ伝送を行うマスタ／スレーブ式シリアル伝
    送バスに適用し、各スレーブ局は各ビットフレーム毎に
    再生中継回路を備え、ビットフレーム間隔計数値から演
    算したビットタイムにより再生中継を行うことを特徴と
    する調歩同期式データ伝送方法。
  3. 【請求項３】請求項２記載の調歩同期式データ伝送方法
    において、各スレーブ局における再生中継を１ビットフ
    レーム時間遅延させ、マスタ局が送出するメッセージフ
    レームには情報伝送に必要なビットフレーム数に再生中
    継する回数分のビットフレーム数を付加して送出し、各
    スレーブ局は再生中継毎に入力ビットフレームの最初の
    エッジを用いて再生中継出力ビットフレームの最初のエ
    ッジを生成し、ビットフレーム内の他のエッジはビット
    フレーム間隔計数値から演算したタイミングで生成する
    ことにより、複数のスレーブ局のタンデム接続再生中継
    においてもビットフレーム間隔時間精度を維持し、誤り
    伝送を防止することを特徴とする調歩同期式データ伝送
    方法。
  4. 【請求項４】請求項３記載の調歩同期式データ伝送方法
    において、１ビットフレームに載せる情報を１乃至数ビ
    ットの論理値情報と複数の制御情報に限定してコーディ
    ングし、制御情報としては１乃至数種の区切り情報と、
    １種類の論理値情報なしを意味するヌルとし、メッセー
    ジフレームを固定長の下り情報フィールドとそれに続く
    固定長の上りフィールドと再生中継回数のビットフィー
    ルド数のヌルフィールドとで構成し、マスタ局は下り情
    報フィールドには送出ビット列データを載せ、上り情報
    フィールドは全てヌルとし、かつ各フィールドの区切り
    には前記の区切り情報を使用して構成してサイクリック
    に送出し、各スレーブ局は自己が所定ビット数の下り情
    報受信に設定されている場合、受信下り情報フィールド
    において最初の非ヌルの論理値を検知してから連続する
    所定ビット数分の論理値を自己宛の情報ビット列として
    取り込み、取り込んだ所定数分のビットフレームをヌル
    に書き換えて１ビットフレーム遅れで次スレーブ局へに
    出力し、自己が所定ビット数の上り情報送信に設定され
    ている場合は、受信上り情報フィールドにおいて最初の
    ヌルを検知してから連続する所定ビット数分の論理値を
    マスタ局宛の情報ビット列として送出し、これらにより
    各スレーブ局が任意ビット長の下りおよび上り情報ビッ
    ト列に設定可能としたことを特徴とする調歩同期式デー
    タ伝送方法。
  5. 【請求項５】請求項４記載の調歩同期式データ伝送方法
    において、再生中継回数分の付加ビットフレームを複数
    のバイトデータ伝送チャネルとするためのバイトフィー
    ルドとし、バイトフィールドの先頭から順に複数のバイ
    トチャネルスロットを並べ、１つのバイトチャネルスロ
    ットを単一のビットフレームのタグと複数のビットフレ
    ームから構成されるスレーブスロットとマスタスロット
    とバイトスロットで構成し、タグをスレーブ局が該当バ
    イトチャネルスロットを受信処理したかどうかの識別ビ
    ットとし、スレーブスロットをスレーブ局のステータス
    情報およびレスポンス情報とし、マスタスロットをマス
    タ局のステータス情報、コマンド情報およびレスポンス
    情報として構成して送出し、バイトスロットをマスタ局
    およびスレーブ局から８ビットのバイトデータとして送
    出することにより、下りおよび上り情報以外に複数のス
    レーブ局について全２重バイトデータ伝送チャネルを付
    与可能としたことを特徴とする調歩同期式データ伝送方
    法。
  6. 【請求項６】請求項５記載の調歩同期式データ伝送方法
    において、各スレーブ局へのバスケーブルを電源線２本
    と行きバスおよび戻りバス信号線２本の合計４本で構成
    し、スレーブ局は行きおよび戻りバス双方の再生中継と
    入出力機能を装備した半導体集積チップで構成し、半導
    体集積チップにはバス信号の信号変化でリセットするウ
    ォッチドッグタイマがタイムアウトした場合にチップの
    行きバス出力と戻りバス入力を自動的に短絡し、マスタ
    局には複数のバス分岐配線が可能なコネクタを設け、マ
    スタ局の各分岐線の電源線には外部電源を並列配線して
    分岐当たりの許容電流を増大させ、バス信号線は行きバ
    ス信号と戻りバス信号がマスタ局を中心にリングバスを
    構成するように接続し、入出力を行わず再生中継のみを
    行うスレーブ局をマスタ局内部のバス分岐毎に設け、そ
    のスレーブ局間のバス信号をマスタ局がマルチプレクス
    して受信可能なように構成することにより、システム立
    ち上げ時にマスタ局がスレーブ局の総数、各スレーブ局
    の入出力ビット設定数およびバス配線トポロジを自動認
    識し、各スレーブ局の端末アドレス設定を不要とし、ス
    レーブ局の削除、追加や入出力ビット数設定の変更時に
    も変更可能とし、リングバス断線場所の自動認知を可能
    としたことを特徴とする調歩同期式データ伝送方法。
  7. 【請求項７】請求項６の記載の調歩同期式データ伝送方
    法において、スタートビット１ビット、論理情報ビット
    ２ビットおよびストップビット１ビットの合計４ビット
    で無情報であるヌルと１ビットの論理情報と区切り情報
    であるマークを伝送するビットフレームを構成し、各ス
    レーブ局の行きおよび戻りバス入力について、各ビット
    タイムの中央でビットフレームをサンプリングしたビッ
    ト列パターンとバス信号パルス立ち上がりと立ち下がり
    数をカウントするカウンタの計数値とから受信ビットフ
    レームの論理１、論理０、マーク、ヌルの判別とビット
    フレーム誤り伝送検知とを行い、行きバス入力について
    は下り情報フィールドにおいて所定の固定数のヌル乃至
    論理値ビットフレーム数が伝送されているか否かの出力
    ビット数チェックと最初の論理値受信後にヌル受信か否
    かの出力フィールドヌルシーケンスチェックと自己が取
    り込める出力データが存在しない場合の出力データ不足
    チェックとを行い、上り情報フィールドにおいて所定固
    定数のヌル乃至論理値ビットフレーム数が伝送されてい
    るか否かの入力ビット数チェックと最初のヌル受信後に
    論理値受信か否かの入力フィールドヌルシーケンスチェ
    ックと自己が入力値を送出しようとした際に空きがない
    場合の入力データ値送出不能チェックとを行い、これら
    １つのメッセージフレームでスレーブ検知伝送エラーを
    検知した場合に正常受信フラグをクリアし、メッセージ
    フレーム先頭でフラグがセットされているときスレーブ
    局外部への出力を受信値に書き換えることにより誤り伝
    送時の誤り出力を回避し、マスタ局には戻りバス信号を
    受信して全戻りメッセージフレーム内容の伝送サイクル
    毎の詳細な誤り検知機能を設け、マスタ局が誤り検知し
    た場合にスレーブ外部への入出力を実施しない以外は本
    来の入出力メッセージフレームと同じ作用をするテスト
    メッセージフレームおよび全スレーブの誤り検知有無を
    一括して読み込めるステータスメッセージフレームを付
    加することにより、誤り検知、故障診断、故障部位識別
    機能、システム立ち上げ設定操作の削除および誤り出力
    を回避することを特徴とする調歩同期式データ伝送方
    法。
  8. 【請求項８】請求項７記載の調歩同期式データ伝送方法
    において、メッセージフレームにバイトデータ伝送を行
    うためのバイトフィールドを付与し、バイトデータ伝送
    を行うスレーブ局の場合は外部にマイクロコンピュータ
    を設け、４ビット双方向パラレルバスをハンドシェーク
    方法で時分割使用してマイクロコンピュータとスレーブ
    局とをインタフェースし、マイクロコンピュータ上の伝
    送制御ソフトウエアの制御により、誤り制御を含めたバ
    イトデータの伝送を行って、ビット入出力伝送とバイト
    データ伝送チャネルとを混在させることを特徴とする調
    歩同期式データ伝送方法。
  9. 【請求項９】請求項７または８記載の調歩同期式データ
    伝送方法において、マスタ機能を内蔵し、他の通信プロ
    トコルによるデータを伝送するデータ伝送バスとの通信
    プロトコル変換機能をも備えたゲートウエイを設けたこ
    とを特徴とする調歩同期式データ伝送方法。
JP10366200A 1998-12-24 1998-12-24 調歩同期式データ伝送方法 Pending JP2000196700A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP10366200A JP2000196700A (ja) 1998-12-24 1998-12-24 調歩同期式データ伝送方法
EP99124454A EP1014273A2 (en) 1998-12-24 1999-12-08 Method of start/stop synchronous data transmission

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10366200A JP2000196700A (ja) 1998-12-24 1998-12-24 調歩同期式データ伝送方法

Publications (1)

Publication Number Publication Date
JP2000196700A true JP2000196700A (ja) 2000-07-14

Family

ID=18486177

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10366200A Pending JP2000196700A (ja) 1998-12-24 1998-12-24 調歩同期式データ伝送方法

Country Status (2)

Country Link
EP (1) EP1014273A2 (ja)
JP (1) JP2000196700A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003032567A1 (fr) 2001-10-02 2003-04-17 Hitachi, Ltd. Appareil de transfert de donnees en serie
JP2009087149A (ja) * 2007-10-01 2009-04-23 Nec Corp 電子デバイス、データ処理装置、及びバス制御方法
JP2009272964A (ja) * 2008-05-08 2009-11-19 Seiko Epson Corp 通信システム、ホスト、クライアント、携帯電話機の電話機本体、バッテリおよび通信方法
JP2010028196A (ja) * 2008-07-15 2010-02-04 Hitachi Ulsi Systems Co Ltd シリアル通信方法及び双方向リアル通信システム
JP2011045094A (ja) * 2005-01-07 2011-03-03 Norgren Ltd 制御システム、及び、マルチポール連結手段を介して連結されたマスター制御手段を備えたコミュニケーション・システム
JP2011517386A (ja) * 2008-03-07 2011-06-02 ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング データバスと、データバスに接続された複数の加入者とを含む通信システム、及び、このような通信システムの駆動方法
JP2012160836A (ja) * 2011-01-31 2012-08-23 Denso Corp 通信装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2823933B1 (fr) * 2001-04-19 2003-09-05 Peugeot Citroen Automobiles Sa Systeme d'echange d'informations entre stations raccordees par un reseau de transmission d'informations, notamment de vehicule automobile
KR100434270B1 (ko) * 2001-05-30 2004-06-04 엘지전자 주식회사 가전기기 네트워크 제어시스템
US9856985B2 (en) 2013-03-15 2018-01-02 Numatics, Incorporated Valve manifold circuit board with serial communication circuit line
US9571908B2 (en) * 2014-12-23 2017-02-14 Raytheon Company Extendable synchronous low power telemetry system for distributed sensors
CN110048923A (zh) * 2019-04-19 2019-07-23 博能传动(苏州)有限公司 一种多模块多波特率自适应的高速串行异步通信解决方法
CN111008169B (zh) * 2019-11-20 2022-08-12 南京南瑞水利水电科技有限公司 一种低成本高速通信总线及其传输控制方法
JP7409520B2 (ja) * 2020-10-16 2024-01-09 株式会社島津製作所 データ計測システムおよび計測データのデータ処理を実行する方法
US11829237B1 (en) 2021-03-05 2023-11-28 Apple Inc. Error detection and recovery when streaming data
WO2023055871A1 (en) * 2021-09-29 2023-04-06 Microchip Technology Incorporated Introduction and detection of erroneous stop condition in a single uart
CN115080477B (zh) * 2022-05-30 2024-01-30 杭州初灵信息技术股份有限公司 一种串行通信的方法和系统
CN115277299B (zh) * 2022-07-11 2023-08-29 国电南瑞科技股份有限公司 一种适用于级联型变换器拓扑的同步环路通信系统
CN114885046B (zh) * 2022-07-12 2022-09-20 成都市易冲半导体有限公司 一种scp串行通信协议的可靠高效解析方法
CN115643129B (zh) * 2022-10-26 2024-04-09 中国船舶重工集团公司第七一九研究所 船舶柴油发电机组监控星型can总线的波特率调控结构和方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003032567A1 (fr) 2001-10-02 2003-04-17 Hitachi, Ltd. Appareil de transfert de donnees en serie
US7260657B2 (en) 2001-10-02 2007-08-21 Hitachi, Ltd. Serial data transferring apparatus
JP2011045094A (ja) * 2005-01-07 2011-03-03 Norgren Ltd 制御システム、及び、マルチポール連結手段を介して連結されたマスター制御手段を備えたコミュニケーション・システム
JP2009087149A (ja) * 2007-10-01 2009-04-23 Nec Corp 電子デバイス、データ処理装置、及びバス制御方法
JP2011517386A (ja) * 2008-03-07 2011-06-02 ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング データバスと、データバスに接続された複数の加入者とを含む通信システム、及び、このような通信システムの駆動方法
US8391318B2 (en) 2008-03-07 2013-03-05 Robert Bosch Gmbh Communication system including a data bus and multiple user nodes connected thereto, and method for operating such a communication system
JP2009272964A (ja) * 2008-05-08 2009-11-19 Seiko Epson Corp 通信システム、ホスト、クライアント、携帯電話機の電話機本体、バッテリおよび通信方法
JP2010028196A (ja) * 2008-07-15 2010-02-04 Hitachi Ulsi Systems Co Ltd シリアル通信方法及び双方向リアル通信システム
JP2012160836A (ja) * 2011-01-31 2012-08-23 Denso Corp 通信装置

Also Published As

Publication number Publication date
EP1014273A2 (en) 2000-06-28

Similar Documents

Publication Publication Date Title
JP2000196700A (ja) 調歩同期式データ伝送方法
US5283781A (en) Apparatus for receiving and modifying a serial data packet from a communications network to indicate its status
CN101399654B (zh) 一种串行通信方法和装置
CA2558111C (en) Communication system and slave and repeater units therefor
AU657246B2 (en) Apparatus for generating and sending a serial data packet for controlling a network of single point I/O devices
EP3715976B1 (en) Modular backplane for an industrial controller
US5311508A (en) Apparatus for receiving and decoding a serial data packet containing the status of a network of single point I/O devices
JP5615832B2 (ja) 自動化制御システムにおけるデータ伝送方法
CN102857397A (zh) 一种多主异步双工差分总线及通讯方法
Shaw et al. An introduction to FlexRay as an industrial network
US7684909B2 (en) Data transmission method and device
US7843966B2 (en) Communication system for flexible use in different application scenarios in automation technology
US5802321A (en) Synchronous serial communication network for controlling single point I/O devices
JP6410914B1 (ja) シリアル通信システム
KR100246906B1 (ko) 프로그래머블 컨트롤러의 네트워크 시스템
Berwanger et al. byteflight~ A new protocol for safety-critical applications
AU664413B2 (en) A synchronous serial communication network for controlling single point I/O devices
CN112764385A (zh) 小型plc总线的实现系统及方法
CN114942866B (zh) Lin主测试装置
Blanco et al. Exploiting the can bus as a potential interface for future aerospace vehicles based on a modular, intelligent, and autonomous architecture
JP2003345422A (ja) 装置内分散制御装置
JPH0470031A (ja) 伝送故障検知方法
JP2000259299A (ja) 機器制御システム