CN110048923A - 一种多模块多波特率自适应的高速串行异步通信解决方法 - Google Patents

一种多模块多波特率自适应的高速串行异步通信解决方法 Download PDF

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Abstract

本发明公开了一种多模块多波特率自适应的高速串行异步通信解决方法，包括主机模块、从机模块和高速串行异步通信模块，所述主机模块包括ARM处理器、FPGA处理器一和并行总线一模块，所述从机模块包括FPGA处理器二、DSP处理器和并行总线二模块，所述主机模块和从机模块通过高速串行异步通信模块相连；所述FPGA处理器一与FPGA处理器二之间采用一问一答的主从半双工高速串行异步通信模式，所述主机模块的波特率预定义，从机模块通过波特率自适应算法检测不同主机模块的波特率，并切换为所检测到的波特率以实现与相应主机模块之间的通信。本发明同一从机模块适用于不同的主机模块，让电机驱动器模块化成为可能。

Description

一种多模块多波特率自适应的高速串行异步通信解决方法
技术领域
本发明涉及电机驱动器技术领域，具体是一种多模块多波特率自适应的高速串行异步通信解决方法。
背景技术
在节能环保主题下，电机驱动器应运而生，为了满足各行各业的需求，市面上出现了很多专用机产品。对企业而言，专用机越多，产品品类越多，则生产、运营、销售、存储、运输的压力就会越大，这样会严重影响企业的正常发展。而模块化设计与生产的电机驱动器产品不仅能解决企业的困难，也能从客户的角度出发，为客户提供更加灵活的电机驱动器应用方案。
在模块化设计与生产的电机驱动器中，必须解决模块间高速数据通信的问题，本发明就是针对此问题提出了一种多模块多波特率自适应的高速串行异步通信解决方法。
发明内容
本发明的目的在于提供一种多模块多波特率自适应的高速串行异步通信解决方法，以解决现有技术中的问题。
为实现上述目的，本发明提供如下技术方案：一种多模块多波特率自适应的高速串行异步通信解决方法，包括主机模块、从机模块和高速串行异步通信模块，所述主机模块包括ARM处理器、FPGA处理器一和并行总线一模块，所述从机模块包括FPGA处理器二、DSP处理器和并行总线二模块，所述主机模块和从机模块通过高速串行异步通信模块相连；所述FPGA处理器一与FPGA处理器二之间采用一问一答的主从半双工高速串行异步通信模式，所述主机模块的波特率预定义，从机模块通过波特率自适应算法检测不同主机模块的波特率，并切换为所检测到的波特率以实现与相应主机模块之间的通信。
优选的，所述ARM处理器可以通过专用存储器接口或通用IO接口对FPGA处理器一进行数据读写操作，所述ARM处理器通过并行总线一模块将需要发送给从机模块的数据写入FPGA处理器一，所述ARM处理器也可通过所述并行总线一模块读取FPGA处理器一中的数据。
优选的，所述FPGA处理器一通过其内部的双端口RAM构建数据交互缓冲区，双端口RAM的一个端口由ARM处理器控制，另一个端口由FPGA处理器二的内部逻辑控制，所述FPGA处理器一是高速串行异步通信的发起者，FPGA处理器一包括向从机模块定时发送数据以及接收和解析来自从机模块的数据。
优选的，所述FPGA处理器二通过其内部的双端口RAM构建数据交互缓冲区，双端口RAM的一个端口由DSP处理器控制，另一个端口由FPGA处理器一的内部逻辑控制，所述FPGA处理器二包括向主机模块定时发送数据以及接收和解析来自主机模块的数据。
优选的，所述DSP处理器可以通过专用存储器接口或通用IO接口对所述FPGA处理器二进行数据读写操作，所述DSP处理器通过并行总线二模块读取缓存在FPGA处理器二中的数据，所述DSP处理器也可以将需要反馈给主机模块的数据通过并行总线二模块写入FPGA处理器二。
优选的，所述高速串行异步通信模块是主机模块和从机模块之间数据交互的通道，主机模块定时将数据发送给从机模块，从机模块接收到数据后，对接收数据进行校验和解析，并将主机模块需要的数据反馈回去，从而实现主从模块间一问一答的半双工通信；所述高速串行异步通信模块采用半双工的485物理链路层实现，且主机模块采用预定义的波特率，不同类型的主机模块可以定义不同的波特率。
优选的，所述主机模块按照串行异步通信方式依次发送帧头、有效数据和CRC校验数据，其中帧头信号中带有波特率信息，该波特率信息通过帧头信号中的低电平宽度来表示，从机模块通过检测低电平的宽度来识别不同主机模块的波特率，从机模块实时动态地检测每一帧数据的帧头信号，从而实现在从机模块不断电的前提下对主机模块的更换。
与现有技术相比，本发明的有益效果是：可以实现模块化设计和生产的电机驱动模块间的通信，如控制模块（主机模块）和功率模块（从机模块）之间的高速串行异步通信；当某一控制模块和一确定功率模块相互通信时，功率模块可根据波特率自适应算法自动识别并切换到所适配的控制模块的波特率，从而实现控制模块和功率模块之间的通信。
附图说明
图1为本发明的结构示意图；
图2为本发明的主机模块所发送的含有32Mbps通信帧的高速串行异步通信帧信号示意图；
图3为本发明的主机模块所发送的含有8Mbps通信帧的高速串行异步通信帧信号示意图。
图中：1、主机模块；11、ARM处理器；12、FPGA处理器一；13、并行总线一模块；2、从机模块；21、FPGA处理器二；22、DSP处理器；23、并行总线二模块；3、高速串行异步通信模块。
具体实施方式
为使本发明实施方式的目的、技术方案和优点更加清楚，下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式是本发明一部分实施方式，而不是全部的实施方式。基于本发明中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。因此，以下对在附图中提供的本发明的实施方式的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施方式。基于本发明中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。
请参阅图1，本发明实施例中，一种多模块多波特率自适应的高速串行异步通信解决方法，包括主机模块1、从机模块2和高速串行异步通信模块3，主机模块1包括ARM处理器11、FPGA处理器一12和并行总线一模块13，从机模块2包括FPGA处理器二21、DSP处理器22和并行总线二模块23，主机模块1和从机模块2通过高速串行异步通信模块3相连；FPGA处理器一12与FPGA处理器二21之间采用一问一答的主从半双工高速串行异步通信模式，主机模块1的波特率预定义，从机模块2通过波特率自适应算法检测不同主机模块1的波特率，并切换为所检测到的波特率以实现与相应主机模块1之间的通信，ARM处理器11可以通过专用存储器接口或通用IO接口对FPGA处理器一12进行数据读写操作，ARM处理器11通过并行总线一模块13将需要发送给从机模块2的数据写入FPGA处理器一12，ARM处理器11也可通过并行总线一模块13读取FPGA处理器一12中的数据，FPGA处理器一12通过其内部的双端口RAM构建数据交互缓冲区，双端口RAM的一个端口由ARM处理器11控制，另一个端口由FPGA处理器二21的内部逻辑控制，FPGA处理器一12是高速串行异步通信的发起者，FPGA处理器一12包括向从机模块2定时发送数据以及接收和解析来自从机模块2的数据，FPGA处理器二21通过其内部的双端口RAM构建数据交互缓冲区，双端口RAM的一个端口由DSP处理器22控制，另一个端口由FPGA处理器一12的内部逻辑控制，FPGA处理器二21包括向主机模块1定时发送数据以及接收和解析来自主机模块1的数据，DSP处理器22可以通过专用存储器接口或通用IO接口对FPGA处理器二21进行数据读写操作，DSP处理器22通过并行总线二模块23读取缓存在FPGA处理器二21中的数据，DSP处理器22也可以将需要反馈给主机模块1的数据通过并行总线二模块23写入FPGA处理器二21，高速串行异步通信模块3是主机模块1和从机模块2之间数据交互的通道，主机模块1定时将数据发送给从机模块2，从机模块2接收到数据后，对接收数据进行校验和解析，并将主机模块1需要的数据反馈回去，从而实现主从模块间一问一答的半双工通信；高速串行异步通信模块3采用半双工的485物理链路层实现，且主机模块1采用预定义的波特率，不同类型的主机模块1可以定义不同的波特率，主机模块1按照串行异步通信方式依次发送帧头、有效数据和CRC校验数据，其中帧头信号中带有波特率信息，该波特率信息通过帧头信号中的低电平宽度来表示，从机模块2通过检测低电平的宽度来识别不同主机模块1的波特率，从机模块2实时动态地检测每一帧数据的帧头信号，从而实现在从机模块2不断电的前提下对主机模块1的更换。ARM处理器11，可以选用TI公司的AM3356芯片，也可以选用ST公司的STM32F103芯片；FPGA处理器一12，可以选用ALTERA公司的10M02SCU169I7G芯片，其内部包括数据缓存区、数据接收逻辑、数据编码逻辑、数据发送逻辑、数据解析逻辑等；并行总线一模块13，可以是FPGA处理器一12内部RAM引出的数据线、地址线及控制线的集合，是ARM处理器11和FPGA处理器一12之间数据交互的通道；FPGA处理器二21，可以选用ALTERA公司的10M02SCU169I7G芯片，其内部包含了数据接收逻辑、波特率自适应逻辑、数据解析逻辑、CRC校验逻辑、数据发送逻辑和应答数据返回逻辑等；DSP处理器22可以选用TI公司的TMS320F28034PNT芯片，虽然该芯片没有专用的并行总线控制接口，但可以通过通用IO实现对并行总线二模块23的读写操作；并行总线二模块23，可以是FPGA处理器二21内部RAM引出的数据线、地址线及控制线的集合，是FPGA处理器二21和DSP处理器22之间数据交互的通道；高速串行异步通信模块3，由半双工的485物理链路构成，主机模块物理收发芯片可以使用MAXIM公司的支持40Mbps的MAX14840EASA+芯片，从机模块物理收发芯片可以使用TI公司的带隔离功能、支持40Mbps的ISO1176DW芯片。
图2和图3所示为本发明实施例提供的两种不同主机模块所发送的含有不同波特率信息的高速串行异步通信帧信号示意图，32Mbps和8Mbps通信帧均由帧头、有效数据和CRC校验数据三部分构成，帧头包含了主机模块的波特率信息，32Mbps通信帧的帧头选用了在一段固定时间中含有48ns宽度低电平的信号，而8Mbps通信帧的帧头选用了在同样固定时间中含有140ns宽度低电平的信号；当任一主机模块和同一从机模块对接时，从机模块通过检测低电平的宽度识别主机模块的波特率，判定其为32Mbps通信帧还是8Mbps通信帧，待识别完成后按照该波特率进行主机模块和从机模块之间的高速串行异步通信；由于从机模块是实时动态地检测每一帧数据的帧头信息，因此该方案支持在从机模块不断电的前提下对主机模块进行更换。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

Claims (7)

1.一种多模块多波特率自适应的高速串行异步通信解决方法，包括主机模块(1)、从机模块(2)和高速串行异步通信模块(3)，其特征在于：所述主机模块(1)包括ARM处理器(11)、FPGA处理器一(12)和并行总线一模块(13)，所述从机模块(2)包括FPGA处理器二(21)、DSP处理器(22)和并行总线二模块(23)，所述主机模块(1)和从机模块(2)通过高速串行异步通信模块(3)相连；所述FPGA处理器一(12)与FPGA处理器二(21)之间采用一问一答的主从半双工高速串行异步通信模式，所述主机模块(1)的波特率预定义，从机模块(2)通过波特率自适应算法检测不同主机模块(1)的波特率，并切换为所检测到的波特率以实现与相应主机模块(1)之间的通信。
2.根据权利要求1所述的一种多模块多波特率自适应的高速串行异步通信解决方法，其特征在于：所述ARM处理器(11)可以通过专用存储器接口或通用IO接口对FPGA处理器一(12)进行数据读写操作，所述ARM处理器(11)通过并行总线一模块(13)将需要发送给从机模块(2)的数据写入FPGA处理器一(12)，所述ARM处理器(11)也可通过所述并行总线一模块(13)读取FPGA处理器一(12)中的数据。
3.根据权利要求1所述的一种多模块多波特率自适应的高速串行异步通信解决方法，其特征在于：所述FPGA处理器一(12)通过其内部的双端口RAM构建数据交互缓冲区，双端口RAM的一个端口由ARM处理器(11)控制，另一个端口由FPGA处理器二(21)的内部逻辑控制，所述FPGA处理器一(12)是高速串行异步通信的发起者，FPGA处理器一(12)包括向从机模块(2)定时发送数据以及接收和解析来自从机模块(2)的数据。
4.根据权利要求1所述的一种多模块多波特率自适应的高速串行异步通信解决方法，其特征在于：所述FPGA处理器二(21)通过其内部的双端口RAM构建数据交互缓冲区，双端口RAM的一个端口由DSP处理器(22)控制，另一个端口由FPGA处理器一(12)的内部逻辑控制，所述FPGA处理器二(21)包括向主机模块(1)定时发送数据以及接收和解析来自主机模块(1)的数据。
5.根据权利要求1所述的一种多模块多波特率自适应的高速串行异步通信解决方法，其特征在于：所述DSP处理器(22)可以通过专用存储器接口或通用IO接口对FPGA处理器二(21)进行数据读写操作，所述DSP处理器(22)通过并行总线二模块(23)读取缓存在FPGA处理器二(21)中的数据，所述DSP处理器(22)也可以将需要反馈给主机模块(1)的数据通过并行总线二模块(23)写入FPGA处理器二(21)。
6.根据权利要求1所述的一种多模块多波特率自适应的高速串行异步通信解决方法，其特征在于：所述高速串行异步通信模块(3)是主机模块(1)和从机模块(2)之间数据交互的通道，主机模块(1)定时将数据发送给从机模块(2)，从机模块(2)接收到数据后，对接收数据进行校验和解析，并将主机模块(1)需要的数据反馈回去，从而实现主从模块间一问一答的半双工通信；所述高速串行异步通信模块(3)采用半双工的485物理链路层实现，且主机模块(1)采用预定义的波特率，不同类型的主机模块(1)可以定义不同的波特率。
7.根据权利要求1所述的一种多模块多波特率自适应的高速串行异步通信解决方法，其特征在于：所述主机模块(1)按照串行异步通信方式依次发送帧头、有效数据和CRC校验数据，其中帧头信号中带有波特率信息，该波特率信息通过帧头信号中的低电平宽度来表示，从机模块(2)通过检测低电平的宽度来识别不同主机模块(1)的波特率，从机模块(2)实时动态地检测每一帧数据的帧头信号，从而实现在从机模块(2)不断电的前提下对主机模块(1)的更换。
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