JP2000188761A - 混色低減回路 - Google Patents
混色低減回路Info
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- JP2000188761A JP2000188761A JP10363088A JP36308898A JP2000188761A JP 2000188761 A JP2000188761 A JP 2000188761A JP 10363088 A JP10363088 A JP 10363088A JP 36308898 A JP36308898 A JP 36308898A JP 2000188761 A JP2000188761 A JP 2000188761A
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Abstract
(57)【要約】
【課題】 特定方向に混色が多く発生しがちなカラー撮
像素子の近隣の同色画素との間の混色による輪郭信号の
偽信号の低減を図る。 【解決手段】 主に垂直方向に混色が発生しがちなカラ
ー撮像素子１１の、Ｇの画素の信号に対し、左隣の画素
の信号をある任意の割合加えることにより、近隣の同色
画素との間の混色による信号レベル差を抑え、輪郭信号
の偽信号を低減することが可能となる。
像素子の近隣の同色画素との間の混色による輪郭信号の
偽信号の低減を図る。 【解決手段】 主に垂直方向に混色が発生しがちなカラ
ー撮像素子１１の、Ｇの画素の信号に対し、左隣の画素
の信号をある任意の割合加えることにより、近隣の同色
画素との間の混色による信号レベル差を抑え、輪郭信号
の偽信号を低減することが可能となる。
Description
【０００１】
【発明の属する技術分野】この発明は、主に垂直方向に
混色が多く発生しがちなカラー撮像素子を用いたビデオ
カメラの混色低減回路に関する。
混色が多く発生しがちなカラー撮像素子を用いたビデオ
カメラの混色低減回路に関する。
【０００２】
【従来の技術】例えば全画素読み出し原色ベイヤ配列セ
ンサーの場合、図１０に示すように、ＲＧラインとＧＢ
ラインからなる。ＲＧラインのＧをＧｒとし、これに混
色が発生した場合をＧｒ’とする。ＧＢラインのＧをＧ
ｂとし、混色が発生した場合をＧｂ’とすると、 Ｇｂ’＝Ｇｂ＋２αＲ＋２βＢ … （１） Ｇｒ’＝Ｇｒ＋２αＢ＋２βＲ … （２） のように垂直方向に多く混色が発生していたとする。た
だし、αは垂直方向の漏れ込みを、βは水平方向の漏れ
込みを表し、α>>βの関係にある。このとき図中のＲ３
３の画素の垂直輪郭信号ＶＤは、例えば、 ＶＤ（Ｒ３３）＝［２｛（Ｇｒ３２＋Ｇｒ３４）／２｝
−（Ｇｂ２３＋Ｇｂ４３）］／４ のように求められる。
ンサーの場合、図１０に示すように、ＲＧラインとＧＢ
ラインからなる。ＲＧラインのＧをＧｒとし、これに混
色が発生した場合をＧｒ’とする。ＧＢラインのＧをＧ
ｂとし、混色が発生した場合をＧｂ’とすると、 Ｇｂ’＝Ｇｂ＋２αＲ＋２βＢ … （１） Ｇｒ’＝Ｇｒ＋２αＢ＋２βＲ … （２） のように垂直方向に多く混色が発生していたとする。た
だし、αは垂直方向の漏れ込みを、βは水平方向の漏れ
込みを表し、α>>βの関係にある。このとき図中のＲ３
３の画素の垂直輪郭信号ＶＤは、例えば、 ＶＤ（Ｒ３３）＝［２｛（Ｇｒ３２＋Ｇｒ３４）／２｝
−（Ｇｂ２３＋Ｇｂ４３）］／４ のように求められる。
【０００３】仮に図１０の配列センサーに対し、一様に
赤の被写体（Ｇ＝Ｂ＝０）を写した場合、同一色の被写
体に対しては本来ならばＶＤ（Ｒ３３）＝０となり、輪
郭はない筈である。しかし今、Ｇｂ’＝２αＲ、Ｇｒ’
＝２βＲとなっているので、ＶＤ（Ｒ３３）は０ではな
く、これが横縞の偽信号となって現れてしまう。
赤の被写体（Ｇ＝Ｂ＝０）を写した場合、同一色の被写
体に対しては本来ならばＶＤ（Ｒ３３）＝０となり、輪
郭はない筈である。しかし今、Ｇｂ’＝２αＲ、Ｇｒ’
＝２βＲとなっているので、ＶＤ（Ｒ３３）は０ではな
く、これが横縞の偽信号となって現れてしまう。
【０００４】
【発明が解決しようとする課題】上記したように、従来
のビデオカメラに用いる特定方向に混色が多く発生する
カラー撮像素子の場合、輪郭信号に偽信号が発生し、こ
れが横縞の偽信号となって現れてしまい、画質の劣化に
なっていた。
のビデオカメラに用いる特定方向に混色が多く発生する
カラー撮像素子の場合、輪郭信号に偽信号が発生し、こ
れが横縞の偽信号となって現れてしまい、画質の劣化に
なっていた。
【０００５】この発明の目的は、特定方向に混色が多く
発生するカラー撮像素子にあって、輪郭信号の偽信号を
低減する、カメラの混色低減回路を提供することにあ
る。
発生するカラー撮像素子にあって、輪郭信号の偽信号を
低減する、カメラの混色低減回路を提供することにあ
る。
【０００６】
【課題を解決するための手段】上記した課題を解決する
ために、この発明の混色低減回路では、主に垂直方向に
混色が発生しがちなカラー撮像素子を用いたビデオカメ
ラの混色低減回路において、ある画素の信号に対し、左
隣または右隣の画素の信号を所望の割合加えることによ
り、近隣の同色画素との間の混色による信号レベル差を
抑え、輪郭信号の偽信号を低減することを特徴とする。
ために、この発明の混色低減回路では、主に垂直方向に
混色が発生しがちなカラー撮像素子を用いたビデオカメ
ラの混色低減回路において、ある画素の信号に対し、左
隣または右隣の画素の信号を所望の割合加えることによ
り、近隣の同色画素との間の混色による信号レベル差を
抑え、輪郭信号の偽信号を低減することを特徴とする。
【０００７】また、主に水平方向に混色が多く発生しが
ちなカラー撮像素子を用いたビデオカメラの混色低減回
路において、ある画素の信号に対し、真上または真下の
画素の信号を所望の割合加えることにより、近隣の同色
画素との間の混色による信号レベル差を抑え、輪郭信号
の偽信号を低減することを特徴とする。
ちなカラー撮像素子を用いたビデオカメラの混色低減回
路において、ある画素の信号に対し、真上または真下の
画素の信号を所望の割合加えることにより、近隣の同色
画素との間の混色による信号レベル差を抑え、輪郭信号
の偽信号を低減することを特徴とする。
【０００８】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら詳細に説明する。図１は、こ
の発明の第１の実施の形態について説明するための回路
構成図である。その前に、全画素読み出し原色ベイヤ配
列センサーの場合を例とし、そのＲＧ（赤緑）ラインの
混色Ｇｒ’とＧＢ（緑青）ラインの混色Ｇｂ’を図１０
と同じ条件の式（１），（２）で表されるものとする。
いて、図面を参照しながら詳細に説明する。図１は、こ
の発明の第１の実施の形態について説明するための回路
構成図である。その前に、全画素読み出し原色ベイヤ配
列センサーの場合を例とし、そのＲＧ（赤緑）ラインの
混色Ｇｒ’とＧＢ（緑青）ラインの混色Ｇｂ’を図１０
と同じ条件の式（１），（２）で表されるものとする。
【０００９】図１において、センサー１１に取り込まれ
た光は、ここで光電変換されてアナログ信号として出力
したのち、ＣＤＳ回路１２を介してＡ／Ｄ（アナログ／
デジタル）回路１３でデジタル信号に変換し、混色低減
部１４の加算器１４ａの一方の入力と１画素分の遅延さ
せる役目をするＤ−ＦＦ（Ｄ型フリップフロップ）回路
１４ｂにそれぞれ供給する。Ｄ−ＦＦ回路１４ｂの出力
は、乗算器１４ｃの一方の入力に供給する。乗算器１４
ｃの出力は加算器１４ａの他方の入力に供給する。１４
ｄは切換信号発生部であり、その出力は、ＡＮＤゲート
１４ｅの一方の入力に供給し、ＡＮＤゲート１４ｅの他
方の入力には定数（２α−２β）を供給する。ＡＮＤゲ
ート１４ｅの出力は、乗算器１４ｃの他方の入力に供給
する。混色低減部１４の出力となる加算器１４ａの出力
は、輪郭信号発生部１５に供給し、その出力より混色低
減部１４の出力に基づいた輪郭信号を出力する。
た光は、ここで光電変換されてアナログ信号として出力
したのち、ＣＤＳ回路１２を介してＡ／Ｄ（アナログ／
デジタル）回路１３でデジタル信号に変換し、混色低減
部１４の加算器１４ａの一方の入力と１画素分の遅延さ
せる役目をするＤ−ＦＦ（Ｄ型フリップフロップ）回路
１４ｂにそれぞれ供給する。Ｄ−ＦＦ回路１４ｂの出力
は、乗算器１４ｃの一方の入力に供給する。乗算器１４
ｃの出力は加算器１４ａの他方の入力に供給する。１４
ｄは切換信号発生部であり、その出力は、ＡＮＤゲート
１４ｅの一方の入力に供給し、ＡＮＤゲート１４ｅの他
方の入力には定数（２α−２β）を供給する。ＡＮＤゲ
ート１４ｅの出力は、乗算器１４ｃの他方の入力に供給
する。混色低減部１４の出力となる加算器１４ａの出力
は、輪郭信号発生部１５に供給し、その出力より混色低
減部１４の出力に基づいた輪郭信号を出力する。
【００１０】切換信号発生部１４ｄは、センサー１１の
駆動等の基準となるタイミング信号を発生させるタイミ
ング信号発生部からのインデックス信号がＧのときのみ
Ｈレベルを、それ以外の色のときはＬレベルの切換え信
号を出力する。すなわち、Ａ／Ｄ変換されたセンサー出
力がＧの画素のとき、Ｄ−ＦＦ回路１４ｂの出力は、左
隣のＲまたはＢの画素となる。このときのみ定数（２α
−２β）が乗算器１４ｃにかかるように、切換信号発生
部１４ｄの出力でＡＮＤゲート１４ｅをゲートする。乗
算器１４ｃの出力が加算器１４ａにより、Ａ／Ｄ変換さ
れたセンサー出力とを加算し、混色低減された出力を得
る。
駆動等の基準となるタイミング信号を発生させるタイミ
ング信号発生部からのインデックス信号がＧのときのみ
Ｈレベルを、それ以外の色のときはＬレベルの切換え信
号を出力する。すなわち、Ａ／Ｄ変換されたセンサー出
力がＧの画素のとき、Ｄ−ＦＦ回路１４ｂの出力は、左
隣のＲまたはＢの画素となる。このときのみ定数（２α
−２β）が乗算器１４ｃにかかるように、切換信号発生
部１４ｄの出力でＡＮＤゲート１４ｅをゲートする。乗
算器１４ｃの出力が加算器１４ａにより、Ａ／Ｄ変換さ
れたセンサー出力とを加算し、混色低減された出力を得
る。
【００１１】ここで、Ｇの画素に対して、その左隣の画
素に定数（２α−２β）を加えて混色Ｇｂ’を低減させ
た場合をＧｂ”とし、混色Ｇｒ’を低減した場合をＧ
ｒ”とし、その効果を求めると、 Ｇｂ”＝Ｇｂ’＋（２α−２β）Ｂ ＝Ｇｂ＋２αＲ＋２αＢ … （３） Ｇｒ”＝Ｇｒ’＋（２α−２β）Ｒ ＝Ｇｒ＋２αＢ＋２αＲ … （４） となる。すると、一様に赤の被写体（Ｇ＝Ｂ＝０）を写
した場合でも、Ｇｂ”＝Ｇｒ”となり、輪郭信号に偽信
号の発生がなくなる。
素に定数（２α−２β）を加えて混色Ｇｂ’を低減させ
た場合をＧｂ”とし、混色Ｇｒ’を低減した場合をＧ
ｒ”とし、その効果を求めると、 Ｇｂ”＝Ｇｂ’＋（２α−２β）Ｂ ＝Ｇｂ＋２αＲ＋２αＢ … （３） Ｇｒ”＝Ｇｒ’＋（２α−２β）Ｒ ＝Ｇｒ＋２αＢ＋２αＲ … （４） となる。すると、一様に赤の被写体（Ｇ＝Ｂ＝０）を写
した場合でも、Ｇｂ”＝Ｇｒ”となり、輪郭信号に偽信
号の発生がなくなる。
【００１２】この実施の形態では、Ｇの画素に対して、
その左隣の画素に定数（２α−２β）を印加すること
で、輪郭信号の偽信号を低減を図ることが可能となる。
その左隣の画素に定数（２α−２β）を印加すること
で、輪郭信号の偽信号を低減を図ることが可能となる。
【００１３】図２は、この発明の第２の実施の形態につ
いて説明するための回路構成図である。この実施の形態
は、Ｄ−ＦＦ回路１４ｂをＡ／Ｄ変換回路１３の出力と
加算器１４ａの一方の入力との間に挿入し、Ａ／Ｄ変換
回路１３の出力と乗算器１４ｃの一方の入力は直接接続
した構成部分が異なるだけである。
いて説明するための回路構成図である。この実施の形態
は、Ｄ−ＦＦ回路１４ｂをＡ／Ｄ変換回路１３の出力と
加算器１４ａの一方の入力との間に挿入し、Ａ／Ｄ変換
回路１３の出力と乗算器１４ｃの一方の入力は直接接続
した構成部分が異なるだけである。
【００１４】Ｄ−ＦＦ回路１４ｂの出力がＧの画素のと
きＡ／Ｄ変換されたセンサー出力は、右隣のＲまたはＢ
の画素となる。センサー出力がＧの以外のときに定数
（２α−２β）が乗算器１４ｃにかかるよう、Ｈレベル
が出力される切換信号発生部１４ｄでＡＮＤゲート１４
ｅでゲートする。乗算器１４ｃの出力が加算器１４ａに
よりＤ−ＦＦ回路１４ｂの出力に加算され、混色低減部
１４の出力として出力する。Ｇの画素のときのみ、切換
信号発生部１４ｄはＬレベルを出力し、ＡＮＤゲート１
４ｅの出力は、Ｌレベル状態とする。この場合、定数
（２α−２β）が乗算器１４ｃにかかるようにする画素
は、Ｇの以外のときであり、図１の実施の形態とは逆で
ある。
きＡ／Ｄ変換されたセンサー出力は、右隣のＲまたはＢ
の画素となる。センサー出力がＧの以外のときに定数
（２α−２β）が乗算器１４ｃにかかるよう、Ｈレベル
が出力される切換信号発生部１４ｄでＡＮＤゲート１４
ｅでゲートする。乗算器１４ｃの出力が加算器１４ａに
よりＤ−ＦＦ回路１４ｂの出力に加算され、混色低減部
１４の出力として出力する。Ｇの画素のときのみ、切換
信号発生部１４ｄはＬレベルを出力し、ＡＮＤゲート１
４ｅの出力は、Ｌレベル状態とする。この場合、定数
（２α−２β）が乗算器１４ｃにかかるようにする画素
は、Ｇの以外のときであり、図１の実施の形態とは逆で
ある。
【００１５】ここで、Ｇの画素に対して、その左隣の画
素に定数（２α−２β）を加えて混色Ｇｂ’を低減させ
た場合をＧｂ”とし、混色Ｇｒ’を低減した場合をＧ
ｒ”とし、その効果を求めると、 Ｇｂ”＝Ｇｂ’＋（２α−２β）Ｂ ＝Ｇｂ＋２αＲ＋２αＢ Ｇｒ”＝Ｇｒ’＋（２α−２β）Ｒ ＝Ｇｒ＋２αＢ＋２αＲ となる。この場合、Ｇｂ”およびＧｒ”は、上式
（３），（４）と同じになる。従って、一様に赤の被写
体（Ｇ＝Ｂ＝０）を写した場合に、Ｇｂ”＝Ｇｒ”とな
り、輪郭信号に偽信号が発生しなくなり、図１と同様の
効果を奏する。
素に定数（２α−２β）を加えて混色Ｇｂ’を低減させ
た場合をＧｂ”とし、混色Ｇｒ’を低減した場合をＧ
ｒ”とし、その効果を求めると、 Ｇｂ”＝Ｇｂ’＋（２α−２β）Ｂ ＝Ｇｂ＋２αＲ＋２αＢ Ｇｒ”＝Ｇｒ’＋（２α−２β）Ｒ ＝Ｇｒ＋２αＢ＋２αＲ となる。この場合、Ｇｂ”およびＧｒ”は、上式
（３），（４）と同じになる。従って、一様に赤の被写
体（Ｇ＝Ｂ＝０）を写した場合に、Ｇｂ”＝Ｇｒ”とな
り、輪郭信号に偽信号が発生しなくなり、図１と同様の
効果を奏する。
【００１６】次に図３の回路構成図を用いて、この発明
の第３の実施の形態について説明する。この実施の形態
はＧの画素のときの、右隣のＲまたはＢの画素と右隣の
ＲまたはＢの画素に対して定数を印加するようにしたも
のである。
の第３の実施の形態について説明する。この実施の形態
はＧの画素のときの、右隣のＲまたはＢの画素と右隣の
ＲまたはＢの画素に対して定数を印加するようにしたも
のである。
【００１７】すなわち、Ａ／Ｄ変換回路１３の出力を、
加算器１４ｆの一方に供給するとともに、Ｄ−ＦＦ回路
１４ｇ，１４ｈを介して加算器１４ｆの他方に供給し、
加算器１４ｆの出力を、一方の入力にＡＮＤゲート１４
ｅの出力が供給された乗算器１４ｃの他方の入力に供給
した構成部分が図２と異なる。
加算器１４ｆの一方に供給するとともに、Ｄ−ＦＦ回路
１４ｇ，１４ｈを介して加算器１４ｆの他方に供給し、
加算器１４ｆの出力を、一方の入力にＡＮＤゲート１４
ｅの出力が供給された乗算器１４ｃの他方の入力に供給
した構成部分が図２と異なる。
【００１８】Ｄ−ＦＦ回路１４ｂの出力がＧの画素のと
き、Ａ／Ｄ変換されたセンサー出力は右隣のＲまたはＢ
の画素、Ｄ−ＦＦ回路１４ｈの出力は左隣のＲまたはＢ
の画素となる。このときのみ定数（α−β）が乗算器１
４ｃにかかるよう、切換信号発生部１４ｄでＡＮＤゲー
ト１４ｅを制御する。加算器１４ｆで左隣のＲと右隣の
Ｒまたは左隣のＢと右隣のＢを加算する。乗算器１４ｃ
の出力とＤ−ＦＦ回路１４ｂの出力を加算器１４ａによ
り加算し、混色低減された信号を輪郭信号生成部１５に
出力する。
き、Ａ／Ｄ変換されたセンサー出力は右隣のＲまたはＢ
の画素、Ｄ−ＦＦ回路１４ｈの出力は左隣のＲまたはＢ
の画素となる。このときのみ定数（α−β）が乗算器１
４ｃにかかるよう、切換信号発生部１４ｄでＡＮＤゲー
ト１４ｅを制御する。加算器１４ｆで左隣のＲと右隣の
Ｒまたは左隣のＢと右隣のＢを加算する。乗算器１４ｃ
の出力とＤ−ＦＦ回路１４ｂの出力を加算器１４ａによ
り加算し、混色低減された信号を輪郭信号生成部１５に
出力する。
【００１９】ここで、左隣及び右隣の画素を用い、Ｇの
画素に対してのみ定数（α−β）を加えるようにした場
合に、混色Ｇｂ’を低減させた場合をＧｂ”とし、混色
Ｇｒ’を低減した場合をＧｒ”とし、その効果を求める
と、 Ｇｂ”＝Ｇｂ’＋（α−β）Ｂ＋（α−β）Ｂ ＝Ｇｂ＋２αＲ＋２αＢ Ｇｒ”＝Ｇｒ’＋（α−β）Ｒ＋（α−β）Ｒ ＝Ｇｒ＋２αＢ＋２αＲ となる。この場合も、Ｇｂ”およびＧｒ”は、上式
（３），（４）と同じになる。従って、一様に赤の被写
体（Ｇ＝Ｂ＝０）を写した場合でも、Ｇｂ”＝Ｇｒ”と
なり、輪郭信号に偽信号が発生しない、効果を奏する。
画素に対してのみ定数（α−β）を加えるようにした場
合に、混色Ｇｂ’を低減させた場合をＧｂ”とし、混色
Ｇｒ’を低減した場合をＧｒ”とし、その効果を求める
と、 Ｇｂ”＝Ｇｂ’＋（α−β）Ｂ＋（α−β）Ｂ ＝Ｇｂ＋２αＲ＋２αＢ Ｇｒ”＝Ｇｒ’＋（α−β）Ｒ＋（α−β）Ｒ ＝Ｇｒ＋２αＢ＋２αＲ となる。この場合も、Ｇｂ”およびＧｒ”は、上式
（３），（４）と同じになる。従って、一様に赤の被写
体（Ｇ＝Ｂ＝０）を写した場合でも、Ｇｂ”＝Ｇｒ”と
なり、輪郭信号に偽信号が発生しない、効果を奏する。
【００２０】次に、全画素読み出しＷ（白），Ｒ
（赤），Ｂ（青）ベイヤ配列センサーの実施の形態につ
いて説明するが、その前に、このＷ，Ｒ，Ｂベイヤ配列
センサーについて図４を用いて説明する。
（赤），Ｂ（青）ベイヤ配列センサーの実施の形態につ
いて説明するが、その前に、このＷ，Ｒ，Ｂベイヤ配列
センサーについて図４を用いて説明する。
【００２１】図４に示すように、ＲＷラインとＷＢライ
ンからなる。ＲＷラインのＷをＷｒにし、これに混色が
発生した場合をＷｒ’とし、ＷＢラインのＷをＷｂに
し、混色が発生した場合をＷｂ’とすると、 Ｗｒ’＝Ｗｒ＋２αＢ＋２βＲ Ｗｂ’＝Ｗｂ＋２αＲ＋２βＢ となる。ただし、β>>αの関係にある。このように水平
方向に多く混色が発生するものとし、以下にこれを用い
た実施の形態について説明する。
ンからなる。ＲＷラインのＷをＷｒにし、これに混色が
発生した場合をＷｒ’とし、ＷＢラインのＷをＷｂに
し、混色が発生した場合をＷｂ’とすると、 Ｗｒ’＝Ｗｒ＋２αＢ＋２βＲ Ｗｂ’＝Ｗｂ＋２αＲ＋２βＢ となる。ただし、β>>αの関係にある。このように水平
方向に多く混色が発生するものとし、以下にこれを用い
た実施の形態について説明する。
【００２２】図５は、この第４の実施の形態について説
明するためのもので、全画素読み出しＷ，Ｒ，Ｂベイヤ
配列センサーの例である。この実施の形態は、図１の実
施の形態とは一画素の遅延を行うＤ−ＦＦ回路１４ｂに
変えて、ラインメモリ１４１ａとした構成部分が異な
る。
明するためのもので、全画素読み出しＷ，Ｒ，Ｂベイヤ
配列センサーの例である。この実施の形態は、図１の実
施の形態とは一画素の遅延を行うＤ−ＦＦ回路１４ｂに
変えて、ラインメモリ１４１ａとした構成部分が異な
る。
【００２３】すなわち、Ａ／Ｄ変換されたセンサー出力
がＷの画素のときラインメモリ１４ａの出力は、真上の
ＲまたはＢの画素となる。このときのみ定数（２β−２
α）が乗算器１４ｃにかかるよう、切換信号発生部１４
ｄでＡＮＤゲート１４ｅを制御する。乗算器１４ｃの出
力とＡ／Ｄ変換されたセンサー出力を加算器１４ａによ
り加算し、混色低減された信号を輪郭信号生成部１５に
出力する。
がＷの画素のときラインメモリ１４ａの出力は、真上の
ＲまたはＢの画素となる。このときのみ定数（２β−２
α）が乗算器１４ｃにかかるよう、切換信号発生部１４
ｄでＡＮＤゲート１４ｅを制御する。乗算器１４ｃの出
力とＡ／Ｄ変換されたセンサー出力を加算器１４ａによ
り加算し、混色低減された信号を輪郭信号生成部１５に
出力する。
【００２４】ここで、真上の画素を用いて、Ｗの画素に
対してのみ定数（２β−２α）を加えるようにした場合
に、混色Ｗｂ’を低減させた場合をＷｂ”とし、混色Ｗ
ｒ’を低減した場合をＷｒ”とし、その効果を求める
と、 Ｗｂ”＝Ｗｂ’＋（２β−２α）Ｒ ＝Ｗｂ＋２βＲ＋２βＢ Ｗｒ”＝Ｗｒ’＋（２β−２α）Ｂ ＝Ｗｒ＋２βＢ＋２βＲ となる。すると、一様に青の被写体（Ｇ＝Ｒ＝０）を写
した場合でも、Ｗｂ”＝Ｗｒ”となり、輪郭信号に偽信
号が発生しない。
対してのみ定数（２β−２α）を加えるようにした場合
に、混色Ｗｂ’を低減させた場合をＷｂ”とし、混色Ｗ
ｒ’を低減した場合をＷｒ”とし、その効果を求める
と、 Ｗｂ”＝Ｗｂ’＋（２β−２α）Ｒ ＝Ｗｂ＋２βＲ＋２βＢ Ｗｒ”＝Ｗｒ’＋（２β−２α）Ｂ ＝Ｗｒ＋２βＢ＋２βＲ となる。すると、一様に青の被写体（Ｇ＝Ｒ＝０）を写
した場合でも、Ｗｂ”＝Ｗｒ”となり、輪郭信号に偽信
号が発生しない。
【００２５】図６は、この第５の実施の形態について説
明するためのもので、全画素読み出しＷ，Ｒ，Ｂベイヤ
配列センサーのもう一つの例である。この実施の形態
は、図２の実施の形態とはＤ−ＦＦ回路１４ｂに変え
て、ラインメモリ１４１ａとした構成部分が異なる。
明するためのもので、全画素読み出しＷ，Ｒ，Ｂベイヤ
配列センサーのもう一つの例である。この実施の形態
は、図２の実施の形態とはＤ−ＦＦ回路１４ｂに変え
て、ラインメモリ１４１ａとした構成部分が異なる。
【００２６】ラインメモリ１４１ａの出力がＷの画素の
ときＡ／Ｄ変換されたセンサー出力は、真下のＲまたは
Ｂの画素となる。このときのみ定数（２β−２α）が乗
算器１４ｃにかかるよう、切換信号発生部１４ｄでＡＮ
Ｄゲート１４ｅを制御する。ラインメモリ１４１ａの出
力と乗算器１４ｃの出力を加算器１４ａにより加算し、
混色低減された信号を輪郭信号生成部１５に出力する。
ときＡ／Ｄ変換されたセンサー出力は、真下のＲまたは
Ｂの画素となる。このときのみ定数（２β−２α）が乗
算器１４ｃにかかるよう、切換信号発生部１４ｄでＡＮ
Ｄゲート１４ｅを制御する。ラインメモリ１４１ａの出
力と乗算器１４ｃの出力を加算器１４ａにより加算し、
混色低減された信号を輪郭信号生成部１５に出力する。
【００２７】ここで、真下の画素を用いて、Ｗの画素に
対してのみ定数（２β−２α）を加えるようにした場合
に、混色Ｗｂ’を低減させた場合をＷｂ”とし、混色Ｗ
ｒ’を低減した場合をＷｒ”とし、その効果を求める
と、 Ｗｂ”＝Ｗｂ’＋（２β−２α）Ｒ ＝Ｗｂ＋２βＲ＋２βＢ Ｗｒ”＝Ｗｒ’＋（２β−２α）Ｂ ＝Ｗｒ＋２βＢ＋２βＲ となる。すると、一様に青の被写体（Ｇ＝Ｒ＝０）を写
した場合でも、Ｗｂ”＝Ｗｒ”となり、輪郭信号に偽信
号が発生しない。
対してのみ定数（２β−２α）を加えるようにした場合
に、混色Ｗｂ’を低減させた場合をＷｂ”とし、混色Ｗ
ｒ’を低減した場合をＷｒ”とし、その効果を求める
と、 Ｗｂ”＝Ｗｂ’＋（２β−２α）Ｒ ＝Ｗｂ＋２βＲ＋２βＢ Ｗｒ”＝Ｗｒ’＋（２β−２α）Ｂ ＝Ｗｒ＋２βＢ＋２βＲ となる。すると、一様に青の被写体（Ｇ＝Ｒ＝０）を写
した場合でも、Ｗｂ”＝Ｗｒ”となり、輪郭信号に偽信
号が発生しない。
【００２８】図７は、この第６の実施の形態について説
明するためのもので、全画素読み出しＷ，Ｒ，Ｂベイヤ
配列センサーのさらにもう一つの例である。この実施の
形態は、図３の実施の形態のＤ−ＦＦ回路１４ｂを除去
し、直列接続のＤ−ＦＦ回路１４ｇ，１４ｈに変えて、
直列接続のラインメモリ１４１ａ，１４１ｂとし、ライ
ンメモリ１４１ａの出力をさらに乗算器１４ｃの出力が
一方に供給された加算器１４ａの他方の入力に供給した
構成部分が異なる。
明するためのもので、全画素読み出しＷ，Ｒ，Ｂベイヤ
配列センサーのさらにもう一つの例である。この実施の
形態は、図３の実施の形態のＤ−ＦＦ回路１４ｂを除去
し、直列接続のＤ−ＦＦ回路１４ｇ，１４ｈに変えて、
直列接続のラインメモリ１４１ａ，１４１ｂとし、ライ
ンメモリ１４１ａの出力をさらに乗算器１４ｃの出力が
一方に供給された加算器１４ａの他方の入力に供給した
構成部分が異なる。
【００２９】ラインメモリ１４１ａの出力がＷの画素の
とき、センサー出力は真下のＲまたはＢの画素、ライン
メモリ１４１ｂの出力は真上のＲまたはＢの画素とな
る。このときのみ定数（β−α）が乗算器１４ｃにかか
るよう、切換信号発生部１４ｄでＡＮＤゲート１４ｅを
制御する。加算器１４ｆで真上のＲと真下のＲまたは真
上のＢと真下のＢを加算する。乗算器１４ｃの出力とラ
インメモリ１４１ａの出力を加算器１４ａにより加算
し、混色低減された信号を輪郭信号生成部１５に出力す
る。
とき、センサー出力は真下のＲまたはＢの画素、ライン
メモリ１４１ｂの出力は真上のＲまたはＢの画素とな
る。このときのみ定数（β−α）が乗算器１４ｃにかか
るよう、切換信号発生部１４ｄでＡＮＤゲート１４ｅを
制御する。加算器１４ｆで真上のＲと真下のＲまたは真
上のＢと真下のＢを加算する。乗算器１４ｃの出力とラ
インメモリ１４１ａの出力を加算器１４ａにより加算
し、混色低減された信号を輪郭信号生成部１５に出力す
る。
【００３０】ここで、真上及び真下の画素を用いて、Ｗ
の画素に対してのみ定数（β−α）を加えるようにした
場合に、混色Ｗｂ’を低減させた場合をＷｂ”とし、混
色Ｗｒ’を低減した場合をＷｒ”とし、その効果を求め
ると、 Ｗｂ”＝Ｗｂ’＋（β−α）Ｒ＋（β−α）Ｒ ＝Ｗｂ＋２βＲ＋２βＢ Ｗｒ”＝Ｗｒ’＋（β−α）Ｂ＋（β−α）Ｂ ＝Ｗｒ＋２βＢ＋２βＲ のようにする。すると、一様に青の被写体（Ｗ＝Ｒ＝
０）を写した場合でも、Ｗｂ”＝Ｗｒ”となり、輪郭信
号に偽信号が発生しない。
の画素に対してのみ定数（β−α）を加えるようにした
場合に、混色Ｗｂ’を低減させた場合をＷｂ”とし、混
色Ｗｒ’を低減した場合をＷｒ”とし、その効果を求め
ると、 Ｗｂ”＝Ｗｂ’＋（β−α）Ｒ＋（β−α）Ｒ ＝Ｗｂ＋２βＲ＋２βＢ Ｗｒ”＝Ｗｒ’＋（β−α）Ｂ＋（β−α）Ｂ ＝Ｗｒ＋２βＢ＋２βＲ のようにする。すると、一様に青の被写体（Ｗ＝Ｒ＝
０）を写した場合でも、Ｗｂ”＝Ｗｒ”となり、輪郭信
号に偽信号が発生しない。
【００３１】ここで、再び図１０に示す全画素読み出し
原色ベイヤ配列センサーの場合で、ＲＧラインのＧをＧ
ｒ、ＧＢラインのＧをＧｂとし、それぞれの混色Ｇ
ｒ’，Ｇｂ’が次式に示すように、混色が垂直方向に非
線形の割合で多く発生していたとする。
原色ベイヤ配列センサーの場合で、ＲＧラインのＧをＧ
ｒ、ＧＢラインのＧをＧｂとし、それぞれの混色Ｇ
ｒ’，Ｇｂ’が次式に示すように、混色が垂直方向に非
線形の割合で多く発生していたとする。
【００３２】Ｇｒ’＝Ｇｒ＋２ｆ（Ｂ）＋２ｇ（Ｒ） Ｇｂ’＝Ｇｂ＋２ｆ（Ｒ）＋２ｇ（Ｂ） ただし、ｆ（ｘ），ｇ（ｘ）はそれぞれ非線形関数であ
り、ｆ（ｘ）>>ｇ（ｘ）の関係がある。
り、ｆ（ｘ）>>ｇ（ｘ）の関係がある。
【００３３】このような混色を持った、全画素読み出し
原色ベイヤ配列センサーの混色低減回路を、この発明の
第７の実施の形態として図８に示し説明する。この実施
の形態は、図１とはＤ−ＦＦ回路１４ｂと乗算器１４ｃ
との間に非線形回路８１を設置した構成部分が異なる。
原色ベイヤ配列センサーの混色低減回路を、この発明の
第７の実施の形態として図８に示し説明する。この実施
の形態は、図１とはＤ−ＦＦ回路１４ｂと乗算器１４ｃ
との間に非線形回路８１を設置した構成部分が異なる。
【００３４】図８において、Ａ／Ｄ変換されたセンサー
出力がＧの画素のとき、Ｄ−ＦＦ回路１４ｂの出力は左
隣のＲまたはＢの画素となる。このときにのみ非線形回
路８１の出力（２ｆ（ｘ）−２ｇ（ｘ））が加算器１４
ａにかかるように、切換信号発生部１４ｄでＡＮＤゲー
ト１４ｅを制御する。そのＡＮＤゲート１４ｅ出力とセ
ンサー出力を加算器１４ａにより加算し、混色低減部１
４の出力として出力する。
出力がＧの画素のとき、Ｄ−ＦＦ回路１４ｂの出力は左
隣のＲまたはＢの画素となる。このときにのみ非線形回
路８１の出力（２ｆ（ｘ）−２ｇ（ｘ））が加算器１４
ａにかかるように、切換信号発生部１４ｄでＡＮＤゲー
ト１４ｅを制御する。そのＡＮＤゲート１４ｅ出力とセ
ンサー出力を加算器１４ａにより加算し、混色低減部１
４の出力として出力する。
【００３５】ここで、左隣の画素を用いて、Ｇの画素に
対してのみ、非線形回路８１の出力（２ｆ（ｘ）−２ｇ
（ｘ））とセンサー出力を加算した場合に、混色Ｇｂ’
を低減させた場合をＧｂ”とし、混色Ｇｒ’を低減した
場合をＧｒ”とし、その効果を求めると、 Ｇｂ”＝Ｇｂ’＋（２ｆ（Ｂ）−２ｇ（Ｂ）） ＝Ｇｂ＋２ｆ（Ｒ）＋２ｆ（Ｂ） Ｇｒ”＝Ｇｒ’＋（２ｆ（Ｒ）−２ｇ（Ｒ）） ＝Ｇｒ＋２ｆ（Ｂ）＋２ｆ（Ｒ） となる。このとき、一様に赤の被写体（Ｇ＝Ｂ＝０）を
写した場合でも、Ｇｂ”＝Ｇｒ”となり、輪郭信号に偽
信号が発生しない。
対してのみ、非線形回路８１の出力（２ｆ（ｘ）−２ｇ
（ｘ））とセンサー出力を加算した場合に、混色Ｇｂ’
を低減させた場合をＧｂ”とし、混色Ｇｒ’を低減した
場合をＧｒ”とし、その効果を求めると、 Ｇｂ”＝Ｇｂ’＋（２ｆ（Ｂ）−２ｇ（Ｂ）） ＝Ｇｂ＋２ｆ（Ｒ）＋２ｆ（Ｂ） Ｇｒ”＝Ｇｒ’＋（２ｆ（Ｒ）−２ｇ（Ｒ）） ＝Ｇｒ＋２ｆ（Ｂ）＋２ｆ（Ｒ） となる。このとき、一様に赤の被写体（Ｇ＝Ｂ＝０）を
写した場合でも、Ｇｂ”＝Ｇｒ”となり、輪郭信号に偽
信号が発生しない。
【００３６】この実施の形態では、混色が垂直方向に非
線形の割合で多く発生した場合にあっても、混色Ｇｂ’
を低減させたＧｂ”と混色Ｇｒ’を低減させたＧｒ”を
等しくでき、輪郭信号に偽信号が発生することを防止で
きる。
線形の割合で多く発生した場合にあっても、混色Ｇｂ’
を低減させたＧｂ”と混色Ｇｒ’を低減させたＧｒ”を
等しくでき、輪郭信号に偽信号が発生することを防止で
きる。
【００３７】次に、この発明の第８の実施の形態につい
て図９の回路構成図を用いて説明する。この実施の形態
は、図１の実施の形態の定数を自動的に設定したもので
あり、図１と同一の構成部分には同一の符号を付して説
明する。
て図９の回路構成図を用いて説明する。この実施の形態
は、図１の実施の形態の定数を自動的に設定したもので
あり、図１と同一の構成部分には同一の符号を付して説
明する。
【００３８】すなわち、加算器１４ａの出力からライン
メモリ９１を介した出力と加算器１４ａの出力を乗算係
数算出器９２に供給し、乗算係数算出器９２の出力をＡ
ＮＤゲート１４ｅの定数が入力されていた入力に供給す
る。乗算係数算出器９２は、色が一様な被写体を写し
て、加える画素の信号の割合を求める。例えば、一様に
赤の被写体（Ｇ＝Ｂ＝０）写した時、乗算係数算出器９
２の入力に、 Ｇｒ’＝２βＲ Ｇｂ’＝２αＲ を与えると、その出力より（２α−２β）を得る。これ
により、ＡＮＤゲート１４ｅの定数入力端子には、図１
の定数と同じ定数（２α−２β）を印加することができ
る。
メモリ９１を介した出力と加算器１４ａの出力を乗算係
数算出器９２に供給し、乗算係数算出器９２の出力をＡ
ＮＤゲート１４ｅの定数が入力されていた入力に供給す
る。乗算係数算出器９２は、色が一様な被写体を写し
て、加える画素の信号の割合を求める。例えば、一様に
赤の被写体（Ｇ＝Ｂ＝０）写した時、乗算係数算出器９
２の入力に、 Ｇｒ’＝２βＲ Ｇｂ’＝２αＲ を与えると、その出力より（２α−２β）を得る。これ
により、ＡＮＤゲート１４ｅの定数入力端子には、図１
の定数と同じ定数（２α−２β）を印加することができ
る。
【００３９】この実施の形態では、自動的に加える画素
の信号の割合を決定できるため、あらかじめある定数を
設定する必要がなく、また、センサーのバラツキにも容
易に対応でき、精度のよい輪郭信号の偽信号の低減が可
能となる。
の信号の割合を決定できるため、あらかじめある定数を
設定する必要がなく、また、センサーのバラツキにも容
易に対応でき、精度のよい輪郭信号の偽信号の低減が可
能となる。
【００４０】
【発明の効果】以上説明したように、この発明の混色低
減回路によれば、特定方向に混色が多く発生しがちなカ
ラー撮像素子の近隣の同色画素との間の混色による信号
レベル差を抑え、輪郭信号の偽信号を低減することがで
きる。
減回路によれば、特定方向に混色が多く発生しがちなカ
ラー撮像素子の近隣の同色画素との間の混色による信号
レベル差を抑え、輪郭信号の偽信号を低減することがで
きる。
【図１】この発明の第１の実施の形態について説明する
ための回路構成図。
ための回路構成図。
【図２】この発明の第２の実施の形態について説明する
ための回路構成図。
ための回路構成図。
【図３】この発明の第３の実施の形態について説明する
ための回路構成図。
ための回路構成図。
【図４】全画素読み出しのＷ，Ｒ，Ｂベイヤ配列センサ
ーの混色について説明するための説明図。
ーの混色について説明するための説明図。
【図５】この発明の第４の実施の形態について説明する
ための回路構成図。
ための回路構成図。
【図６】この発明の第５の実施の形態について説明する
ための回路構成図。
ための回路構成図。
【図７】この発明の第６の実施の形態について説明する
ための回路構成図。
ための回路構成図。
【図８】この発明の第７の実施の形態について説明する
ための回路構成図。
ための回路構成図。
【図９】この発明の第８の実施の形態について説明する
ための回路構成図。
ための回路構成図。
【図１０】全画素読み出しの原色ベイヤ配列センサーの
混色について説明するための説明図。
混色について説明するための説明図。
１１…センサー、１２…ＣＤＳ回路、１３…Ａ／Ｄ変換
回路、１４，１４１…混色低減部、１４ａ，１４ｆ…加
算器、１４ｂ，１４ｇ，１４ｈ…Ｄ−ＦＦ回路、１４ｃ
…乗算器、１４ｄ…切換信号発生部、１４ｅ…ＡＮＤゲ
ート、１５…輪郭信号生成部、１４１ａ，１４１ｂ，９
１…ラインメモリ、９２…乗算係数算出器。
回路、１４，１４１…混色低減部、１４ａ，１４ｆ…加
算器、１４ｂ，１４ｇ，１４ｈ…Ｄ−ＦＦ回路、１４ｃ
…乗算器、１４ｄ…切換信号発生部、１４ｅ…ＡＮＤゲ
ート、１５…輪郭信号生成部、１４１ａ，１４１ｂ，９
１…ラインメモリ、９２…乗算係数算出器。
Claims (7)
- 【請求項１】 主に垂直方向に混色が発生しがちなカラ
ー撮像素子を用いたビデオカメラの混色低減回路におい
て、 ある画素の信号に対し、左隣または右隣の画素の信号を
ある任意の割合加えることにより、近隣の同色画素との
間の混色による信号レベル差を抑え、輪郭信号の偽信号
を低減することを特徴とする混色低減回路。 - 【請求項２】 左隣の画素の信号だけでなく右隣の画素
の信号もある任意の割合加えることを特徴とする請求項
１に記載の混色低減回路。 - 【請求項３】 主に水平方向に混色が多く発生しがちな
カラー撮像素子を用いたビデオカメラの混色低減回路に
おいて、 ある画素の信号に対し、真上または真下の画素の信号を
ある任意の割合加えることにより、近隣の同色画素との
間の混色による信号レベル差を抑え、輪郭信号の偽信号
を低減することを特徴とする混色低減回路。 - 【請求項４】 真上の画素の信号だけでなく、真下の画
素の信号もある任意の割合加えることを特徴とする請求
項３に記載の混色低減回路。 - 【請求項５】 加える画素の信号の割合が非線形である
ことを特徴とする請求項１〜４のいずれかに記載の混色
低減回路。 - 【請求項６】 カラー撮像素子が全画素読み出し原色ベ
イヤ配列であり、Ｇの画素の信号に対しＲあるいはＢの
画素の信号をある任意の割合で加えることを特徴とする
請求項１〜５のいずれかに記載の混色低減回路。 - 【請求項７】 予め色が一様な被写体を写し、その情報
に基づき加える画素の信号の割合を設定してなることを
特徴とする請求項１〜６のいずれかに記載の混色低減回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10363088A JP2000188761A (ja) | 1998-12-21 | 1998-12-21 | 混色低減回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10363088A JP2000188761A (ja) | 1998-12-21 | 1998-12-21 | 混色低減回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000188761A true JP2000188761A (ja) | 2000-07-04 |
Family
ID=18478478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10363088A Pending JP2000188761A (ja) | 1998-12-21 | 1998-12-21 | 混色低減回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000188761A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7864232B2 (en) | 2005-11-17 | 2011-01-04 | Sony Corporation | Signal processing apparatus for solid-state imaging device, signal processing method, and imaging system |
| WO2011001738A1 (ja) * | 2009-06-30 | 2011-01-06 | ソニー株式会社 | 画像処理装置及び画像処理方法、撮像装置、並びにコンピューター・プログラム |
-
1998
- 1998-12-21 JP JP10363088A patent/JP2000188761A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7864232B2 (en) | 2005-11-17 | 2011-01-04 | Sony Corporation | Signal processing apparatus for solid-state imaging device, signal processing method, and imaging system |
| WO2011001738A1 (ja) * | 2009-06-30 | 2011-01-06 | ソニー株式会社 | 画像処理装置及び画像処理方法、撮像装置、並びにコンピューター・プログラム |
| JP2011014966A (ja) * | 2009-06-30 | 2011-01-20 | Sony Corp | 画像処理装置及び画像処理方法、撮像装置、並びにコンピューター・プログラム |
| EP2323408A1 (en) * | 2009-06-30 | 2011-05-18 | Sony Corporation | Image processing device, image processing method, image capturing device, and computer program |
| CN102124744A (zh) * | 2009-06-30 | 2011-07-13 | 索尼公司 | 图像处理装置、图像处理方法、成像设备及计算机程序 |
| EP2323408A4 (en) * | 2009-06-30 | 2012-08-29 | Sony Corp | IMAGE PROCESSING DEVICE, IMAGE PROCESSING METHOD, IMAGE CAPTURE DEVICE, AND COMPUTER PROGRAM |
| CN102124744B (zh) * | 2009-06-30 | 2014-04-02 | 索尼公司 | 图像处理装置、图像处理方法和成像设备 |
| US8890981B2 (en) | 2009-06-30 | 2014-11-18 | Sony Corporation | Method and apparatus for eliminating crosstalk amount included in an output signal |
| US10015424B2 (en) | 2009-06-30 | 2018-07-03 | Sony Corporation | Method and apparatus for eliminating crosstalk amount included in an output signal |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041005 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050308 |