JP2000174588A - ポストフィルタ回路及びそれを使用する変調回路 - Google Patents

Abstract

(57)【要約】 【課題】フィルタの切替選択に伴う通過ロスやオフセッ
ト変化を抑え、調整や補正回路の付加を不要とするポス
トフィルタ回路及び変調回路を提供する。 【解決手段】ポストフィルタ回路の各フィルタ９―１及
至９−Ｎの出力信号ラインに付加抵抗Ｒ′１、Ｒ′２、
…Ｒ′Ｎを直列接続して後段の増幅器１１の利得やオフ
セットを変化させる。これを使用する４相変調回路の出
力（Ｐ、Ｑ）４つの位相点のずれを防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタルデータ伝
送で使用するポストフィルタ回路及びそれを使用する変
調回路に関する。

【０００２】

【従来の技術】コンピュータ技術の進歩により高速デジ
タルデータ伝送及びそれに関連する技術の進歩は目ざま
しい。例えば、特開平４―２７１５５０号公報は、２つ
の送信データをデジタルフィルタで帯域制限し、デジタ
ルフィルタで発生した折り返し信号をポストフィルタで
除去し、直交変調波に変換する変調器を示す。特に、ポ
ストフィルタを取り換えることなく広範囲の送信伝送速
度の変更に対応可能にする技術を開示する。

【０００３】先ず、図４及び図５を参照して、従来のポ
ストフィルタ回路について簡単に説明する。斯る従来の
ポストフィルタ回路は、入力抵抗ＲＸ及び帰還抵抗ＲＹ
が接続された演算増幅器ＯＰＡと、この入力抵抗ＲＸと
直列接続され、スイッチ７（ＳＷ―１及至ＳＷ−Ｎ）で
切替え選択される複数（Ｎ個）のフィルタ９―１及至９
−Ｎとより構成される。

【０００４】各フィルタ９―１及至９−Ｎは、入出力側
スイッチ７、７間に直列接続される抵抗Ｒ１〜ＲＮと２
個のインダクタＬ１〜ＬＮ、Ｌ１〜ＬＮ及びこれら各接
続点と接地（ＧＮＤ）間に並列接続されるキャパシタＣ
１１〜ＣＮ１、Ｃ１２〜ＣＮ２及びキャパシタと抵抗の
並列回路Ｃ１１ＲＶ１〜ＣＮ１ＲＶＮより構成される。
尚、図４のポストフィルタ回路の場合には、この並列回
路ＣＲの抵抗は可変抵抗Ｒである点で、図５のポストフ
ィルタ回路と相違する。

【０００５】ここで、演算増幅器ＯＰＡと、入力抵抗Ｒ
Ｘ及び帰還抵抗ＲＹとより成る増幅器１１は、その入力
信号Ｓ７をＲＹ／ＲＸ倍の利得で増幅して出力信号Ｓ９
を出力すること、当業者には周知のとおりである。

【０００６】また、斯るポストフィルタ回路への入力信
号Ｓ５は、外部からのフィルタ切替信号に基づきスイッ
チ７のＳＷ―１及至ＳＷ−Ｎのいずれかをオンとし、フ
ィルタ９―１及至９−Ｎのいずれかを増幅器１１の入力
側に挿入することにより、各フィルタ９―１及至９−Ｎ
で予め決められた帯域の信号を増幅器１１に入力する。

【０００７】ここで、抵抗Ｒ１及至ＲＮは、フィルタ９
―１及至９−Ｎの回路インピーダンスを決定する。ま
た、図４のポストフィルタ回路の出力側の可変抵抗ＲＶ
１―ＲＶＮは、各フィルタの通過ロス（損失）の補正を
行う為のものであり、各フィルタの通過ロスが等しくな
るよう調整設定される。尚、演算増幅器ＯＰＡの基準入
力端子には、オフセット（ＯＦＳ）信号が入力されるよ
う構成されている。

【０００８】次に、斯るポストフィルタ回路は、図２及
び図３に示す如き４相変調回路に使用される。図２は、
一般的な４相変調回路の基本ブロック図である。図２の
４相変調回路にあっては、データＰ（Ｓ１）、データＱ
（Ｓ２）、タイミング信号（Ｓ３）及びフィルタ切替信
号（Ｓ４）が入力され、４相変調波（Ｓ１５）を出力す
る。

【０００９】データＰ及びデータＱのパスは実質的に等
しい回路構成であり、シフトレジスタ１、２、デジタル
フィルタ（Ｄ．ＦＩＬ）３、４、デジタル・アナログ変
換器（Ｄ／Ａ ＣＯＮＶ）５、６、差動増幅器２５、２
６、切替スイッチ７、８で切替選択されるポストフィル
タ９、１０、入力抵抗Ｒ１と帰還抵抗Ｒ２と演算増幅器
ＯＰＡを有する増幅器１１、１２及び変調器（ＭＯＤ）
１３、１４を含んでいる。

【００１０】次に、タイミング信号（Ｓ３）は、クロッ
ク周期回路２４に入力され、夫々クロック信号Ｓ２２、
Ｓ２３、Ｓ２４を発生し、シフトレジスタ１、２、デジ
タルフィルタ３、４及びＤ／Ａ ＣＯＮＶ５、６に入力
する。フィルタ切替信号（Ｓ４）は、ポストフィルタ回
路９、１０の切替スイッチ７、８に入力され、夫々上述
したＮ個のフィルタ９―１及至９−Ｎ、１０―１及至１
０−Ｎのうちの各１個のフィルタを選択する。

【００１１】また、局部信号（Ｓ２９）が増幅器１９に
入力され、低域通過フィルタ回路（ＬＰＦ）１８を介し
て、分岐回路１５に入力される。この分岐回路１５の０
°の変調器局部信号（Ｓ１７）が変調器１３に入力さ
れ、９０°位相シフト回路（９０°ＰＨＡＳＥ ＳＨＩ
ＦＴ）１６を介して９０°位相遅れの局部信号（Ｓ１
８）が変調器１４に入力される。

【００１２】これら両変調器１３、１４の２相変調器出
力（Ｓ１３、Ｓ１４）は、加算器１７に入力され、相互
に加算されて、上述した４相変調波（Ｓ１５）を出力す
る。尚、増幅器１１、１２の演算増幅器ＯＰＡの基準入
力端には、夫々オフセット信号ＯＦＳ−Ｐ及びＯＦＳ−
Ｑが入力される。

【００１３】動作を説明すると、送信データＰ、Ｑ（Ｓ
１、Ｓ２）は、シフトレジスタ１、２に入力され、クロ
ック同期回路２４からのシフトレジスタ用クロック信号
（Ｓ２２）によって数本のシフトレジスタ信号（Ｓ３
０、Ｓ３１）となる。

【００１４】これらシフトレジスタ信号（Ｓ３０、Ｓ３
１）は、例えば、ＲＯＭ（読出専用メモリ）で構成され
るＤ・ＦＩＬ３、４に夫々入力される。Ｄ・ＦＩＬ３、
４の入力データの前後Ａビットを極性関係情報として格
納されているＤ・ＦＩＬ３、４の記憶データの読出しア
ドレスとして読込む為に、入力データＰ（Ｓ１）の速度
ｆｓに対して、送信クロックに同期したＡ（２の整数
乗）倍のデジタルフィルタ用クロック信号（Ｓ２３）を
用いる。Ｄ・ＦＩＬ３、４によって信号帯域を制限した
後、Ｄ／Ａ ＣＯＮＶ５、６において、Ｄ／Ａ変調用ク
ロック信号（Ｓ２４）を用いてＤ／Ａ変換し、そのアナ
ログ出力を増幅器２５、２６で増幅して信号Ｓ５、Ｓ６
を得る。

【００１５】次に、送信データＰ、Ｑ（Ｓ１、Ｓ２）
は、複数の情報速度を任意に選択し、伝送誤り訂正方式
を用いる。この誤り訂正化率を任意に設定した多数の伝
送速度データと、Ｄ・ＦＩＬ３、４のサンプリング周波
数の関係を１対１で対応させる。また、伝送速度の低い
順に、Ｄ・ＦＩＬ出力の折り返し信号等の不要波をＮ種
類のポストフィルタ９、１０で除去できるようにＮグル
ープに分けられている。上述したＡが４、８、１６、３
２で、Ｎが３の場合の例が図８と図９に示されている。

【００１６】帯域制限された後増幅されたＰ、Ｑ信号
（Ｓ５、Ｓ６）は、ポストフィルタ９、１０のＮ個のフ
ィルタのいずれかを通過するよう、フィルタ切替信号
（Ｓ４）に基づきスイッチ７、８により選択される。次
に、ポストフィルタ出力（Ｓ９、Ｓ１０）は、夫々２相
変調器１３、１４に入力される。増幅器１１、１２の演
算増幅器ＯＰＡには、２相変調器入力信号のオフセット
電圧を決定する為にＯＦＳ−Ｐ及びＯＦＳ−Ｑ信号が入
力される。

【００１７】２相変調器１３、１４からの９０°の位相
差を有する２相変調器出力信号（Ｓ１３、Ｓ１４）は、
加算器１７により加算されて４相変調波（Ｓ１５）とな
る。

【００１８】

【発明が解決しようとする課題】しかし、上述した従来
のポストフィルタ回路及びそれを使用する変調回路にあ
っては、フィルタの切替選択に伴い、回路インピーダン
スの違い等により、フィルタの通過ロス及びオフセット
変化等が生じる。その結果、４相変調回路に適用した場
合、４相変調器出力の（Ｐ、Ｑ）の値が（１、１）、
（１、０）、（０、０）、（０、１）の正しい位置の場
合には図６に示す位置であるべきであるにも拘らず、上
述した通過ロスやオフセット変化等により図７に示す如
く４つの位相点にずれを生じることとなる。

【００１９】この問題に対処するには、図２の変調回路
にオフセット及び振幅補正を付加し、通過ロス及びオフ
セット変化を補正する必要がある。そこで、図３に示す
如き変調回路が考えられる。即ち、図２の変調回路に、
フィルタ切替信号（Ｓ４）を受けて、これをデコード
（復号）するデコーダ２３、このデコーダ２３の出力を
アドレスとしてＤ／Ａ ＣＯＮＶ５、６の基準電圧（Ｓ
２７、Ｓ２８）をＤ／Ａ変換器２７、２８を介して得る
と共に、他のＤ／Ａ２１、２２を介して増幅器１１、１
２のオフセット信号（Ｓ１１、Ｓ１２）を得る。これに
より、ポストフィルタ回路のポストフィルタ９、１０の
各フィルタを選択した場合の振幅及びオフセット変化を
電気的に補正する。

【００２０】斯る補正は回路構成が複雑となるのみなら
ず、補正の為の調整に要する時間が長く、特に多数のフ
ィルタを含む場合には、そのフィルタの増加に伴って所
要時間が増加するという欠点があった。これは、ポスト
フィルタ回路の出力側に可変抵抗を用い、これを調整す
る場合についても同様の問題が存する。

【００２１】そこで、本発明の目的は、フィルタを切替
えた場合でも、調整か補正を不必要又は最小限とし、４
相変調器出力の（Ｐ、Ｑ）の４つの位相点のずれを生じ
ないポストフィルタ回路及びそれを使用する変調器を提
供することにある。

【００２２】

【課題を解決するための手段】前述の課題を解決するた
めに、本発明によるポストフィルタ回路及びそれを使用
する変調回路は、次のような特徴的な構成を備えてい
る。

【００２３】（１） 増幅器の入力側に抵抗、インダク
タ及びキャパシタから成る複数の帯域通過フィルタをス
イッチにより選択的に挿入するポストフィルタ回路にお
いて、前記各帯域通過フィルタには、異なる抵抗値の付
加抵抗を信号ラインに直列接続し、前記増幅器の出力振
幅又はオフセットの変化を補正することを特徴とするポ
ストフィルタ回路。

【００２４】（２）前記増幅器は、演算増幅器、入力抵
抗及び帰還抵抗より構成される上記（１）のポストフィ
ルタ回路。

【００２５】（３）前記スイッチは、前記複数の帯域通
過フィルタの入出力側に対として接続される上記（１）
又は（２）のポストフィルタ回路。

【００２６】（４）前記付加抵抗は、前記増幅器の入力
抵抗と前記スイッチの出力側スイッチ間に挿入接続され
る上記（２）又は（３）のポストフィルタ回路。

【００２７】（５）夫々データＰ及びＱが入力され、シ
フトレジスタ、デジタルフィルタ、デジタル・アナログ
変換器、ポストフィルタ回路及び変調器を有し、前記デ
ータＰ及びＱ用の変調器に０°及び９０°の局部信号を
入力し、前記両変調器の出力を加算器で加算して変調波
出力を得る変調回路において、前記ポストフィルタ回路
は、スイッチで選択される複数の異なる特性のフィルタ
と、該フィルタの出力側に直接接続される付加抵抗とを
有することを特徴とする変調回路。

【００２８】

【発明の実施の形態】以下、図面を参照して、本発明に
よるポストフィルタ回路及びそれを使用する変調回路の
好適実施形態を詳細に説明する。

【００２９】先ず、図１は、本発明のポストフィルタ回
路の好適実施形態例の構成図を示す。尚、図５及び図６
に示した従来のポストフィルタ回路と対応する構成素子
には、同一参照符号を使用する。

【００３０】このポストフィルタ回路は、従来回路と同
様に、入力抵抗ＲＸ、帰還抵抗ＲＹを有する演算増幅器
ＯＰＡを含む増幅器１１と、入出力スイッチ回路７、７
間に接続され且つ選択される複数（Ｎ個）のフィルタ９
―１及至９−Ｎとを有する。各フィルタ９―１及至９−
Ｎは、図５の従来回路と同様に抵抗Ｒ１−ＲＮ、２個の
インダクタＬ１−ＬＮ、Ｌ１−ＬＮ及び各接続点と接地
間に接続されるキャパシタＣ１１−ＣＮ１、Ｃ１２−Ｃ
Ｎ２及びキャパシタと抵抗の並列回路Ｃ１１Ｒ１−ＣＮ
１ＲＮより構成される。

【００３１】しかし、図１に示す本発明のポストフィル
タ回路は、出力側スイッチ７と、増幅器１１の入力抵抗
ＲＸとの間に直列付加抵抗Ｒ１′及至ＲＮ′を有する点
で従来のポストフィルタ回路と相違する。

【００３２】次に、図１に示す本発明のポストフィルタ
回路の動作を詳細に説明する。スイッチ７を構成するＳ
Ｗ―１及至ＳＷ−Ｎにより選択されるＮ個のフィルタ９
−１及至９−Ｎの各出力ラインには、図１に示す如く夫
々専用の直列抵抗を有する。即ち、フィルタ９―１には
抵抗Ｒ１′、フィルタ９―２には抵抗Ｒ２′、…、フィ
ルタ９−Ｎには抵抗ＲＮ′が直列接続されるよう構成さ
れている。

【００３３】ここで、振幅に関して、夫々のフィルタ９
―１及至９−Ｎの通過ロスが、フィルタ９―１の通過ロ
ス＞フィルタ９―２の通過ロス＞…＞フィルタ９−Ｎの
通過ロスであると仮定する。この場合の信号ラインに直
列に挿入される抵抗Ｒ１′、Ｒ２′、…ＲＮ′の大きさ
は、 ＲＮ′＞ＲＮ′−１＞…＞Ｒ′２＞Ｒ′１ の関係になるよう選択される。

【００３４】次に、増幅器１１の利得Ｇを検討すると、
フィルタ９−１を選択した際の利得Ｇ１は、 Ｇ１＝ＲＹ／（Ｒ′１＋ＲＸ）

【００３５】同様に、フィルタ９―２を選択した際の利
得Ｇ２及びフィルタ９Ｎを選択した際の利得ＧＮは、夫
々次式で与えられる。 Ｇ２＝ＲＹ／（Ｒ′２＋ＲＸ） ＧＮ＝ＲＹ／（Ｒ′Ｎ＋ＲＸ）

【００３６】そこで、直列抵抗Ｒ′１、Ｒ′２、…Ｒ′
Ｎの抵抗値を、フィルタ９−１の通過ロス＋Ｇ１＝フィ
ルタ９―２の通過ロス＋Ｇ２＝…＝フィルタ９―Ｎの通
過ロス＋ＧＮとなるよう決定すると、オフセットに関し
ても次のようになる。各フィルタを選択したときのオフ
セットが、フィルタ９―１の通過オフセット＜フィルタ
９―２の通過オフセット＜……＜フィルタ９―Ｎの通過
オフセットであるときも、信号ラインに直列に挿入した
抵抗器は、互いにＲＮ′＞…Ｒ′２＞Ｒ′１の関係にな
る。

【００３７】また、増幅器１１のオフセットは、フィル
タ９―１を選択したときは、増幅器の固定オフセット信
号値をＯＦＳとすると、 ＯＦＳ１＝ＲＹ・（ＯＦＳ−フィルタ９―１の通過オフ
セット）／（Ｒ′１＋ＲＸ）＋ＯＦＳ フィルタ９―２を選択したときの増幅器１１のオフセッ
トＯＦＳ２は、 ＯＦＳ２＝ＲＹ・（ＯＦＳ−フィルタ９―２の通過オフ
セット）／（Ｒ′２＋ＲＸ）＋ＯＦＳ

【００３８】同様にして、フィルタ９―Ｎを選択したと
きの増幅器１１の出力のオフセットＯＦＳＮは、 ＯＦＳＮ＝ＲＹ・（ＯＦＳ−フィルタ９―Ｎの通過オフ
セット）／（Ｒ′Ｎ＋ＲＸ）＋ＯＦＳ となる。抵抗の値は、ＯＦＳ１＝ＯＦＳ２＝…・・ＯＦ
ＳＮとなる。

【００３９】上述したとおり、本発明のポストフィルタ
回路によると、フィルタの切替選択に起因する通過ロス
やオフセット変化を最小にすることが可能であるので、
特別の調整又は付加的な複雑な補正回路が不要になる。
従って、４相変調回路に好適である。

【００４０】以上、本発明のポストフィルタ回路の好適
実施形態例を詳述したが、本発明は斯る実施形態例のみ
に限定されるべきではなく、特定用途に応じて種々の変
形変更が可能であること勿論である。

【００４１】

【発明の効果】上述の説明から理解できる如く、本発明
によると、ポストフィルタ回路を構成するポストフィル
タ群の各フィルタの出力信号ラインに付加抵抗を直列接
続することにより、後段の増幅器の利得とオフセットが
変化し、フィルタを切替えた場合でも調整や補正を行う
必要がない。従って、回路構成が簡単且つ安価になり製
造工程も大幅に短縮可能である。それ故に、４相変調回
路等に適用し、出力の（Ｐ、Ｑ）の４つの位相点にずれ
を生じさせなくすることが可能である。

【図面の簡単な説明】

【図１】本発明によるポストフィルタ回路の好適実施形
態例の回路図である。

【図２】ポストフィルタ回路を使用する４相変調回路の
基本回路ブロック図である。

【図３】従来のポストフィルタ回路を使用する振幅及び
オフセット補正付き４相変調回路のブロック図である。

【図４】従来のポストフィルタ回路の一例を示す回路図
である。

【図５】従来のポストフィルタ回路の他の例を示す回路
図である。

【図６】正しく調整された４相変調回路の特性図であ
る。

【図７】ポストフィルタの切替に伴う４相変調回路の特
性を示す図である。

【図８】データＰ、Ｑの一例を示す図である。

【図９】データＰ、Ｑの速度とデジタルフィルタのサン
プリングクロックとポストフィルタの関係を示す図であ
る。

【符号の説明】

１、２ シフトレジスタ ３、４ デジタルフィルタ ５、６ Ｄ／Ａ変換器 ７、８ スイッチ ９、１０ フィルタ １１、１２ 増幅器 １３、１４ 変調器 １５ 分岐回路 １７ 加算器 Ｒ１、ＲＸ 入力抵抗 Ｒ２、ＲＹ 帰還抵抗 ＯＰＡ 演算増幅器

Claims (5)

【特許請求の範囲】
1. 【請求項１】増幅器の入力側に抵抗、インダクタ及びキ
   ャパシタから成る複数の帯域通過フィルタをスイッチに
   より選択的に挿入するポストフィルタ回路において、 前記各帯域通過フィルタには、異なる抵抗値の付加抵抗
   を信号ラインに直列接続し、前記増幅器の出力振幅又は
   オフセットの変化を補正することを特徴とするポストフ
   ィルタ回路。
2. 【請求項２】前記増幅器は、演算増幅器、入力抵抗及び
   帰還抵抗より構成されることを特徴とする請求項１に記
   載のポストフィルタ回路。
3. 【請求項３】前記スイッチは、前記複数の帯域通過フィ
   ルタの入出力側に対として接続されることを特徴とする
   請求項１又は２に記載のポストフィルタ回路。
4. 【請求項４】前記付加抵抗は、前記増幅器の入力抵抗と
   前記スイッチの出力側スイッチ間に挿入接続されること
   を特徴とする請求項２又は３に記載のポストフィルタ回
   路。
5. 【請求項５】夫々データＰ及びＱが入力され、シフトレ
   ジスタ、デジタルフィルタ、デジタル・アナログ変換
   器、ポストフィルタ回路及び変調器を有し、前記データ
   Ｐ及びＱ用の変調器に０°及び９０°の局部信号を入力
   し、前記両変調器の出力を加算器で加算して変調波出力
   を得る変調回路において、 前記ポストフィルタ回路は、スイッチで選択される複数
   の異なる特性のフィルタと、該フィルタの出力側に直接
   接続される付加抵抗とを有することを特徴とする変調回
   路。