JP2000174284A - Thin film transistor - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は薄膜トランジスタに
関する。The present invention relates to a thin film transistor.
【0002】[0002]
【従来の技術】MOS型電界効果トランジスタ(MOS
FET)は、アクティブマトリックス型液晶表示装置の
画素スイッチング素子としての薄膜トランジスタ(以下
TFTともいう)や半導体集積回路等に用いられてい
る。TFTの場合は、活性層に多結晶シリコンや非晶質
シリコンが用いられることが多い。中でも活性層に多結
晶シリコンを用いたTFTでは、多結晶シリコンの製法
の必然性によりゲート上置き構造(コプラナー構造)を
とることがほとんどである。2. Description of the Related Art MOS type field effect transistors (MOS)
FETs are used in thin film transistors (hereinafter also referred to as TFTs) as pixel switching elements of active matrix type liquid crystal display devices, semiconductor integrated circuits, and the like. In the case of a TFT, polycrystalline silicon or amorphous silicon is often used for the active layer. Above all, most TFTs using polycrystalline silicon for the active layer have a gate-mounted structure (coplanar structure) due to the necessity of the polycrystalline silicon manufacturing method.
【0003】従来のTFTの構成を図4に示す。この従
来のTFTは、絶縁性の透明基板(例えばガラス基板)
1上に例えばSiO2 からなるアンダーコート膜2が形
成されている。このアンダーコート膜2上には多結晶シ
リコンからなる活性層3が形成されている。この活性層
3は中央に設けられたチャネル領域5と、このチャネル
領域5を挟むように形成された不純物領域9a,9b
と、これらの不純物領域9a,9bの外側に形成された
ソース領域7、ドレイン領域8とを有している。このソ
ース領域7およびドレイン領域8には高濃度の同一導電
型の不純物が導入されている。また不純物領域9a,9
bはソース領域7およびドレイン領域8よりも低濃度で
かつソース領域7およびドレイン領域8と同一導電型の
不純物が導入されている。すなわち、このTFTはLD
D(Lightly Doped Drain)構造を有している。FIG. 4 shows a configuration of a conventional TFT. This conventional TFT uses an insulating transparent substrate (eg, a glass substrate).
Undercoat film 2 formed on 1 for example of SiO 2 is formed. An active layer 3 made of polycrystalline silicon is formed on the undercoat film 2. The active layer 3 includes a channel region 5 provided at the center and impurity regions 9a and 9b formed so as to sandwich the channel region 5.
And a source region 7 and a drain region 8 formed outside these impurity regions 9a and 9b. A high concentration impurity of the same conductivity type is introduced into the source region 7 and the drain region 8. Further, impurity regions 9a, 9
b has a lower concentration than the source region 7 and the drain region 8 and an impurity of the same conductivity type as the source region 7 and the drain region 8 is introduced. That is, this TFT is LD
It has a D (Lightly Doped Drain) structure.
【0004】この活性層3上にはゲート絶縁膜12が形
成され、このゲート絶縁膜12上にはゲート電極14が
形成されている。またゲート電極14上には層間絶縁膜
16が形成されている。この層間絶縁膜16およびゲー
ト絶縁膜12内には、ソース領域7およびドレイン領域
8に各々接続するためのコンタクトホールが設けられ、
これらのコンタクトホールを介してソース領域およびド
レイン領域8に接続されるソース電極17およびドレイ
ン電極18が形成されている。[0004] A gate insulating film 12 is formed on the active layer 3, and a gate electrode 14 is formed on the gate insulating film 12. On the gate electrode 14, an interlayer insulating film 16 is formed. Contact holes for connecting to the source region 7 and the drain region 8 are provided in the interlayer insulating film 16 and the gate insulating film 12, respectively.
A source electrode 17 and a drain electrode 18 connected to the source region and the drain region 8 via these contact holes are formed.
【0005】なお、ゲート電極14はゲート絶縁膜12
を介してチャネル領域5上に形成されている。そして、
ゲート電極14の端部はソース領域7およびドレイン領
域8との端部と不純物領域9a,9bの幅の分だけオフ
セットされた位置にある。The gate electrode 14 is formed on the gate insulating film 12.
Are formed on the channel region 5 through the gate electrode. And
The end of the gate electrode 14 is at a position offset from the end of the source region 7 and the end of the drain region 8 by the width of the impurity regions 9a and 9b.
【0006】[0006]
【発明が解決しようとする課題】上述したように、従来
のTFTにおいては、LDD構造を取ることによって、
ドレイン領域8の端部での電界緩和を図り、ホットキャ
リアの抑制を図っている。As described above, in the conventional TFT, by adopting the LDD structure,
The electric field at the end of the drain region 8 is relaxed to suppress hot carriers.
【0007】しかし、表示装置用に用いられるガラス基
板等の透明絶縁基板は、その縮みや、寸法の精度がシリ
コンウエハに比べて劣り、また外形寸法が大きいためス
テッパ等による露光時の位置合わせの精度が良くない。
このため、不純物領域9a,9bを他のマスクを用いて
形成するので、これら領域9a,9bの幅寸法を所定値
(例えば3μm)以下にすることができない。However, a transparent insulating substrate such as a glass substrate used for a display device is inferior in shrinkage and dimensional accuracy as compared with a silicon wafer, and has a large external dimension, so that alignment at the time of exposure by a stepper or the like is required. The accuracy is not good.
For this reason, since the impurity regions 9a and 9b are formed using another mask, the width dimension of these regions 9a and 9b cannot be reduced to a predetermined value (for example, 3 μm) or less.
【0008】また、不純物領域9a,9bのシート抵抗
は、TFTがオン状態のときの活性層のシート抵抗より
高くなければ電界緩和の効果を発揮することができな
い。In addition, unless the sheet resistance of the impurity regions 9a and 9b is higher than the sheet resistance of the active layer when the TFT is on, the effect of reducing the electric field cannot be exhibited.
【0009】これらのことにより、従来のTFTにおい
ては、不純物領域9a,9bのシート抵抗によってTF
Tの電界効果移動度が低下してしまい、TFTの特性が
劣化するという問題があった。For these reasons, in the conventional TFT, the TF is reduced by the sheet resistance of the impurity regions 9a and 9b.
There is a problem that the field-effect mobility of T is reduced and the characteristics of the TFT are deteriorated.
【0010】本発明は、上記事情を考慮してなされたも
のであって、特性の劣化を可及的に防止することのでき
る薄膜トランジスタを提供することを目的とする。[0010] The present invention has been made in view of the above circumstances, and has as its object to provide a thin film transistor capable of preventing deterioration of characteristics as much as possible.
【0011】[0011]
【課題を解決するための手段】本発明による薄膜トラン
ジスタは、透明絶縁基板上に形成され、第1導電型のチ
ャネル領域およびこのチャネル領域を挟むように分離し
て形成された前記第1導電型と異なる第2導電型のソー
ス領域およびドレイン領域を有する非単結晶シリコンか
ら成る活性層と、この活性層上に形成されたゲート絶縁
膜と、ゲート絶縁膜上に形成されたゲート電極と、を備
え、前記ゲート電極のドレイン側の端部は、前記ドレイ
ン領域と前記チャネル領域との接合面とオフセットされ
た位置にあることを特徴とする。A thin film transistor according to the present invention is formed on a transparent insulating substrate, and has a channel region of the first conductivity type and the first conductivity type formed separately so as to sandwich the channel region. An active layer made of non-single-crystal silicon having source and drain regions of different second conductivity types, a gate insulating film formed on the active layer, and a gate electrode formed on the gate insulating film The end of the gate electrode on the drain side is located at a position offset from a junction surface between the drain region and the channel region.
【0012】なお、前記活性層は多結晶シリコンから形
成することが好ましい。Preferably, the active layer is formed of polycrystalline silicon.
【0013】なお、前記透明絶縁基板と前記活性層との
間に絶縁膜を設けるように構成することが好ましい。It is preferable that an insulating film is provided between the transparent insulating substrate and the active layer.
【0014】[0014]
【発明の実施の形態】本発明による薄膜トランジスタ
(以下、TFTともいう)の一実施の形態の構成を図1
に示す。この実施の形態のTFTは、液晶表示装置用に
用いられるものであって、外形寸法が400×500m
mの絶縁性の透明基板(例えばガラス基板)1上に例え
ばSiO2からなるアンダーコート膜2が形成されてい
る。このアンダーコート膜2は透明基板1からの不純物
の拡散を防止するために形成されるものであって、Si
O2の膜の他に、Si3N4の膜やこのSi3N4とSiO2
の2層の膜を用いても良い。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows a structure of an embodiment of a thin film transistor (hereinafter also referred to as TFT) according to the present invention.
Shown in The TFT according to this embodiment is used for a liquid crystal display device and has an outer dimension of 400 × 500 m.
undercoat film 2 on an insulating transparent substrate (glass substrate, for example) 1 m composed for example of SiO 2 is formed. The undercoat film 2 is formed to prevent diffusion of impurities from the transparent substrate 1 and is formed of Si
In addition to the O 2 film, a Si 3 N 4 film or a film of Si 3 N 4 and SiO 2
May be used.
【0015】アンダーコート膜2上には多結晶シリコン
からなる活性層4が形成されている。この活性層4はほ
ぼ中央部に設けられてp型の不純物が導入されたチャネ
ル領域6と、このチャネル領域6を挟むように設けられ
てn型の不純物が導入されたソース領域7およびドレイ
ン領域8とを備えている。An active layer 4 made of polycrystalline silicon is formed on the undercoat film 2. The active layer 4 is provided substantially at the center and has a channel region 6 into which a p-type impurity is introduced, and a source region 7 and a drain region which are provided so as to sandwich the channel region 6 and into which an n-type impurity is introduced. 8 is provided.
【0016】この活性層4を覆うように、例えばSiO
2からなるゲート絶縁膜12が形成されている。そし
て、このゲート絶縁膜12上にゲート電極14が形成さ
れている。このゲート電極14は、ゲート絶縁膜12を
介してチャネル領域6上に形成されているが、ゲート電
極14のソース領域側の端部はソース領域7上に位置
し、ドレイン領域側の端部はチャネル領域6上に位置す
るように形成される。The active layer 4 is covered with, for example, SiO
A gate insulating film 12 of 2 is formed. Then, a gate electrode 14 is formed on the gate insulating film 12. The gate electrode 14 is formed on the channel region 6 with the gate insulating film 12 interposed therebetween. The end of the gate electrode 14 on the source region side is located on the source region 7, and the end on the drain region side is It is formed so as to be located on channel region 6.
【0017】したがって、ゲート電極14のドレイン領
域側の端部と、ドレイン領域8のゲート電極側の端部と
は図1に示すように△x(≠0)だけオフセットされた
位置にある。Accordingly, the end of the gate electrode 14 on the side of the drain region and the end of the drain region 8 on the side of the gate electrode are offset from each other by △ x (≠ 0) as shown in FIG.
【0018】このゲート電極14は層間絶縁膜16によ
って覆われている。この層間絶縁膜16およびゲート絶
縁膜12内には、ソース領域7およびドレイン領域8に
各々接続するためのコンタクトホールが形成され、この
コンタクトホールを埋め込むようにソース電極17およ
びドレイン電極18が形成されている。This gate electrode 14 is covered with an interlayer insulating film 16. Contact holes for connecting to the source region 7 and the drain region 8 are formed in the interlayer insulating film 16 and the gate insulating film 12, respectively, and a source electrode 17 and a drain electrode 18 are formed so as to fill the contact holes. ing.
【0019】次に、この実施の形態のTFTの製造方法
を説明する。まず、絶縁性の透明基板1上に、化学気相
反応法やスパッタリング法を用いて例えばSiO2から
なるアンダーコート膜2を形成する。Next, a method of manufacturing the TFT of this embodiment will be described. First, on a transparent insulating substrate 1, for example, to form an undercoat film 2 made of SiO 2 using a chemical vapor phase reaction method or a sputtering method.
【0020】続いて、このアンダーコート膜2上に、活
性層4となる多結晶シリコン膜を形成する。この多結晶
シリコン膜の形成は、例えば、プラズマCVD法、LP
CVD法、スパッタリング法などの成膜方法によりまず
アモルファスシリコン膜を形成した後、TFT素子の閾
値電圧の制御を目的としてボロン(Boron)を不純物注入
する。この注入は、B2H6(ジボラン)ガスを用いたイ
オンシャワードーピングにより行い、ボロン注入濃度は
例えば1.2×1012cm-2で行う。そして、このアモ
ルファスシリコン膜にレーザーアニールを施し、多結晶
化する。また、他の形成方法としては、例えば、アモル
ファスシリコン(種)から固相成長により形成する方法
や、SiH4+SiF4+H2などを原料ガスとしたプラ
ズマCVD法により、直接多結晶シリコン膜を形成して
もよい。なお、活性層4としては、多結晶シリコン膜の
他に、アモルファスシリコン膜を用いても良い。アモル
ファスシリコン膜は、他とえば、プラズマCVD法、L
PCVD法、スパッタリング法などの成膜方法により形
成する。上述したアンダーコート膜2の成膜とアモルフ
ァスシリコン膜の成膜は大気にさらわれることなく連続
して行うことが有効である。Subsequently, a polycrystalline silicon film to be the active layer 4 is formed on the undercoat film 2. This polycrystalline silicon film is formed, for example, by plasma CVD, LP
After an amorphous silicon film is first formed by a film forming method such as a CVD method or a sputtering method, boron is implanted with impurities for the purpose of controlling the threshold voltage of the TFT element. This implantation is performed by ion shower doping using B 2 H 6 (diborane) gas, and the boron implantation concentration is, for example, 1.2 × 10 12 cm −2 . Then, the amorphous silicon film is subjected to laser annealing to be polycrystallized. Further, as another forming method, for example, a polycrystalline silicon film is formed directly by a method of forming from amorphous silicon (seed) by solid phase growth or a plasma CVD method using SiH 4 + SiF 4 + H 2 as a source gas. May be. It should be noted that an amorphous silicon film may be used as the active layer 4 in addition to the polycrystalline silicon film. The amorphous silicon film is formed by, for example, plasma CVD, L
It is formed by a film forming method such as a PCVD method or a sputtering method. It is effective that the above-described formation of the undercoat film 2 and the formation of the amorphous silicon film are performed continuously without being exposed to the atmosphere.
【0021】次に上記多結晶シリコン膜をエッチングし
て島状にする。エッチングは例えば、CF4+O2ガスを
用いたケミカルドライエッチング(CDE)で行う。こ
のエッチング条件を02/CF4流量比=4、エッチン
グ圧力=40Pa、マイクロ波電源パワー=800W、
基板温度=60℃とする。このようなエッチングにより
透明基板1とチャネル幅方向の活性層4の側面とのなす
角度は30度となり、台形状の活性層4が形成される。Next, the polycrystalline silicon film is etched into an island shape. The etching is performed by, for example, chemical dry etching (CDE) using CF 4 + O 2 gas. The etching conditions were as follows: 02 / CF4 flow ratio = 4, etching pressure = 40 Pa, microwave power supply = 800 W,
The substrate temperature is set to 60 ° C. Through such etching, the angle between the transparent substrate 1 and the side surface of the active layer 4 in the channel width direction becomes 30 degrees, and the trapezoidal active layer 4 is formed.
【0022】次にゲート絶縁膜12としてのSiO2膜
を、テトラエチルオリソシリケート(TEOS)+02
を原料ガスとするプラズマCVD法により形成する。ゲ
ート絶縁膜12の形成方法としては、プラズマCVD法
の代わりに、常圧CVD法、LPCVD法、ECRプラ
ズマCVD法、リモートプラズマCVD法等の他のCV
D法や、スパッタリング法などを用いても良い。原料ガ
スとしてもTEOS+02ガス以外にSiH4+O2を用
いても良い。ゲート絶縁膜12を形成した後に、ゲート
絶縁膜12の膜質をさらに向上させることを目的とし
て、例えば、窒素雰囲気中で、600℃、5時間の条件
でアニールしてもよい。Next, an SiO 2 film serving as the gate insulating film 12 is formed by using tetraethylorthosilicate (TEOS) + O 2
Is formed by a plasma CVD method using as a source gas. As a method for forming the gate insulating film 12, instead of the plasma CVD method, other CV methods such as a normal pressure CVD method, an LPCVD method, an ECR plasma CVD method, and a remote plasma CVD method are used.
A method D, a sputtering method, or the like may be used. Also as a material gas other than TEOS + 0 2 gas may be used SiH 4 + O 2. After the gate insulating film 12 is formed, annealing may be performed, for example, in a nitrogen atmosphere at 600 ° C. for 5 hours in order to further improve the film quality of the gate insulating film 12.
【0023】次にゲート絶縁膜12であるSiO2上
に、ゲート電極14を成膜する。このゲート電極14の
材料はモリブデン−タングステン合金(MoW)やアル
ミニウム(Al)など低抵抗金属や不純物が導入された
多結晶シリコンなどを用いる。次に上記ゲート電極14
を、リソグラフィー技術を用いて、所定の形状にパター
ニングする。所定形状のゲート電極14を形成した後、
このゲート電極14をマスクに用いて、活性層4にn型
不純物であるリン(P)を、基板1の法線に対して所定
角度傾いた方向から例えばドーズ量が5×1016cm-2
の条件でイオン注入し、ソース領域7とドレイン領域8
を形成する(図2参照)。これによってゲート電極14
の陰になることでドレイン領域8側にn型の不純物が注
入されないオフセット領域6aが形成されることにな
る。Next, a gate electrode 14 is formed on the SiO 2 serving as the gate insulating film 12. As a material of the gate electrode 14, a low resistance metal such as molybdenum-tungsten alloy (MoW) or aluminum (Al), polycrystalline silicon into which impurities are introduced, or the like is used. Next, the gate electrode 14
Is patterned into a predetermined shape by using a lithography technique. After forming the gate electrode 14 having a predetermined shape,
Using this gate electrode 14 as a mask, phosphorus (P), which is an n-type impurity, is doped into active layer 4 from a direction inclined at a predetermined angle with respect to the normal line of substrate 1, for example, at a dose of 5 × 10 16 cm −2.
The source region 7 and the drain region 8
Is formed (see FIG. 2). Thereby, the gate electrode 14
, An offset region 6a into which an n-type impurity is not implanted is formed on the drain region 8 side.
【0024】なお、n型の不純物を注入する際には、図
3に示すように、ゲート電極14をパターニングする際
に用いたフォトレジストからなるレジストパターン15
を残した状態で行えば、図2に示す、レジストパターン
15を残さない状態で行う場合に比べてオフセット領域
6aの幅(オフセット量Δx)を、より小さくすること
ができる。When the n-type impurity is implanted, as shown in FIG. 3, a resist pattern 15 made of a photoresist used for patterning the gate electrode 14 is used.
Is performed, the width (offset amount Δx) of the offset region 6a can be made smaller than that in the case where the resist pattern 15 is not left as shown in FIG.
【0025】この後、レーザーアニールや熱アニールに
より、イオン注入されたリンを活性化する。Thereafter, the ion-implanted phosphorus is activated by laser annealing or thermal annealing.
【0026】なお、p型チャンネルTFTを製造する場
合には、ボロン(B)等のp型不純物をイオン注入す
る。この場合はチャネル領域6にはn型不純物が注入さ
れている。When a p-type channel TFT is manufactured, a p-type impurity such as boron (B) is ion-implanted. In this case, an n-type impurity is implanted in channel region 6.
【0027】次に全面に層間絶縁膜16を形成し、この
層間絶縁膜16およびゲート絶縁膜12にドレイン領域
8とソース領域7とに接続するコンタクトホールを開口
する。そして、上記コンタクトホールを埋め込むように
全面にAl等の金属膜を形成した後、この金属膜をパタ
ーニングし、ドレイン電極18、ソース電極17を形成
してTFTが完成する。さらにこの後、TFT素子を水
分の吸収等から守るために例えばSiN膜からなるパッ
シベーション膜を成膜することもある。Next, an interlayer insulating film 16 is formed on the entire surface, and contact holes connecting the drain region 8 and the source region 7 are opened in the interlayer insulating film 16 and the gate insulating film 12. Then, after a metal film such as Al is formed on the entire surface so as to fill the contact hole, the metal film is patterned to form a drain electrode 18 and a source electrode 17, thereby completing a TFT. After that, a passivation film made of, for example, a SiN film may be formed to protect the TFT element from absorption of moisture or the like.
【0028】本発明者は、上記TFT製造工程におい
て、ゲート絶縁膜12の膜厚を1400オングストロー
ム、ゲート電極14の膜厚を2500オングストローム
としてTFTを作製した。ドレイン側のオフセット長Δ
xは、基板1の法線に対し58度傾けて不純物注入する
ことにより2μmを得た。TFTのサイズはチャネル幅
が9μm、チャネル長が4.5μmである。本実施の形
態のTFTと従来のTFTの電界効果移動度の測定結果
は以下のようになった。The inventor manufactured a TFT in the above-described TFT manufacturing process by setting the thickness of the gate insulating film 12 to 1400 angstroms and the thickness of the gate electrode 14 to 2500 angstroms. Drain side offset length Δ
x was obtained by injecting impurities at an angle of 58 degrees with respect to the normal line of the substrate 1 to obtain 2 μm. The TFT has a channel width of 9 μm and a channel length of 4.5 μm. The measurement results of the field effect mobility of the TFT of this embodiment and the conventional TFT are as follows.
【0029】 電界緩和部 TFT電界効果移動度 ドレイン側オフセット構造(本実施の形態) 104.9(cm2/Vsec) ソース、ドレイン両側LDD構造(従来) 95.5(cm2/Vsec) このように本実施の形態によれば、オフセット領域6a
の幅を従来より小さくすることが可能となり、TFTの
電界効果移動度を向上させることができる。また、オフ
セット領域6aがわずかにボロンドーブされたp型にな
っていることでオフ電流も非常に小さくすることができ
る。これにより、特性の劣化を防止できる。Electric field relaxation unit TFT field-effect mobility Drain-side offset structure (this embodiment) 104.9 (cm 2 / Vsec) Source and drain both-side LDD structure (conventional) 95.5 (cm 2 / Vsec) According to the present embodiment, the offset region 6a
Can be made smaller than before, and the field effect mobility of the TFT can be improved. Further, since the offset region 6a has a slightly boron-doped p-type, the off-state current can be extremely reduced. Thereby, deterioration of the characteristics can be prevented.
【0030】また、従来の場合と異なりLDD構造とな
る不純物領域9a,9bを形成する必要がないため、製
造工程を従来の場合に比べて少なくすることができ、生
産性を向上させることができる。Further, unlike the conventional case, it is not necessary to form the impurity regions 9a and 9b having the LDD structure, so that the number of manufacturing steps can be reduced as compared with the conventional case, and the productivity can be improved. .
【0031】[0031]
【発明の効果】以上述べたように、本発明によれば、特
性の劣化を可及的に防止することができる。As described above, according to the present invention, deterioration of characteristics can be prevented as much as possible.
【図1】本発明による薄膜トランジスタの位置実施の形
態の構成を示す断面図。FIG. 1 is a sectional view showing the configuration of a thin film transistor according to an embodiment of the present invention.
【図2】本発明の薄膜トランジスタのソース・ドレイン
領域の形成に用いられる、イオン注入法を説明する図。FIG. 2 is a diagram illustrating an ion implantation method used for forming source / drain regions of a thin film transistor of the present invention.
【図3】本発明の薄膜トランジスタのソース・ドレイン
領域の形成に用いられるイオン注入法を説明する図。FIG. 3 is a diagram illustrating an ion implantation method used for forming source / drain regions of a thin film transistor of the present invention.
【図4】従来のTFTの構成を示す断面図。FIG. 4 is a cross-sectional view illustrating a configuration of a conventional TFT.
1 基板 2 アンダーコート膜 3 活性層 4 活性層 5 チャネル領域 6 チャネル領域 6a オフセット領域 7 ソース領域 8 ドレイン領域 9a,9b 不純物領域 12 ゲート絶縁膜 14 ゲート電極 16 層間絶縁膜 17 ソース電極 18 ドレイン電極 Reference Signs List 1 substrate 2 undercoat film 3 active layer 4 active layer 5 channel region 6 channel region 6a offset region 7 source region 8 drain region 9a, 9b impurity region 12 gate insulating film 14 gate electrode 16 interlayer insulating film 17 source electrode 18 drain electrode
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Claims (3)
チャネル領域およびこのチャネル領域を挟むよ絶縁分離
して形成された前記第1導電型と異なる第2導電型のソ
ース領域およびドレイン領域を有する非単結晶シリコン
から成る活性層と、 この活性層上に形成されたゲート絶縁膜と、 ゲート絶縁膜上に形成されたゲート電極と、 を備え、前記ゲート電極のドレイン側の端部は、前記ド
レイン領域と前記チャネル領域との接合面とオフセット
された位置にあることを特徴とする薄膜トランジスタ。A second conductive type source region and a drain formed on a transparent insulating substrate, the first conductive type being different from the first conductive type formed in a channel region of the first conductive type and insulated and separated so as to sandwich the channel region; An active layer made of non-single-crystal silicon having a region, a gate insulating film formed on the active layer, and a gate electrode formed on the gate insulating film, and a drain-side end of the gate electrode Is a position offset from a junction surface between the drain region and the channel region.
たことを特徴とする請求項1記載の薄膜トランジスタ。2. The thin film transistor according to claim 1, wherein said active layer is formed of polycrystalline silicon.
縁膜が設けられたことを特徴とする請求項1または2記
載の薄膜トランジスタ。3. The thin film transistor according to claim 1, wherein an insulating film is provided between said transparent insulating substrate and said active layer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34454798A JP2000174284A (en) | 1998-12-03 | 1998-12-03 | Thin film transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34454798A JP2000174284A (en) | 1998-12-03 | 1998-12-03 | Thin film transistor |
Publications (1)
Publication Number | Publication Date |
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JP2000174284A true JP2000174284A (en) | 2000-06-23 |
Family
ID=18370126
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP34454798A Pending JP2000174284A (en) | 1998-12-03 | 1998-12-03 | Thin film transistor |
Country Status (1)
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JP (1) | JP2000174284A (en) |
-
1998
- 1998-12-03 JP JP34454798A patent/JP2000174284A/en active Pending
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