JP2000174227A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 自己整合コンタクトホールを有する半導体装
置において、異なったアスペクト比の自己整合コンタク
トホールを形成するのに伴うエッチングシフトの問題を
解決し、さらに配線パターンとの間で安定したコンタク
トを確保する。 【解決手段】 基板上に、自己整合マスクとして作用す
る側壁絶縁膜を担持した複数のゲート電極を埋めるよう
に層間絶縁膜を堆積し、前記側壁絶縁膜を自己整合マス
クとして複数の自己整合コンタクトホールを実質的に同
一のアスペクト比で形成する。前記複数のコンタクトホ
ールを導体で埋めた後、キャパシタ電極に対応する開口
部を前記自己整合コンタクトホールに重ねて、前記層間
絶縁膜および前記自己整合コンタクトホールを埋めた導
体をエッチングすることにより形成する。さらにかかる
開口部上に蓄積電極、キャパシタ絶縁膜および対向電極
を順次形成する。
置において、異なったアスペクト比の自己整合コンタク
トホールを形成するのに伴うエッチングシフトの問題を
解決し、さらに配線パターンとの間で安定したコンタク
トを確保する。 【解決手段】 基板上に、自己整合マスクとして作用す
る側壁絶縁膜を担持した複数のゲート電極を埋めるよう
に層間絶縁膜を堆積し、前記側壁絶縁膜を自己整合マス
クとして複数の自己整合コンタクトホールを実質的に同
一のアスペクト比で形成する。前記複数のコンタクトホ
ールを導体で埋めた後、キャパシタ電極に対応する開口
部を前記自己整合コンタクトホールに重ねて、前記層間
絶縁膜および前記自己整合コンタクトホールを埋めた導
体をエッチングすることにより形成する。さらにかかる
開口部上に蓄積電極、キャパシタ絶縁膜および対向電極
を順次形成する。
Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置に
関し、特にキャパシタを有する半導体装置およびその製
造方法に関する。ＤＲＡＭは、半導体装置中にモノリシ
ックに形成されたキャパシタ中に情報を電荷の形で情報
を記憶する高速半導体記憶装置であり、コンピュータ等
の情報処理装置の記憶装置として広く使われている。
関し、特にキャパシタを有する半導体装置およびその製
造方法に関する。ＤＲＡＭは、半導体装置中にモノリシ
ックに形成されたキャパシタ中に情報を電荷の形で情報
を記憶する高速半導体記憶装置であり、コンピュータ等
の情報処理装置の記憶装置として広く使われている。
【０００２】特に、最近の高度に集積化されたＤＲＡＭ
集積回路装置では、微細化された深いコンタクトホール
をマスク工程なしで形成できる、いわゆる自己整合コン
タクト（ＳＡＣ）の技術が提案されている。かかる深い
コンタクトホールを形成する技術は、メモリセルキャパ
シタを作製する上で不可欠である。
集積回路装置では、微細化された深いコンタクトホール
をマスク工程なしで形成できる、いわゆる自己整合コン
タクト（ＳＡＣ）の技術が提案されている。かかる深い
コンタクトホールを形成する技術は、メモリセルキャパ
シタを作製する上で不可欠である。
【０００３】
【従来の技術】図１は従来のＳＡＣ構造を有するＤＲＡ
Ｍ１０の構成を示す。図１を参照するに、前記従来のＤ
ＲＡＭ１０はフィールド酸化膜１２により画成された活
性領域を有するＳｉ基板１１上に形成され、前記Ｓｉ基
板１１上には前記活性領域中において図示を省略したゲ
ート酸化膜を介してゲート電極１３Ａ，１３Ｂが形成さ
れ、前記Ｓｉ基板１１中には前記ゲート電極１３Ａ．１
３Ｂの両側に拡散領域１１Ａ，１１Ｂ，１１Ｃが形成さ
れる。さらに前記ゲート電極１１Ａ，１１Ｂの外側に
は、前記基板１１上に前記ゲート電極１３Ａ，１３Ｂと
同一の構成を有するワード線ＷＬが延在する。前記ワー
ド線ＷＬは隣接する活性領域においてゲート電極１３
Ａ，１３Ｂに対応するゲート電極を形成する。また各々
のゲート電極１３Ａ，１３Ｂおよびワード線ＷＬは側壁
絶縁膜１４により上面および側壁面を覆われ、前記ゲー
ト電極１３Ａ，１３Ｂおよびワード線ＷＬは前記側壁絶
縁膜１４を介して層間絶縁膜１５により覆われ、前記層
間絶縁膜１５中には前記拡散領域１１Ａ，１１Ｂ，１１
Ｃをそれぞれ露出するコンタクトホール１５Ａ，１５
Ｂ，１５Ｃが形成される。その際、前記コンタクトホー
ル１５Ａ，１５Ｂ，１５Ｃの各々の底部は前記ワード線
ＷＬあるいはゲート電極１３Ａ，１３Ｂを覆う側壁絶縁
膜により、自己整合的に画成される。換言すると、前記
コンタクトホール１５Ａ，１５Ｂ，１５Ｃは自己整合コ
ンタクトホールを形成する。
Ｍ１０の構成を示す。図１を参照するに、前記従来のＤ
ＲＡＭ１０はフィールド酸化膜１２により画成された活
性領域を有するＳｉ基板１１上に形成され、前記Ｓｉ基
板１１上には前記活性領域中において図示を省略したゲ
ート酸化膜を介してゲート電極１３Ａ，１３Ｂが形成さ
れ、前記Ｓｉ基板１１中には前記ゲート電極１３Ａ．１
３Ｂの両側に拡散領域１１Ａ，１１Ｂ，１１Ｃが形成さ
れる。さらに前記ゲート電極１１Ａ，１１Ｂの外側に
は、前記基板１１上に前記ゲート電極１３Ａ，１３Ｂと
同一の構成を有するワード線ＷＬが延在する。前記ワー
ド線ＷＬは隣接する活性領域においてゲート電極１３
Ａ，１３Ｂに対応するゲート電極を形成する。また各々
のゲート電極１３Ａ，１３Ｂおよびワード線ＷＬは側壁
絶縁膜１４により上面および側壁面を覆われ、前記ゲー
ト電極１３Ａ，１３Ｂおよびワード線ＷＬは前記側壁絶
縁膜１４を介して層間絶縁膜１５により覆われ、前記層
間絶縁膜１５中には前記拡散領域１１Ａ，１１Ｂ，１１
Ｃをそれぞれ露出するコンタクトホール１５Ａ，１５
Ｂ，１５Ｃが形成される。その際、前記コンタクトホー
ル１５Ａ，１５Ｂ，１５Ｃの各々の底部は前記ワード線
ＷＬあるいはゲート電極１３Ａ，１３Ｂを覆う側壁絶縁
膜により、自己整合的に画成される。換言すると、前記
コンタクトホール１５Ａ，１５Ｂ，１５Ｃは自己整合コ
ンタクトホールを形成する。
【０００４】さらに、前記コンタクトホール１５Ａ，１
５Ｂ，１５Ｃの内壁はそれぞれ前記拡散領域１１Ａ，１
１Ｂ，１１Ｃにコンタクトするポリシリコン膜ないし底
が塞がれたスリーブ１６Ａ，１６Ｂ，１６Ｃにより覆わ
れ、一方前記ポリシリコンスリーブ１６Ａ，１６Ｂ，１
６Ｃの内壁はそれぞれ誘電体膜１７Ａ，１７Ｂおよび１
７Ｃにより覆われる。さらに、前記誘電体膜１７Ａ，１
７Ｂ，１７Ｃの内壁はそれぞれ底が塞がれたスリーブ状
のポリシリコン膜１８Ａ，１８Ｂ，１８Ｃにより覆わ
れ、前記層間絶縁膜１５上には前記ポリシリコンスリー
ブ１８Ａ，１８Ｂ，１８Ｃの内部を埋めるように別の層
間絶縁膜１９を堆積する。前記層間絶縁膜１９中には前
記ポリシリコン膜１６Ａを露出するコンタクトホール１
９Ａが形成され、前記層間絶縁膜１９上には前記コンタ
クトホール１９Ａを介して前記ポリシリコン膜１６Ａに
コンタクトするビット線パターン２０が形成される。前
記ビット線パターン２０は典型的にはＴｉ／ＴｉＮ積層
構造中にさらにＷを積層した構成を有する。
５Ｂ，１５Ｃの内壁はそれぞれ前記拡散領域１１Ａ，１
１Ｂ，１１Ｃにコンタクトするポリシリコン膜ないし底
が塞がれたスリーブ１６Ａ，１６Ｂ，１６Ｃにより覆わ
れ、一方前記ポリシリコンスリーブ１６Ａ，１６Ｂ，１
６Ｃの内壁はそれぞれ誘電体膜１７Ａ，１７Ｂおよび１
７Ｃにより覆われる。さらに、前記誘電体膜１７Ａ，１
７Ｂ，１７Ｃの内壁はそれぞれ底が塞がれたスリーブ状
のポリシリコン膜１８Ａ，１８Ｂ，１８Ｃにより覆わ
れ、前記層間絶縁膜１５上には前記ポリシリコンスリー
ブ１８Ａ，１８Ｂ，１８Ｃの内部を埋めるように別の層
間絶縁膜１９を堆積する。前記層間絶縁膜１９中には前
記ポリシリコン膜１６Ａを露出するコンタクトホール１
９Ａが形成され、前記層間絶縁膜１９上には前記コンタ
クトホール１９Ａを介して前記ポリシリコン膜１６Ａに
コンタクトするビット線パターン２０が形成される。前
記ビット線パターン２０は典型的にはＴｉ／ＴｉＮ積層
構造中にさらにＷを積層した構成を有する。
【０００５】ここで、前記層間絶縁膜１５上には前記ポ
リシリコンスリーブ１６Ａの上端部がリング状に露出し
ており、このため前記ポリシリコン膜１６Ａは前記ビッ
ト線２０を前記拡散領域１１Ａに接続するビット線コン
タクトを形成する。この場合、前記ポリシリコンスリー
ブ１６Ａの内側の前記誘電体膜１７Ａおよびポリシリコ
ンスリーブ１８Ａは前記ビット線コンタクトの形成には
関与しない。これに対し、前記拡散領域１１Ｂに接続さ
れたポリシリコンスリーブ１６Ｂとその内側の誘電体膜
１７Ｂおよびさらに内側のポリシリコンスリーブ１８Ｂ
はメモリセルキャパシタを形成する。また同様に、前記
拡散領域１１Ｃに接続されたポリシリコンスリーブ１６
Ｃとその内側の誘電体膜１７Ｃおよびさらにその内側の
ポリシリコンスリーブ１８Ｃも同様なメモリセルキャパ
シタを形成する。
リシリコンスリーブ１６Ａの上端部がリング状に露出し
ており、このため前記ポリシリコン膜１６Ａは前記ビッ
ト線２０を前記拡散領域１１Ａに接続するビット線コン
タクトを形成する。この場合、前記ポリシリコンスリー
ブ１６Ａの内側の前記誘電体膜１７Ａおよびポリシリコ
ンスリーブ１８Ａは前記ビット線コンタクトの形成には
関与しない。これに対し、前記拡散領域１１Ｂに接続さ
れたポリシリコンスリーブ１６Ｂとその内側の誘電体膜
１７Ｂおよびさらに内側のポリシリコンスリーブ１８Ｂ
はメモリセルキャパシタを形成する。また同様に、前記
拡散領域１１Ｃに接続されたポリシリコンスリーブ１６
Ｃとその内側の誘電体膜１７Ｃおよびさらにその内側の
ポリシリコンスリーブ１８Ｃも同様なメモリセルキャパ
シタを形成する。
【０００６】かかる構成のＤＲＡＭでは、前記ゲート電
極の側壁絶縁膜１４を自己整合マスクとしたドライエッ
チング工程を行なうことにより、前記コンタクトホール
１５Ａ〜１５Ｃを、きびしい設計ルールによる困難なマ
スク工程を行なうことなく、簡単に形成することができ
る。一方、かかる構成のＤＲＡＭでは、前記メモリセル
キャパシタの蓄積容量を最大化するために、前記コンタ
クトホール１５Ｂ，１５Ｃを、径が前記コンタクトホー
ル１５Ａの径よりも大きくなるように形成する。換言す
ると、前記コンタクトホール１５Ａは前記コンタクトホ
ール１５Ｂあるいは１５Ｃの径よりも小さい径を有す
る。
極の側壁絶縁膜１４を自己整合マスクとしたドライエッ
チング工程を行なうことにより、前記コンタクトホール
１５Ａ〜１５Ｃを、きびしい設計ルールによる困難なマ
スク工程を行なうことなく、簡単に形成することができ
る。一方、かかる構成のＤＲＡＭでは、前記メモリセル
キャパシタの蓄積容量を最大化するために、前記コンタ
クトホール１５Ｂ，１５Ｃを、径が前記コンタクトホー
ル１５Ａの径よりも大きくなるように形成する。換言す
ると、前記コンタクトホール１５Ａは前記コンタクトホ
ール１５Ｂあるいは１５Ｃの径よりも小さい径を有す
る。
【０００７】このような小さい径を有するコンタクトホ
ール１５Ａをドライエッチングで形成する場合、コンタ
クトホール１５Ａを形成するドライエッチング速度がマ
イクロローディング効果により低下し、その結果前記コ
ンタクトホール１５Ａを形成するには長時間のドライエ
ッチングが必要になる。一方、より径の大きいコンタク
トホール１５Ｂおよび１５Ｃの形成も同一のドライエッ
チング工程により形成されるため、前記コンタクトホー
ル１５Ａの形成の際に前記コンタクトホール１５Ｂ，１
５Ｃにおいて前記自己整合側壁絶縁膜１４が過剰にエッ
チングされるエッチングシフトの問題が生じ、これに伴
うエッチングシフトの結果歩留まりの低下や耐圧の低下
の問題が生じていた。
ール１５Ａをドライエッチングで形成する場合、コンタ
クトホール１５Ａを形成するドライエッチング速度がマ
イクロローディング効果により低下し、その結果前記コ
ンタクトホール１５Ａを形成するには長時間のドライエ
ッチングが必要になる。一方、より径の大きいコンタク
トホール１５Ｂおよび１５Ｃの形成も同一のドライエッ
チング工程により形成されるため、前記コンタクトホー
ル１５Ａの形成の際に前記コンタクトホール１５Ｂ，１
５Ｃにおいて前記自己整合側壁絶縁膜１４が過剰にエッ
チングされるエッチングシフトの問題が生じ、これに伴
うエッチングシフトの結果歩留まりの低下や耐圧の低下
の問題が生じていた。
【０００８】図２は、前記自己整合コンタクトホールの
形成に伴う前記側壁絶縁膜１４の過剰エッチングの問題
を解決した従来のＤＲＡＭ３０の構成を示す。ただし、
図２中、先に説明した部分には同一の参照符号を付し、
説明を省略する。図２を参照するに、ＤＲＡＭ３０では
前記ゲート電極１３Ａ，１３Ｂおよび前記ワード線ＷＬ
を前記側壁絶縁膜１４を介して覆うように薄い層間絶縁
膜１５1が形成され、さらに前記層間絶縁膜１５1 中に
前記拡散領域１１Ａ，１１Ｂおよび１１Ｃを露出する浅
いコンタクトホールを形成し、前記コンタクトホールを
埋めるように、同一の径と深さを有する導電性プラグ１
５1 Ａ〜１５1 Ｃをそれぞれ前記拡散領域１１Ａ，１１
Ｂおよび１１Ｃにコンタクトするように形成する。前記
導電性プラグ１５1 Ａ〜１５1 Ｃが形成されるコンタク
トホールは同一の径と深さを有するため、ドライエッチ
ング工程でこれらを形成した場合にもゲート電極１３
Ａ，１３Ｂあるいはワード線ＷＬで側壁絶縁膜１４のエ
ッチング速度は一定に保たれ、その結果メモリセルキャ
パシタにおいて前記側壁絶縁膜１４のエッチングシフト
の問題が回避される。
形成に伴う前記側壁絶縁膜１４の過剰エッチングの問題
を解決した従来のＤＲＡＭ３０の構成を示す。ただし、
図２中、先に説明した部分には同一の参照符号を付し、
説明を省略する。図２を参照するに、ＤＲＡＭ３０では
前記ゲート電極１３Ａ，１３Ｂおよび前記ワード線ＷＬ
を前記側壁絶縁膜１４を介して覆うように薄い層間絶縁
膜１５1が形成され、さらに前記層間絶縁膜１５1 中に
前記拡散領域１１Ａ，１１Ｂおよび１１Ｃを露出する浅
いコンタクトホールを形成し、前記コンタクトホールを
埋めるように、同一の径と深さを有する導電性プラグ１
５1 Ａ〜１５1 Ｃをそれぞれ前記拡散領域１１Ａ，１１
Ｂおよび１１Ｃにコンタクトするように形成する。前記
導電性プラグ１５1 Ａ〜１５1 Ｃが形成されるコンタク
トホールは同一の径と深さを有するため、ドライエッチ
ング工程でこれらを形成した場合にもゲート電極１３
Ａ，１３Ｂあるいはワード線ＷＬで側壁絶縁膜１４のエ
ッチング速度は一定に保たれ、その結果メモリセルキャ
パシタにおいて前記側壁絶縁膜１４のエッチングシフト
の問題が回避される。
【０００９】図２の構造では、さらに前記層間絶縁膜１
５1 上に前記層間絶縁膜１５が形成され、前記層間絶縁
膜１５中に前記導電性プラグ１５1 Ａ〜１５1 Ｃを露出
するように、前記コンタクトホール１５Ａ〜１５Ｃをそ
れぞれ形成する。さらに、前記コンタクトホール１５Ａ
〜１５Ｃ中に前記ビット線コンタクト構造あるいはメモ
リセルキャパシタを、図１と同様に形成する。その際、
前記コンタクトホール１５Ａは前記導電性プラグ１５1
Ａとほぼ同じ径に形成されるのに対し、前記コンタクト
ホール１５Ｂおよび１５Ｃは蓄積容量を確保するため
に、前記基板１１に垂直な方向から見た場合に前記導電
性プラグ１５1 Ｂあるいは１５1 Ｃとそれに隣接するワ
ード線ＷＬとを覆うような大きさに形成される。
５1 上に前記層間絶縁膜１５が形成され、前記層間絶縁
膜１５中に前記導電性プラグ１５1 Ａ〜１５1 Ｃを露出
するように、前記コンタクトホール１５Ａ〜１５Ｃをそ
れぞれ形成する。さらに、前記コンタクトホール１５Ａ
〜１５Ｃ中に前記ビット線コンタクト構造あるいはメモ
リセルキャパシタを、図１と同様に形成する。その際、
前記コンタクトホール１５Ａは前記導電性プラグ１５1
Ａとほぼ同じ径に形成されるのに対し、前記コンタクト
ホール１５Ｂおよび１５Ｃは蓄積容量を確保するため
に、前記基板１１に垂直な方向から見た場合に前記導電
性プラグ１５1 Ｂあるいは１５1 Ｃとそれに隣接するワ
ード線ＷＬとを覆うような大きさに形成される。
【００１０】
【発明が解決しようとする課題】このように、図２の構
造では前記導電性プラグ１５1 Ａ〜１５1 Ｃが形成され
前記層間絶縁膜１５1 中のコンタクトホールが全て同一
の径と深さを有するため、前記マイクロローディングに
よるゲート電極側壁絶縁膜のエッチングシフトの問題は
回避されるが、前記ビット線コンタクト構造において前
記ポリシリコンスリーブ１６Ａと前記ビット線パターン
２０とのコンタクトが、先に説明したようにリング状の
前記ポリシリコンスリーブ１６Ａ上端部でしかとれない
ため、前記層間絶縁膜１９中のコンタクトホール１９Ａ
の位置がわずかにずれただけでコンタクト抵抗が大きく
増大してしまう問題が生じる。
造では前記導電性プラグ１５1 Ａ〜１５1 Ｃが形成され
前記層間絶縁膜１５1 中のコンタクトホールが全て同一
の径と深さを有するため、前記マイクロローディングに
よるゲート電極側壁絶縁膜のエッチングシフトの問題は
回避されるが、前記ビット線コンタクト構造において前
記ポリシリコンスリーブ１６Ａと前記ビット線パターン
２０とのコンタクトが、先に説明したようにリング状の
前記ポリシリコンスリーブ１６Ａ上端部でしかとれない
ため、前記層間絶縁膜１９中のコンタクトホール１９Ａ
の位置がわずかにずれただけでコンタクト抵抗が大きく
増大してしまう問題が生じる。
【００１１】この問題を解決するために、例えば図３に
示すように前記コンタクト構造をバルクのポリシリコン
ピラーにより形成する構造のＤＲＡＭ４０が提案されて
いる。ただし、図３中、先に説明した部分には同一の参
照符号を付し、説明を省略する。図３を参照するに、前
記従来のＤＲＡＭ４０では前記層間絶縁膜１５中に前記
拡散領域１１Ａ，１１Ｂおよび１１Ｃを露出するよう
に、実質的に同一の径および深さを有するコンタクトホ
ール１５Ａ〜１５Ｃを形成し、ポリシリコンピラー１６
1 Ａ，１６1 Ｂおよび１６2 Ｃを前記コンタクトホール
１５Ａ〜１５Ｃ中にそれぞれ形成する。
示すように前記コンタクト構造をバルクのポリシリコン
ピラーにより形成する構造のＤＲＡＭ４０が提案されて
いる。ただし、図３中、先に説明した部分には同一の参
照符号を付し、説明を省略する。図３を参照するに、前
記従来のＤＲＡＭ４０では前記層間絶縁膜１５中に前記
拡散領域１１Ａ，１１Ｂおよび１１Ｃを露出するよう
に、実質的に同一の径および深さを有するコンタクトホ
ール１５Ａ〜１５Ｃを形成し、ポリシリコンピラー１６
1 Ａ，１６1 Ｂおよび１６2 Ｃを前記コンタクトホール
１５Ａ〜１５Ｃ中にそれぞれ形成する。
【００１２】さらに、図３のＤＲＡＭ４０では前記ポリ
シリコンピラー１６Ｂ，１６Ｃの回りにおいて前記コン
タクトホール１５Ｂ，１５Ｃを拡張し、より大きな凹部
１５ 2 Ｂおよび１５2 Ｃを形成する。さらにこのように
して形成された凹部１５2 Ｂ内壁に前記ポリシリコンピ
ラー１６1 Ｂを覆うように図１の蓄積電極１６Ｂに相当
するポリシリコン膜を形成し、さらにその上に前記誘電
体膜１７Ｂに相当するキャパシタ誘電体膜を形成し、さ
らにその上に前記ポリシリコン対向電極１８Ｂに対応す
る対向電極を形成する。同様にして、メモリセルキャパ
シタが前記ポリシリコンピラー１６1 Ｃについても形成
される。
シリコンピラー１６Ｂ，１６Ｃの回りにおいて前記コン
タクトホール１５Ｂ，１５Ｃを拡張し、より大きな凹部
１５ 2 Ｂおよび１５2 Ｃを形成する。さらにこのように
して形成された凹部１５2 Ｂ内壁に前記ポリシリコンピ
ラー１６1 Ｂを覆うように図１の蓄積電極１６Ｂに相当
するポリシリコン膜を形成し、さらにその上に前記誘電
体膜１７Ｂに相当するキャパシタ誘電体膜を形成し、さ
らにその上に前記ポリシリコン対向電極１８Ｂに対応す
る対向電極を形成する。同様にして、メモリセルキャパ
シタが前記ポリシリコンピラー１６1 Ｃについても形成
される。
【００１３】このＤＲＡＭ４０の構造では、前記ポリシ
リコンピラー１６1 Ａがビット線コンタクト構造を形成
し、このため前記層間絶縁膜１９中のコンタクトホール
１９Ａにおいては前記ポリシリコンピラーの端面が四角
形状にあるいは円形状に露出される。このため、仮に前
記コンタクトホール１９Ａの位置が多少ずれても、ビッ
ト線コンタクト抵抗が増大する問題は回避される。
リコンピラー１６1 Ａがビット線コンタクト構造を形成
し、このため前記層間絶縁膜１９中のコンタクトホール
１９Ａにおいては前記ポリシリコンピラーの端面が四角
形状にあるいは円形状に露出される。このため、仮に前
記コンタクトホール１９Ａの位置が多少ずれても、ビッ
ト線コンタクト抵抗が増大する問題は回避される。
【００１４】しかし、図３のＤＲＡＭ４０では前記メモ
リセルキャパシタ中にポリシリコンピラー１６1 Ｂある
いは１６1 Ｃが形成されるため、ＤＲＡＭ４０の構造は
最小ルールにより形成することができない。例えば、ビ
ット線ピッチおよびワード線ピッチを共に０．４μｍと
した０．２０ミクロンルールを使う場合、蓄積電極１６
Ｂあるいは１６Ｃの大きさは０．２μｍ×０．４μｍと
なり、この中に径が０．２μｍのポリシリコンピラー１
６1 Ｂあるいは１６1 Ｃを形成することはできない。
リセルキャパシタ中にポリシリコンピラー１６1 Ｂある
いは１６1 Ｃが形成されるため、ＤＲＡＭ４０の構造は
最小ルールにより形成することができない。例えば、ビ
ット線ピッチおよびワード線ピッチを共に０．４μｍと
した０．２０ミクロンルールを使う場合、蓄積電極１６
Ｂあるいは１６Ｃの大きさは０．２μｍ×０．４μｍと
なり、この中に径が０．２μｍのポリシリコンピラー１
６1 Ｂあるいは１６1 Ｃを形成することはできない。
【００１５】そこで、本発明は上記の課題を解決した、
新規で有用な半導体装置およびその製造方法を提供する
ことを概括的課題とする。本発明のより具体的な課題
は、自己整合コンタクトホールを有する半導体装置にお
いて、異なったアスペクト比の自己整合コンタクトホー
ルを形成するのに伴うエッチングシフトの問題を解決
し、さらに配線パターンとの間で安定したコンタクトを
確保することにある。
新規で有用な半導体装置およびその製造方法を提供する
ことを概括的課題とする。本発明のより具体的な課題
は、自己整合コンタクトホールを有する半導体装置にお
いて、異なったアスペクト比の自己整合コンタクトホー
ルを形成するのに伴うエッチングシフトの問題を解決
し、さらに配線パターンとの間で安定したコンタクトを
確保することにある。
【００１６】
【課題を解決するための手段】本発明は上記の課題を、
請求項１に記載したように、基板と、前記基板上に互い
に隣接して形成され、各々絶縁膜により上面と側壁面と
を覆われた第１および第２のゲート電極と、前記基板上
に互いに隣接して形成され、各々絶縁膜により上面と側
壁面とを覆われた第３および第４のゲート電極と、前記
基板上に前記第１〜第４のゲート電極を、それぞれの絶
縁膜を介して覆うように形成された層間絶縁膜と、前記
層間絶縁膜中に、前記第１および第２のゲート電極上の
絶縁膜を自己整合マスクに、底部において前記基板を露
出するように形成された第１の自己整合コンタクトホー
ルと、前記層間絶縁膜中に、前記第３および第４のゲー
ト電極上の絶縁膜を自己整合マスクに、底部において前
記基板を露出するように形成された第２の自己整合コン
タクトホールと、前記第１の自己整合コンタクトホール
を埋めるように形成され、前記層間絶縁膜表面に端面を
露出させる導電性プラグと、前記第２の自己整合コンタ
クトホール中に形成されたキャパシタとを有し、前記キ
ャパシタは、前記第２の自己整合コンタクトホールの内
壁に沿って形成され前記基板とコンタクトする第１のキ
ャパシタ電極層と、前記第１のキャパシタ電極上に形成
されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に
形成された第２のキャパシタ電極層とよりなり、前記第
１のキャパシタ電極層は、前記第２のコンタクトホール
の内壁上において第１の厚さを有する第１の部分と、前
記第２のコンタクトホールの内壁上において第２の、よ
り小さい厚さを有する第２の部分とを含むことを特徴と
する半導体装置により、または請求項２に記載したよう
に、前記第２の自己整合コンタクトホールは前記第３の
ゲート電極上の絶縁膜に沿って延在し、さらに前記基板
主面に略垂直な方向に実質的に直線状に延在する第１の
側壁部と、前記第４のゲート電極上の絶縁膜に沿って延
在し、さらに側方に拡大する前記第２の自己整合コンタ
クトホールの側方拡大部を画成する第２の側壁部とを有
することを特徴とする請求項１記載の半導体装置によ
り、または請求項３に記載したように、前記第１のキャ
パシタ電極の前記第１の部分は前記第２の自己整合コン
タクトホールの前記第１の側壁部上に形成され、前記第
１のキャパシタ電極の前記第２の部分は前記第２の自己
整合コンタクトホールの前記第２の側壁部上に形成され
ることを特徴とする請求項２記載の半導体装置により、
または請求項４に記載したように、前記第１のキャパシ
タ電極の前記第１の部分は、前記第２の自己整合コンタ
クトホールの前記第１の側壁部を覆う第１の導体層と、
前記第１の導体層上に形成された第２の導体層とよりな
り、前記第２の導体層は前記第１のキャパシタ電極の前
記第２の部分と実質的に同一の組成および厚さを有する
ことを特徴とする請求項３記載の半導体装置により、ま
たは請求項５に記載したように、前記第１のキャパシタ
電極の前記第１の部分は、前記第２の自己整合コンタク
トホール中において前記第３および第４のゲート電極の
それぞれの絶縁膜に接して形成され、前記第２の自己整
合コンタクトホールの底部を充填する導体プラグを含
み、前記第１の導体層は前記導体プラグから連続的に延
在することを特徴とする請求項４記載の半導体装置によ
り、または請求項６に記載したように、さらに前記層間
絶縁膜上に形成され前記導電性プラグの端面を露出する
コンタクトホールを形成された別の層間絶縁膜と、前記
別の層間絶縁膜上に形成され前記コンタクトホールにお
いて前記導電性プラグの端面とコンタクトする配線パタ
ーンとを有する請求項１〜５のうち、いずれか一項記載
の半導体装置により、または請求項７に記載したよう
に、前記第２のゲート電極と前記第３のゲート電極と
は、同一のゲート電極であることを特徴とする請求項１
〜６のうち、いずれか一項記載の半導体装置により、ま
たは請求項８に記載したように、基板上に互いに隣接し
た第１および第２のゲート電極と互いに隣接した第３お
よび第４のゲート電極とを形成する工程と、前記第１〜
第４のゲート電極の各々の上面および側壁面を絶縁膜に
より覆う工程と、前記基板上に、前記第１〜第４のゲー
ト電極をそれぞれの絶縁膜を介して覆うように、層間絶
縁膜を形成する工程と、前記層間絶縁膜中に、前記第１
および第２のゲート電極上の絶縁膜を自己整合マスク
に、底部において前記基板を露出する第１の自己整合コ
ンタクトホールを、また前記第３および第４のゲート電
極上の絶縁膜を自己整合マスクに、底部において前記基
板を露出する第２の自己整合コンタクトホールを、実質
的に同時に形成する工程と、前記第１および第２の自己
整合コンタクトホール中に第１および第２の導体プラグ
をそれぞれ形成する工程と、前記第２の自己整合コンタ
クトホールに重複して、前記層間絶縁膜中に開口部を、
前記第２の導体プラグの一部が、前記第２の自己整合コ
ンタクトホールの少なくとも底部に残留するように形成
する工程と、前記開口部中に、前記残留している第２の
導体プラグにコンタクトするように第１の導電性膜を形
成する工程と、前記第１の導電性膜上に誘電体膜を形成
する工程と、前記誘電体膜上に第２の導電性膜を堆積す
る工程とを含むことを特徴とする半導体装置の製造方法
により、または請求項９に記載したように、前記開口部
を形成する工程は、前記開口部が前記第２の自己整合コ
ンタクトホールに部分的に重複するように形成する工程
を含むことを特徴とする、請求項８記載の半導体装置の
製造方法により、または請求項１０に記載したように、
前記開口部を形成する工程は、前記第２の導体プラグの
一部が、前記第２の自己整合コンタクトホールの底部か
らその側壁の一部に沿って延在するように実行されるこ
とを特徴とする請求項９記載の半導体装置の製造方法に
より、解決する。
請求項１に記載したように、基板と、前記基板上に互い
に隣接して形成され、各々絶縁膜により上面と側壁面と
を覆われた第１および第２のゲート電極と、前記基板上
に互いに隣接して形成され、各々絶縁膜により上面と側
壁面とを覆われた第３および第４のゲート電極と、前記
基板上に前記第１〜第４のゲート電極を、それぞれの絶
縁膜を介して覆うように形成された層間絶縁膜と、前記
層間絶縁膜中に、前記第１および第２のゲート電極上の
絶縁膜を自己整合マスクに、底部において前記基板を露
出するように形成された第１の自己整合コンタクトホー
ルと、前記層間絶縁膜中に、前記第３および第４のゲー
ト電極上の絶縁膜を自己整合マスクに、底部において前
記基板を露出するように形成された第２の自己整合コン
タクトホールと、前記第１の自己整合コンタクトホール
を埋めるように形成され、前記層間絶縁膜表面に端面を
露出させる導電性プラグと、前記第２の自己整合コンタ
クトホール中に形成されたキャパシタとを有し、前記キ
ャパシタは、前記第２の自己整合コンタクトホールの内
壁に沿って形成され前記基板とコンタクトする第１のキ
ャパシタ電極層と、前記第１のキャパシタ電極上に形成
されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に
形成された第２のキャパシタ電極層とよりなり、前記第
１のキャパシタ電極層は、前記第２のコンタクトホール
の内壁上において第１の厚さを有する第１の部分と、前
記第２のコンタクトホールの内壁上において第２の、よ
り小さい厚さを有する第２の部分とを含むことを特徴と
する半導体装置により、または請求項２に記載したよう
に、前記第２の自己整合コンタクトホールは前記第３の
ゲート電極上の絶縁膜に沿って延在し、さらに前記基板
主面に略垂直な方向に実質的に直線状に延在する第１の
側壁部と、前記第４のゲート電極上の絶縁膜に沿って延
在し、さらに側方に拡大する前記第２の自己整合コンタ
クトホールの側方拡大部を画成する第２の側壁部とを有
することを特徴とする請求項１記載の半導体装置によ
り、または請求項３に記載したように、前記第１のキャ
パシタ電極の前記第１の部分は前記第２の自己整合コン
タクトホールの前記第１の側壁部上に形成され、前記第
１のキャパシタ電極の前記第２の部分は前記第２の自己
整合コンタクトホールの前記第２の側壁部上に形成され
ることを特徴とする請求項２記載の半導体装置により、
または請求項４に記載したように、前記第１のキャパシ
タ電極の前記第１の部分は、前記第２の自己整合コンタ
クトホールの前記第１の側壁部を覆う第１の導体層と、
前記第１の導体層上に形成された第２の導体層とよりな
り、前記第２の導体層は前記第１のキャパシタ電極の前
記第２の部分と実質的に同一の組成および厚さを有する
ことを特徴とする請求項３記載の半導体装置により、ま
たは請求項５に記載したように、前記第１のキャパシタ
電極の前記第１の部分は、前記第２の自己整合コンタク
トホール中において前記第３および第４のゲート電極の
それぞれの絶縁膜に接して形成され、前記第２の自己整
合コンタクトホールの底部を充填する導体プラグを含
み、前記第１の導体層は前記導体プラグから連続的に延
在することを特徴とする請求項４記載の半導体装置によ
り、または請求項６に記載したように、さらに前記層間
絶縁膜上に形成され前記導電性プラグの端面を露出する
コンタクトホールを形成された別の層間絶縁膜と、前記
別の層間絶縁膜上に形成され前記コンタクトホールにお
いて前記導電性プラグの端面とコンタクトする配線パタ
ーンとを有する請求項１〜５のうち、いずれか一項記載
の半導体装置により、または請求項７に記載したよう
に、前記第２のゲート電極と前記第３のゲート電極と
は、同一のゲート電極であることを特徴とする請求項１
〜６のうち、いずれか一項記載の半導体装置により、ま
たは請求項８に記載したように、基板上に互いに隣接し
た第１および第２のゲート電極と互いに隣接した第３お
よび第４のゲート電極とを形成する工程と、前記第１〜
第４のゲート電極の各々の上面および側壁面を絶縁膜に
より覆う工程と、前記基板上に、前記第１〜第４のゲー
ト電極をそれぞれの絶縁膜を介して覆うように、層間絶
縁膜を形成する工程と、前記層間絶縁膜中に、前記第１
および第２のゲート電極上の絶縁膜を自己整合マスク
に、底部において前記基板を露出する第１の自己整合コ
ンタクトホールを、また前記第３および第４のゲート電
極上の絶縁膜を自己整合マスクに、底部において前記基
板を露出する第２の自己整合コンタクトホールを、実質
的に同時に形成する工程と、前記第１および第２の自己
整合コンタクトホール中に第１および第２の導体プラグ
をそれぞれ形成する工程と、前記第２の自己整合コンタ
クトホールに重複して、前記層間絶縁膜中に開口部を、
前記第２の導体プラグの一部が、前記第２の自己整合コ
ンタクトホールの少なくとも底部に残留するように形成
する工程と、前記開口部中に、前記残留している第２の
導体プラグにコンタクトするように第１の導電性膜を形
成する工程と、前記第１の導電性膜上に誘電体膜を形成
する工程と、前記誘電体膜上に第２の導電性膜を堆積す
る工程とを含むことを特徴とする半導体装置の製造方法
により、または請求項９に記載したように、前記開口部
を形成する工程は、前記開口部が前記第２の自己整合コ
ンタクトホールに部分的に重複するように形成する工程
を含むことを特徴とする、請求項８記載の半導体装置の
製造方法により、または請求項１０に記載したように、
前記開口部を形成する工程は、前記第２の導体プラグの
一部が、前記第２の自己整合コンタクトホールの底部か
らその側壁の一部に沿って延在するように実行されるこ
とを特徴とする請求項９記載の半導体装置の製造方法に
より、解決する。
【００１７】本発明によれば、層間絶縁膜中に第１およ
び第２の自己整合コンタクトホールを形成する際に、自
己整合マスクとなるゲート電極絶縁膜のエッチングシフ
トの問題が、前記第１および第２の自己整合コンタクト
ホールを同一の径と同一の深さに形成することで解消す
る。その際、層間絶縁膜中に、キャパシタに対応する自
己整合コンタクトホールに部分的に重複するように別の
開口部を形成することにより、キャパシタ開口部に十分
な面積を確保することができる。また前記キャパシタ開
口部を前記自己整合コンタクトホールと別の開口部とに
より形成することにより、前記キャパシタ開口部を最小
ルールに従って形成することが可能になる。このように
して形成された半導体装置では、前記キャパシタ開口部
中に基板中の拡散領域にコンタクトして形成されたキャ
パシタ電極の厚さが、前記キャパシタ開口部の側壁面上
第１の個所と第２の個所とで異なる厚さを有することを
特徴とする。
び第２の自己整合コンタクトホールを形成する際に、自
己整合マスクとなるゲート電極絶縁膜のエッチングシフ
トの問題が、前記第１および第２の自己整合コンタクト
ホールを同一の径と同一の深さに形成することで解消す
る。その際、層間絶縁膜中に、キャパシタに対応する自
己整合コンタクトホールに部分的に重複するように別の
開口部を形成することにより、キャパシタ開口部に十分
な面積を確保することができる。また前記キャパシタ開
口部を前記自己整合コンタクトホールと別の開口部とに
より形成することにより、前記キャパシタ開口部を最小
ルールに従って形成することが可能になる。このように
して形成された半導体装置では、前記キャパシタ開口部
中に基板中の拡散領域にコンタクトして形成されたキャ
パシタ電極の厚さが、前記キャパシタ開口部の側壁面上
第１の個所と第２の個所とで異なる厚さを有することを
特徴とする。
【００１８】
【発明の実施の形態】図４（Ａ）〜図６（Ｈ）は、本発
明の一実施例によるＳＡＣ構造を有するＤＲＡＭ５０の
構成を示す。図４（Ａ）を参照するに、前記従来のＤＲ
ＡＭ５０はフィールド酸化膜５２により画成された活性
領域５０Ａを有するＳｉ基板５１上に形成され、前記Ｓ
ｉ基板５１上には前記活性領域５０Ａ中において図示を
省略したゲート酸化膜を介してゲート電極５３Ａ，５３
Ｂが形成され、前記Ｓｉ基板５１中には前記ゲート電極
５３Ａ．５３Ｂの両側に拡散領域５１Ａ，５１Ｂ，５１
Ｃが形成される。さらに前記ゲート電極５１Ａ，５１Ｂ
の外側には、前記基板５１上に前記ゲート電極５３Ａ，
５３Ｂと同一の構成を有するワード線ＷＬが延在する。
前記ワード線ＷＬは隣接する活性領域においてゲート電
極５３Ａ，５３Ｂに対応するゲート電極を形成する。各
々のゲート電極５３Ａ，５３Ｂおよびワード線ＷＬは厚
さが約５０ｎｍのＳｉＮよりなる側壁絶縁膜５４により
上面および側壁面を覆われる。
明の一実施例によるＳＡＣ構造を有するＤＲＡＭ５０の
構成を示す。図４（Ａ）を参照するに、前記従来のＤＲ
ＡＭ５０はフィールド酸化膜５２により画成された活性
領域５０Ａを有するＳｉ基板５１上に形成され、前記Ｓ
ｉ基板５１上には前記活性領域５０Ａ中において図示を
省略したゲート酸化膜を介してゲート電極５３Ａ，５３
Ｂが形成され、前記Ｓｉ基板５１中には前記ゲート電極
５３Ａ．５３Ｂの両側に拡散領域５１Ａ，５１Ｂ，５１
Ｃが形成される。さらに前記ゲート電極５１Ａ，５１Ｂ
の外側には、前記基板５１上に前記ゲート電極５３Ａ，
５３Ｂと同一の構成を有するワード線ＷＬが延在する。
前記ワード線ＷＬは隣接する活性領域においてゲート電
極５３Ａ，５３Ｂに対応するゲート電極を形成する。各
々のゲート電極５３Ａ，５３Ｂおよびワード線ＷＬは厚
さが約５０ｎｍのＳｉＮよりなる側壁絶縁膜５４により
上面および側壁面を覆われる。
【００１９】次に図４（Ｂ）の工程で、前記ゲート電極
５３Ａ，５３Ｂおよびワード線ＷＬは前記側壁絶縁膜５
４を介して典型的にはＢＰＳＧよりなる厚さが約２．５
μｍの層間絶縁膜５５により覆われ、前記層間絶縁膜５
５中には前記拡散領域５１Ａ，５１Ｂ，５１Ｃをそれぞ
れ露出するコンタクトホール５５Ａ，５５Ｂ，５５Ｃが
ＲＩＥ法により、前記半導体装置５０を０．２μｍルー
ルにより形成する場合には０．２μｍ×０．２μｍの大
きさに形成される。その際、前記コンタクトホール５５
Ａ，５５Ｂ，５５Ｃの各々の底部は前記ワード線ＷＬあ
るいはゲート電極５３Ａ，５３Ｂを覆う側壁絶縁膜５４
により、自己整合的に画成される。換言すると、前記コ
ンタクトホール５５Ａ，５５Ｂ，５５Ｃは前記側壁絶縁
膜５４を自己整合マスクとした自己整合コンタクトホー
ルを形成する。本実施例では前記自己整合コンタクトホ
ール５５Ａ〜５５Ｃは実質的に同一の径および深さに形
成され、その結果前記コンタクトホール５６Ｂあるいは
５６Ｃの底部において前記自己整合マスク５４のエッチ
ングシフトの問題は生じない。その際、前記ＲＩＥ法を
２周波式ＲＩＥ型プラズマエッチング装置中においてＣ
4 Ｆ8 をエッチングガスとして使い実行することによ
り、前記ＢＰＳＧ膜５５のエッチングを前記ＳｉＮ側壁
絶縁膜５４に対して１０倍以上の選択比で行なうことが
できる。
５３Ａ，５３Ｂおよびワード線ＷＬは前記側壁絶縁膜５
４を介して典型的にはＢＰＳＧよりなる厚さが約２．５
μｍの層間絶縁膜５５により覆われ、前記層間絶縁膜５
５中には前記拡散領域５１Ａ，５１Ｂ，５１Ｃをそれぞ
れ露出するコンタクトホール５５Ａ，５５Ｂ，５５Ｃが
ＲＩＥ法により、前記半導体装置５０を０．２μｍルー
ルにより形成する場合には０．２μｍ×０．２μｍの大
きさに形成される。その際、前記コンタクトホール５５
Ａ，５５Ｂ，５５Ｃの各々の底部は前記ワード線ＷＬあ
るいはゲート電極５３Ａ，５３Ｂを覆う側壁絶縁膜５４
により、自己整合的に画成される。換言すると、前記コ
ンタクトホール５５Ａ，５５Ｂ，５５Ｃは前記側壁絶縁
膜５４を自己整合マスクとした自己整合コンタクトホー
ルを形成する。本実施例では前記自己整合コンタクトホ
ール５５Ａ〜５５Ｃは実質的に同一の径および深さに形
成され、その結果前記コンタクトホール５６Ｂあるいは
５６Ｃの底部において前記自己整合マスク５４のエッチ
ングシフトの問題は生じない。その際、前記ＲＩＥ法を
２周波式ＲＩＥ型プラズマエッチング装置中においてＣ
4 Ｆ8 をエッチングガスとして使い実行することによ
り、前記ＢＰＳＧ膜５５のエッチングを前記ＳｉＮ側壁
絶縁膜５４に対して１０倍以上の選択比で行なうことが
できる。
【００２０】さらに、図４（Ｂ）の工程では前記自己整
合コンタクトホール５５Ａ〜５５Ｃを埋めるように前記
層間絶縁膜５５上に導電性ポリシリコン層５６を、典型
的にはＣＶＤ法により約４００ｎｍの厚さに堆積し、前
記コンタクトホール５５Ａ〜５５Ｃ中にポリシリコンピ
ラー５６Ａ〜５６Ｃをそれぞれ形成する。次に、図４
（Ｃ）の工程において前記図４（Ｂ）の自己整合コンタ
クトホール５５Ｂ，５５Ｃにそれぞれ部分的に重複し
て、０．２μｍ設計ルールの場合には０．２×０．４μ
ｍの大きさの開口部５５Ｄ，５５Ｅが形成される。前記
開口部５５Ｄ，５５Ｅは、例えばＥＣＲエッチング装置
中においてＣｌ2 あるいはＯ2をエッチングガスとして
前記ポリシリコン層５６をエッチングし、続いて露出さ
れた前記ＢＰＳＧ膜５５および前記コンタクトホール５
５Ｂ，５５Ｃ中のポリシリコンピラー５６Ｂ，５６Ｃを
前記自己整合コンタクトホール５５Ａ〜５５Ｃを形成し
た場合と同様なＲＩＥ法によりエッチングすることによ
り、図４（Ｃ）に示すように前記開口部５５Ｄおよび５
５Ｅの底部にポリシリコンプラグ５６ｂおよび５６ｃが
露出した構造が形成される。前記ポリシリコンプラグ５
６ｂからは前記自己整合コンタクトホール５５Ｂの側壁
面に沿って前記ポリシリコンピラー５６Ｂの一部がポリ
シリコン層５６ｄとして延在する。同様に、前記ポリシ
リコンプラグ５６ｃからは前記自己整合コンタクトホー
ル５５Ｃの側壁面に沿って前記ポリシリコンピラー５６
Ｃの一部がポリシリコン層５６ｅとして延在する。
合コンタクトホール５５Ａ〜５５Ｃを埋めるように前記
層間絶縁膜５５上に導電性ポリシリコン層５６を、典型
的にはＣＶＤ法により約４００ｎｍの厚さに堆積し、前
記コンタクトホール５５Ａ〜５５Ｃ中にポリシリコンピ
ラー５６Ａ〜５６Ｃをそれぞれ形成する。次に、図４
（Ｃ）の工程において前記図４（Ｂ）の自己整合コンタ
クトホール５５Ｂ，５５Ｃにそれぞれ部分的に重複し
て、０．２μｍ設計ルールの場合には０．２×０．４μ
ｍの大きさの開口部５５Ｄ，５５Ｅが形成される。前記
開口部５５Ｄ，５５Ｅは、例えばＥＣＲエッチング装置
中においてＣｌ2 あるいはＯ2をエッチングガスとして
前記ポリシリコン層５６をエッチングし、続いて露出さ
れた前記ＢＰＳＧ膜５５および前記コンタクトホール５
５Ｂ，５５Ｃ中のポリシリコンピラー５６Ｂ，５６Ｃを
前記自己整合コンタクトホール５５Ａ〜５５Ｃを形成し
た場合と同様なＲＩＥ法によりエッチングすることによ
り、図４（Ｃ）に示すように前記開口部５５Ｄおよび５
５Ｅの底部にポリシリコンプラグ５６ｂおよび５６ｃが
露出した構造が形成される。前記ポリシリコンプラグ５
６ｂからは前記自己整合コンタクトホール５５Ｂの側壁
面に沿って前記ポリシリコンピラー５６Ｂの一部がポリ
シリコン層５６ｄとして延在する。同様に、前記ポリシ
リコンプラグ５６ｃからは前記自己整合コンタクトホー
ル５５Ｃの側壁面に沿って前記ポリシリコンピラー５６
Ｃの一部がポリシリコン層５６ｅとして延在する。
【００２１】次に図５（Ｄ）の工程において図４（Ｃ）
の構造上にポリシリコン膜５６1 をＣＶＤ法により、典
型的には約３０ｎｍの厚さに形成する。その際、前記ポ
リシリコン膜５６1 は前記開口部５５Ｄおよび５５Ｅの
露出された側壁面を覆いさらに開口部５５Ｄ中において
は前記ポリシリコンプラグ５６ｂおよびその延在部５６
ｄを覆って拡散領域５１Ｂにコンタクトする蓄積電極の
一部を形成する。同様に、前記開口部５５Ｅ中において
前記ポリシリコン膜５６1 は前記ポリシリコンプラグ５
６ｃおよびその延在部５６ｅを覆い、拡散領域５１Ｃに
コンタクトする同様な蓄積電極の一部を形成する。
の構造上にポリシリコン膜５６1 をＣＶＤ法により、典
型的には約３０ｎｍの厚さに形成する。その際、前記ポ
リシリコン膜５６1 は前記開口部５５Ｄおよび５５Ｅの
露出された側壁面を覆いさらに開口部５５Ｄ中において
は前記ポリシリコンプラグ５６ｂおよびその延在部５６
ｄを覆って拡散領域５１Ｂにコンタクトする蓄積電極の
一部を形成する。同様に、前記開口部５５Ｅ中において
前記ポリシリコン膜５６1 は前記ポリシリコンプラグ５
６ｃおよびその延在部５６ｅを覆い、拡散領域５１Ｃに
コンタクトする同様な蓄積電極の一部を形成する。
【００２２】前記ポリシリコン膜５６1 はＨＳＧ (hemi
spherical grained polysilicon )法あるいは rugged p
olysilicon 法により、凹凸を有するように形成しても
よい。次に図５（Ｅ）の工程において前記層間絶縁膜５
５上に残留するポリシリコン膜５６および５６1 をＣＭ
Ｐ（化学機械研磨）法により除去し、図５（Ｆ）の工程
で前記露出した層間絶縁膜５５上に、前記開口部５５Ｄ
および５５Ｅを含むようにＯＮＯ構造を有する誘電体膜
５７を典型的には５ｎｍの厚さに一様に堆積する。前記
誘電体膜５７は前記開口部５５Ｄおよび５５Ｅ中におい
て前記ポリシリコン膜５６1 を連続的に覆う。前記誘電
体膜５７は前記蓄積電極５６1 上においてキャパシタ誘
電体膜を形成する。
spherical grained polysilicon )法あるいは rugged p
olysilicon 法により、凹凸を有するように形成しても
よい。次に図５（Ｅ）の工程において前記層間絶縁膜５
５上に残留するポリシリコン膜５６および５６1 をＣＭ
Ｐ（化学機械研磨）法により除去し、図５（Ｆ）の工程
で前記露出した層間絶縁膜５５上に、前記開口部５５Ｄ
および５５Ｅを含むようにＯＮＯ構造を有する誘電体膜
５７を典型的には５ｎｍの厚さに一様に堆積する。前記
誘電体膜５７は前記開口部５５Ｄおよび５５Ｅ中におい
て前記ポリシリコン膜５６1 を連続的に覆う。前記誘電
体膜５７は前記蓄積電極５６1 上においてキャパシタ誘
電体膜を形成する。
【００２３】次に図６（Ｇ）の工程において前記誘電体
膜５７上にポリシリコン膜をＣＶＤ法により堆積し、さ
らにこれをパターニングすることにより、前記開口部５
５Ｄおよび５５Ｅに対応するポリシリコン対向電極５８
Ａ，５８Ｂをそれぞれ形成する。前記対向電極５８Ａ，
５８Ｂを形成するパターニング工程は、例えばＥＣＲ型
プラズマエッチング装置中においてＣｌ2 およびＯ2 を
エッチングガスとして実行するのが好ましい。この場
合、前記キャパシタ絶縁膜５７が露出した時点でエッチ
ングは自発的に停止する。後程平面図で説明するよう
に、前記ポリシリコン対向電極５８Ａ，５８Ｂは連続し
ており、前記対向電極５８Ａ，５８Ｂの間には前記キャ
パシタ絶縁膜５７を露出する開口部が形成されている。
膜５７上にポリシリコン膜をＣＶＤ法により堆積し、さ
らにこれをパターニングすることにより、前記開口部５
５Ｄおよび５５Ｅに対応するポリシリコン対向電極５８
Ａ，５８Ｂをそれぞれ形成する。前記対向電極５８Ａ，
５８Ｂを形成するパターニング工程は、例えばＥＣＲ型
プラズマエッチング装置中においてＣｌ2 およびＯ2 を
エッチングガスとして実行するのが好ましい。この場
合、前記キャパシタ絶縁膜５７が露出した時点でエッチ
ングは自発的に停止する。後程平面図で説明するよう
に、前記ポリシリコン対向電極５８Ａ，５８Ｂは連続し
ており、前記対向電極５８Ａ，５８Ｂの間には前記キャ
パシタ絶縁膜５７を露出する開口部が形成されている。
【００２４】さらに図６（Ｇ）の工程では、前記層間絶
縁膜５５上に前記対向電極５８Ａおよび５８Ｂを埋める
ように別の層間絶縁膜５９が形成され、前記層間絶縁膜
５９中には前記拡散領域５１Ａとコンタクトしているポ
リシリコンピラー５６の上端面５６Ａを露出するコンタ
クトホール５９Ａが形成される。さらに図６（Ｈ）の工
程において、前記層間絶縁膜５９上にＴｉ／ＴｉＮ積層
膜６０Ａを前記コンタクトホール５９Ａを含むように堆
積し、さらにその上にＷ層６０Ｂを堆積した後パターニ
ングすることにより、ビット線パターン６０が形成され
る。
縁膜５５上に前記対向電極５８Ａおよび５８Ｂを埋める
ように別の層間絶縁膜５９が形成され、前記層間絶縁膜
５９中には前記拡散領域５１Ａとコンタクトしているポ
リシリコンピラー５６の上端面５６Ａを露出するコンタ
クトホール５９Ａが形成される。さらに図６（Ｈ）の工
程において、前記層間絶縁膜５９上にＴｉ／ＴｉＮ積層
膜６０Ａを前記コンタクトホール５９Ａを含むように堆
積し、さらにその上にＷ層６０Ｂを堆積した後パターニ
ングすることにより、ビット線パターン６０が形成され
る。
【００２５】本実施例によるＤＲＡＭ５０ではビット線
コンタクトがポリシリコンピラー５６により形成される
ため、仮に層間絶縁膜５９中のコンタクトホール５９Ａ
の位置が多少ずれてもビット線６０と拡散領域５１Ａと
の間に安定したコンタクトが確保される。また前記ビッ
ト線６０とポリシリコンピラー５６とのコンタクトは前
記端面５６Ａにおいて２次元的にに形成されるため、ビ
ット線コンタクトのコンタクト抵抗が低減される。また
図６（Ｈ）に示すようにＤＲＡＭ５０ではポリシリコン
プラグ５６ｂあるいは５６ｃがメモリセルキャパシタ中
に侵入することがないため、図３で説明した従来のＤＲ
ＡＭ４０とちがい、メモリセルキャパシタを最小ルール
で形成することができる。
コンタクトがポリシリコンピラー５６により形成される
ため、仮に層間絶縁膜５９中のコンタクトホール５９Ａ
の位置が多少ずれてもビット線６０と拡散領域５１Ａと
の間に安定したコンタクトが確保される。また前記ビッ
ト線６０とポリシリコンピラー５６とのコンタクトは前
記端面５６Ａにおいて２次元的にに形成されるため、ビ
ット線コンタクトのコンタクト抵抗が低減される。また
図６（Ｈ）に示すようにＤＲＡＭ５０ではポリシリコン
プラグ５６ｂあるいは５６ｃがメモリセルキャパシタ中
に侵入することがないため、図３で説明した従来のＤＲ
ＡＭ４０とちがい、メモリセルキャパシタを最小ルール
で形成することができる。
【００２６】本実施例によるＤＲＡＭ５０では、図６
（Ｈ）に示すように、前記蓄積電極の膜厚が、前記開口
部５５Ｄあるいは５５Ｅの側壁面上において変化する。
より具体的には、図６（Ｈ）に示すように前記蓄積電極
の膜厚は前記開口部５５Ｅの前記ポリシリコンピラー５
６寄りの側壁面上においては前記ポリシリコン延在部５
６ｅとポリシリコン膜５６1 の和Ｗ1 になるのに対し、
反対側の側壁面上においてはポリシリコン膜５６1 の厚
さＷ2 のみとなり、厚さＷ1 の方が当然ながら厚さＷ2
よりも大きくなる。同様の状況が開口部５５Ｄについて
も成立する。
（Ｈ）に示すように、前記蓄積電極の膜厚が、前記開口
部５５Ｄあるいは５５Ｅの側壁面上において変化する。
より具体的には、図６（Ｈ）に示すように前記蓄積電極
の膜厚は前記開口部５５Ｅの前記ポリシリコンピラー５
６寄りの側壁面上においては前記ポリシリコン延在部５
６ｅとポリシリコン膜５６1 の和Ｗ1 になるのに対し、
反対側の側壁面上においてはポリシリコン膜５６1 の厚
さＷ2 のみとなり、厚さＷ1 の方が当然ながら厚さＷ2
よりも大きくなる。同様の状況が開口部５５Ｄについて
も成立する。
【００２７】図７（Ａ）はＤＲＡＭ５０の活性領域５０
Ａを示す平面図である。図７（Ａ）を参照するに、先に
図４（Ａ）で説明したように前記基板５１上には拡散領
域５１Ａ〜５１Ｃを含む前記活性領域５０Ａがフィール
ド酸化膜５２により画成されて形成されており、このう
ち前記拡散領域５１Ａおよび５１Ｃを含む部分が前記活
性領域５０Ａ中において一つのメモリセル領域を、また
拡散領域５１Ａおよび５１Ｂを含む部分が同一の活性領
域５０Ａ中において別のメモリセル領域を形成する。従
って、拡散領域５１Ａは隣接する二つのメモリセル領域
に共有される。前記活性領域５０Ａに隣接して別の活性
領域５０Ａ’が前記フィールド酸化膜５２により隔てら
れて形成されている。
Ａを示す平面図である。図７（Ａ）を参照するに、先に
図４（Ａ）で説明したように前記基板５１上には拡散領
域５１Ａ〜５１Ｃを含む前記活性領域５０Ａがフィール
ド酸化膜５２により画成されて形成されており、このう
ち前記拡散領域５１Ａおよび５１Ｃを含む部分が前記活
性領域５０Ａ中において一つのメモリセル領域を、また
拡散領域５１Ａおよび５１Ｂを含む部分が同一の活性領
域５０Ａ中において別のメモリセル領域を形成する。従
って、拡散領域５１Ａは隣接する二つのメモリセル領域
に共有される。前記活性領域５０Ａに隣接して別の活性
領域５０Ａ’が前記フィールド酸化膜５２により隔てら
れて形成されている。
【００２８】図７（Ｂ）は図４（Ａ）で説明したゲート
電極５３Ａ，５３Ｂおよびワード線ＷＬを示す平面図で
ある。図７（Ｂ）を参照するに、前記ゲート電極５３
Ａ，５３Ｂは前記活性領域５０Ａ中においてはゲート電
極を構成するが、隣接する活性領域５０Ａ’中において
はワード線ＷＬとして延在し、一方図４（Ａ）のワード
線ＷＬは隣接する活性領域５０Ａ’中においてゲート電
極を構成する。前記ＤＲＡＭ５０を０．２０μｍルール
で形成する場合には前記ワード線ＷＬを含むゲート電極
は０．４０μｍピッチで繰り返され、したがって間に形
成される拡散領域５１Ａは０．２０μｍの大きさを有す
る。
電極５３Ａ，５３Ｂおよびワード線ＷＬを示す平面図で
ある。図７（Ｂ）を参照するに、前記ゲート電極５３
Ａ，５３Ｂは前記活性領域５０Ａ中においてはゲート電
極を構成するが、隣接する活性領域５０Ａ’中において
はワード線ＷＬとして延在し、一方図４（Ａ）のワード
線ＷＬは隣接する活性領域５０Ａ’中においてゲート電
極を構成する。前記ＤＲＡＭ５０を０．２０μｍルール
で形成する場合には前記ワード線ＷＬを含むゲート電極
は０．４０μｍピッチで繰り返され、したがって間に形
成される拡散領域５１Ａは０．２０μｍの大きさを有す
る。
【００２９】図７（Ｃ）は、図４（Ｂ）で説明した前記
層間絶縁膜５５中に形成される自己整合コンタクトホー
ル５５Ａ〜５５Ｃを示す平面図である。図７（Ｃ）を参
照するに、先にも説明したように前記自己整合コンタク
トホール５５Ａ〜５５Ｃはいずれも同一の０．２０μｍ
の大きさを有し、前記拡散領域５１Ａ〜５１Ｃにそれぞ
れ対応して０．４０μｍの繰り返しピッチで形成され
る。
層間絶縁膜５５中に形成される自己整合コンタクトホー
ル５５Ａ〜５５Ｃを示す平面図である。図７（Ｃ）を参
照するに、先にも説明したように前記自己整合コンタク
トホール５５Ａ〜５５Ｃはいずれも同一の０．２０μｍ
の大きさを有し、前記拡散領域５１Ａ〜５１Ｃにそれぞ
れ対応して０．４０μｍの繰り返しピッチで形成され
る。
【００３０】さらに図８（Ｄ）は図５（Ｅ）の状態の蓄
積電極５６1 を示す平面図である。図８（Ｄ）を参照す
るに、各々の蓄積電極は前記開口部５５Ｄあるいは５５
Ｅに対応して形成されており、前記拡散領域５１Ｂある
いは５１Ｃの大きさと隣接するワードラインＷＬの幅を
合わせた約０．２０μｍ×０．４０μｍの大きさを有す
るが、本実施例では蓄積電極中をポリシリコンプラグ５
６ｂあるいは５６ｃが延在しないため、キャパシタ絶縁
膜５７および対向電極５８Ａ，５８Ｂを前記開口部５５
Ｄあるいは５５Ｅ中に難なく形成できる。
積電極５６1 を示す平面図である。図８（Ｄ）を参照す
るに、各々の蓄積電極は前記開口部５５Ｄあるいは５５
Ｅに対応して形成されており、前記拡散領域５１Ｂある
いは５１Ｃの大きさと隣接するワードラインＷＬの幅を
合わせた約０．２０μｍ×０．４０μｍの大きさを有す
るが、本実施例では蓄積電極中をポリシリコンプラグ５
６ｂあるいは５６ｃが延在しないため、キャパシタ絶縁
膜５７および対向電極５８Ａ，５８Ｂを前記開口部５５
Ｄあるいは５５Ｅ中に難なく形成できる。
【００３１】図８（Ｅ）は図６（Ｇ）の対向電極５８
Ａ，５８Ｂを形成するパターニング工程を示す平面図で
ある。図８（Ｅ）を参照するに、先にも説明したよう
に、前記対向電極５８Ａ，５８Ｂは実際には連続してお
り、図６（Ｇ）の断面図では前記活性領域５０Ａ中の二
つのメモリセル領域の境界部に対応して形成された矩形
の開口部により隔てられている。
Ａ，５８Ｂを形成するパターニング工程を示す平面図で
ある。図８（Ｅ）を参照するに、先にも説明したよう
に、前記対向電極５８Ａ，５８Ｂは実際には連続してお
り、図６（Ｇ）の断面図では前記活性領域５０Ａ中の二
つのメモリセル領域の境界部に対応して形成された矩形
の開口部により隔てられている。
【００３２】図８（Ｆ）はさらに図６（Ｇ）の工程で層
間絶縁膜５９中に形成される前記コンタクトホール５９
Ａを示す平面図である。図８（Ｆ）を参照するに、前記
コンタクトホール５９Ａは前記活性領域５０Ａ中の一の
メモリセル領域と他のメモリセル領域との境界部に、前
記図８（Ｅ）の矩形開口部に含まれるように形成されて
おり、図８（Ｇ）の平面図に示すビット線パターン６０
が前記コンタクトホール５９Ａにおいて前記自己整合コ
ンタクトホール５５Ａ中のポリシリコンピラー５６にコ
ンタクトする。
間絶縁膜５９中に形成される前記コンタクトホール５９
Ａを示す平面図である。図８（Ｆ）を参照するに、前記
コンタクトホール５９Ａは前記活性領域５０Ａ中の一の
メモリセル領域と他のメモリセル領域との境界部に、前
記図８（Ｅ）の矩形開口部に含まれるように形成されて
おり、図８（Ｇ）の平面図に示すビット線パターン６０
が前記コンタクトホール５９Ａにおいて前記自己整合コ
ンタクトホール５５Ａ中のポリシリコンピラー５６にコ
ンタクトする。
【００３３】さらに、図９（Ｈ）は図７（Ａ）〜図８
（Ｇ）の平面図を、単純に重ねた状態で示す。図９
（Ｈ）の構成は先の説明より明らかであり、説明を省略
する。以上、本発明を好ましい実施例について説明した
が、本発明はかかる特定の実施例に限定されるものでは
なく、特許請求の範囲に記載の本発明の要旨内において
様々な変形・変更が可能である。
（Ｇ）の平面図を、単純に重ねた状態で示す。図９
（Ｈ）の構成は先の説明より明らかであり、説明を省略
する。以上、本発明を好ましい実施例について説明した
が、本発明はかかる特定の実施例に限定されるものでは
なく、特許請求の範囲に記載の本発明の要旨内において
様々な変形・変更が可能である。
【００３４】
【発明の効果】請求項１〜１０記載の本発明の特徴によ
れば、層間絶縁膜中に第１および第２の自己整合コンタ
クトホールを形成する際に、自己整合マスクとなるゲー
ト電極側壁絶縁膜のエッチングシフトの問題が、前記第
１および第２の自己整合コンタクトホールを同一の径と
同一の深さに形成することで解消する。その際、層間絶
縁膜中に、キャパシタに対応する自己整合コンタクトホ
ールに部分的に重複するように別の開口部を形成するこ
とにより、キャパシタ開口部に十分な面積を確保するこ
とができる。また前記キャパシタ開口部を前記自己整合
コンタクトホールと別の開口部とにより形成することに
より、前記キャパシタ開口部を最小ルールに従って形成
することが可能になる。このようにして形成された半導
体装置では、前記キャパシタ開口部中に基板中の拡散領
域にコンタクトして形成されたキャパシタ電極の厚さ
が、前記キャパシタ開口部の側壁面上第１の個所と第２
の個所とで異なる厚さを有することを特徴とする。
れば、層間絶縁膜中に第１および第２の自己整合コンタ
クトホールを形成する際に、自己整合マスクとなるゲー
ト電極側壁絶縁膜のエッチングシフトの問題が、前記第
１および第２の自己整合コンタクトホールを同一の径と
同一の深さに形成することで解消する。その際、層間絶
縁膜中に、キャパシタに対応する自己整合コンタクトホ
ールに部分的に重複するように別の開口部を形成するこ
とにより、キャパシタ開口部に十分な面積を確保するこ
とができる。また前記キャパシタ開口部を前記自己整合
コンタクトホールと別の開口部とにより形成することに
より、前記キャパシタ開口部を最小ルールに従って形成
することが可能になる。このようにして形成された半導
体装置では、前記キャパシタ開口部中に基板中の拡散領
域にコンタクトして形成されたキャパシタ電極の厚さ
が、前記キャパシタ開口部の側壁面上第１の個所と第２
の個所とで異なる厚さを有することを特徴とする。
【図１】従来のＳＡＣ構造を有するＤＲＡＭの構成を示
す図である。
す図である。
【図２】従来の別のＳＡＣ構造を有するＤＲＡＭの構成
を示す図である。
を示す図である。
【図３】従来のさらに別なＳＡＣ構造を有するＤＲＡＭ
の構成を示す図である。
の構成を示す図である。
【図４】（Ａ）〜（Ｃ）は本発明の一実施例によるＤＲ
ＡＭの構成を示す断面図（その１）である。
ＡＭの構成を示す断面図（その１）である。
【図５】（Ｄ）〜（Ｆ）は本発明の一実施例によるＤＲ
ＡＭの構成を示す断面図（その２）である。
ＡＭの構成を示す断面図（その２）である。
【図６】（Ｇ）〜（Ｈ）は本発明の一実施例によるＤＲ
ＡＭの構成を示す断面図（その３）である。
ＡＭの構成を示す断面図（その３）である。
【図７】（Ａ）〜（Ｃ）は本発明の一実施例によるＤＲ
ＡＭの構成を示す平面図（その１）である。
ＡＭの構成を示す平面図（その１）である。
【図８】（Ｄ）〜（Ｇ）は本発明の一実施例によるＤＲ
ＡＭの構成を示す平面図（その２）である。
ＡＭの構成を示す平面図（その２）である。
【図９】（Ｈ）は本発明の一実施例によるＤＲＡＭの構
成を示す平面図（その３）である。
成を示す平面図（その３）である。
１０，３０，４０，５０ ＤＲＡＭ １１，５１ 基板 １１Ａ〜１１Ｃ，５１Ａ〜５１Ｃ 拡散領域 １２，５２ フィールド酸化膜 １３Ａ，１３Ｂ，５３Ａ，５３ ゲート電極 １４，５４ 側壁絶縁膜 １５，１９，５５，５９ 層間絶縁膜 １５Ａ〜１５Ｃ，５５Ａ〜５５Ｃ 自己整合コンタクト
ホール １５2 Ｂ，１５2 Ｃ，５５Ｄ，５５Ｅ 開口部 １６Ａ，１６1 Ａ，５６Ａ ビット線コンタクト １６Ｂ，１６Ｃ，５６1 蓄積電極 １６1 Ｂ，１６1 Ｃ ポリシリコンピラー １７Ａ 絶縁膜スリーブ １７Ｂ，１７Ｃ キャパシタ絶縁膜 １８Ａ ポリシリコンスリーブ １８Ｂ，１８Ｃ 対向電極 １９Ａ コンタクトホール ２０，６０ ビット線 ５６ｂ，５６ｃ ポリシリコンプラグ ５６ｄ，５６ｅ ポリシリコン延在部 ５７ キャパシタ絶縁膜 ５８Ａ，５８Ｂ 対向電極
ホール １５2 Ｂ，１５2 Ｃ，５５Ｄ，５５Ｅ 開口部 １６Ａ，１６1 Ａ，５６Ａ ビット線コンタクト １６Ｂ，１６Ｃ，５６1 蓄積電極 １６1 Ｂ，１６1 Ｃ ポリシリコンピラー １７Ａ 絶縁膜スリーブ １７Ｂ，１７Ｃ キャパシタ絶縁膜 １８Ａ ポリシリコンスリーブ １８Ｂ，１８Ｃ 対向電極 １９Ａ コンタクトホール ２０，６０ ビット線 ５６ｂ，５６ｃ ポリシリコンプラグ ５６ｄ，５６ｅ ポリシリコン延在部 ５７ キャパシタ絶縁膜 ５８Ａ，５８Ｂ 対向電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AC05 AC09 AC16 CA10 CD18 DF05 EZ18 5F083 AD31 AD48 AD62 AD63 GA09 GA27 JA04 JA32 JA39 JA40 JA56 LA02 LA16 LA21 MA03 MA06 MA17 MA20 PR03 PR21 PR29 PR40
Claims (10)
- 【請求項１】 基板と、 前記基板上に互いに隣接して形成され、各々絶縁膜によ
り上面と側壁面とを覆われた第１および第２のゲート電
極と、 前記基板上に互いに隣接して形成され、各々絶縁膜によ
り上面と側壁面とを覆われた第３および第４のゲート電
極と、 前記基板上に前記第１〜第４のゲート電極を、それぞれ
の絶縁膜を介して覆うように形成された層間絶縁膜と、 前記層間絶縁膜中に、前記第１および第２のゲート電極
上の絶縁膜を自己整合マスクに、底部において前記基板
を露出するように形成された第１の自己整合コンタクト
ホールと、 前記層間絶縁膜中に、前記第３および第４のゲート電極
上の絶縁膜を自己整合マスクに、底部において前記基板
を露出するように形成された第２の自己整合コンタクト
ホールと、 前記第１の自己整合コンタクトホールを埋めるように形
成され、前記層間絶縁膜表面に端面を露出させる導電性
プラグと、 前記第２の自己整合コンタクトホール中に形成されたキ
ャパシタとを有し、 前記キャパシタは、前記第２の自己整合コンタクトホー
ルの内壁に沿って形成され前記基板とコンタクトする第
１のキャパシタ電極層と、前記第１のキャパシタ電極上
に形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁
膜上に形成された第２のキャパシタ電極層とよりなり、 前記第１のキャパシタ電極層は、前記第２のコンタクト
ホールの内壁上において第１の厚さを有する第１の部分
と、前記第２のコンタクトホールの内壁上において第２
の、より小さい厚さを有する第２の部分とを含むことを
特徴とする半導体装置。 - 【請求項２】 前記第２の自己整合コンタクトホールは
前記第３のゲート電極上の絶縁膜に沿って延在し、さら
に前記基板主面に略垂直な方向に実質的に直線状に延在
する第１の側壁部と、前記第４のゲート電極上の絶縁膜
に沿って延在し、さらに側方に拡大する前記第２の自己
整合コンタクトホールの側方拡大部を画成する第２の側
壁部とを有することを特徴とする請求項１記載の半導体
装置。 - 【請求項３】 前記第１のキャパシタ電極の前記第１の
部分は前記第２の自己整合コンタクトホールの前記第１
の側壁部上に形成され、前記第１のキャパシタ電極の前
記第２の部分は前記第２の自己整合コンタクトホールの
前記第２の側壁部上に形成されることを特徴とする請求
項２記載の半導体装置。 - 【請求項４】 前記第１のキャパシタ電極の前記第１の
部分は、前記第２の自己整合コンタクトホールの前記第
１の側壁部を覆う第１の導体層と、前記第１の導体層上
に形成された第２の導体層とよりなり、前記第２の導体
層は前記第１のキャパシタ電極の前記第２の部分と実質
的に同一の組成および厚さを有することを特徴とする請
求項３記載の半導体装置。 - 【請求項５】 前記第１のキャパシタ電極の前記第１の
部分は、前記第２の自己整合コンタクトホール中におい
て前記第３および第４のゲート電極のそれぞれの絶縁膜
に接して形成され、前記第２の自己整合コンタクトホー
ルの底部を充填する導体プラグを含み、前記第１の導体
層は前記導体プラグから連続的に延在することを特徴と
する請求項４記載の半導体装置。 - 【請求項６】 さらに前記層間絶縁膜上に形成され前記
導電性プラグの端面を露出するコンタクトホールを形成
された別の層間絶縁膜と、前記別の層間絶縁膜上に形成
され前記コンタクトホールにおいて前記導電性プラグの
端面とコンタクトする配線パターンとを有する請求項１
〜５のうち、いずれか一項記載の半導体装置。 - 【請求項７】 前記第２のゲート電極と前記第３のゲー
ト電極とは、同一のゲート電極であることを特徴とする
請求項１〜６のうち、いずれか一項記載の半導体装置。 - 【請求項８】 基板上に互いに隣接した第１および第２
のゲート電極と互いに隣接した第３および第４のゲート
電極とを形成する工程と、前記第１〜第４のゲート電極
の各々の上面および側壁面を絶縁膜により覆う工程と、 前記基板上に、前記第１〜第４のゲート電極をそれぞれ
の絶縁膜を介して覆うように、層間絶縁膜を形成する工
程と、 前記層間絶縁膜中に、前記第１および第２のゲート電極
上の絶縁膜を自己整合マスクに、底部において前記基板
を露出する第１の自己整合コンタクトホールを、また前
記第３および第４のゲート電極上の絶縁膜を自己整合マ
スクに、底部において前記基板を露出する第２の自己整
合コンタクトホールを、実質的に同時に形成する工程
と、 前記第１および第２の自己整合コンタクトホール中に第
１および第２の導体プラグをそれぞれ形成する工程と、 前記第２の自己整合コンタクトホールに重複して、前記
層間絶縁膜中に開口部を、前記第２の導体プラグの一部
が、前記第２の自己整合コンタクトホールの少なくとも
底部に残留するように形成する工程と、 前記開口部中に、前記残留している第２の導体プラグに
コンタクトするように第１の導電性膜を形成する工程
と、 前記第１の導電性膜上に誘電体膜を形成する工程と、 前記誘電体膜上に第２の導電性膜を堆積する工程とを含
むことを特徴とする半導体装置の製造方法。 - 【請求項９】 前記開口部を形成する工程は、前記開口
部が前記第２の自己整合コンタクトホールに部分的に重
複するように形成する工程を含むことを特徴とする、請
求項８記載の半導体装置の製造方法。 - 【請求項１０】 前記開口部を形成する工程は、前記第
２の導体プラグの一部が、前記第２の自己整合コンタク
トホールの底部からその側壁の一部に沿って延在するよ
うに実行されることを特徴とする請求項９記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10343312A JP2000174227A (ja) | 1998-12-02 | 1998-12-02 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10343312A JP2000174227A (ja) | 1998-12-02 | 1998-12-02 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000174227A true JP2000174227A (ja) | 2000-06-23 |
Family
ID=18360553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10343312A Withdrawn JP2000174227A (ja) | 1998-12-02 | 1998-12-02 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000174227A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6710389B2 (en) | 2001-02-09 | 2004-03-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device with trench-type stacked cell capacitors and method for manufacturing the same |
| KR100499395B1 (ko) * | 2001-02-06 | 2005-07-07 | 매그나칩 반도체 유한회사 | 반도체 장치의 캐패시터 구조 및 그 제조방법 |
| CN113555363A (zh) * | 2020-04-24 | 2021-10-26 | 华邦电子股份有限公司 | 存储器结构及其制造方法 |
| WO2022057399A1 (zh) * | 2020-09-16 | 2022-03-24 | 长鑫存储技术有限公司 | 电容器阵列结构及其制造方法和动态随机存储器 |
-
1998
- 1998-12-02 JP JP10343312A patent/JP2000174227A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100499395B1 (ko) * | 2001-02-06 | 2005-07-07 | 매그나칩 반도체 유한회사 | 반도체 장치의 캐패시터 구조 및 그 제조방법 |
| US6710389B2 (en) | 2001-02-09 | 2004-03-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device with trench-type stacked cell capacitors and method for manufacturing the same |
| US7189616B2 (en) | 2001-02-09 | 2007-03-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device with trench-type stacked cell capacitors and method for manufacturing the same |
| US7285462B2 (en) | 2001-02-09 | 2007-10-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device with trench-type stacked cell capacitors and method for manufacturing the same |
| CN113555363A (zh) * | 2020-04-24 | 2021-10-26 | 华邦电子股份有限公司 | 存储器结构及其制造方法 |
| CN113555363B (zh) * | 2020-04-24 | 2023-11-07 | 华邦电子股份有限公司 | 存储器结构及其制造方法 |
| WO2022057399A1 (zh) * | 2020-09-16 | 2022-03-24 | 长鑫存储技术有限公司 | 电容器阵列结构及其制造方法和动态随机存储器 |
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