JP2000165154A - ピ―ク電流リミット検出回路および負荷インピ―ダンス検知回路を具えるｄ級増幅器 - Google Patents
ピ―ク電流リミット検出回路および負荷インピ―ダンス検知回路を具えるｄ級増幅器Info
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- H03F1/52—Circuit arrangements for protecting such amplifiers
- H03F1/523—Circuit arrangements for protecting such amplifiers for amplifiers using field-effect devices
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- H03—ELECTRONIC CIRCUITRY
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
- H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
- H03F3/217—Class D power amplifiers; Switching amplifiers
- H03F3/2171—Class D power amplifiers; Switching amplifiers with field-effect devices
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- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/474—A current mirror being used as sensor
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- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 負荷のインピーダンスが下がったときに電流
制限を行い、負荷がショートした場合にシャットダウン
するＤ級増幅器を提供する。 【解決手段】 ＦＥＴ２２が過電流状態にあるハイのと
きは、ＰＭＯＳ２１２がオンになり、抵抗Ｒｃｌを介し
てインテグレータ１０の加算ジャンクションへ電流を導
入する。正味効率が上側ＦＥＴ２２をオフにして、下側
ＦＥＴ２４をオンにする。これはＦＥＴ２２内の電流を
減少させる。増幅器１００に関する限り、正味効率がゲ
イン圧縮である。上側ＦＥＴ２２がオン以下であり、下
側ＦＥＴ２４がオン以上であるので、音響信号のゲイン
が減少する。ＦＥＴ２４が過電流状態にあるハイのとき
は、ＮＭＯＳ２１１３がオンになり、加算ジャンクショ
ンから電流を取出して、下側ＦＥＴ２４をオフにして、
上側ＦＥＴ２２をオンにする。正味効率が下側ＦＥＴの
電流を低減する。音響周波数におけるゲインが低減され
る。
制限を行い、負荷がショートした場合にシャットダウン
するＤ級増幅器を提供する。 【解決手段】 ＦＥＴ２２が過電流状態にあるハイのと
きは、ＰＭＯＳ２１２がオンになり、抵抗Ｒｃｌを介し
てインテグレータ１０の加算ジャンクションへ電流を導
入する。正味効率が上側ＦＥＴ２２をオフにして、下側
ＦＥＴ２４をオンにする。これはＦＥＴ２２内の電流を
減少させる。増幅器１００に関する限り、正味効率がゲ
イン圧縮である。上側ＦＥＴ２２がオン以下であり、下
側ＦＥＴ２４がオン以上であるので、音響信号のゲイン
が減少する。ＦＥＴ２４が過電流状態にあるハイのとき
は、ＮＭＯＳ２１１３がオンになり、加算ジャンクショ
ンから電流を取出して、下側ＦＥＴ２４をオフにして、
上側ＦＥＴ２２をオンにする。正味効率が下側ＦＥＴの
電流を低減する。音響周波数におけるゲインが低減され
る。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＤ級自己発振周波数
可変増幅器における有効電流の限流技術に関するもので
ある。本発明によれば、負荷インピーダンスを検知し、
適切な動作をさせることが可能である。この増幅器は、
スピーカのインピーダンスが異常に低い場合に電流制限
を受入れ、出力がショートした場合にはシャットダウン
する。
可変増幅器における有効電流の限流技術に関するもので
ある。本発明によれば、負荷インピーダンスを検知し、
適切な動作をさせることが可能である。この増幅器は、
スピーカのインピーダンスが異常に低い場合に電流制限
を受入れ、出力がショートした場合にはシャットダウン
する。
【０００２】
【従来の技術】殆どのトランジスタ増幅器はＡ級、ＡＢ
級あるいはＢ級増幅器である。出力トランジスタは通常
リニア領域で動作するバイポーラトランジスタである。
電流制限は出力トランジスタに直列に接続した検出抵抗
を用いて行われ、出力電流に比例した電圧を生じさせ
る。この電圧が高すぎると、出力トランジスタのベース
電流が制限され、従って出力電流が安全レベルまで制限
される。ＭＯＳＦＥＴｓを用いたリニア増幅器では、同
様の回路を用いて出力ＭＯＳＦＥＴのゲート電圧を制限
して出力電流を制限するようにしている。
級あるいはＢ級増幅器である。出力トランジスタは通常
リニア領域で動作するバイポーラトランジスタである。
電流制限は出力トランジスタに直列に接続した検出抵抗
を用いて行われ、出力電流に比例した電圧を生じさせ
る。この電圧が高すぎると、出力トランジスタのベース
電流が制限され、従って出力電流が安全レベルまで制限
される。ＭＯＳＦＥＴｓを用いたリニア増幅器では、同
様の回路を用いて出力ＭＯＳＦＥＴのゲート電圧を制限
して出力電流を制限するようにしている。
【０００３】
【発明が解決しようとする課題】Ｄ級増幅器では、ＭＯ
ＳＦＥＴｓはオフになるか全面的にエンハンスされるか
なので、このようなアプローチはなされない。古典的な
解決法は、電流制限と逆の過電流ラッチオフを提供する
事である。この解決法では、検知抵抗をＭＯＳＦＥＴｓ
と直列に接続する。検知抵抗にかかる電圧が高すぎる
と、増幅器がシャットダウンする。このアプローチの欠
点は、スピーカのインピーダンスが周波数によって変化
することであり、このインピーダンスはある周波数にお
いて増幅器をシャットダウンするのに十分なほど低くな
ることがある。
ＳＦＥＴｓはオフになるか全面的にエンハンスされるか
なので、このようなアプローチはなされない。古典的な
解決法は、電流制限と逆の過電流ラッチオフを提供する
事である。この解決法では、検知抵抗をＭＯＳＦＥＴｓ
と直列に接続する。検知抵抗にかかる電圧が高すぎる
と、増幅器がシャットダウンする。このアプローチの欠
点は、スピーカのインピーダンスが周波数によって変化
することであり、このインピーダンスはある周波数にお
いて増幅器をシャットダウンするのに十分なほど低くな
ることがある。
【０００４】オーディオループから独立させて別個に設
けた制御ループで出力電流を調整することが可能であ
る。この第２のループの目的は、電流が過剰になった場
合に主制御ループに優先して動作することである。この
アプローチの欠点は、高価であり、また、スイッチング
トランジスタで生じるノイズを除去するために行う検知
抵抗にかかる電圧のフィルタリングに関連して遅れが生
じるため安定させることが難しいことである。
けた制御ループで出力電流を調整することが可能であ
る。この第２のループの目的は、電流が過剰になった場
合に主制御ループに優先して動作することである。この
アプローチの欠点は、高価であり、また、スイッチング
トランジスタで生じるノイズを除去するために行う検知
抵抗にかかる電圧のフィルタリングに関連して遅れが生
じるため安定させることが難しいことである。
【０００５】より優れた解決法は、スピーカのインピー
ダンスが危険レベルまで下がったとき、あるいはエンド
ユーザが多くのスピーカを並列に接続している場合に電
流を制限することであり、出力がショートした場合に増
幅器をシャットダウンすることである。シャットダウン
する前にいくらかフィルタリングして、出力が一瞬の間
ショートするだけであるならば、増幅器がシャットダウ
ンしないようにすることも望ましい。このアプローチに
よれば、やっかいなシャットダウンの回数が少なくな
り、増幅器は完全に保護される。
ダンスが危険レベルまで下がったとき、あるいはエンド
ユーザが多くのスピーカを並列に接続している場合に電
流を制限することであり、出力がショートした場合に増
幅器をシャットダウンすることである。シャットダウン
する前にいくらかフィルタリングして、出力が一瞬の間
ショートするだけであるならば、増幅器がシャットダウ
ンしないようにすることも望ましい。このアプローチに
よれば、やっかいなシャットダウンの回数が少なくな
り、増幅器は完全に保護される。
【０００６】
【課題を解決するための手段】以下に述べる本発明は、
この保護スキームを行う。電流制限は徐々に行われ、電
流クリッピングがソフトである。このことは、あまり高
次でない高調波を発生させて音質を改善する一方で、全
面的に出力を保護する。本発明は、本発明者の米国特許
出願第０９／１８３，４５３号、（１９９８年１０月３
０日出願）に記載されているモジュレータなどの周波数
可変自己発振Ｄ級モジュレータにおいて簡単で容易な電
流制限を行う方法を提供するものである。
この保護スキームを行う。電流制限は徐々に行われ、電
流クリッピングがソフトである。このことは、あまり高
次でない高調波を発生させて音質を改善する一方で、全
面的に出力を保護する。本発明は、本発明者の米国特許
出願第０９／１８３，４５３号、（１９９８年１０月３
０日出願）に記載されているモジュレータなどの周波数
可変自己発振Ｄ級モジュレータにおいて簡単で容易な電
流制限を行う方法を提供するものである。
【０００７】ＭＯＳＦＥＴｓのピーク電流を検知して、
過剰電流を表わす論理信号を生成する方法は、本発明者
の米国特許出願第０９／１８３，４５３号、（１９９８
年１０月３０日出願）に記載されている。この検知回路
は、ＭＯＳＦＥＴピーク電流が所定のスレッシュホール
ドを超えると直ちに論理信号を発生するので、通常アナ
ログ電流制限回路に生じる遅れがなく、新しい回路は容
易に安定する。本発明は、この出願に記載されている検
知回路と共に用いると最も良く作動するが、図１に示す
回路１１０及び図５に示す回路などのように出力ＭＯＳ
ＦＥＴｓにおける過剰電流に応じて論理信号を発生しう
る回路であればどのような回路でも作動する。
過剰電流を表わす論理信号を生成する方法は、本発明者
の米国特許出願第０９／１８３，４５３号、（１９９８
年１０月３０日出願）に記載されている。この検知回路
は、ＭＯＳＦＥＴピーク電流が所定のスレッシュホール
ドを超えると直ちに論理信号を発生するので、通常アナ
ログ電流制限回路に生じる遅れがなく、新しい回路は容
易に安定する。本発明は、この出願に記載されている検
知回路と共に用いると最も良く作動するが、図１に示す
回路１１０及び図５に示す回路などのように出力ＭＯＳ
ＦＥＴｓにおける過剰電流に応じて論理信号を発生しう
る回路であればどのような回路でも作動する。
【０００８】完全短絡路への電流制限は望ましくないの
で、本発明は負荷インピーダンスセンサを取入れてい
る。負荷のインピーダンスが安全レベル以下に下がった
ときは、増幅器は直ちにシャットダウンする。
で、本発明は負荷インピーダンスセンサを取入れてい
る。負荷のインピーダンスが安全レベル以下に下がった
ときは、増幅器は直ちにシャットダウンする。
【０００９】
【発明の実施の形態】図１は、インテグレータ１０、コ
ンパレータ１２、ハーフブリッジ２０、および出力スピ
ーカ３０を具えるＤ級モジュレータ１００を示す。イン
テグレータ１０は入力レジスタＲＩＮを介して入力され
てくる音響入力を有する。インテグレータ１０は抵抗Ｒ
ＤＦＢを介するデジタルフィードバック入力Ａと、抵抗
ＲＡＦ Ｂを介するアナログフィードバック入力Ｂを具え
る。アナログおよびデジタルフィードバック入力信号
Ａ、Ｂは、それぞれ、ブリッジ回路２０と、インダクタ
ＬとキャパシタＣＬＰを具えるローパスフィルタから取
出される。理解を助けるために、デジタル出力Ａに焦点
を当てて、音響入力がない状態を仮定する。出力はパル
ス幅変調信号である。このパルス幅変調信号はインテグ
レータ１０に与えられる。この信号がインテグレータ１
０の出力に寄与してノードＣにおいてランプタイプの信
号を生じさせる。ノードＣはコンパレータ１２の一方の
入力である。コンパレータ１２の出力は変調された信号
Ｄを伴うパルスである。このパルスの幅は与えられた音
響信号の振幅に比例する。ノードＤから取出された各音
響フィードバックはＤ級増幅器の全体の動作を補正する
のに役立つ。図１に示すＤ級増幅器は、別個の発振器が
不要であり、パルス幅変調用のサンプリングパルスを提
供する回路を調整するという利点がある。
ンパレータ１２、ハーフブリッジ２０、および出力スピ
ーカ３０を具えるＤ級モジュレータ１００を示す。イン
テグレータ１０は入力レジスタＲＩＮを介して入力され
てくる音響入力を有する。インテグレータ１０は抵抗Ｒ
ＤＦＢを介するデジタルフィードバック入力Ａと、抵抗
ＲＡＦ Ｂを介するアナログフィードバック入力Ｂを具え
る。アナログおよびデジタルフィードバック入力信号
Ａ、Ｂは、それぞれ、ブリッジ回路２０と、インダクタ
ＬとキャパシタＣＬＰを具えるローパスフィルタから取
出される。理解を助けるために、デジタル出力Ａに焦点
を当てて、音響入力がない状態を仮定する。出力はパル
ス幅変調信号である。このパルス幅変調信号はインテグ
レータ１０に与えられる。この信号がインテグレータ１
０の出力に寄与してノードＣにおいてランプタイプの信
号を生じさせる。ノードＣはコンパレータ１２の一方の
入力である。コンパレータ１２の出力は変調された信号
Ｄを伴うパルスである。このパルスの幅は与えられた音
響信号の振幅に比例する。ノードＤから取出された各音
響フィードバックはＤ級増幅器の全体の動作を補正する
のに役立つ。図１に示すＤ級増幅器は、別個の発振器が
不要であり、パルス幅変調用のサンプリングパルスを提
供する回路を調整するという利点がある。
【００１０】この場合、Ａ点における出力はデューティ
サイクル５０％の方形波である。方形波がハイの時に、
ＲＤＦＢを介して電流がインテグレータの加算ジャンク
ションに流れる。この出力はコンパレータの負のスレッ
シュホールドに達するまで下がる。抵抗Ｒ１およびＲ２
はコンパレータ１２にヒステリシスを与えるためのもの
である。これらの抵抗はコンパレータの正負のスレッシ
ュホールドを調整するためにも使用できる。コンパレー
タ１２の出力がローになると、上側ＦＥＴ２２がオフに
なり、少し遅れて下側のＦＥＴ２４がオンになる。方形
波がローになり、ＲＤＦＢを介して電流がインテグレー
タ１０の加算ジャンクションから流れ出る。インテグレ
ータ１０の出力は反転して、コンパレータ１２の正のス
レッシュホールドに達するまで上がる。これは下側ＦＥ
Ｔ２４をオフにする信号である。少し遅れて、上側のＦ
ＥＴ２２がオンになる。方形波がハイになり、このサイ
クルが継続する。音響信号がない状態では、Ａ点におけ
る出力は５０％の方形波であり、インテグレータ１０の
出力は三角波である。
サイクル５０％の方形波である。方形波がハイの時に、
ＲＤＦＢを介して電流がインテグレータの加算ジャンク
ションに流れる。この出力はコンパレータの負のスレッ
シュホールドに達するまで下がる。抵抗Ｒ１およびＲ２
はコンパレータ１２にヒステリシスを与えるためのもの
である。これらの抵抗はコンパレータの正負のスレッシ
ュホールドを調整するためにも使用できる。コンパレー
タ１２の出力がローになると、上側ＦＥＴ２２がオフに
なり、少し遅れて下側のＦＥＴ２４がオンになる。方形
波がローになり、ＲＤＦＢを介して電流がインテグレー
タ１０の加算ジャンクションから流れ出る。インテグレ
ータ１０の出力は反転して、コンパレータ１２の正のス
レッシュホールドに達するまで上がる。これは下側ＦＥ
Ｔ２４をオフにする信号である。少し遅れて、上側のＦ
ＥＴ２２がオンになる。方形波がハイになり、このサイ
クルが継続する。音響信号がない状態では、Ａ点におけ
る出力は５０％の方形波であり、インテグレータ１０の
出力は三角波である。
【００１１】ハーフブリッジ２０は２つのＮＭＯＳＦＥ
Ｔｓ２２、２４を具える。これらは高電圧バス５０（＋
６０Ｖ）と低電圧バス５２（−６０Ｖ）との間に直列に
接続されている。ゲートドライバ３１４とレベルシフタ
１６がＦＥＴｓ２２と２４の動作を制御する。二つのＭ
ＯＳＦＥＴｓが直列接続されている箇所における出力
が、インダクタ２６とキャパシタ２８とを具えるローパ
スフィルタに接続されている。ローパスフィルタはブリ
ッジ２０のデジタル出力を負荷であるラウドスピーカ３
０を駆動する音響出力に変換する。
Ｔｓ２２、２４を具える。これらは高電圧バス５０（＋
６０Ｖ）と低電圧バス５２（−６０Ｖ）との間に直列に
接続されている。ゲートドライバ３１４とレベルシフタ
１６がＦＥＴｓ２２と２４の動作を制御する。二つのＭ
ＯＳＦＥＴｓが直列接続されている箇所における出力
が、インダクタ２６とキャパシタ２８とを具えるローパ
スフィルタに接続されている。ローパスフィルタはブリ
ッジ２０のデジタル出力を負荷であるラウドスピーカ３
０を駆動する音響出力に変換する。
【００１２】周波数およびゲイン制御回路（ＦＣＧＣ）
４０は入力ＱとＱＮを具える。信号Ｑはコンパレータ１
２の出力状態を表し、ＱＮはＱの反転信号である。従っ
て、Ｑはハイかローのいずれかである。ＦＣＧＣ回路４
０の出力は抵抗ＲＦＣＧＣに接続されており、そこから
インテグレータ１０に接続されている。ＦＣＧＣ回路４
０は電流源、コンデンサ、信号ＱとＱＮの各々の持続時
間測定用のインバータを具えている。信号ＱまたはＱＮ
のいずれかの持続時間が所定の時間ウインドを超えた
ら、典型的には７．５マイクロ秒をこえたら、ＦＣＧＣ
回路は増幅器１０から電流を取り込むか取り出すかす
る。信号ＱまたはＱＮがこの時間ウインドを超えると、
インテグレータ１０が飽和して出力パワーが最大の状態
にスタックされていることを示す。この状態が迅速に是
正されない限り、聴者は音響出力中のハードクリッピン
グに応じて音響アーティファクトを感じることになる。
ハードクリップされた音響出力の典型的な例を図２
（ｂ）に示す。ここでは従来の増幅器の出力ＶＯＨＣが
増幅器の最大出力に対応する出力ＶＭＡＸで切れてい
る。ハードクリップと１００ｋＨｚ以下のスイッチング
周波数をなくすために、ＦＣＧＣ回路４０はインテグレ
ータ１０内に電流を取込んであるいは取り出してコンパ
レータ１２の状態を迅速に変化させるようにしている。
このように、コンパレータ１２の出力がＱであれば、電
流がインテグレータ１０に加えられてコンパレータ１２
をオンにする。同様に、コンパレータ１２の出力ＱＮで
あるか、ローである場合は、インテグレータ１０から電
流が除去されて、コンパレータ１２を急速にハイ、即ち
Ｑ出力に変える。
４０は入力ＱとＱＮを具える。信号Ｑはコンパレータ１
２の出力状態を表し、ＱＮはＱの反転信号である。従っ
て、Ｑはハイかローのいずれかである。ＦＣＧＣ回路４
０の出力は抵抗ＲＦＣＧＣに接続されており、そこから
インテグレータ１０に接続されている。ＦＣＧＣ回路４
０は電流源、コンデンサ、信号ＱとＱＮの各々の持続時
間測定用のインバータを具えている。信号ＱまたはＱＮ
のいずれかの持続時間が所定の時間ウインドを超えた
ら、典型的には７．５マイクロ秒をこえたら、ＦＣＧＣ
回路は増幅器１０から電流を取り込むか取り出すかす
る。信号ＱまたはＱＮがこの時間ウインドを超えると、
インテグレータ１０が飽和して出力パワーが最大の状態
にスタックされていることを示す。この状態が迅速に是
正されない限り、聴者は音響出力中のハードクリッピン
グに応じて音響アーティファクトを感じることになる。
ハードクリップされた音響出力の典型的な例を図２
（ｂ）に示す。ここでは従来の増幅器の出力ＶＯＨＣが
増幅器の最大出力に対応する出力ＶＭＡＸで切れてい
る。ハードクリップと１００ｋＨｚ以下のスイッチング
周波数をなくすために、ＦＣＧＣ回路４０はインテグレ
ータ１０内に電流を取込んであるいは取り出してコンパ
レータ１２の状態を迅速に変化させるようにしている。
このように、コンパレータ１２の出力がＱであれば、電
流がインテグレータ１０に加えられてコンパレータ１２
をオンにする。同様に、コンパレータ１２の出力ＱＮで
あるか、ローである場合は、インテグレータ１０から電
流が除去されて、コンパレータ１２を急速にハイ、即ち
Ｑ出力に変える。
【００１３】コンパレータの状態が７．５マイクロ秒以
上の間固定し続けたら、おそらくインテグレータ１０が
飽和して、図２に示すようなハードクリップ出力が生成
される。ハードクリップを防ぐために、ＦＣＧＣ回路４
０はインテグレータ１０に電流を取り入れ、あるいは取
り出して、コンパレータ１２の状態を迅速に変化させる
ようにしている。このように、コンパレータ１２の出力
がＱであれば、電流がインテグレータ１０に加えられコ
ンパレータ１２の出力をＱＮに切り換える。同様に、コ
ンパレータ１２の出力がＱＮあるいはローであれば、電
流がインテグレータから除去されてコンパレータ１２の
出力をハイ、すなわちＱ出力に迅速に切り換える。
上の間固定し続けたら、おそらくインテグレータ１０が
飽和して、図２に示すようなハードクリップ出力が生成
される。ハードクリップを防ぐために、ＦＣＧＣ回路４
０はインテグレータ１０に電流を取り入れ、あるいは取
り出して、コンパレータ１２の状態を迅速に変化させる
ようにしている。このように、コンパレータ１２の出力
がＱであれば、電流がインテグレータ１０に加えられコ
ンパレータ１２の出力をＱＮに切り換える。同様に、コ
ンパレータ１２の出力がＱＮあるいはローであれば、電
流がインテグレータから除去されてコンパレータ１２の
出力をハイ、すなわちＱ出力に迅速に切り換える。
【００１４】ＦＣＧＣ回路４０は、インテグレータ１０
に対して電流を加えたり引いたりすることによって増幅
器１００のゲインを効果的に変える。この現象は、ゲイ
ンの圧縮として知られており、ソフトクリップ信号とし
て知られている変形された出力信号が生じる。典型的な
ソフトクリップ信号が縦軸にＶＯＳＣを取る図２に示さ
れている。この信号が最大値ＶＭＡＸに向かって上がる
と、出力ＶＯＳＣは徐々に小さくなる。この順次の斬減
は、図２（ｂ）に示すハードクリップされた入力波形と
は明らかに異なる。ゲインが減少しているので、インテ
グレータ１０は決して飽和しない。さらなる結果とし
て、増幅器１００のサンプリング周波数が自動的に補完
されて音響周波数の上を保つ。例えば、本発明の好適な
実施形態においては、増幅器１００は約１００Ｗの最大
出力に対してサンプリング周波数を１２５ｋＨｚ以上に
保持する。この結果、ＦＣＧＣ回路４０でサンプルされ
た時間ウインドに対応して選択されたスレッシュホール
ド以上で、増幅器１００は継続的にかつ徐々にゲインを
減少させて、出力信号のハードクリップを防ぎ、コンパ
レータのサンプリング周波数を実質的に入力音響信号の
周波数より大きい周波数に保つ。
に対して電流を加えたり引いたりすることによって増幅
器１００のゲインを効果的に変える。この現象は、ゲイ
ンの圧縮として知られており、ソフトクリップ信号とし
て知られている変形された出力信号が生じる。典型的な
ソフトクリップ信号が縦軸にＶＯＳＣを取る図２に示さ
れている。この信号が最大値ＶＭＡＸに向かって上がる
と、出力ＶＯＳＣは徐々に小さくなる。この順次の斬減
は、図２（ｂ）に示すハードクリップされた入力波形と
は明らかに異なる。ゲインが減少しているので、インテ
グレータ１０は決して飽和しない。さらなる結果とし
て、増幅器１００のサンプリング周波数が自動的に補完
されて音響周波数の上を保つ。例えば、本発明の好適な
実施形態においては、増幅器１００は約１００Ｗの最大
出力に対してサンプリング周波数を１２５ｋＨｚ以上に
保持する。この結果、ＦＣＧＣ回路４０でサンプルされ
た時間ウインドに対応して選択されたスレッシュホール
ド以上で、増幅器１００は継続的にかつ徐々にゲインを
減少させて、出力信号のハードクリップを防ぎ、コンパ
レータのサンプリング周波数を実質的に入力音響信号の
周波数より大きい周波数に保つ。
【００１５】ＦＣＧＣ回路４０の詳細を図３に示す。サ
ブ回路４１についての次の記載は、コンパレータ１２が
７．５マイクロ秒以上の間信号Ｑをハイに保持した後こ
の回路がどのように動作するかを説明するものである。
サブ回路４２がサブ回路４１とほぼ同じものであり、逆
の状態の信号ＱＮを補完するためのものであることは当
業者には自明である。
ブ回路４１についての次の記載は、コンパレータ１２が
７．５マイクロ秒以上の間信号Ｑをハイに保持した後こ
の回路がどのように動作するかを説明するものである。
サブ回路４２がサブ回路４１とほぼ同じものであり、逆
の状態の信号ＱＮを補完するためのものであることは当
業者には自明である。
【００１６】ＭＯＳトランジスタ４１２、４１４は定電
流源を提供し、連続的にコンデンサＣ１を放電させよう
としている。コンデンサＣ１の容量は典型的には５ピコ
ファラッドである。ＰＭＯＳトランジスタ４１０は、典
型的には＋７ＶのハイレールＶＤＤに接続されている。
トランジスタ４１０の他端はコンデンサＣ１に接続され
ている。トランジスタ４１６へ信号を与えることによっ
て回路４１を稼働させる。Ｑがロウになると、ＰＭＯＳ
トランジスタ４１０がオンされて、トランジスタ４１０
はコンデンサＣ１を充電し始める。このコンデンサの充
電時間は、トランジスタ４１０、４１２、および４１４
の相対的なサイズによって決まる。好適な実施形態では
ちょうどよいサイズが選択されており、コンデンサＣ１
は約７．５マイクロ秒の時間でチャージされる。コンデ
ンサがフルチャージされると、トランジスタ４２０、４
２２、４２４、４２６を具えるインバータのスレッシュ
ホールドがトリガされる。このトリガされたインバータ
が、ＰＭＯＳトランジスタ４３０をオンにして、これに
よって出力ソフトクリップ信号ＶＳＣを＋７ボルトのハ
イレールＶＤＤに接続する。この＋７ボルトが抵抗Ｒ
ＦＣＧＣにかかり、電流がインテグレータ１０に加わ
る。インテグレータ１０に電流が加わると、コンパレー
タ１２の状態が変化する。
流源を提供し、連続的にコンデンサＣ１を放電させよう
としている。コンデンサＣ１の容量は典型的には５ピコ
ファラッドである。ＰＭＯＳトランジスタ４１０は、典
型的には＋７ＶのハイレールＶＤＤに接続されている。
トランジスタ４１０の他端はコンデンサＣ１に接続され
ている。トランジスタ４１６へ信号を与えることによっ
て回路４１を稼働させる。Ｑがロウになると、ＰＭＯＳ
トランジスタ４１０がオンされて、トランジスタ４１０
はコンデンサＣ１を充電し始める。このコンデンサの充
電時間は、トランジスタ４１０、４１２、および４１４
の相対的なサイズによって決まる。好適な実施形態では
ちょうどよいサイズが選択されており、コンデンサＣ１
は約７．５マイクロ秒の時間でチャージされる。コンデ
ンサがフルチャージされると、トランジスタ４２０、４
２２、４２４、４２６を具えるインバータのスレッシュ
ホールドがトリガされる。このトリガされたインバータ
が、ＰＭＯＳトランジスタ４３０をオンにして、これに
よって出力ソフトクリップ信号ＶＳＣを＋７ボルトのハ
イレールＶＤＤに接続する。この＋７ボルトが抵抗Ｒ
ＦＣＧＣにかかり、電流がインテグレータ１０に加わ
る。インテグレータ１０に電流が加わると、コンパレー
タ１２の状態が変化する。
【００１７】同様に、サブ回路４２はＱＮが７．５マイ
クロ秒以上の間ローである場合にコンパレータ１２をス
イッチングする動作をする。トランジスタ４６０と４６
２はコンデンサＣ２を放電する電流源を提供する。トラ
ンジスタ４６０と４６２は一端が−７ボルトのローレー
ルＶＥＥに接続されており、他端がコンデンサＣ２の端
部に接続されている。トランジスタ４５０はハイレール
ＶＤＤとコンデンサＣ２の間に接続されており、トラン
ジスタ４５０、４６０、および４６２はトランジスタ４
５０がオンのときに、コンデンサＣ２をチャージするの
に約７．５マイクロ秒かかるサイズに構成されている。
コンデンサＣ２をチャージすると、コンデンサ４６０と
４６２によって形成されているインバータのスレッシュ
ホールドがトリガされて、トランジスタ４７０をオンに
して、出力ＶＳＣを−７ボルトのローレールＶＥＥに接
続する。
クロ秒以上の間ローである場合にコンパレータ１２をス
イッチングする動作をする。トランジスタ４６０と４６
２はコンデンサＣ２を放電する電流源を提供する。トラ
ンジスタ４６０と４６２は一端が−７ボルトのローレー
ルＶＥＥに接続されており、他端がコンデンサＣ２の端
部に接続されている。トランジスタ４５０はハイレール
ＶＤＤとコンデンサＣ２の間に接続されており、トラン
ジスタ４５０、４６０、および４６２はトランジスタ４
５０がオンのときに、コンデンサＣ２をチャージするの
に約７．５マイクロ秒かかるサイズに構成されている。
コンデンサＣ２をチャージすると、コンデンサ４６０と
４６２によって形成されているインバータのスレッシュ
ホールドがトリガされて、トランジスタ４７０をオンに
して、出力ＶＳＣを−７ボルトのローレールＶＥＥに接
続する。
【００１８】上側ＦＥＴ過電流検出回路１１０は、本発
明者による米国特許出願第０９／１８３，４５３号、
（１９９８年１０月３０日出願）に記載されているよう
に、二つの抵抗１１１と１１２、二つのｐｎｐトランジ
スタ１１３と１１４、カレントミラー１１５と１１６を
具える。抵抗１１１と１１２はブリッジ２０に存在する
高電圧をこれに比例する電流に変換する。例えば、Ｉ１
＝（＋ｂｕｓ−Ｖｂｅ）／Ｒ１１１であり、上側ＦＥＴ
がオンのときに、Ｉ２＝（＋ｂｕｓ−Ｖｂｅ−Ｖｏｎ）
／Ｒ１１２である。ここで、Ｖｂｅはｐｎｐトランジス
タのベースエミッタ接合における電圧降下であり、Ｖｏ
ｎはＭＯＳＦＥＴ２２における電圧降下であり、Ｒ１１
２とＲ１１１は抵抗１１１と１１２のそれぞれの抵抗値
である。カレントミラーＭＯＳＦＥＴｓ１１５および１
１６はＩ１とＩ２を比較する。Ｉ２がＩ１より大きけれ
ば、Ｔ点における電圧が高く、逆の場合はこの電圧は低
くなる。抵抗１１２は抵抗１１１より小さいものが選択
されており、通常の動作の下ではＦＥＴ２２がオンにな
るとＩ２がＩ１より大きくなり、Ａ点における電圧が高
くなる。過電流状態にある間は、ＦＥＴ２２の電圧降下
Ｖｏｎが大きいので、Ｉ２はＩ１より小さくＴ点におけ
る電圧は低くとどまる。抵抗値Ｒ１１１とＲ１１２との
相対的な値が過電流スレッシュホールドを設定する。好
適な実施形態においては抵抗Ｒ１１２は抵抗Ｒ１１１の
値の約８５％であり、ＦＥＴのＲＤＳＯ Ｎは１８０ｍｏ
ｈｍｓである。
明者による米国特許出願第０９／１８３，４５３号、
（１９９８年１０月３０日出願）に記載されているよう
に、二つの抵抗１１１と１１２、二つのｐｎｐトランジ
スタ１１３と１１４、カレントミラー１１５と１１６を
具える。抵抗１１１と１１２はブリッジ２０に存在する
高電圧をこれに比例する電流に変換する。例えば、Ｉ１
＝（＋ｂｕｓ−Ｖｂｅ）／Ｒ１１１であり、上側ＦＥＴ
がオンのときに、Ｉ２＝（＋ｂｕｓ−Ｖｂｅ−Ｖｏｎ）
／Ｒ１１２である。ここで、Ｖｂｅはｐｎｐトランジス
タのベースエミッタ接合における電圧降下であり、Ｖｏ
ｎはＭＯＳＦＥＴ２２における電圧降下であり、Ｒ１１
２とＲ１１１は抵抗１１１と１１２のそれぞれの抵抗値
である。カレントミラーＭＯＳＦＥＴｓ１１５および１
１６はＩ１とＩ２を比較する。Ｉ２がＩ１より大きけれ
ば、Ｔ点における電圧が高く、逆の場合はこの電圧は低
くなる。抵抗１１２は抵抗１１１より小さいものが選択
されており、通常の動作の下ではＦＥＴ２２がオンにな
るとＩ２がＩ１より大きくなり、Ａ点における電圧が高
くなる。過電流状態にある間は、ＦＥＴ２２の電圧降下
Ｖｏｎが大きいので、Ｉ２はＩ１より小さくＴ点におけ
る電圧は低くとどまる。抵抗値Ｒ１１１とＲ１１２との
相対的な値が過電流スレッシュホールドを設定する。好
適な実施形態においては抵抗Ｒ１１２は抵抗Ｒ１１１の
値の約８５％であり、ＦＥＴのＲＤＳＯ Ｎは１８０ｍｏ
ｈｍｓである。
【００１９】この回路が過電流検出器として動作するた
めには、ブランキングが必要である。通常の動作では、
ＦＥＴ２２がオンでありＦＥＴ２２の電流が過電流スレ
ッシュホールド以下である場合、Ｔ点は常にハイであ
る。上側ＦＥＴブランキング回路はＦＥＴ２２をオンに
して、過電流に関する決定がなされる前にＴ点をハイに
する。出力信号Ｔは−３．５ボルトの基準電圧と比較さ
れる。上側ＦＥＴがオンに変わり始めると、３００ｎｓ
のブランキングパルスが開始する。ブランキングパルス
が終了する前にＴがハイにならなければ、ナンドゲート
５２の出力がローになり、ＯＣ上側ＦＥＴ信号がハイに
なる。これが、ＦＥＴ２２の過電流イベント信号とな
る。ブリッジがシャットダウンされるか、他の方法が採
られて、電流が減少する。この回路の利点は、高電圧バ
スをチップ上にもってくる必要がないことである。さら
に、上側および下側のＦＥＴが保護される。
めには、ブランキングが必要である。通常の動作では、
ＦＥＴ２２がオンでありＦＥＴ２２の電流が過電流スレ
ッシュホールド以下である場合、Ｔ点は常にハイであ
る。上側ＦＥＴブランキング回路はＦＥＴ２２をオンに
して、過電流に関する決定がなされる前にＴ点をハイに
する。出力信号Ｔは−３．５ボルトの基準電圧と比較さ
れる。上側ＦＥＴがオンに変わり始めると、３００ｎｓ
のブランキングパルスが開始する。ブランキングパルス
が終了する前にＴがハイにならなければ、ナンドゲート
５２の出力がローになり、ＯＣ上側ＦＥＴ信号がハイに
なる。これが、ＦＥＴ２２の過電流イベント信号とな
る。ブリッジがシャットダウンされるか、他の方法が採
られて、電流が減少する。この回路の利点は、高電圧バ
スをチップ上にもってくる必要がないことである。さら
に、上側および下側のＦＥＴが保護される。
【００２０】当業者には、対応する下側ＦＥＴ過電流検
出回路（図示せず）と下側ＦＥＴブランキング回路（図
示せず）がＯＣ下側ＦＥＴ信号を提供することは自明で
ある。
出回路（図示せず）と下側ＦＥＴブランキング回路（図
示せず）がＯＣ下側ＦＥＴ信号を提供することは自明で
ある。
【００２１】過電流制限（ＯＣＬ）回路２００は、トラ
ンジスタ２１３、２１２、インバータ１５および抵抗Ｒ
ｃｌを具える。上述したとおり、インテグレータ１０の
加算ジャンクション内への電流を制御することによって
モジュレータ１００のゲインが圧縮される。ＯＣＬ回路
２００はこの電流制限を行う技術を利用している。音響
信号が抵抗Ｒｉｎによって電流に変換され、インテグレ
ータの加算ジャンクションに与えられる。ゲインはイン
テグレータ加算ジャンクションへ流れるあるいは加算ジ
ャンクションから流れる実効入力電流を減少させること
で圧縮される。電流制限要素である、トランジスタ２１
３、２１２、インバータ１５、および抵抗Ｒｃｌは過電
流検出回路とともに実効入力電流を減少させ、増幅器の
ゲインと電流を減らす働きをする。
ンジスタ２１３、２１２、インバータ１５および抵抗Ｒ
ｃｌを具える。上述したとおり、インテグレータ１０の
加算ジャンクション内への電流を制御することによって
モジュレータ１００のゲインが圧縮される。ＯＣＬ回路
２００はこの電流制限を行う技術を利用している。音響
信号が抵抗Ｒｉｎによって電流に変換され、インテグレ
ータの加算ジャンクションに与えられる。ゲインはイン
テグレータ加算ジャンクションへ流れるあるいは加算ジ
ャンクションから流れる実効入力電流を減少させること
で圧縮される。電流制限要素である、トランジスタ２１
３、２１２、インバータ１５、および抵抗Ｒｃｌは過電
流検出回路とともに実効入力電流を減少させ、増幅器の
ゲインと電流を減らす働きをする。
【００２２】ＯＣＬ回路２００は２つの論理信号を受け
る。第１の論理信号ＯＣ上側ＦＥＴは、過電流状態が上
側ＦＥＴ２２にみられるときにハイであり、第２の論理
信号ＯＣ下側ＦＥＴは過電流状態が下側ＦＥＴ２４にみ
られるときにハイである。
る。第１の論理信号ＯＣ上側ＦＥＴは、過電流状態が上
側ＦＥＴ２２にみられるときにハイであり、第２の論理
信号ＯＣ下側ＦＥＴは過電流状態が下側ＦＥＴ２４にみ
られるときにハイである。
【００２３】ＦＥＴ２２が過電流状態にあると、ＰＭＯ
Ｓ２１２がオンになって抵抗Ｒｃｌを介して電流をイン
テグレータ１０の加算ジャンクションに取り入れる。正
味効率が上側ＦＥＴ２２をオフに、下側ＦＥＴ２４をオ
ンにする。これによってＦＥＴ２２の電流が減少する。
増幅器１００に関する限り、正味効率がゲイン圧縮であ
る。上側ＦＥＴ２２がオン以下で、下側ＦＥＴがオン以
上であるので、音響信号のゲインが減少する。この技術
はＭＯＳＦＥＴのピーク電流を調節する。ＦＥＴ２４が
過電流状態にある場合、ＮＭＯＳ２１３がオンになっ
て、加算ジャンクションから電流を引きだし、下側ＦＥ
Ｔ２４をオフにして、上側ＦＥＴ２２をオンにする。正
味効率が下側ＦＥＴの電流を減少させる。音響周波数に
おいて、ゲインが減少する。
Ｓ２１２がオンになって抵抗Ｒｃｌを介して電流をイン
テグレータ１０の加算ジャンクションに取り入れる。正
味効率が上側ＦＥＴ２２をオフに、下側ＦＥＴ２４をオ
ンにする。これによってＦＥＴ２２の電流が減少する。
増幅器１００に関する限り、正味効率がゲイン圧縮であ
る。上側ＦＥＴ２２がオン以下で、下側ＦＥＴがオン以
上であるので、音響信号のゲインが減少する。この技術
はＭＯＳＦＥＴのピーク電流を調節する。ＦＥＴ２４が
過電流状態にある場合、ＮＭＯＳ２１３がオンになっ
て、加算ジャンクションから電流を引きだし、下側ＦＥ
Ｔ２４をオフにして、上側ＦＥＴ２２をオンにする。正
味効率が下側ＦＥＴの電流を減少させる。音響周波数に
おいて、ゲインが減少する。
【００２４】ＯＣＬ回路２００は、従来の遮断回路を超
えた有意な利点がある。 １）ＯＣＬ回路２００は高速で動作する。フィードバッ
クはデジタルで行われ、音響信号のフィルタリングが不
要であり、遅れはわずかであるか、あるいは全くない。
フィードバックは出力フィルタの前に行われるので、出
力フィルタでの遅れは問題にならない。この技術は、過
電流がローパスフィルタの後に生じる場合は動作しな
い。位相シフトが必然的に正のフィードバックに導く。 ２）ＯＣＬ回路２００は容易に安定する。これに対し
て、フィルタされたアナログフィードバックループ固有
の遅れは、このようなシステムの安定を大変困難なもの
にする。 ３）ＯＣＬ回路２００は増幅器１００のゲインを徐々に
減少させる。このことによって、ソフトクリッピングが
実現され、ハードクリッピングによって生じる望ましく
ない音響アーティファクトを除去する。 ４）スピーカ３０のインピーダンスをしばしばＤＣ定格
以下に下げることができる。従って、過電流ラッチオフ
回路を伴う音響増幅器はやっかいなつまずきが生じがち
であるが、この限流アプローチによればこのようなつま
ずきがなくなる。
えた有意な利点がある。 １）ＯＣＬ回路２００は高速で動作する。フィードバッ
クはデジタルで行われ、音響信号のフィルタリングが不
要であり、遅れはわずかであるか、あるいは全くない。
フィードバックは出力フィルタの前に行われるので、出
力フィルタでの遅れは問題にならない。この技術は、過
電流がローパスフィルタの後に生じる場合は動作しな
い。位相シフトが必然的に正のフィードバックに導く。 ２）ＯＣＬ回路２００は容易に安定する。これに対し
て、フィルタされたアナログフィードバックループ固有
の遅れは、このようなシステムの安定を大変困難なもの
にする。 ３）ＯＣＬ回路２００は増幅器１００のゲインを徐々に
減少させる。このことによって、ソフトクリッピングが
実現され、ハードクリッピングによって生じる望ましく
ない音響アーティファクトを除去する。 ４）スピーカ３０のインピーダンスをしばしばＤＣ定格
以下に下げることができる。従って、過電流ラッチオフ
回路を伴う音響増幅器はやっかいなつまずきが生じがち
であるが、この限流アプローチによればこのようなつま
ずきがなくなる。
【００２５】低インピーダンス制御回路（ＬＩＣ）３０
０の動作の説明を容易にするために検出回路１１０は図
４から省略した。ＬＩＣ回路３００は、高速ラッチオフ
特性を取入れることによって図１に示す回路の設計を改
良したものである。検出回路１１０あるいは図５に示す
ような他の検出回路が、必要な論理信号ＯＣ上側ＦＥＴ
あるいは論理信号ＯＣ下側ＦＥＴを提供するのに必要で
あることは、当業者には自明である。音響増幅器におい
ては、低インピーダンススピーカと短絡との差を検出す
る事が要求される。低インピーダンススピーカの場合
は、電流制限も要求される。一方、短絡の場合、過電流
ラッチが望ましい。さもないと、増幅器がその短絡をド
ライブするのにハードな動作をしなくてはならなくな
る。これによって早期の故障と過剰加熱が生じることが
ある。インピーダンスが大変低い場合（公称値の１／４
以下）は、増幅器を直ちにシャットダウンすることが望
ましい。図４に示す回路は、Ｌ点におけるデューティサ
イクルを検出して負荷のインピーダンスを判断する回路
である。Ｌ点は、増幅器が電流制限状態にないときに、
トライステートになる。従って、その電圧は、インテグ
レータの加算ジャンクションの接地電圧に大変近い電圧
とほぼ同じである。
０の動作の説明を容易にするために検出回路１１０は図
４から省略した。ＬＩＣ回路３００は、高速ラッチオフ
特性を取入れることによって図１に示す回路の設計を改
良したものである。検出回路１１０あるいは図５に示す
ような他の検出回路が、必要な論理信号ＯＣ上側ＦＥＴ
あるいは論理信号ＯＣ下側ＦＥＴを提供するのに必要で
あることは、当業者には自明である。音響増幅器におい
ては、低インピーダンススピーカと短絡との差を検出す
る事が要求される。低インピーダンススピーカの場合
は、電流制限も要求される。一方、短絡の場合、過電流
ラッチが望ましい。さもないと、増幅器がその短絡をド
ライブするのにハードな動作をしなくてはならなくな
る。これによって早期の故障と過剰加熱が生じることが
ある。インピーダンスが大変低い場合（公称値の１／４
以下）は、増幅器を直ちにシャットダウンすることが望
ましい。図４に示す回路は、Ｌ点におけるデューティサ
イクルを検出して負荷のインピーダンスを判断する回路
である。Ｌ点は、増幅器が電流制限状態にないときに、
トライステートになる。従って、その電圧は、インテグ
レータの加算ジャンクションの接地電圧に大変近い電圧
とほぼ同じである。
【００２６】ＬＩＣ制御回路３００はＬ点におけるデュ
ーティサイクルを検出する。このデューティサイクルは
負荷電流に比例する。従って、これは負荷インピーダン
スの測定である。このインピーダンス（電流で測定され
た）が許容リミット以下に下がったときに、増幅器は直
ちにシャットダウンされる。この高速過電流ラッチオフ
特性は増幅器の完全短絡を防止する。
ーティサイクルを検出する。このデューティサイクルは
負荷電流に比例する。従って、これは負荷インピーダン
スの測定である。このインピーダンス（電流で測定され
た）が許容リミット以下に下がったときに、増幅器は直
ちにシャットダウンされる。この高速過電流ラッチオフ
特性は増幅器の完全短絡を防止する。
【００２７】ＦＥＴ２２に過電流がある時に、Ｌ点にお
いて＋７Ｖと接地電圧間でパルスが生じる。これらのパ
ルスのデューティサイクルは、負荷インピーダンスが下
がると増える。なぜなら、電流制限を行うためにより多
くのゲイン圧縮が必要なためである。ローパスフィルタ
３０２を通った後、Ｍ点におけるアナログ信号が二つの
コンパレータ３０３と３０５に供給される。この信号が
１Ｖ以上であると、増幅器１００が若干過負荷になって
いることを意味する。ゲート３０７の出力はローになり
り、ＰＭＯＳ３１２はオンになる。電流源がタイムアウ
トコンデンサ３１１を充電し始める。このコンデンサの
電圧が５Ｖに達すると、コンパレータ３１５がトグルし
て過電流ラッチ３２０が設定される。従って、過負荷が
軽い間は、ラッチがセットされ増幅器がシャットダウン
される前に、増幅器はタイムアウト期間中電流制限を行
わなくてはならない。負荷インピーダンスが非常に低い
場合は、Ｍ点における電圧が４Ｖを超えると、コンパレ
ータ３０５がトグルする。これによってラッチ３２０を
直ちにセットする。
いて＋７Ｖと接地電圧間でパルスが生じる。これらのパ
ルスのデューティサイクルは、負荷インピーダンスが下
がると増える。なぜなら、電流制限を行うためにより多
くのゲイン圧縮が必要なためである。ローパスフィルタ
３０２を通った後、Ｍ点におけるアナログ信号が二つの
コンパレータ３０３と３０５に供給される。この信号が
１Ｖ以上であると、増幅器１００が若干過負荷になって
いることを意味する。ゲート３０７の出力はローになり
り、ＰＭＯＳ３１２はオンになる。電流源がタイムアウ
トコンデンサ３１１を充電し始める。このコンデンサの
電圧が５Ｖに達すると、コンパレータ３１５がトグルし
て過電流ラッチ３２０が設定される。従って、過負荷が
軽い間は、ラッチがセットされ増幅器がシャットダウン
される前に、増幅器はタイムアウト期間中電流制限を行
わなくてはならない。負荷インピーダンスが非常に低い
場合は、Ｍ点における電圧が４Ｖを超えると、コンパレ
ータ３０５がトグルする。これによってラッチ３２０を
直ちにセットする。
【００２８】ＦＥＴ２４に過電流がある場合、Ｌ点に−
７Ｖと接地電圧間のパルスが生じる。これらのパルスの
デューティサイクルは負荷インピーダンスが下がると大
きくなる。なぜなら、電流制限を行うためにはより多く
のゲイン圧縮が必要なためである。ローパスフィルタを
通った後、Ｍ点におけるアナログ信号が二つのコンパレ
ータ３０４と３０６に供給される。この信号が−１Ｖ以
下であれば、増幅器１００が若干過負荷状態にあること
を意味する。ゲート３０７の出力はローであり、ＰＭＯ
Ｓ３１２がオンになる。電流源はタイムアウトコンデン
サ３１１を充電し始める。このコンデンサの電圧が５Ｖ
に達するとコンパレータ３１５がトグルしてラッチがセ
ットされる。従って、過負荷が軽い間は、ラッチがセッ
トされる前にタイムアウト期間中、増幅器は電流制限を
行わなくてはならない。負荷インピーダンスが非常に低
い場合は、Ｍ点の電圧が−４Ｖ以下になり、コンパレー
タ３０６がトグルする。これによって直ちにラッチがセ
ットされ、増幅器をシャットダウンする。
７Ｖと接地電圧間のパルスが生じる。これらのパルスの
デューティサイクルは負荷インピーダンスが下がると大
きくなる。なぜなら、電流制限を行うためにはより多く
のゲイン圧縮が必要なためである。ローパスフィルタを
通った後、Ｍ点におけるアナログ信号が二つのコンパレ
ータ３０４と３０６に供給される。この信号が−１Ｖ以
下であれば、増幅器１００が若干過負荷状態にあること
を意味する。ゲート３０７の出力はローであり、ＰＭＯ
Ｓ３１２がオンになる。電流源はタイムアウトコンデン
サ３１１を充電し始める。このコンデンサの電圧が５Ｖ
に達するとコンパレータ３１５がトグルしてラッチがセ
ットされる。従って、過負荷が軽い間は、ラッチがセッ
トされる前にタイムアウト期間中、増幅器は電流制限を
行わなくてはならない。負荷インピーダンスが非常に低
い場合は、Ｍ点の電圧が−４Ｖ以下になり、コンパレー
タ３０６がトグルする。これによって直ちにラッチがセ
ットされ、増幅器をシャットダウンする。
【００２９】抵抗ＲｃｌとＲｉｎの比率は、低負荷イン
ピーダンスの検出と短絡間のスレッシュホールドを設定
するので、重要である。抵抗Ｒｃｌが、Ｒｃｌの電流が
最大音響入力信号におけるＲｉｎの電流より大きく選択
されている場合は、高速過電流ラッチオフは決して作動
しない。ぜなら、Ｌ点におけるデューティサイクルが小
さく、電流を制限することができるためである。増幅器
は常に電流制限を受け入れる。このことは好ましくない
場合がある。なぜなら、最大出力電流が短絡に配される
からである。ＲｃｌはＲｉｎほど多くの電流を供給でき
ないように選択される。これによって、負荷インピーダ
ンスが下がると、Ｌ点におけるデューティサイクルが急
速に上がり、高速過電流ラッチオフをより容易に始動さ
せる。
ピーダンスの検出と短絡間のスレッシュホールドを設定
するので、重要である。抵抗Ｒｃｌが、Ｒｃｌの電流が
最大音響入力信号におけるＲｉｎの電流より大きく選択
されている場合は、高速過電流ラッチオフは決して作動
しない。ぜなら、Ｌ点におけるデューティサイクルが小
さく、電流を制限することができるためである。増幅器
は常に電流制限を受け入れる。このことは好ましくない
場合がある。なぜなら、最大出力電流が短絡に配される
からである。ＲｃｌはＲｉｎほど多くの電流を供給でき
ないように選択される。これによって、負荷インピーダ
ンスが下がると、Ｌ点におけるデューティサイクルが急
速に上がり、高速過電流ラッチオフをより容易に始動さ
せる。
【００３０】ＯＣＬ回路２００は二つの論理信号を受け
取る。第１の論理信号ＯＣ上側ＦＥＴは上側ＦＥＴ２２
に過電流状態があるときにハイであり、第２の論理信号
ＯＣ下側ＦＥＴは下側ＦＥＴに過電流状態がある時にハ
イである。ＦＥＴ２２が過電流状態にあるときは、ＰＭ
ＯＳ２１２がオンになり、抵抗Ｒｃｌを介してインテグ
レータ１０の加算ジャンクションへ電流を導入する。正
味効率が上側ＦＥＴ２２をオフにして、下側ＦＥＴ２４
をオンにする。これはＦＥＴ２２内の電流を減少させ
る。増幅器１００に関する限り、正味効率がゲイン圧縮
である。上側ＦＥＴ２２がオン以下であり、下側ＦＥＴ
２４がオン以上であるので、音響信号のゲインが減少す
る。ＦＥＴ２４が過電流状態にあるときは、ＮＭＯＳ２
１３がオンになり、加算ジャンクションから電流を取出
して、下側ＦＥＴ２４をオフにして、上側ＦＥＴ２２を
オンにする。正味効率が下側ＦＥＴの電流を低減する。
音響周波数におけるゲインが低減される。
取る。第１の論理信号ＯＣ上側ＦＥＴは上側ＦＥＴ２２
に過電流状態があるときにハイであり、第２の論理信号
ＯＣ下側ＦＥＴは下側ＦＥＴに過電流状態がある時にハ
イである。ＦＥＴ２２が過電流状態にあるときは、ＰＭ
ＯＳ２１２がオンになり、抵抗Ｒｃｌを介してインテグ
レータ１０の加算ジャンクションへ電流を導入する。正
味効率が上側ＦＥＴ２２をオフにして、下側ＦＥＴ２４
をオンにする。これはＦＥＴ２２内の電流を減少させ
る。増幅器１００に関する限り、正味効率がゲイン圧縮
である。上側ＦＥＴ２２がオン以下であり、下側ＦＥＴ
２４がオン以上であるので、音響信号のゲインが減少す
る。ＦＥＴ２４が過電流状態にあるときは、ＮＭＯＳ２
１３がオンになり、加算ジャンクションから電流を取出
して、下側ＦＥＴ２４をオフにして、上側ＦＥＴ２２を
オンにする。正味効率が下側ＦＥＴの電流を低減する。
音響周波数におけるゲインが低減される。
【図１】図１は、有効電流を制限する自己発振周波数可
変Ｄ級増幅器の構成を示す回路図である。
変Ｄ級増幅器の構成を示す回路図である。
【図２】図２は、ソフトクリッピング信号の波形（図２
（ａ））とハードクリッピング信号の波形（図２
（ｂ））を比較して示す図である。
（ａ））とハードクリッピング信号の波形（図２
（ｂ））を比較して示す図である。
【図３】図３は、周波数ゲイン制御回路の構成を示す回
路図である。
路図である。
【図４】図４は、Ｄ級増幅器の完全短絡の存在を検出す
るように設計された低インピーダンス検出回路の構成を
示す図である。
るように設計された低インピーダンス検出回路の構成を
示す図である。
【図５】図５は、過電流制限回路用の論理信号生成回路
の構成を示す図である。
の構成を示す図である。
１０ インテグレータ １２ コンパレータ １５ インバータ １６ レベルシフタ ２０ ブリッジ回路 ２２、２４ ＮＭＯＳＦＥＴｓ ２６ インダクタ ２８ キャパシタ ３０ 出力スピーカ ４０ ゲイン制御回路（ＦＣＧＣ） ５０ 高電圧バス ５２ 低電圧バス １００ Ｄ級モジュレータ １１０ 上側ＦＥＴ過電流検出回路 １１１、１１２ 抵抗 １１３、１１４ ｐｎｐトランジスタ １１５、１１６ カレントミラー ２００ 過電流制限（ＯＣＬ）回路 ２１２、２１３ トランジスタ ３０２ ローパスフィルタ ３０４、３０６ コンパレータ ３０７ ゲート ３１１ タイムアウトコンデンサ ３１４ ゲートドライバ ３１５ コンパレータ ３２０ 過電流ラッチ ４１０ ＰＭＯＳトランジスタ ４２０、４２２、４２４、４２６、４５０、４６０、４
６２ トランジスタ
６２ トランジスタ
Claims (10)
- 【請求項１】 ブリッジ回路と、過電流制限回路と、前
記ブリッジ回路内のＭＯＳＦＥＴｓのゲートを制御する
ブリッジゲート駆動回路を具えるＤ級増幅器であって、
前記過電流制限回路が、前記増幅器の出力からのフィー
ドバックを有するインテグレータと前記インテグレータ
の出力に接続されたコンパレータを含む自己発振パルス
幅モデュレータを具え、ブリッジゲート駆動回路が前記
モデュレータとＭＯＳＦＥＴブリッジ回路間に接続され
ているＤ級増幅器において、前記ブリッジ回路が、ハイ
パワーバスとローパワーバス間に接続されており、互い
に直列に接続された少なくとも２個のＭＯＳＦＥＴｓ
と、前記ブリッジ回路の出力に接続された負荷インピー
ダンスと、前記ＭＯＳＦＥＴｓ内の過電流を検出する過
電流検出手段とを具え、検出した過電流に応じて前記増
幅器のゲインを低減し、これによって、ピーク電流が所
定のレベルに低減されるまで出力電流を低減することを
特徴とするＤ級増幅器。 - 【請求項２】 請求項１に記載のＤ級増幅器において、
前記過電流制限手段が前記インテグレータに電流を導入
してあるいは前記インテグレータから電流を取り出して
いずれかのＭＯＳＦＥＴの電流が電流制限スレッシュホ
ールドより大きいときに前記インテグレータへの実効入
力電流を低減させる１またはそれ以上の電流源を具え、
この電流源が、抵抗に共通に接続された一対のトランジ
スタと、前記Ｄ級増幅器のインテグレータに接続された
抵抗と、前記トランジスタの制御ターミナルに接続さ
れ、前記インテグレータへ電流を導入し、あるいは前記
インテグレータから電流を取り出すトランジスタの一方
を選択する論理手段とを具えることを特徴とするＤ級増
幅器。 - 【請求項３】 請求項２に記載のＤ級増幅器において、
前記論理手段がブリッジ回路の電流を検知し、この検知
した電流を基準電流と比較して過電流状態を表示する論
理信号を生成する手段を具え、この論理手段が前記抵抗
とトランジスタとの接続点におけるデューティサイクル
を検出して負荷インピーダンスを表示する信号を生成す
る低インピーダンス検出回路を具えることを特徴とする
Ｄ級増幅器。 - 【請求項４】 請求項３に記載のＤ級増幅器において、
前記低インピーダンスセンサがローパスフィルタと、そ
れぞれが異なる基準レベルを有する４つのコンパレータ
であり、低インピーダンスと短絡を区別して、短絡が検
出されると直ちに前記増幅器をシャットダウンするコン
パレータと、前記負荷検知抵抗に接続されたタイムアウ
トコンデンサを具え、前記タイムアウトコンデンサを前
記増幅器をシャットダウンする前にある値にチャージす
ることを特徴とするＤ級増幅器。 - 【請求項５】 請求項２に記載のＤ級増幅器において、
前記過電流制限手段が一方のターミナルが電源に接続さ
れ、他方のターミナルが前記インテグレータに接続さ
れ、制御ターミナルが前記ＭＯＳＦＥＴｓの一方におけ
る過電流を検知する手段に接続されているトランジスタ
を具えることを特徴とするＤ級増幅器。 - 【請求項６】 請求項２に記載のＤ級増幅器において、
正負の電源と、前記過電流制限手段が前記正の電源に接
続されており制御ターミナルが一方のＭＯＳＦＥＴに接
続されている第１のトランジスタと、前記負の電源に接
続されており制御ターミナルが他のＭＯＳＦＥＴに接続
されている第２のトランジスタを具えることを特徴とす
るＤ級増幅器。 - 【請求項７】 請求項１に記載のＤ級増幅器において、
前記ＭＯＳＦＥＴｓの電圧降下を検知する手段が前記Ｍ
ＯＳＦＥＴｓの一方における電圧降下を当該ＭＯＳＦＥ
Ｔの一方にかかる電圧を表す電流信号に変換する第１の
変換回路と、前記少なくとも２つのＭＯＳＦＥＴｓの他
方の電圧降下を当該他方のＭＯＳＦＥＴの電圧降下を表
す電流信号に変換する第２の変換回路とを具え、前記第
１の変換回路の出力信号が前記一方のＭＯＳＦＥＴを流
れる電流を表し、前記第２の変換回路の出力信号が前記
他のＭＯＳＦＥＴを流れる電流を表すことを特徴とする
Ｄ級増幅器。 - 【請求項８】 前記過電流制限手段と、負荷が第１のス
レッシュホールド以下に下がった時に迅速に前記ＭＯＳ
ＦＥＴｓのゲートをドライブできなくするゲートドライ
バとの間に接続された低インピーダンス電流制限手段に
よって特徴づけられる請求項１に記載のＤ級増幅器にお
いて、前記低インピーダンス電流制限手段が、時間遅れ
手段を具え、この時間遅れ手段で設定された遅れ時間の
間負荷が第２のスレッシュホールド以下に下がる後まで
前記ＭＯＳＦＥＴｓのゲートをドライブできなくするこ
とを特徴とするＤ級増幅器。 - 【請求項９】 請求項８に記載のＤ級増幅器において、
前記過電流制限手段が過電流制限信号を生成し、前記低
インピーダンス電流制限手段が前記過電流制限信号を負
荷を表す振幅を有する低インピーダンス過電流制限信号
に変換するローパスフィルタを具えることを特徴とする
Ｄ級増幅器。 - 【請求項１０】 請求項８に記載のＤ級増幅器におい
て、前記低インピーダンス電流制限手段が、ＯＣＬ回路
２００に接続されたローパスフィルタと、異なる基準ス
レッシュホールドに接続された複数のコンパレータと、
第１の負荷インピーダンススレッシュホールドを超えた
ときに前記ＭＯＳＦＥＴｓ用のゲートドライバの動作を
迅速に終了させるラッチと、電流源と、前記コンパレー
タと前記ラッチの間に接続され、前記ラッチの動作を前
記負荷インピーダンスが第２のスレッシュホールドを超
えたときに設定された遅延時間分遅らせるコンデンサを
具えることを特徴とするＤ級増幅器。
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